KR920005216B1 - 저장 프로그램 제어식 통신시스템 및 그 작동방법 - Google Patents

저장 프로그램 제어식 통신시스템 및 그 작동방법 Download PDF

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KR920005216B1 KR1019850700078A KR850700078A KR920005216B1 KR 920005216 B1 KR920005216 B1 KR 920005216B1 KR 1019850700078 A KR1019850700078 A KR 1019850700078A KR 850700078 A KR850700078 A KR 850700078A KR 920005216 B1 KR920005216 B1 KR 920005216B1
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아메리칸 텔리폰 앤드 텔레그라프 캄파니
모리스 제이. 코헨
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Abstract

내용 없음.

Description

[발명의 명칭]
저장 프로그램 제어식 통신시스템 및 그 작동방법
[도면의 간단한 설명]
제1도는 본 발명을 구체화한 시스템을 도시한 것이다.
제2도는 가입자국과 본 스위칭 시스템 사이에 교환되는 메세지에 의한 디지탈 통신 프로토콜(DCP)프레임 포맷을 도시한 도면이다.
제3도는 DCP프레임의 S필드에서 전송되는 S비트메세지에 의한 HDLC프레임 포맷을 도시한 도면이다.
제4,5 및 6,7도는 본 발명의 상세도.
제8도는 포트와 통신하는 프로세서에 의한 I/O제어버스 비트 어드레스 맵을 도시한 도면.
제9도는 본 발명의 수정된 HDLC어드레스 필드의 도시도.
제10도는 사용된 수정된 HDLC어드레스 필드의 방법으로 도시한 도면이다.
[발명의 상세한 설명]
기술적 배경
본 발명은 프로세서와, 관력국에 선에 의해 접속된 복수의 포트와, 주기적인 재발생 프레임의 형태로 증배된 관련국으로부터 수신을 위해 각 포트가 구성된 제어할 수 있는 상호 접속용 스위치로서 각 프레임은 정보(I) 필드(제 2도)와 신호(S)메세지 필드를 포함하는 복수의 필드를 가지며, 각 포트는 수신된 각 프레임의 I필드 정보를 다른 포트에 연장된 스위치에 인가할 수 있게 구성된 저장된 프로그램제어통신 시스템에 관한 것이다.
발명의 배경
데이타 처리 및 디지탈 통신 스위칭 시스템은 데이타를 시스템프로세서에 통신선을 경유하여 보낸다. 데이타 처리 시스템에서, 데이타는 터미날 소자의 복수개와 처리용 프로세서사이에서 전송된다. 통신 스위칭 시스템에서 데이타는 전화 혹은 다른 단말기기와 콜제어 목적으로 사용되는 스위치 제어 처리기 사이에서 전송된다.
각 시스템 형태에서, 데이타는 HDLC포맷(High Level Data Limk Control)에서 복수의 선을 통하여 프로세서에 보내진다. 각 선은 프로세서에 대한 통신선을 공유하는 인터페이스나 포트에서의 프로세서단부에서 종결된다. 데이타 처리 시스템에서, 선의 수는 중간 혹은 대형 통신 시스템에 비하여 비교적 적으며(100 혹은 그 이하)단말기기의 가격은 비교적 높다. 따라서, 불확실하게 시스템의 원가가 증가하지 않고 각 선을 종결하는 포트의 가격은 비교적 비싸다. 선당 메시지 트래픽은 적은 수의 선만이 프로세서에 접속될 수 있기에 비교적 비싸다. 따라서, 전형적인 데이타 처리 시스템은 100 혹은 그 이하의 선을 가지며 통신선 인터페이스 회로는 물리적으로 비교적 작다. 이러한 이유로 수신포트에서 통신선의 HDLC프로토콜을 지지하고 프로토콜의 지지없이 프로세서에 대하여 각 HDLC프레임의 데이타 부분을 전송하는 것이 관례로 되어 있다. 이것은 비교적 밀집된 물리적 시스템 구조에 의해, 또 모든 포트에 대한 프로세서의 근사값에 의해 충분히 낮은 오차율을 갖는다.
조건은 통신 스위칭 시스템내에서 다르다. 이들 시스템은 많은 선을 가지며(1000 혹은 그 이상) 선당 적은 트래픽을 갖고, 전화 혹은 다른 단말기기는 비교적 비싸지 않다. 많은 선이 있으므로, 각 선을 종결시키는 포트의 원가는 선당 원가와 전체 시스템원가에 큰 비중을 차지한다.
통상적인 통신 스위칭 시스템은 선과 그에 관련된 포트가 많으므로 전형적인 데이타 처리 시스템보다 물리적으로 더 크다. 이것은 시스템 프로세서 내에서 포트로부터 충분한 거리를 갖게한다. HDLC프로토콜의 한 장점은 전송 오차를 회복하는 그 능력에 있다. HDLC프로토콜서포트가 포트 내에서 발생한다면 그의 오차 교정 능력은 프로세서까지 연장되지 않는다. 따라서, 만족할 만큼 낮은 데이타 오차율을 유지하기 위하여 통신 스위칭 시스템의 프로세서를 통하여 프로토콜까지 연장되는 것이 바람직하다. 또한, 포트에서의 입력 메세지의 수신기능과 프로세서로 전하는 기능은 프로세서의 실제시간 능력에 과부하를 주지 않도록 효율적으로 수행되야 한다.
종래의 장치에서, 단자에서 각 통로에서 HDLC프로토콜을 사용하는 전송된 데이타 포트에 까지 연장된 통신 통로는 관련된 포트내에서 마이크로 프로세서와 HDLC포매터 칩으로 종결된다. 포매터와 마이크로 프로세서는 각 통로의 HDLC프로토콜에 의해 지지된다. 포매터 칩은 플래그 검출, 플래그 발생, 영 삽입, 영 삭제, CRC(주기 여유도 코드)계산, 수신방향에서 직렬 대 병렬 변환, 전송방향에서 병렬 대 직렬 변환 등과 같은 일반적인 기능을 수행한다. 포매터 칩은 한번에 하나씩, 완성 메세지가 수신될때 까지 바이트에 의해 저장된 마이크로 프로세서에 공급된다. 마이크로 프로세서는 오차 제어, 채널 개시 및 유통 제어(전송되는 데이타의 비율 제어)등과 같은 HDLC프로토콜의 진행적인 특징을 보조한다. 마이크로 프로세서는 시스템 프로세서에 보내지기 전까지 각 프레임을 버퍼한다.
상술한 장치는 여러가지의 이유에 다 만족스럽지 않다. 무엇보다도 먼저 포트당 하나의 마이크로 프로세서를 필요로 한다. 이것은 수천개의 포트를 갖는 시스템에서 시스템 원가를 증가시키는 중요한 요인이다. 상기 장치는 프로토콜이 메세지 정보가 시스템 프로세서에 도달하기 전에 종결되므로 이상적이지 못하다. 이것은 프로토콜의 오차 재생과 유통제어 능력이 포트와 프로세서 사이에 작용하지 않는다는 것을 의미한다. 이 장치가 프로세서의 실제시간부하를 감소시키는 동안에, 프로세서에 대한 전송이 프로토콜의 오차 제어 메카니즘을 포함하지 않기 때문에 오차의 확률이 증가한다.
천 혹은 그 이상의 포트를 갖는 시스템은 물리적으로 대단히 커서 포트와 시스템 프로세서 사이에 큰 거리가 존재한다. 따라서 포트와 프로세서 사이의 전송에 있어서의 오차 가능성은 더 높아진다. 다른 프로토콜이 이러한 문제를 해결하기 위하여 포트와 프로세서 사이에 사용될 수 있으나 이것 또한 부가적인 비용과 시스템의 복잡성을 유발한다.
프로세서를 통한 HDLC지지 유지의 목적과 프로세서상의 실제시간 부하 최소화의 목적은 상반된다. 프로세서를 통하여 프로토콜 서포트 데이타를 포함하는 각 메세지의 총량을 포트가 보내는 시스템의 제공은 어렵지 않다. 이것은 데이타 오차를 최소화 하지만 필요없는 일로써 프로세서를 가중시키며 실제시간 능력을 제한할 수도 있다. 반면에, 모든 프로토콜 정보가 포트에서 삭제되어 데이타 메세지만이 프로세서에 보내지도록 하는 시스템도 있다. 이것은 포르세서의 실제시간 부하를 감소시키지만 포트와 프로세서의 접속도 사이에서 잡음이나 기타에 의해 큰 시스템내에 과다 데이타 오차율을 초래할 수도 있다.
통신 시스템에서의 문제는 이것이 비경제적이고 HDLC통신선의 복수개상의 단자 데이타는 부담이 될 수 있는 프로세서 실제시간을 요구한다. 프로토콜 서포트는 데이타 오차를 최소화 시키지 않는다.
이런 문제는 저장된 프로그램 피제어 통신 시스템인 본 발명에 따라 해결되면 여기에서 각 포트는 신호 메세지를 형성하도록 수신한 연속 프레임의 S필드 비트를 군으로 조성하기 위한 수신기 포매터와, 신호 메세지의 존재에 응답하여 포트데이타 준비 신호를 발생하며, 수신 포매터로부터 신호 메세지를 수신하는 수신 레지스터를 포함하며, 프로세서가 주기적으로 포트 데이타 준비 신호의 존재에 대하여 포트를 주사하고, 주사된 포트에 대하여 판독신호를 인가하도록 주사된 포트에서 포트 데이타 준비 신호의 존재에 응답하여 작동하며, 프로세서로부터 준비신호의 수신에 응답하여 주사되는 포트는 포트의 레지스터 내에서 프로세서를 향하여 신호 메세지를 계속 보낸다.
[발명의 요약]
도시된 본 발명은 스위칭 장치와, 전화와 데이타 단자가 설치된 국과, 국전화와 단자를 스위칭 장치로 상호 접속한 통신 통로를 포함한다. 스위칭 장치에 대하여 연관된 통신 통로에 걸쳐서 전송되는 각 호출국에서 발생된 "다이얼"신호에 응답하여 여러국과 선택적으로 상호 접속한다. 스위칭 장치는 국표시램프의 발광 및 소광, 링깅의 개시와 종료 등과 같은 여러 시스템을 제어하기 위하여 정보를 교환한다.
국제 통신회의의 회보에 기록된 아코리노가 지은 공보 "국부 인터그레이티드 보이스 및 데이타 디지탈 네트워크에 대한 프레임 모드 커스토머의 억세스"의 38,5/1-7에는 각 국간에 호출 처리를 위한 스위칭 모듈에 대한 멀티플렉스 통신 통로에 접속된 국전화와 단자가 기술되어 있다. 아코리노의 제 3 및 제 4도에 도시된 바와 같이 각 국은 스위칭 모듈로써 멀티플렉스 멀티프레임 포맷에서 정보를 교환함에 의하여 호출 처리기능을 수행한다. 각 프레임은 F(프레이밍)필드, S(신호화)필드, 및 2개의 PCM 혹은 I(정보)필드를 포함한다. F필드는 각 프레임의 개시를 지정하기 위해 필요한 비트를 포함한다. S필드는 상태 정보에 사용되는 1비트 필드이다. I필드는 호출 접속국 사이에 전송되는 정보 및 제어정보를 포함한다. 각 I필드는 연관된 가입자 국에서 실비의 독특한 부분에 대한 호출정보를 전송한다. 따라서, 전화와 데이타 단자를 갖는 국에 대하여는 하나의 I필드가 전화에 대하여 호출 정보를 전송하고 다른 것은 데이타 단자에 대하여 호출정보를 전송한다.
본 발명은 스위칭 장치와 국사이에서 메세지 정보를 교환하기 위하여 F, S, 및 2개의 I필드를 갖는 멀티플렉스 프레임 포맷을 사용하는 아코리노 등과 유사하다. 아코리노에서는 F필드가 프레이밍에 사용되며 각 I필드는 관력국에서 단자 설비(전화 혹은 단말기)의 특별한 부분에 대하여 정보를 전송한다. 아코리노 등이 상태 신호에만 S필드를 사용한데 반하여, 본 발명에서는 S필드가 국과 스위칭 모듈사이에서 각 방향으로 메세지를 제어하거나 신호를 전송하기 위해 사용된다. 수정된 HDLC 포맷에서의 S필드 메세지는 하나 혹은 그 이상의 평행 멀티비트 바이트로서 전송단부에서 발생된다. HDLC제어 정보는 메세지에 부가된다. 그리고 전송단부에서 평행에서 직렬로 변환된다. 1비트씩 수신단부에 대한 통신 통로를 통하여 직렬로 전송된다. 이 HDLC포맷의 각 직렬 메세지 비트는 DCP프레임의 S비트에 삽입되며 동일 프레임의 다른 필드에서 비트를 따라 수신단부로 전송된다. 이렇게 하여, 신호 및 제어 메세지는 연속 프레임의 S필드를 사용하여 수정된 HDLC프로토콜에서 전송된다. S필드 비트는 수신단부에서 직렬에서 병렬로 변환되어 전송단부에서 발생한 동일 메세지에 HDLC제어정보를 가산한 것이 수신단부에 유용하게 한다.
국에서 스위칭 모듈로의 전송에서, S비트 메세지는 모듈내에서 포트에 의해서 수신된다. 각 포트는 그와 국을 상호 접속시키는 관련 통신 통로 및 다른 국에 대하여 특이하다. 포트는 직렬에서 병렬로 수신된 S비트 메세지를 재변환한다. 프로세서는 각 메세지를 수신하고 적절한 시스템 응답을 결정한다. 시스템 응답은 국에 귀환되는 희귀 메세지의 전송이나 호출에 대하여 작동하는 것과 관련된 시스템 기능의 개시화 일 수도 있다.
S필드 HDLC통신 채널에 대한 프로토콜 서포트는 수신포트와 시스템 프로세서 사이에서 분주된다. 수정된 HDLC프로토콜은 시스템 프로세서를 통하여 충분히 자세히 서포트되어 다른 프로토콜이 프로세서에 대하여 수시된 메세지 정보를 전송하기 위하여 포트에 의하여 발생될 필요가 없다. 이 기능은 프로세서가 수정된 HDLC프로토콜을 지지하기 위하여 낮은 실제 시간 부하를 갖는 방법으로 수행된다. 이것은 프로세서가 많은 포트를 낮은 메세지 오차율로 처리하도록 한다. 또한, 각 통로의 논리 채널의 복수개는 수정된 HDLC S채널 프로토콜의 어드레스 능력에 의해 지지될 수 있다. 유통 제어 및 오차 회복은 각 단말 장치에 대하여 각 논리채널 상에서 독립적으로 수행될 수 있다.
상기 S비트 신호 메세지는 메세지 부재의 경우에 전송되는 플래그 굴자인 수정된 HDLC프로토콜에 따라 전송 단부에서 엔코드된다. 전송기가 메세지 전송을 시작할때 플래그 전송을 종결된다. HDLC메세지 프레임은 아코리노 등의 제 4도에 도시된 어드레스, 제어 및 오차 체크 필드를 포함하는 다른 필드나 신호 메세지를 포함하는 정보 필드를 포함한다.
수신 단부에서, S필드 직렬 정보는 통상적인 플래그 검출, 영삭제 및 수신된 S필드 정보에 대한 직렬 대 병렬 변환 등을 수행하는 포트에서 수신 포메터에 인가된다. 포트의 수신 포메터는 병렬 비트 포맷에서 멀티바이트 S필드 메세지의 복수를 저장하기 우한 용량을 갖는 수신 FIFO에 대한 순차적으로 각 메세지의 바이트를 포함하는 병렬 비트를 인가한다. 포매터는 각 바이트가 완성 메세지의 최종 바이트의 존재유무에 대한 표시로서 각 메세지 바이트에 여분 비트를 추가시킨다. 또한, 포트는 완성된 S필드 메세지가 현재 FIFO내에 저장되 있음을 시스템 프로세서에 이야기하는 "데이타 준비"비트를 발생한다.
시스템 프로세서는 적절한 제어신호와 함께 시스템 I/O버스에 각 포트에 대하여 어드레스 유니크를 인가함에 의하여 이 정보를 각 포트에 주사한다. 주사된 포트는 I/O버스상의 어드레스를 검출하고 포트 FIFO가 완성된 메세지를 포함한 것에 대한 여부를 신호를 프로세서에 표시하는 I/O버스에 전송한다. 완성된 메세지 표시가 수신되면, 시스템 프로세서는 이에 대한 I/O버스에 걸친 FIFO의 S필드 정보를 판독하기 위하여 I/O버스상에 포트의 다른 부분을 어드레스 한다. 부가하여 다른 정보는 FIFO의 상태, 메세지 종료 상태 등을 표시하는 시스템프로세서에 인가된다.
상술된 장치에 의해, 시스템 프로세서는 여러포트를 순차적으로 주사하여 최소한 하나의 완성된 메세지도 포함하지 않는 것으로부터 완성된 S필드 메세지를 포함하는 포트를 구별한다. 프로세서는 완성된 메세지를 포함하는 포트에 대해서만 세밀히 서비스하면 되고 한번에 완성된 메세지를 받을 수 있다. 이것은 프로세서에 더 효율적인 메세지 정보의 전송을 허용한다. 이 과정은 포트가 보드에 정착되고 보드상에 모든 포트에 대해 공통인 단일 스캔 레지스터가 단말기기가 복수개 임을 표시하고 그의 신호는 완성된 메세지를 포함하는 보드상의 각 포트에 멀티 플렉스된다. 이 특별한 수행은 보드상의 대개의 포트에 두 단말기기의 최대치로부터 및 그에 대하여 정보의 멀티플렉스를 제공한다. 따라서 프로세서는 보드상의 포트에서 최소한 하나의 완성된 메세지의 유효성을 결정하기 위하여 공통 스캔 레지스터의 판독에 의하여 보드의 4포트를 주사한다. 그러면 공통 스캔 레지스터가 하나 혹은 그 이상의 포트가 최소한 하나의 완성된 메세지를 현재 포함함을 나타낼때만 각 포트에 개별적으로 주사한다.
시스템프로세서에 전송된 각 S필드는 수정된 HDLC프로토콜에 의해 요구되는 서포트바이트 뿐만 아니라 발생된 신호 정보의 바이트도 포함한다. 이들 바이트는 어드레스필드, 제어필드, 신호메세지, 오차체크필드이다. 시스템 프로세서는 각 선에 의해 처리되는 독립 프로토콜 다이얼로그가 각 단말기기와 함께 유지된다. 시스템 프로세서가 메세지를 전송할때 HDLC어드레스 필드는 지정소자를 지정한다. 마찬가지로, 시스템 프로세서가 메세지를 수송할때 어드레스 필드는 메세지 원을 지정한다. 이 수단에 의하여 프로세서가 메세지를 수신할때, 오차 자유상태, 메세지 형태, 논리 채널, 순차상태 등을 결정하기 위해 모든 메세지를 분석한다. 수정된 HDLC프로토콜과 메세지 멀티플렉싱의 과정은 시스템 프로세서에 의해 수행되며 반면에 포트는 비트 스터핑, 프레이밍 등과 같은 프로토콜의 실제시간 집약특성에서 부하를 제거한다.
상술된 장치는 개량된 것이며 포트마다 마이크로프로세서를 필요로 하지 않는 방법으로서, 포트와 시스템프로세서 사이의 수정된 HDLC프로토콜 서포트 기능을 분주하여 종래 장치의 문제점을 제거하려는 것이다. 이것은 시스템 프로세서의 실제시간 부하를 최소화하고 시스템 프로세서에 대한 모든 방법으로 데이타의 집합을 보존한다. 상술한 장치는 시스템 프로세서와 각 포트상의 복수의 단말기기 사이에 멀티플렉스 통로를 직접 제공한다. 이것은 전화와 단말기 등과 같이 각 선에 의해 수행되는 복수의 단말기기에 독립적으로 프로세서가 통신할 수 있게 한다.
본 발명은 이하 첨부된 도면을 참고로 하여 좀더 자세히 기술된다.
상세한 설명
제 1도는 본 발명을 구체화한 통신 시스템을 도시한 도면이다. 본 시스템은 가입자국(109)의 복수개와 접속된 스위칭 시스템(101)을 포함한다. 각 국(109)은 연관된 데이타 단자(103)에 대해 통로(104)로 접속된 디지탈 전화기(102)를 포함한다. 각 국은 예를들면 전화(102-0) 및 단자(103-0)에 대한 통로(105-0)와 연관된 통로(105)에 의해 스위칭 시스템(101)에 접속된다.
스위칭 시스템(101)은 회로판(106)에 장착된 포트(110)와, 스위칭 회로망(111) 및 제어 프로세서(112)를 포함한다. 스위칭 장치는 버스를 포함하도록 도시된 스위칭 공유(108)에 의해 포트에 접속된다. 제어 프로세서(112)는 I/O제어 버스(107)에 의해 포트에 접속된다. 스위칭 회로망(111)은 호출의 응답을 위해 포트, 시그널와이즈에 접속되어야 하는 스위칭 자치를 포함한다. 제어 버스(112)는 전체 시스템의 동작을 제어하고 저장된 프로그램 제어 형태에 유리하다. 이것은 통로(113)를 통하여 스위칭 회로망(111)의 작동을 제어하고, I/O버스(107)에 의해 포트 및 가입자 국의 작동을 제어한다.
국(109) 및 스위칭 시스템(101)은 호출에 대한 응답동안 제 2도에 도시된 DCP프레임 포맷에서 정보를 교환한다. 각 DCP 프레임은 3비트 F(프레임)필드, 1비트 S(신호)필드, 두개의 8-비트 I(정보)필드로 분주되는 20비트를 포함한다. F필드는 수신 장치를 전송 메세지에 동기시키기에 필요한 프레이망 정보를 운반한다. S필드는 신호 메세지를 HDLC프로토콜 및 제어 프로세서(112)와 가입자 국(109)사이의 각 방향으로 전송하는데 사용한다. 순차적으로 기술되는 이들 메세지는 스위칭 시스템(101)에서 가입자 국(109)으로의 전송상에 프로세서(112)에 의해 개시되고 제어되는 다양한 시스템 작동이다. 이들 메세지는 국(109)에서 프로세서(112)로의 전송에서 국 요청 및 상태정보를 포함한다. 두개의 I필드는 호출에 응답하여 관련된 국들간의 호출 주문제를 포함하는 정보를 독립적으로 전송한다. 통로(105-1)의 I1필드는 예를들면 국(109-0)의 전화(102-0)로부터 호출정보를 전송하도록 할당될 수 있으며, 통로(105-0)의 I2필드는 데이타 단자(103-0)로부터 호출 정보를 전송하도록 할당될 수 있다. 국(102-0) 및 단자(103-0)로 서로 다른 호출국에 동시에 접속된다.
S필드 메세지는 예를들면 가입자 국(109-0)과 같은 전송단부에서 병렬 멀티비트 메세지로서 발생된다. 그리고 병렬에서 직렬로 변환되며, 제 3도의 HDLC프레임 포맷으로 엔코드되며, 예를들면, 디지탈 포트(110-0)와 같은 수신단부에 통로(105-0)를 통하여 연속적으로 전송한다. 이 전송 전에, 제 3도의 플래그 바이트는 각 메세지에 삽입된다. S필드 메세지가 전송되지 않을 때, 전송회로는 제 3도의 비트 패턴을 갖는 연속 플래그 문자를 발생하고 전송한다.
각 수정된 HDLC프레임은 플래그 문자에 부가하여 어드레스 문자로서의 하나의 8비트 바이트와 제어문자로서의 하나의 8비트 바이트와, 국에서 프로세서로 혹은 그 역으로 전송되는 실제 S필드 신호 메세지를 포함하는 신호정보의 8비트 바이트의 변수(0 내지 16)를 포함한다. 프레임의 나머지 부분은 오차 교정과 검출목적으로 삽입된 2바이트 체크 순차를 포함한다. 제 3도 상의 우수 플래그 문자는 후속 메세지로부터 메세지를 분리한다. 각 단부에서의 전송회로와 연관된 수신회로는 메세지 정보의 명료성을 제공하기 위하여 통상적인 HDLC영 삽입과 삭제 기능을 수행한다. 즉, 메세지 내의 비트 패턴은 플래그 문자의 그것과 같을 수 없다.
제 2도의 DCP프레임이 모든 시간에 대하여 각 포트에 의하여 발생되고 수신된다. 두개의 I필드는 다른 포트회로에 전송되고 차례로 호출에 대한 관련국에 전송되는 수신된 호출정보를 포함한다. 이 필드에서의 정보는 스위칭 회로망(111)에 스위치 공유(108)를 통하여 포트(110)를 수신함에 의하여 전송된다. 회로망(111)은 예를들면 제 1 포트와 제 2 포트를 접속시키는 타임 슬로트 교환기일 수 있다. 스위치 공유장치(108)는 포트로부터 스위칭 회로망(111)에 할당된 타임 슬로트에 제 1 포트의 I필드 정보가 전송되는 시분할 버스를 포함한다. 회로망(111)은 타임 슬로트 기능을 수행하고 호출에 대한 다른 포트에 할당된 타임 슬로트에서 제 1포트에서 버스(108)로 수신된 정보를 인가한다. 다른 포트는 I필드 정보를 수신하고 제 2 포트로부터 그의 호출국에 전송되는 I필드 데이타 메세지의 부분으로서 연관된 가입자 국(109)에 연관된 통신 통로(105)를 통하여 전송한다. 회로망(111)과 스위칭 공유(108) 및 I필드 정보의 방법은 한 포트에서 수신되며 회로망(111)을 통하여 다른 포트에 전송되며 본 발명의 어느부분도 포함치 않으며 따라서 더 이상 기술하지 않는다.
DCP프레임 전송에 계속하여 디지탈 포트(110)는 제 3도 및 9도의 수정된
HDLC포맷에서 S비트신호 메세지를 수신한다. 단일 S비트는 각 DCP프레임중에 수신되며 전체 HDLC메세지의 전송은 제 3도의 HDLC프레임에서 비트수와 동일한 연속 DCP프레임의 수의 전송동안 성취된다. 이 숫자는 0 내지 16바이트의 어느 부분을 HDLC메세지의 I필드가 포함하는 것에 의해 변할 수 있으며 영 삽입 메카니즘에 의해 기인한다.
디지탈 포트의 S비트 수신회로는 통로(105)는 통하여 수정된 HDLC프레임 메세지를 수신하며 종래의 플래그 검출 기능을 수행한다. 이것은 또한 플래그 바이트이외의 모든 바이트 상에서 영 삭제 기능을 수행한다. 그리고 본 발명의 회로에 어드레스, 제어, I, 및 체크 순차 바이트를 전송한다. 이들 바이트는 차후로 기술되는 프로세서(112)에 대한 장치에 의해 전송된다. 프로세서(112)는 발생단자와 메세지 내용을 결정하기 위하여 이 바이트를 수신하고, 제어, 체크순차, I필드, 어드레스의 내용을 분석하며, 메세지의 수신에 응답하여 취할 작동을 결정한다. 프로세서에 의해 취해진 응답은 전화(102) 혹은 국의 단자(103)에서 기능을 개시시키기 위하여 포트를 통하여 국(109)에 I/O버스(107)를 통하여 전송되는 새로운 메세지의 발생으로부터의 응답이 아닌것에도 변한다. 일반적인 기능은 램프의 점등과 소등, 링깅의 개시와 종료등이다. 제 3도 및 이 도의 어드레스 필드는 통로(115)를 통하여 포트(110)에 의해 수신되는 메세지를 보내는 가입자 국에서 장치(전화 혹은 단말기)의 어드레스를 표시한다. 제어필드는 I필드 메세지의 기능이 있다면 이를 나타내도 정보를 표시한다. 체크 순차 필드는 오차제어 목적으로 쓰인다.
프로세서(112)는 프로세서에 전송되도록 포트에서 S필드 메세지가 기다림을 결정하도록 버스(107)를 통하여 모든 포트(110)에 주사된다. 프로세서는 메세지가 없는 포트에 대해 주사 이외의 아무 작동도 하지 않는다. 메세지를 포함하는 포트는 포트내에 포함될 하나 혹은 그 이상의 메세지를 판독하기 위해 프로세서에 의해 어드레스된다. 이 주사 및 판독 기능은 포트내에서 과도유출 및 손실되는 입력 메세지를 방지하기 위해 충분히 빠른 비율로 프로세서에 의해 수행된다. 프로세서는 연관된 국에 전송하기 위해 다양한 포트에 선택적으로 메세지를 전송하도록 역 방향으로도 작용한다. 이 메세지는 시스템의 작동을 유지하고 포트내의 방향에서 메세지의 과도 유출을 방지하기 위하여 필요한 비율로 전송된다.
제 4도의 상세한 설명
제 4,5,6 및 7도는 제 1도의 시스템을 상세히 도시한 것이다. 제 4,5 및 6도에서특히 S비트 신호 메세지의 발생과 수신에 관련된 포트회로를 강조하도록 디지탈 포트(110)의 세부가 도시되어 있다. 제 4,5 및 6도는 통로(105)를 통하여 관련된 가입자국 설비와 호출 정보를 교환한다. 이 호출 정보는 제 2도에 도시된 DCP프레임 포맷에 있다.
DCP통로(105)는 제 2 데이타 링크마다 160킬로비트를 포함한다. 160킬로비트율은 제 2도에 도시된 20비트 프레임이 8000Hz비율에서 통로(105)를 통해 전송되는 것에 의해 발생된다. 대체 2극 변조가 데이타 신호의 전송에 사용되며 이 변조 규칙은 수신회로에 대하여 프레임 비율 동기신호를 제공하기 위하여 각 프레임에 한번씩 위반된다. 포트의 수신부의 작동이 먼저 기술됐다. 호출정보는 DCP프레임 포맷에서 수신되며 선 수신기(401)에 통로(105)를 통하여 인가된다. 선 수신기는 각 수신 프레임의 F필드로부터에서 동기를 유출하며 나머지 필드를 통과시키는데, 즉 S필드와 2개의 I필드를 직렬로 통로(402)를 통해 프레임 디멀티 플렉서(404)에 보낸다. 선 수신기의 동기회로는 수신클럭신호를 발생하고 수신 포매터(407)과 클럭 검출기(408)뿐만 아니라 디멀티플렉서(404)의 제어부분에 통로(403)를 통해서 인가한다.
선 수신기는 통신 선(105)의 잡음 환경으로부터의 분리와 디멀티플렉서(404)의 입력에 인가되는 논리 레벨 신호에의 전송에 의하여 수신신호에 대해 작용한다. 디멀티플렉서(404)는 S필드와 2개의 I필드를 디멀티플렉스한다. 2개의 I필드내의 정보는 연관된 가입자국에서 전화와 데이타단자를 포함하는 호출의 주 내용을 포함한다. 이 호출 정보는 스위치 공유 통로(108)상에 위치시키고 신호를 함께 멀티플렉스하는 멀티플렉서(405)에 통로(RI1) 및 (RI2)를 통해 연장된다. 이 공유는 타임 멀티플렉스 버스를 포함한다. 각 I필드는 멀티플렉스 버스상에 다른 시간 슬로트를 점유하며 따라서 I필드에서의 정보는 관련된 시간 슬로트의 발생중에 순차적으로 전송된다. 이 정보는 통상의 타임 슬로트 교환기능과 호출이 지정하는 포트와 I필드를 접속시키는 기능을 갖는 시스템의 타임 슬로트 교환기기에 인가된다. 본 발명은 I필드 정보의 처리나 스위칭에 관련되지 않으며 따라서 더 이상 자세히 기술하지 않는다. 스위치 멀티플렉서(405)에서 버스(108)로의 공유는 스위치 멀티플렉서(405)와 스위치 디멀티플렉서(448)를 제어하기 우하여 데이타 및 클럭신호를 포함한다.
S필드 정보는 제 2도의 프레임의 1비트를 포함하며 수신 포매터(407)에 통로(460)를 통하여 인가된다. 여기에서 통로(460)는 S필드 정보를 반송하는 제 2 직렬 채널당 8킬로 비트를 포함한다. 수신 포매터는 이 신호에서 가입자 플래그 검출 작동을 수행한다. 즉, 제 3도에 도시한 바와 같이 6개의 1'S와 ao이 따르는 ao의 패턴이며 플래그가 통로(460)상에 존재하는 한이 패턴과 동기한다. 비플래그 순차를 검출하자마자, 신호 메시지 문자가 수신되면 직렬 대 병렬 변환이 각 비플래그 바이트상에서 수행되기 시작한다. 비플래그 문자가 수신되는 동안 영이 따르는 5개의 열을 검출할때마다 통상의 O삭제 기능을 수행한다. 플래그 문자의 수신에서 메세지 문자가 결합되는 것을 막기 위하여 HDLC프로토콜에 따라 상기 기능이 수행된다. 수신 포매터가 비플래그 문자의 직렬 대 병렬 변환을 수행하는 동안 메세지 단부에서 플래그 문자의 수신을 검출한다. 그리고 수신 문자에 대하여 메세지 단부를 설명하기 위해 통로(412)에 인가되는 신호를 발생한다. 이 통로는 RCVEOM(메세지 단부의 수신)라 불리운다. 수신 포매터는 통로(411)에 대해 병렬 포맷을 형성한 후에 그로부터 수신 FIFO(414)에 각 문자를 인가한다. 수신 포매터는 FIFO(414)에 정보의 스트로빙을 제어하기 위하여 통로(413)에 인가되는 신호를 발생한다. 통로(413)의 신호는 통로(411) 및 (412)의 신호가 명백하여 FIFO(414)에 스트로보될 수 있을때 나타난다.
수신 FIFO(414)는 워드 FIFO당 9비트로, 48워드로 구성된다. 각 워드의 9비트는 통로(411)상의 수신된 문자를 나타내는 8비트와 메세지의 최종문자를 나타내지 않거나 수신 문자의 표시여부를 나타내는 통로(412)상의 "메세지 단부"신호의 1비트로 이루어져 있다. FIFO의 입력에 인가되는 문자는 FIFO의 출력으로 종래의 방법으로 통과한다. 8문자비트는 3상태 게이트(417)에 통로(416)를 통하여 인가된다. 각 문자에 관련된 메세지의 단부는 계수기(421)에 통로(419)를 통하여 인가된다. 메세지 신호의 단부는 상기 문자가 메세지의 최종 문자일때만 사실이며 그때에 1의 계수에 의하여 신호 증가계수기(421)가 작동한다.
3상태 게이트(417)는 통로(420)의 판독 레지스터 신호에 의해 가동된다. 이 신호는 제어 프로세서(112)에 의해 발생되며 프로세서가 FIFO(414)의 내용을 판독하기를 원할때 제어 버스(107)에 인가된다. 어드레스 디코더(433)가 FIFO(414)와 게이트(417)에 연장되는 통로(420)에 출력을 발생시키도록 버스(107)상에 독특한 어드레스 신호를 인가함에 의하여 이 작동에 프로세서가 영향을 준다. 각 포트는 제 4,5 및 6도에 도시되어 있으며 I/O버스 어드레스의 복수를 할당 받는다. 다양한 어드레스는 포트가 할 수 있는 다양한 기능을 나타낸다. 특별한 기능은 디코더(433)에 대한 관련 I/O버스 어드레스의 적용에 의해 개시된다. 따라서, FIFO로부터 문자를 독출하기 위하여, 프로세서는 I/O버스를 통하여 어드레스 디코더(433)에 통로(220)에 연관된 포트어드레스르 인가한다. 어드레스 디코더는 이 어드레스에 응답하며, 통로(416)를 통하여 게이트(417)에서 I/O버스(107)에 FIFO(414)의 출력에서 문장이 연장되도록 통로(420)를 구동한다. 이 문자는 완성 메세지가 형성될때까지 다른 수신된 문자를 저장하는 프로세서에 I/O버스를 통하여 통과된다.
판독 레지스터 도전체(420)는 FIFO(44)의 OUTSTB단자에 연장된다. FIFO는 이 신호의 종단부에 응답하며 FIFO의 출력에 대해 FIFO내에 저장된 다음 문자를 진행시켜서 다음 판독 레지스터의 작동상에서 판독이 가능하게 한다. 따라서, 통로(420)상의 판독 레지스터 신호는 두가지 기능을 수행한다. 첫째는 통로(416)를 통하고 게이트(417)에서 I/O버스(107)를 향해 FIFO출력상에 계속하여 문자를 통과시키도록 게이트(417)를 가동시키는 것이다. 통로(420)상의 판독 레지스터 신호의 종단부는 FIFO의 출력에 대해 FIFO내의 다음 문자를 진행시킨다.
FIFO의 9번째 비트는 통로(41a)상의 "메세지 종단"비트이다. 이 신호는 두 기능을 수행한다. 제 1 기능은 상태 게이트(426)의 출력에 "메세지 종단 판독"신호를 제공하는 것이다. 이 게이트는 포트에서 "상태 레지스터 판독"기능이 수행될 때 프로세서(112)에 의해 판독된다. 이 레지스터는 특이한 어드레스를 가지며 프로세서가 이 어드레스를 I/O버스에 인가할때, 어드레스는 상태 레지스터를 가동시키는 통로(429)상에 가동 신호를 인가하는 디코더(433)에 의해 디코드된다.
이것은 있다면 통로(419)에 의해 진 비트를 인가하는데, 프로세서로 전송하기 위해 게이트((426)를 통하여 I/O버스로 인가된다. 통로(419)의 가동신호는 상태레지스터 게이트(424) 내지 (428)의 전부를 가동시킨다. 통로(419)상의 "메세지 종단 판독"신호 비트의 2번째 기능은 계수기(421)를 감산시키는 것이다.
계수기(421)는 언제나 FIFO(414)내에 현재 저장된 메세지의 수를 나타내는 계수를 갖는다. 계수기는 통로(412)상의 "메세지 종단 수신"신호에 의해 증가되며, "메세지 종단판독"신호가 통로(41a)에서 FIFO(414)로부터 판독될때 감산된다. 계수기(421)의 현행 계수는 현재 FIFO(414)내에 저장된 완성메세지의 수를 나타낸다. 통로(DR)상의 계수기(421)의 출력은 계수기가 비-영 상태 일때마다 진이다. 이것은 상태 게이트가 주사됨에 따라 프로세서에 의해 "데이타 준비"표시가 판독되게 하는 신호이다. DR신호는 통로(422)가 가동될때 게이트(458)를 통하여 연장되며 거기서 신호는 주사레지스터 게이트(423)와 게이트(425)의 입력에 통로(460)를 통하여 연장된다. 프로세서(112)는 적절한 어드레스가 I/O버스에 인가되게 하여 주사 레지스터 게이트(423) 혹은 FIFO(414)를 판독할 수 있다. 이들에 대한 어드레스는 디코더(433)에 의해 디코드된다. 디코더의 적절한 출력은 데이타가 I/O버스(107)에 인가되도록, 예를들면 3상태 게이트(423) 혹은 (417)를 가동시킨다.
프로세서(112)는 포트에 의해 가동되는 국에 전송하기 위하여 제 4,5 및 6도의 포트에 메세지를 발생하여 기입한다. 포트의 기입부분을 사용하여 이를 수행한다. 제 1단계 프로세서(112)가 포트 기록작동을 수행하는 것은 전송(440)가 충만되었음이나 메세지를 수용할 수 있음을 결정한다.
FIFO(440)가 충만하지 않으면 프로세서(112)는 그의 메세지를 포트에 기입한다. 또한 메시제의 제 1바이트를 포트에 기록한다. 프로세서는 적절한 어드레스 신호가 I/O버스에 최초 인가됨에 의해 이 기능을 수행한다. 인가되는 신호는 포트의 기록부분에 관련된다. 디코더(433)는 이 어드레스를 디코드하고 통로(435)상에 WREG신호를 발생한다. 이 신호는 메세지 정보가 게이트(434)를 통하여 통로(457)를 지나 FIFO(440)의 입력에 연장되는 I/O버스상에 있도록 하는 3상태 게이트(434)를 가동시킨다. 통로(435)상의 이 신호는 FIFO에 통로(457)에서의 메세지 정보를 스트로보 하기 위하여 FIFO의 INSTB의 입력에 인가한다.
이때에 FIFO(440)에 스트로보된 것은 9번째 비트이며, 즉 "메시지 종단 기입"비트이며 통로(436)를 통해 FIFO(440)에 인가된다. 이 신호는 이 비트에 관련된 문자로 전송된 메세지의 최종 문자임을 표시한다. 프로세서(112)는 순차적으로 메세지의 최종 문자임을 표시한다. 프로세서(112)는 순차적으로 메세지의 각 문자를 FIFO(440)에 기입한다. 최종 메세지가 FIFO(440)에 입력되기 바로전에 프로세서(112)는 통로(436)상의 "메세지 종단 기입"신호의 발생을 위하여 통로(459)와 게이트(432)를 통하여 제어 레지스터(431)에 기록한다. 이 신호는 메세지의 최종 바이트가 통로(435)상의 WREG신호를 통해 스트로브될때 FIFO에 스트로브된다. 통로(436)의 신호는 최종 바이트가 통로(435)상의 WREG신호의 최연단부에 의해 FIFO에 기입된 후에 자동적으로 리셋트 된다.
전송 FIFO(440)는 각각 9개의 비트인 49워드를 포함한다. 9비트 워드중 8비트는 문자정보를 나타내며, 워드의 9번째 비트는 "메세지 종단의 기입"신호의 존재 유무를 표시한다. 전송 FIFO(440)는 WBF라 불리우는 기입 버퍼 전체 출력을 갖는다. FIFO상의 48워드가 다채워지면 WBF신호는 진(가동)으로 되고 통로(430)를 통하여 상태 레지스터 게이트(427)에 연장된다. 이 게이트는 기입 FIFO(440)의 전에 프로세서에 의해 주기적으로 판독된다. FIFO(440)가 완전히 채워지면, 게이트(427)의 출력은 FIFO가 당분간 더이상의 바이트를 수용할 수 없음을 프로세서에 통고하도록 진이된다. FIFO가 기입 메세지의 중간에서 충만한 것이 검출되며, 시스템 프로세서는 메세지의 나머지를 줄을 세우고 유출을 조절하며 전에 장전된 메세지가 전송될때까지 계속하고 FIFO는 최소한 하나 이상의 바이트를 수용하도록 충분히 비워진다.
FIFO(440)의 출력은 통로(441) 및 (442)에 인가된다. 통로(442)는 문자정보를 나타내는 8비트를 반송하며 통로(441)는 "메세지 종단"비트이다. FIFO(440)는 통로(443)를 통하여 전송 포매터(445)에서 스트로브 신호를 수신한다.
통로(442)상의 문자정보의 통로(441)상의 "메세지 종단"신호는 전송 포매터()의 입력에 인가된다. 전송 포매터는 정상적이며 계속적으로 채널을 통해 플래그 문자를 발생하여 FIFO(440)에 메세지가 없는 한 관련 가입자국에 전송한다. 그때에, 포매터는 O, 6개의 1'S 및 aO의 플래그 문자를 발생한다. FIFO(440)가 비어있지 않을 때마다 전송 포매터(445)는 FIFO(440)으로부터 문자의 적하와 S채널에 전송하는 과정을 시작한다. 이것은 수신문자상의 병렬 대 직렬변환과 명료를 위한 O삽입기능에 의해 수행된다. 따라서, 전송 포메터는 플래그 문자를 FIFO가 비지 않았을때 통로(439)를 통하여 전송 FIFO(440)로부터 결정할때 1차로 보내지며, 플래그 문자의 전송단부에서, 포매터(445)는 통로(443)를 통하여 FIFO(440)에 인가되는 스트로브 신호를 발생한다. 이 신호는 통로(442)로부터 문자정보를 적치하기 위해 포매터에 의해 사용되며 포매터내로 통로(441)로부터 "메세지 종단"신호를 인가한다. 이스트로브 신호의 연단부는 FIFO 내에서 FIFO출력에 다음 문자를 가져오도록 FIFO를 진행시키는데 사용된다.
전송 포매터는 수신정보를 병렬 대 직렬 변환시킨다. 또한 통로(446)를 통해 비플래그 문자를 보낼때 영삽입 기능을 수행한다. 즉, 메시지의 전송된 비트 스트림이 5연속 1'S를 가지면, 포매터(445)는 5번째 1과 다음 전송비트 사이에 O을 삽입한다. 따라서, 전송 포매터(445)는 각 문자를 전송하고 수신하며 각 문자에 관련된 "메세지 종단"비트를 체크한다. 메세지상의 최종문자가 FIFO(440)에서 수신되면, 통로(441)는 a1로 셋트된다. 이것은 포매터가 이 문자가 메세지의 종단이며 또한 이문자후에 포매터가 플래그를 삽입함을 나타낸다. 포매터(445)는 이것을 수행하며 통로(444)로부터 전송 공백신호를 체크한다. 공백신호가 진이면, 포매터는 플래그를 계속 발생하고 전송한다. 공백신호가 진이 아니면, 포매터는 FIFO(440)에서 다음 문자를 판독한다. 이 새신호는 다음 메세지의 제 1 문자이다. 순차 메세지의 제 1문자가 진행되고, 그 순차 메세지의 모든 다른 문자가 진행되는 것은 상술한 방법과 유사하다.
프로세서(112)는 제어 레지스터(431)에 초기화 비트를 기입한다. 이 비트는 FIFO(414) 및 (440)가 "메세지 종단"계수기(421) 및 (438)와 함께 비워지게 한다. 이것은 포트로부터 모든 정보를 효과적으로 제거한다.
제 4,5 및 6도의 회로는 상태 레지스터 게이트(424) 내지 (428)와 제어 레지스터(431)를 포트와 프로세서(112) 사이에서 상태 및 제어신호의 여러형태를 교환하기 위해 사용한다. 수신 포매터(407)는 통로(410)를 통하여 상태 레지스트 게이트(428)에 신호를 인가한다. 이 신호는 "신호 채널태만"기능을 나타낸다.
S채널 상에 15 혹은 그 이상의 연속 1'S가 수신될때 HDLC프로토콜의 표준에서와 같이 수신 포매터(407)에 의해 발생한다. 이 신호는 연관 가입자국에서의 설비가 가동 혹은 작동할 수 없을 때를 표시하기 위해 사용된다. DCP선(105)의 정상상태는 플래그 문자나 데이타가 포트에 전송되었음을 나타낸다. 플래그 문자의 연속 스트림은 연관 가입자 설비가 정보를 수신하거나 전송할 준비가 되었음을 표시한다. 이것은 능동 태만 상태라 한다. 연관 가입자국이 연속 1'S를 전송할때 이것은 문자의 결핍을 표시하며 연관설비가 포트와 통신할 준비가 되어있지 않다고 표시한다. 가입자 설비는 예를들면 설비가 국부장치에 의해 시험될때 모든 1신호를 발생할 수 있으며 그래서 포트와 프로세서(112)가 통신할 수 없게 된다. 요약하면, 모든 1'S신호는 DCP선(105)에 설비가 접속되어 있음을 나타내며 그러나 이것은 포트 혹은 프로세서와 더 이상의 통신이 불가함을 나타낸다.
전송 포매터(445)와 제어 레지스터(436)를 상호 접속하는 통로(437)는 포트회로의 전송부분에 대하여 유사한 기능을 수행한다. 이것은 프로세서가 통로(437)를 가동시키는 제어레지스터(431)를 기록할 수 있게 한다. 이 통로의 진 신호는 전송 포매터(445)가 연속 스트림 1'S를 발생하여 연관된 가입자 설비에 전송하게 한다. 1'S의 이 스트림은 프로세서가 신호 채널에서 통신에 적합하지 않음을 가입자 장치에 통보한다.
통로(409)는 클럭검출기(408)와 상태 레지스터 게이트(424)를 접속한다. 클럭 검출기(408)는 선 수신기(401)로부터 통로(403)에서 클럭신호를 정상적으로 수신한다. 그때에, 클럭 검출기(408)는 통로(409)를 거쳐서 레지스터 게이트(424)에 aO을 인가한다. 이것은 게이트가 판독될때, 선 수신기(401)에 의해 DCP선(105)을 통하여 수신되고 통로(403)를 통하여 검출기(408)에 인가되는 수신된 데이타 스트림으로부터 유출된 클럭펄스를 결정하게 한다.
이것은 시스템의 정상 작동상태이다. 선 수신기 데이타 스트림을 수신하는데 실패한다면 검출기(408)는 클럭 펄스를 수신하지 않으며 프로세서가 게이트(424)를 판독하고 이 상태를 결정하도록 a1과 동일하게 통로(409)를 셋트한다. 이 조건은 예를들면 연관 가입자 설비자 DCP선(105)으로부터 분리될때 존재할 수 있다.
통로(422)는 AND게이트(458)와 제어 레지스터(431)의 하측 입력을 접속한다. 이 통로는 제어 레지스터에 의하여 가동상태로 설정된다. 이것은 게이트(458)를 가동시키며 계수기(421)의 DR출력이 통로(406)를 통하여 스캔 레지스터 게이트(423)에 연장되게 한다. 이 "데이타준비"신호는 최소한 하나의 단일 메세지가 수신 FIFO(414)내에 포함되는 것을 프로세서에 통고한다. 포트가 작동할 수 없으나 통로(406)를 통해 스캔레지스터 게이트(423)에 "데이타 준비"신호를 인가하려하는 문제가 발생될 수도 있다. 이 조건은 현행상 작동이 불가하더라도 포트가 메세지를 포함하도록 프로세서가 가정하게 한다. 제어 레지스터는 메세지가 없는 문제 조건시에 포트의 출력을 판독하도록 하는 반복 시도에서 프로세서를 보호하도록 게이트(458)를 무능화시키기 위하여 통로(422)에 대해 무능화 신호를 인가하도록 프로세서(112)에 의해 제어된다.
어드레스 디코더는 프로세서(112)에 의해 적절한 제어신호가 I/O버스에 어드레스와 함께 인가되도록 플립플롭을 포함한다. 이들 제어신호는 디코더 플립플롭에 어드레스를 래치한다. 이 플립플롭의 출력은 어드레스를 래치한다. 이 플립플롭의 출력은 어드레스를 디코드하고 각기 다른 어드레스에 출력 신호를 제공하는 회로에 연장된다. 이 출력신호의 하나는 통로(459)에 연장된다. 이 신호는 데이타가 I/O버스상에 나타나고 제어 레지스터(431)에서 데이타를 래치에 스트로브하는데 사용되는 때에 가동된다. 데이타는 제어 레지스터에 래치되므로 지속적으로 제어레지스터(431)는 순차적으로 기술된 바와 같이 시스템 프로세서에 의해 제어됨에 따라 포트의 상태를 저장하는 플립플롭을 포함한다.
전송 메세지 계수기(438)는 FIFO(440)가 완성된 메세지를 포함하는 것을 표시하기 위하여 수신 메세지 계수기(421)에 유사한 작용을 한다. 계수기(438)는 메세지가 FIFO(440)에 입력될때 통로(436)를 통해 증가 된다. 계수기(438)는 메세지가 FIFO(440)에서 판독될때 통로(441)를 통해 증가된다.
전송 포매터(445)의 출력은 프레임 멀티플렉서(449)에 통로(456)를 통해 연장된다. 스위치 디멀티플렉서(448)는 타임 슬로트 버스(108)상에서 PCM타임 슬로트 신호를 수신하고 그들에 할당된 타임 슬로트에서 이 포트에 대해 I1및 I2필드신호를 분리하고 통로(453) 및 (454)에 인가한다. 계수기(438)의 출력은 계수기가 영일때를 표시하는 통로(439)상의 전송 포매트(445)에 연장된다. 이것은 FIFO(440)에 메세지가 포함되지 않고 포매터(445)가 플래그 문자를 발생하도록 함을 의미한다.
I1, I2신호는 통로(456)를 통해 직렬화된 S채널 비트와 함께 프레임 멀티플렉서에 의해 수신된다. 멀티플렉서(449)가 8비트 I1필드 8비트 I2필드 및 1비트 S필드를 프레이밍 신호에 삽입하고 F필드 비트를 부가하는 선 전송기(450)에 통로(452)를 통해 인가된다. 제 2도의 합성 20비트 프레임은 통로(105B)와 (105)를 통해 연관된 국(109)에 연장된다.
선 전송기(450) 및 프레임 멀티플렉서(449)는 클럭발생기(455)로부터의 출력신호 제어하에 작동한다. 스위치 디멀티플렉서(448)는 스위치 공유버스(108)로부터 제어신호를 수신한다.
제 8도는 어드레스 및 제어신호가 포트에 정보를 기입하고 판독하기 위해 I/O버스를 통해 전송되는 방법을 도시한 것이다. 포트 보드(106)는 4포트(110)를 포함하고 각 포트는 동시에 2호출에 응답한다. 하나의 호출은 포트의 I1필드에 의해 처리된다. 다른 것은 I2필드에 의해 처리된다. 보드상의 4포트는 각각 2I 필드를 가지며 따라서 전체적으로 8I필드를 가지고 8호출에 동시에 응답할 수 있다. 시스템 프로세서는 각 포트에 S1과 S로 지정된 2개의 논리채널을 지지한다. 따라서 집합적으로 보드는 보드의 4포트에 의해 처리되는 7단말기기의 각각에 8개의 독립 제어선을 지지한다. 따라서, 각 독립호출장치에 대하여 독립제어 통로가 있다.
각 포트는 제 8도의 2열에 관련된다. 보드의 포트(O)는 열 O과 1에 관련되고 포트(1)는 열(2)와 (3), 포트(2)는 열(4)와 (5), 포트(3)는 열(6)과 (7)에 연관된다. 각 포트는 복수의 레지스터를 갖는다. 각 레지스터는 제 8도의 다른 줄에 할당된다.
프로세서(112)는 포트와 제 8도의 레지스터를 통화하고자 하는 프로세서와 포트의 레지스터 및 보드, 포트를 규정하는 I/O버스에 대한 8비트 어드레스 신호를 먼저 인가하므로서 통신한다. 이 어드레스 신호는 포트에 기록 또는 판독해야할 정보를 포함하는 8비트 신호에 따른다. 따라서, 포트(O)의 제어 레지스터에 기입하기 위해, 프로세서(112)는 포트번호, 제어 레지스터의 확인 번호 및 포트의 위치를 보드가 기술하게 하는 8비트 어드레스 신호로 I/O버스에 인가한다. 포트(O), I/O어드레스 비트(4) 내지 (6)는 컬럼(1)의 제어 레지스터를 규정하는데 사용되는 O의 포트번호, I/O어드레스 비트(O) 내지 (3)을 규정한다. 8번째 비트는 패리티에 사용된다. 어드레스 디코서(433)는 포트(O)를 규정하는 어드레스 신호에 응답하며, 컬럼(1)에 도시된 최고 제어 레지스터에 통로(459)를 통하여 신호를 인가한다. 포트(O)에 대한 컬럼과 열(O)에 있는 제어 레지스터가 한번 어드레스되면, 8비트 바이트는 게이트(432)와 통로(461)를 통하여 제어 레지스터에 바람직한 제어정보를 전송하도록 I/O버스에 전송된다. 열(O)과 컬럼(O)에 도시된 스캔 데이타 레지스터는 보드의 4포트에 공통이며 판독되어야 할 신호 채널 메세지(S)가 포트에 있음을 결정하기 위해 프로세서가 매 10밀리초마다 스캔한다.
비트 0-포트(0)에 대한 "데이타 준비"
비트 2-포트(2)에 대한 "데이타 준비"
비트 4-포트(4)에 대한 "데이타 준비"
비트 6-포트(6)에 대한 "데이타 준비"
완성된 메세지가 포트에 의해 수신되면, 데이타 준비 비트라고 하는 포트에 연관된 비트가 계수기(421)가 증가됨에 따라 a1로 셋트된다. 이 비트는 게이트(458)를 통하여 스캔레지스터 게이트(423)에 인가된다. 다음에 프로세서가 스캔 레지스터를 판독하며, 포트의 스캔 게이트(423)를 통해 "데이타 준비"비트를 수신하고 특별한 포트의 데이타 준비 비트에 연광된다. 각 포트의 스캔 게이트(423)는 스캔레지스터가 프로세서(112)에 의해 어드레스 될때 버스(107)상에 한 비트만을 구동시킨다. 따라서 스캔 레지스터는 보드상의 모든 포트에서 합성 데이타 준비 정보를 포함한다.
제 8도의 컬럼(1)의 제어 레지스터는 개별 포트의 상태를 제어하기 위해 프로세서에 의해 사용된다. 이 레지스터는 판독가능하다. 이 레지스터의 각 지트의 기능은 다음과 같다.
비트 0-본 발명에 적당한 기능으로 사용되지 않음.
비트 1-"메세지 종단 기입"(WEOM).
통로(436)상의 "1"비트 셋트는 FIFO(440)에 기록된 다음 문자가 메세지의 최종 문자인 것을 포트에 통고한다. WEOM는 다음 문자가 FIFO(440)에 기입될 때 포트내의 통로(435)에 의해 자동적으로 "0"으로 셋트된다.
비트 2-포트 개시화(PINIT).
통로(415)상의 이 비트는 포트를 개시화하기 위하여 a"1"로 셋트된다. 개시화 기능은 FIFO(421)과 (440) 및 제어 레지스터를 비운다.
비트 3 : 전송신호 채널 태만(TSIDLE) 통로(437)상이 "1"셋트 비트는 HDLL프로토콜 내에서 정의된 태만 상태인, 신호채널 전송 포매터(445)를 연속 "1'S"와 신호 채널을 채우도록 명령한다.
비트 5 및 6-본 발명에 사용되지 않음.
비트 7-데이타 준비 가능(EDR). 통로(422)의 EDR비트는 프로세서에 메세지가 보내지지 않도록 불량 포트나 단자를 제어한다. 유사하게, 시스템 프로세서는 논리 채널 베이스 상에서 단말기기로부터 혹은 그쪽으로 메세지를 여과하거나 마스크할 수 있다. 이것은 EDR비트는 가동시키기 위한 대응책으로 사용되며 따라서 충만 DCP선을 무능하게 한다. EDR이 "0"으로 셋트될때 스캔의 DR비트와 상태 레지스터는 AND게이트(458)의 의해 a"0"으로 유지된다. 즉, 입력신호 채널 메세지는 프로세서(112)에 "데이타 준비"신호를 발생하지 않는다. 이 무능화는 판독 FIFO(414)를 비우지 않는다. EDR이 "1"인 동안 포트에 의해 수신된 메세지는 정상 상태로 저장된다. 상태 레지스터(424) 내지 (428)는 포트의 상태를 결정하기 위하여 프로세서를 가동시킨다. 신호 채널 메세지 전송이 진행상태가 아니면 약 1초 간격으로 프로세서가 이 레지스터를 판독하며, 판독되는 각 시간에 문자는 전송된다. 포트상태 정보는 다음과 같은 상태 레지스터에 코드된다.
비트 0-데이타 준비(DR). 스캔 게이트(425)의 DR신호는 스캔 레지스터의 DR비트와 동일하다. 프로세서 소프트웨어를 간단히 하기위해 상태 레지스터에서 복사된다.
비트 1-메시지 종단 판독(REOM). 게이트(426)의 REOM신호는 FIFO(414)로부터의 다음 문자 판독이 메세지의 최종 문자임을 표시하기 위해 "1"로 셋트된다.
비트 2-본 발명에 사용하지 않음.
비트 3-DTL태만(DTLI). 게이트(424)가 단자로부터 포트회로에 의해 수신된 데이타가 없음을 표시하기 위해 "1"로 셋트된다.
일반적으로 이것은 접속된 단자가 없다는 것을 의미한다. 또한 단자의 전원이 하강하거나 관련 선이 단락 혹은 단선 되었다는 것도 표시한다.
비트 4-본 발명에 사용되지 않음
비트 5-버퍼 층만 기입(WBF). 통로(430)에 의해 "1"로 셋트된 WBF는 춤만되며 프로세서는 FIFO내에 다른 문자를 기록할 수 없다.
비트 6-신호 채널 태만수신(RSIDLE). 통로(410)에 의해 게이트(428)에서 "1"로 셋트된 비트는 포매터(407)의 신호-채널 프로토콜-지지회로가 신호채널 상에서 연속 "1'S"를 수신함을 표시한다. 이것은 그 채널상에서 태만 상태라는 것을 표시한다.
비트 7-본 발명에 사용되지 않음.
제 8도의 나머지 컬럼은 현재 할당되지 않았거나 본 발명에 관계없는 기능을 가진 레지스터와 관련된다. 제9도 및 10도는 주어진 선의 국단부에 접속된 단자나 전화와 정보를 선택적으로 프로세서가 교환하도록 S채널 메세지 상에 멀티플렉상이 어떻게 사용되는가를 나타낸다. 제3도는 어드레스 필드를 포함하는 필드의 복수를 갖는 HDLC프레임 포맷을 도시한다. HDLC기준(비동기 균형모드)에 한정된 바, 어드레스 필드의 목적은 명령 혹은 응답으로서 프레임을 확인하는 것이다. 명령 프레임은 명령이 보내지는 단부점의 어드레스를 포함한다. 응답 프레임은 응답을 보내는 단부점의 어드레스를 포함한다.
제9도는 본 발명에 따라 수정된 HDLC의 세부도이다. 어드레스 필드는 비트(0)에서의 연장된 어드레스(EH), 비트(1)에서의 명령/응답(C/R)비트, 비트(2) 및 (3)의 0으로 셋트된 한쌍의 비트, 비트(4),(5),(6)및 (7)에서의 논리 채널 번호(LCN)를 포함한다. 논리 채널 번호의 목적은 제1도의 연관통로(105)상에 전송된 S필드 메세지를 사용하는 멀티플렉스된 채널을 규정하는 것이다. 4개의 비트위치는 16논리 호출 채널까지 제공한다. 이것은 선(105)의 국측에서 다른 16개 단말기기에 선택적으로 프로세서가 어드레스 할 수 있게 한다. LCN필드의 2개의 엔코드된 번호만이 본 발명의 시스템에 사용되며 연관 선(105)의 국 단부에서 접속된 단말기기가 2개 뿐이기 때문이다. 본 발명에서, 비트 (4)-(7)에서 엔코드된 14진법의 LCN은 연관 국에서 I1필드를 사용하는 전화가 장치(S1)임을 확인한다. 비트(4)-(7)에서 엔코드된 15진법의 LCN은 관련국에서 I2필드를 사용하는 단자가 장치(S2)임을 확인한다. 따라서, 프로세서가 국의 장치의 하나 혹은 다른 것에 명령을 전송할때, 전화에 전송하기 위해서는 LCN필드에 14진법이 삽입되고, 단자에 전송하기 위해서는 15개의 채널을 사용한다.
명령/응답(C/R)비트는 전송된 메세지가 기술된 기능을 수행하기 위하여 수신단부에 명령인가, 혹은 먼저 수신된 명령에 응답하여 수신 장치에 의해 전송되는 응답인가를 S필드 메세지의 수신 단부에 표시한다. 이 비트에 대한 1의 값은 명령을 표시한다. 0의 값은 명령에 대한 응답을 표시한다. EA필드는 HDLC양립성을 유지하고 연장된 어드레스가 현재로서 필요없다는 것을 표시하기 위해 항상 1로 셋트된다.
제 10도는 제 9도에 도시된 형태의 명령과 응답을 제공하는 채널 어드레싱을 하는 방법을 도해적으로 묘사한 것이다. 제 10도는 좌측에서 선의 국단부에 접속된 전화와 단말기기와 선의 우측에 있는 스위칭 시스템을 갖는 제 1도에 도시된 형태의 선(105)을 도시한다. 전화는 S1장치라 불리우고 I1필드를 사용한다. 데이타 단자는 S2장치이며 I2필드를 사용한다. 프로세서와 국 사이의 교환 메세지는 전화용 14LCN과 단자용 15LCN을 갖는다. 따라서, 시스템 프로세서가 명령을 전화에 보낼때, 수정된 HDLC어드레스 필드의 LCN부분에 14채널 번호가 삽이되고 명령을 표시하기 위해 명령/응답비트를 1로 셋트한다. 전화응답은 명령/응답 비트의 a0과 어드레스 필드의 LCN부분의 14채널 번호를 사용하는 프로세서에 대한 응답을 전송하는 명령에 응답한다. 메세지는 15LCN을 사용하는 방법으로 단자로 왕래된다.
선(105)에 접속된 국 설비는 전화(102)와 단자(103)을 사용한다. 이 설명은 본 발명에 사용된 시스템을 설명하는 예에만 국한되지 않는다. 명백하게도 연관된 선(105)에 접속된 국에서의 국 장치는 제 1도에 도시된 바와 같이 하나의 단자와 전화만을 사용하지 않고 두개의 단자(103), 두개의 전화(102)를 사용할 수 있다. 국에서의 두가지 장치의 특성에 관계없이, 한 장치는 다른 장치가 I2필드를 사용할때 통로(105)를 사용하여 스위칭 회로망에 I1필드를 사용하여 데이타 전송한다.

Claims (13)

  1. 프로세서(112)와, 선(105)에 의해 관련국(109)에 접속된 복수의 포트(110)와, 관련국에서 주기적으로 재발생되는 프레임 형태의 타임 멀티플렉스 정보를 수신하도록 구성된 각 포트를 제어가능하게 상호 접속되며 상기 각 프레임은 정보(I)필드와 신호(S) 메세지 필드를 포함하는 복수의 필드를 포함하는 스위치(111)를 구비하며, 각 포트는 다른 포트와의 연장을 위하여 스위치(111)에 수신된 프레임의 I필드정보를 인가하도록 구성된 저장 프로그램 제어식 통신 시스템에 있어서, 각 포트는 신호 메세지를 형성하기 위하여 연속 프레임의 수신된 S필드 비트를 군으로 조합하도록 구성된 수신기 포매터(407)와, 수신 레지스터(414)를 구비하며, 상기 수신 레지스터(414)는 수신 포매터에서 신호 메세지를 수신하고, 신호 메세지의 존재에 응답하여 포트데이타 준비신호를 발생하며, 프로세서는 포트 데이타 준비신호의 존재에 대하여 포트를 주기적으로 주사하고, 주사된 포트에 대하여 판독 신호를 인가하기 위하여 주사된 포트에서 포트 데이타 준비신호의 존재에 응답하여 작동하며, 주사된 포트가 프로세서의 판독신호의 수신에 응답하여 프로세서에 포트의 레지스터에서 신호 메세지를 인가하도록 구성시킨 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템.
  2. 제 1항에 있어서, 형성된 신호 메세지는 메세지 정보 필드와 최소한 하나의 프로토콜 지지필드를 구비하며, 포트는 프로토콜 지지필드를 포함하는 메세지의 모든 필드를 프로세서로부터 포트에 의한 판독신호의 수신에 응답하여 프로세서에 인가하도록 구성시킨 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템.
  3. 제 2항에 있어서, 각각의 포트는 포트의 회로소자에 관한 정보를 수신하는 멀티비트 상태 레지스터(431)와, 프로세서에서 상태 레지스터 판독신호를 수신하는 버스(107)와, 프로세서에 상태 레지스터의 내용을 인가하기 위하여 프로세서에서 포트에 의하여 상태 레지스터 판독신호의 수신에 응답하는 수단을 구비하는 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템.
  4. 제 3항에 있어서, 제 1 게이트(424)가 관련국에서의 S필드 메세지에서 플래그 문자를 포트가 수신하는 것을 표시하는 상태 레지스터의 제 1비트 위치에 정보를 인가하도록 구성시킨 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템.
  5. 제 4항에 있어서, 제 2게이트(423)가 수신 레지스터에서 메세지의 존재를 표시하는 상태 레지스터의 제 2비트 위치에 정보를 인가하도록 구성시킨 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템.
  6. 제 5항에 있어서, 제 3게이트(426)가 수신 레지스터에서 수신한 다음 정보가 메시지의 최종 문자임을 표시하는 상태 레지스터의 제 3위치에 정보를 인가하도록 구성시킨 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템.
  7. 제 6항에 있어서, 제 4게이트(428)가 수신 레지스터내에 정보가 포함되지 않을때 불량 포트회로가 데이타 준비신호를 발생하지 않도록 하는 수단과 함께 조합되는 장치에 대한 표시로서 수신된 프레임의 S필드에서 1'S의 연속 스트림이 수신됨을 표시하는 정보를 상태 레지스터의 제 4 위치에 인가하도록 구성시킨 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템.
  8. 제 2 혹은 7항에 있어서, 각 포트가 정보(I)필드와 신호(S)메세지 필드를 포함하는 복수의 필드를 갖는 프레임이 주기적으로 재발생되는 형태에서 타임 멀티플렉스 정보를 발생하고, 각 포토가 스위치로부터 정보를 수신하고 포트에 의해 발생된 각 프레임의 I필드에 정보를 인가하며, 각 포트가 프로세서로부터 신호 메세지를 수신하고, 각 포트는 전송 레지스터(440)와, 상기 전송 레지스터에 프로세서로부터 수신된 신호 메세지를 기입하는 수단을 구비하며, 상기 레지스터(440)가 전송 포매터에 신호 메세지를 인가하기 위하여 메세지의 존재에 응답하여, 전송 포매터(445)가 포트에 의해 발생된 연속 프레임의 S필드에 메세지 비트를 연속적으로 삽입하고, 선 송신기(450)가 연관 가입자국에 대하여 연관된 선을 통하여 포트에 의해 발생된 연속 프레임을 전송하도록 구성된 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템.
  9. 제 8항에 있어서, 송신 레지스터가 충만되고 프로세서에 신호를 전송하는 정보를 더 이상 수용할 수 없음을 나타내는 신호를 정송 레지스터가 발생하는 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템.
  10. 프로세서와, 연관된 국에 대하여 선에 의하여 접속된 복수의 포트와, 포트를 접속하는 제어 가능한 스위치를 포함하는 저장 프로그램 제어식 통신 시스템의 작동방법에 있어서, 1) 정보(I)필드와 신호(S)메세지 필드를 포함하는 복수의 필드를 가지는 주기적으로 재발생되는 프레임의 형태에서 관련국으로부터 포트내에 타임 멀티플렉스 정보를 수신하는 단계와, 2) 다른 포트에 연장하기 위하여 한 포트로부터 수신된 프레임의 I필드정보를 스위치에 인가하는 단계와, 3) 포트내에 신호 메세지를 형성하기 위하여 연속프레임의 수신된 S비트를 군으로 조합하는 단계와, 4) 포트 수신 레지스터에 각 메세지를 입력시키는 단계와, 5) 주사된 포트에 판독신호를 인가하기 위하여 주사된 포트에서 데이타 준비신호의 존재에 응답하여 프로세서가 작동하며, 데이타 준비신호의 존재에 응답하여 포트를 주기적으로 주사하도로 작동하고, 수신 레지스터에서 메세지의 존재에 응답하여 포트 데이타 준비신호를 발생기키는 단계와, 6) 프로세서로부터 판독신호의 수신에 응답하여 프로세서에 포트 수신 레지스터에서 메세지를 인가하는 단계로 이루어진 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템의 작동방법.
  11. 제 10항에 있어서, 형성된 메세지가 메세지 정보 필드와 최소한 하나의 프로토콜 지지 필드를 추가로 가지며 상기 방법이 프로세서에서 포트에 의해 판독신호의 수신에 응답하여 프로세서에 프로토콜 지지필드를 포함하는 메세지의 모든 필드를 인가하는 단계를 포함하는 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템의 작동방법.
  12. 제 11항에 있어서, 형성된 메세지가 수정된 HDLC프로토콜 지지필드에 있으며, 상기 방법은 프로세서로부터 포트에 의해 판독신호의 수신에 응답하여 프로세서에 프로토콜 지지 필드를 포함하는 메세지의 모든 필드를 인가하는 단계를 더 포함하는 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템의 작동방법.
  13. 제 12항에 있어서, 1) 정보(I)필드와 신호(S)메세지 필드를 포함하는 필드의 복수를 가지는 주기적으로 재발생되는 프레임의 형태에서 각 포트에 타임 멀티플렉스 정보를 발생하는 단계와, 2) 스위치로부터 정보를 수신하고 포트에 의해 발생되는 프레임의 I필드에 정보를 인가하는 단계와, 3) 프로세서로부터 포트에 신호 메세지를 인가하는 단계와, 4) 프로세서로부터 포트 전송 메세지에 포트에 의해 수신된 메세지를 입력시키는 단계와, 5) 전송 레지스터에서 포트 전송 포매터에 각 메세지를 인가하는 단계와, 6) 전송 포매터에서 각 메세지를 병렬에서 직렬로 변화시키는 단계와, 7) 포트에 의해 발생된 연속 프레임의 S필드에 직렬로 메세지의 비트를 삽입하는 단계와, 8) 연관 가입자국에 대해 연관선을 통해 포트에서 연속프레임의 S필드에 1비트씩 최종 명명 메세지를 전송하는 단계를 더 구비한 것을 특징으로 하는 저장 프로그램 제어식 통신 시스템의 작동방법.
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