KR960003503B1 - 정보 전송 장치 및 정보 전송 장치 동작 방법 - Google Patents

정보 전송 장치 및 정보 전송 장치 동작 방법 Download PDF

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로드니 고크 루이스
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아메리칸 텔리폰 앤드 텔레그라프 캄파니
엘리 와이스
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    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1682—Allocation of channels according to the instantaneous demands of the users, e.g. concentrated multiplexers, statistical multiplexers

Abstract

내용 없음.

Description

정보 전송 장치 및 정보 전송 장치 동작 방법
제1도는 및 2도는 본 발명의 한 실시예.
제3도는 제1도 및 2도의 배치도.
제4도는 타이밍 다이어그램.
제5도는 TDM 버스상의 타임슬롯 할당에 관한 상세도.
제6도는 제1도 및 2도의 시스템에 의해 사용되는 다른 두가지 타입의 트래픽에 타임슬롯 할당에 관한 또다른 정보 도해도.
* 도면의 주요부분에 대한 부호의 설명
101 : 회로 스위치 데이타 전송기 102 : 패킷 데이타 전송기
103 : 시그널링 채널 삽입기 104 : 회로/패킷 멀티플랙서
105 : 병렬/직렬 아웃시프트 레지스터 106 : 직렬 링크 전송기
107 : 전송 패킷 데이타 버퍼 108 : FIFO
109 : FIFO 제어기 111 : 타임슬롯 카운터
113 : 선택 비트 버퍼 116 : N×1
140 : 제어기 161 : 회로 스위치
[기술분야]
본 발명은 공통 전송 통로를 통해서 서로다른 타입의 정보를 제1위치에서 제2위치로 전송하는 장치에 관한 것이다. 특히, 본 발명은 공통 시분할 다중화된 전송 통로를 통해서 회로 스위치 정보 및 패킷정보를 함께 전송하는 장치에 관한 것이다.
[종래 문제점]
회로 스위치 정보 및 패킷 데이타를 제1위치에서 제2위치로 전송시키는 것이 요망되는 경우가 있다. 각 전송 장치는 서로 무관하게 동작하는 별개의 장치로 사용될 수 있다. 그러나, 이것은 장치가 이중으로 되어 가격면에서 바람직하지 못하다.
단일 시분할 다중화된(TDM) 전송 통로를 이용하여 회로 스위치 정보 및 패킷 데이타를 제1위치에서 제2위치로 전송되는 것이 공지되어 있다. 회로 스위치 정보는 TDM통로의 어떤 할당된 타임슬롯에서 전송되며, 패킷 데이타는 회로 스위치 정보에 의해 현재 사용되지 않는 TDM통로의 어떤 할당된 타임슬롯에서 전송된다. 타임슬롯을 작용중인 두가지 타잎의 트래픽에 할당하는 현재 활용되는 장치에 어떤 문제점이 존재한다. 고정 할당 장치가 사용될 수 있는데, 이 장치에서 각 정보 타잎은 어떤 타임슬롯을 항상 할당받는다. 예로서, 회로 스위치 정보는 타임슬롯의 90%를 할당받으며, 패킷 데이타는 나머지 10%를 할당받는다. 고정 할당은 바람직하지 못하다. 왜냐하면, 다른 시간에 존재할 수 있는 다른 트래픽 레벨을 위한 타임슬롯을 준비할 수 없기 때문이다. 예로서, 고정 할당에 있어서, 패킷 정보에 할당된 모든 타임슬롯이 사용중이라서 처리되지 않은 페킷 정보가 전송 대기중인 시간 동안에, 회로 스위치 정보에 할당된 유휴 타임슬롯(idle time slots)이 존재할 수 있다.
따라서, 두가지 상이한 타입의 트래픽에 타임슬롯을 융통성 있게 할당하는 동적(dynamic)타임슬롯 할당 매카니즘을 이용하여 이와 같은 타잎의 시스템을 동작시키는 것이 바람직하다. 이와 같은 장치는 각 정보 타입에 대한 현재 트래픽 레벨을 동적으로 고려하여 모든 타임슬롯을 효율적으로 사용한다.
이와 같은 타입의 동적 제어장치는 1976년 10월 26일자로 칼 에이. 쿠에메르에게 허여된 미합중국 특허 제3,988,545호에 기술되어 있다. 이 특허는 TDM멀티플렉서를 사용하는 방법을 서술하고 있는데, 상기 멀티플렉서에 의해 회로 스위치 동기 데이타 및 패킷 스위치 비동기 데이타가 결합되어 공통 TDM채널을 통해서 전송된다. 가변폭의 타임슬롯은 회로 스위치 트래픽에 할당되고 TDM프레임의 나머지 용량은 할당된 타임슬롯 사이의 갭에 삽입되는 패킷 데이타를 간헐적인 비트 스트림 형태로 전송하기 위하여 사용된다. 대다수의 타임슬롯은 회로 스위치 트래픽에 할당되고 패킷 데이타는 회로 트래픽과 동시에 사용되지 않는 타임슬롯이 존재하는 동안에만 전송된다. 최소 타임슬롯수, 예로서 n개의 타임슬롯수가 상기 특허에서 패킷 데이타를 전송하기 위해 항상 사용된다. 회로 스위치가 자신에게 부여된 모든 타임슬롯을 사용하지 않을 때 이 타임슬롯수 n은 증가될 수 있다.
쿠에메르의 제어회로인 연속적인 TDM프레임을 고려하여 인접 유휴 타임슬롯의 활용도를 결정하므로써 패킷 데이타를 취급한다. 쿠에메르는 충분한 인접 유휴 타임슬롯의 현재 활용도를 확인하여 한 패킷마다 전송 대기하는 각종 크기의 패킷을 수용하고자 하였다. 따라서, 큰 패킷이 전송 대기중이면, 이 큰 패킷 전체를 전송하기 위하여 충분한 인접 유휴 타임슬롯을 찾아야만 한다. 쿠에메르의 제어 회로는 이 방식으로 모든 패킷을 전송하고 전송될 패킷 크기 및 인접 유휴 타임슬롯의 활용도를 고려한다. 그러나, 만약 충분한 인접 유휴 타임슬롯수가 대기중인 패킷을 전송하는데 활용되지 않으면, 쿠에메르의 제어 회로는 마지막 리조트(Resort)와 같은 패킷을 파괴하여 현재 패킷 전송을 위해 활용되는 어떠한 유휴 타임슬롯에서도 패킷을 전송할 수 있다.
쿠에메르의 제어회로가 의도된 기능을 수행할 수 있지만, 이 제어회로는 매우 복잡하다. 왜냐하면, 상기 회로는 인접 유휴 타임슬롯의 패턴 분석 뿐만아니라 어느 타임슬롯이 현재 유휴 상태인가를 결정하기 위한 다수의 연속적인 프레임의 분석이 요구되기 때문이다. 쿠에메르의 제어회로는 확인된 유휴 인접 타임슬롯에서 대기중인 패킷을 전송하여야만 하므로 더욱 복잡해진다.
[해결책]
본 발명은 상술된 문제점 및 종래 기술의 결함을 극복하는 것이다. 본 발명은 단일 TDM 전송 통로를 통해서 제1위치에서 제2위치로 회로 스위치 데이타 및 패킷 데이타를 전송하는 개선된 제어 장치를 구비하는 개선된 장치를 제공하는 것이다.
제어장치는 통상적으로 타임슬롯을 사용하여 회로 스위치 정보를 제공한다. 그러나, 패킷 데이타는 임의의 최소 타임슬롯수를 할당받는데, 그 결과 과중한 회로 스위치 트래픽 시간 동안에도 패킷 전송은 결코 방해받지 않게된다. 제어장치는 패킷 데이타가 회로 스위치 트래픽과 동시에 사용되지 않는 모든 타임슬롯을 사용하기 때문에 동적으로 동작한다. 게다가, 발생되는 패킷 채널은 각 패킷을 전송하는데 활용되는 모든 타임슬롯을 사용하여 패킷 전송 시간을 최소화한다.
본원의 제어장치는 패킷 트래픽을 유휴 타임슬롯에 할당하는 제어기가 연속적인 TDM 프레임 분석 및 상기 프레임의 타임슬롯 패턴을 분석할 필요가 없기 때문에 종래 장치에 비해서 훨씬 개선된 것이다. 또 다른 장점은 제어기가 전송 대기중인 패킷 크기를 결정하여 상기 패킷을 수용하는데 충분한 인접 유휴 타임슬롯수를 찾을 필요가 없다는 것이다. 본 발명의 제어기는 전송 대기중인 패킷 크기와는 무관하다. 제어기는 순간적으로 동작하여 유휴 타임슬롯의 현재의 활용도를 결정하고나서 상기 타임슬롯 동안에 TDM버스를 통해서 대기중인 패킷의 1바이트를 먼 위치로 전송한다. 이로 인해, 대기중인 패킷은 회로 트래픽과 동시에 사용되지 않는 활용가능한 연속적인 유휴 타임슬롯에서 1바이트씩 전송된다.
보다 상세히 설명하면, 두개의 입력을 가진 타임슬롯 구동 멀티플렉서는 전송 종단무에 제공된다. 멀티플레서의 한 입력은 회로 스위치 정보를 수신한다. 다른 입력은 전송 대기중인 패킷 데이타를 수신한다. 멀티플렉서의 동작 상태는 타임슬롯을 토대로 n×1메모리에 의해 순간적으로 제어되는데, 여기서 n은 TDM 통로상의 타임슬롯수와 동일하다. 메모리는 구동되는 타임슬롯을 토대로 한 위치에서 다른 위치로 진행되며, 각 메모리 위치의 현재 내용, 즉 0 또는 1은 멀티플렉서로 하여금 회로 스위치 입력 또는 페킷 데이타 입력중 하나를 활성화시키도록 한다. 예를 들어, 메모리의 위치의 0이 멀티플렉서의 회로 스위치 입력을 활성화 하는 한편, 1이 패킷 데이타 입력을 활성화한다고 가정하자. 이 장치로인해, 0이 타임슬롯과 관련된 메모리 위치에서 판독되면 특정 타임슬롯 동안에 회로 스위치 정보는 버스를 거쳐 전송된다. 역으로, 1이 상기 관련 메모리 위치에서 동시에 판독되면, 패킷 데이타는 특정 타임슬롯 동안에 전송된다.
선입선출(FIFO) 메모리를 가진 패킷 버퍼는 전송 대기중인 패킷 데이타를 기억한다. 상기 FIFO메모리는 자신의 각 위치가 단일 n비트 바이트를 기억한다는 점에서 바이트 단위로 시작된다.
상기 다수의 바이트는 패킷 정보를 구성하며, 상기 패킷은 고정되거나 가변되는 바이트수중 하나를 가진다. FIFO의 출력은 패킷 정보를 사용하는 멀티플렉서의 입력에 접속되어 있다.
n×1메모리는 타임슬롯으로 구동되며, 어떤 순간에서, 멀티플렉서의 제어 입력에 인가되는 0 또는 1를 판동하여 멀티플렉서의 회로 스위치 입력 또는 패킷 데이타 입력을 활성화 시킨다. 회로 스위치 입력은 0을 수신함으로써 활성화되며, 그리고나서 회로 스위치 정보는 TDM 통로를 통해서 먼 위치로 전송된다. 멀티플렉서의 패킷 데이타 입력은 제어 입력에 의해 1을 수신함으로써 활성화되며, 그와 동시에, 1바이트가 FIFO에서 판독되어, 멀티플렉서의 패킷 입력에 인가되고 현재 타임슬롯 동안에 TDM 통로를 통해서 먼 거리로 전송된다. FIFO에서 다음 바이트는 다른 타임슬롯과 관련된 n×1 메모리 위치에서 1로 표시되어 있는 다른 유휴 타임슬롯의 활용도에 따라서 즉시 판독된다. 즉, FIFO에서 제1바이트는 현재 타임슬롯과 관련된 메모리 위치에 기억되어 있는 1로서 판독된다. 이 메모리에서 1은 판독되어 패킷 데이타 입력을 활성화시키는 멀티플렉서의 제어 입력에 인가된다. FIFO에서 다음 바이트는 관련 메모리 위치에서 1로 표시되어 있는 바와 같은 다음의 유휴 타임슬롯 동안에 전송된다. 상기 타임슬롯은 제1바이트가 전송되는 타임슬롯에 인접하거나 또는 인접하지 않을 수 있다.
FIFO에서 패킷 정보는 이 방식으로 전송하는데, 각 바이트는 타임슬롯과 관련된 메모리 n×1메모리위치에서 기억값 1로 표시된 바와 같은 유휴 타임슬롯의 활용도에 따라서 즉시 전송된다. 이 방식에서, Y바이트의 패킷은 회로 스위치 정보용으로 동시에 사용되지 않는 제1Y타임슬롯이 발생되는 동안에 전송된다. Y바이트의 패킷은 이들 Y시간 슬롯이 인접하는지 여부와는 무관하다.
상술된 제어장치는 여러가지 이유로 인해 많은 장점을 갖고 있다. 첫째는, 다수의 연속적인 TDM 프레임을 분석하여 패킷을 전송하기 위해 현재 활용되는 유휴 시간의 패턴 및 위치를 결정하는 복잡한 제어장치가 필요치 않다. 둘째는, 제어기가 전송 대기중인 패킷 크기를 결정할 필요가 없으며, 제어기가 상기 크기의 패킷을 수용할 수 있는 다수의 인접 유휴 타임슬롯을 찾을 필요가 없다. 대신에, 본 발명의 제어기는 유휴 타임슬롯을 확인하여 대기중인 패킷의 1바이트를 유휴 타임슬롯내로 삽입시킬 뿐이다.
본 발명의 수신 종단 회로는 어느 타임슬롯이 회로 스위치 트래픽에 할당되고 패킷 트래픽에 할당되는 가를 추적하는 제어 회로를 포함한다. 또, 상기 회로는 수신된 각각의 타임슬롯을 회로 스위치 수신장치 또는 패킷 데이타 수신 장치중 하나의 장치로 스티어링(steering)하는 디멀티플렉서를 포함한다. 패킷 데이타 수신 장치는 전송된 패킷 바이트를 수신하여 상기 바이트를 수신 종단에서 패킷 스위치에 사용할 수 있게 하는 FIFO를 포함한다.
TDM통로의 한 타임슬롯은 전송 위치 및 수신 위치 사이에서 신호를 보내기 위해 항상 보존된다. 상기 타임슬롯은 전송기로부터 수신기로 메세지를 전송하여 어느 타임슬롯이 각 타입의 트래픽에 할당되는 가를 수신기에 통지하는데 사용된다.
[상세한 설명]
이하, 본 발명의 상기 장점 및 그외 다른 장점을 첨부된 도면을 참조하여 더욱 상세하게 설명하기로 한다.
제3도에 도시된 바와 같이 배치된 제1 및 2도는 본 발명의 한 실시예의 회로 세부도를 기술한 것이다. 제1도의 좌측은 회로 스위치(161)를 갖는 회로 스위치 데이타 전송기(101) 및 패킷 스위치(162)를 갖는 패킷 데이타 전송기(102)를 구비한다. 제2도의 우측은 회로 스위치(261)를 갖는 회로 스위치 데이타 수신기(212) 및 패킷 스위치(262)를 갖는 패킷 데이타 수신기(229)를 구비한다. TDM 직렬 링크(131)는 제1도의 우측부와 제2도의 좌측부를 상호 연결시킨다. 제1도의 나머지 회로는 회로 스위치(161)로부터의 정보 및 패킷 스위치(162)로부터의 데이타가 TDM 링크(131)의 타임슬롯을 통해 제2도의 회로에 인가되도록 한다. 제2도의 회로는 TDM 신호를 수신하여 수신된 각 타임슬롯의 내용을 회로 스위치 데이타 수신기(212) 또는 패킷 데이타 수신기(229)중 하나에 인가한다.
제1도의 멀티플렉서(104)의 입력 A은 회로 스위치 정보를 수신한다. 멀티플렉서(104)의 입력 B은 패킷 데이타를 수신한다. 도체(130)는 멀티플렉서(104)를 제어하여 멀티플렉서의 어느 입력이 활성화되고 신호를 통로(133)상의 출력단에 접속시키는 가를 결정한다. 타임슬롯 동안에 활성화 되는 입력은 TDM, 링크(131)를 통해서 전송되는 정보를 제2도의 회로에 제공한다.
회로 스위치(161)는 PBX, 중앙 오피스 또는 PCM 타임슬롯 신호를 발생하는 다른 타입의 장치를 구비한다. 회로 스위치(161)로부터의 타임슬롯 신호는 통로(121)를 거쳐 신호 채널 삽입기(103)에 확장된다. 통로(121)는 각 타임슬롯 동안에 발생 되는 PCM 비트수를 수용하는 n비트폭이다. 8비트가 통상 사용되는 수이므로, 도체(121)는 8비트 또는 8개의 도체 폭일 수 있다. 통로(121)상의 신호는 삽입기(103)를 통해 비트폭인 도체(132)로 확장된다.
삽입기(103)는 통로 (120)상의 신호를 수신하여 상기 신호를 PCM 스트림의 영구적으로 할당된 타임슬롯에 삽입시켜 제2도의 회로에 전송한다. 타임슬롯 0은 제어기(140)에 의해 발생되어 통로(120)에 인가되는 신호를 사용하기 위하여 항상 준비된다. 통로(120)에 인가되고 타임슬롯 0에서 전송되는 신호는 어느 타임슬롯이 회로 스위치 서비스에 할당되고 패킷 서비스에 할당되는지를 제2도의 회로에 통지하는 메시지이다. 그러므로, 통로(132)상의 타임슬롯 신호는 타임슬롯 0에 통로(120)상의 신호를 포함하며, 통로(121)상의 회로 스위치 정보가 나머지 타임슬롯에 포함된다. 통로(132)상의 타임슬롯 신호 스트림은 멀티플렉서(104)의 입력A에 인가되며, 상기 멀티플렉서의 입력이 활성화될때, 통로(132)상의 신호는 멀티플렉서 및 통로(133)를 통해 직병렬 아웃 시프트 레지스터(105)에 확장된다. 레지스터(105)의 출력은 1비트폭의 직렬신호인데, 상기 신호는 직렬 링크 전송기(105)를 거쳐 TDM링크(131)로 인가되어 제2도의 회로에 전송된다.
패킷 스위치(152)는 TDM 직렬 링크를 거쳐 제2도의 수신 회로에 전송되는 패킷 데이타를 발생시킨다. 패킷 데이타 전송기(102)는 회로 스위치 전송기(101)의 클럭(141)과 관계하여 비동기화 되는 클럭(143)을 포함한다. 전송기(102)는 제어기(144)를 포함하는데, 상기 제어기는 전송기(102)의 전체 동작을 제어하고 통로(145)를 통해서 클럭(143)의 동작을 제어한다. 데이타 패킷 스위치(162)가 제2도의 회로에 전송하는데 활용 되는 데이타를 가질 때, 제어기(144)는 통로(128)를 거쳐 전송 패킷 데이타 버퍼(107)의 FIFO제어기(109)에 고신호를 인가한다. 패킷 스위치(162)는 통로(163)를 거쳐 제어기(144)에 이 활용도를 통지한다. 데이타 버퍼(107)가 전송기 (102)로부터 나오는 패킷 데이타를 수신하도록 준비될 때, 제어기(109)는 통로(129)를 통과한 고신호에 응답한다. 제어기(144)는 고신호를 통로(145)에 인가하여 클럭(143)을 활성화시킨다. 클럭(143)은 클럭 신호에 응답하여 통로(126)를 통해 이 클럭 신호를 인가한다.
패킷 스위치(162)는 통로(126)상의 클럭 신호에 응답하여 데이타를 통로(127)를 거쳐 FIFO(168)에 인가한다. 이로 인해, FIFO(108)에는 통로(126)상의 클럭 신호의 제어하에서 전송기(102)로부터 나오는 패킷 정보가 로딩된다. 통로(127)는 n비트폭인데, 이에 따라서, 통로(126)를 거쳐 FIFO(108)에 인가되는 각 클럭 펄스에 응답하여 n비트워드 또는 바이트 FIFO(108)에 기록된다.
FIFO(108)는 통로(123)상의 타임슬롯 클럭 신호의 제어하에서 판독된다. 상기 신호는 AND 게이트(153)의 좌측 입력에 인가되는데, AND 게이트의 우측 입력은 현재의 타임슬롯이 사용중인 패킷 데이타에 할당될때만 하이(1)인 통로(130)가 된다. 이때, 통로(123)상의 타임슬롯 클럭펄스는 AND 게이트(153)를 통과하여 FIFO(108)에서 인가되어 판독된다. FIFO(108)에서 판독되는 정보는 플래그 삽입기(152) 및 통로(135)를 거쳐 멀티플렉서(104)의 B입력에 인가된다. 플래그 삽입기(152)는 제어기(109)의 제어하에서 FIFO(180)가 판독되는 정보를 포함할때 상기 FIFO(108)에서 판독되는 정보용 도체로서 단지 작용하도록 하는 방식으로 동작한다. FIFO가 판독되며 더 이상의 정보를 포함하지 않으면, 제어기(109)는 통로 (151)에 의해 플래그 삽입기(152)를 활성화시켜 플래그를 발생시키며, 통로(135)를 거쳐 FIFO(108)에 정보가 없는 각 타임슬롯 동안에 멀티플레서(104)의 B입력에 상기 플래그를 인가한다. 이때, FIFO(108)로부터의 패킷 데이타 보다는 TDM 링크를 통해 플래그 분자가 전송된다.
타임슬롯 제어기(110)는 어느 타임슬롯이 회로 스위치 전송에 할당되고 어느 타임슬롯이 패킷 데이타의 전송에 사용되는지를 추적한다. 타임슬롯 제어기(110)는 타임슬롯 카운터(111), 메모리 업데이트 마이크로프로세서(114), 메모리 제어기(115), n×1 메모리(115) 및 선택 비트 버퍼(113)를 포함한다.
타임슬롯 카운터(111)는 리드(124)상의 프레임 클럭신호 및 통로(123)상의 타임슬롯 클럭신호를 수신한다. 카운터(111)는 프레임 클럭 및 타임슬롯 클럭 신호에 응답하여 판독 어드레스 및 판독 스트로우브(strobe) 신호를 발생시킨다. 카운터는 상기 신호를 통로(147)를 거쳐 n×1 메모리(110)에 인가한다. 상기 신호는 메모리(110)의 위치를 타임슬롯 카운터(111)가 타임슬롯 클럭신호에 응답하여 동작할 때 순차적으로 판독한다.
메모리(116)의 각 위치는 시스템 타임슬롯중 서로다른 하나의 타임슬롯으로 지정되며, 각 메모리 위치는 관련된 타임슬롯이 현재 활성화될 때 판독된다. 메모리(116)의 각 위치는 타임슬롯이 패킷 데이타의 전송에 현재 활용될 때 2진수 1을 기억하고 타임슬롯이 회로 스위치 정보의 전송에 현재 할당될 때 2진수 0을 기억한다.
메모리(116)의 판독 내용은 비트 버퍼(113) 및 통로(130)를 통해 멀티플렉서(104)의 선택 리드(130)에 인가되어 리드(130)에 0이 인가될 때 A입력을 활성화시키고 리드(130)에 1이 인가될 때는 B입력을 활성화 시킨다.
요약하면, 메모리(116)는 통로(123 및 124)상의 신호 제어하에서 전송기(101)로부터 한 타임슬롯씩 순차적으로 판독된다. 판독 정보는 버퍼(113)에 인가되고, 이로부터 리드(130)에 인가되어 각 타임슬롯이 발생되는 동안에 멀티플렉서(104)의 A 또는 B 입력중 하나의 입력을 활성화시킨다. B입력을 거친 패킷 서비스용 도체(130)상의 1의 제어 및 회로 스위치 서비스용 입력 A의 활성화를 위한 리드(130)상의 0의 제어하에서 멀티플렉서(104)의 어느 입력이 활성화되는 지가 결정된다.
메모리 업데이트 마이크로프로세서(114) 및 메모리 제어기(115) 모두는 메모리(110)에 새로운 정보를 기록하는 것을 제어한다. 새로운 정보는 타임슬롯의 상태가 변할때마다 메모리(116)에 기록되어야만 한다. 회로 스위치 전송기(101)의 제어기(140)는 어느 타임슬롯이 회로 스위치에 의해 현재 사용되는가를 추적하며, 통로(125)를 통해 마이크로프로세서(114)에 정보를 인가하여 타임슬롯의 상태가 변할때마다 메모리 기록 동작을 수행하도록 명령한다. 예로서, 만약 특정 타임슬롯이 패킷 서비스용으로 현재 사용되면, 메모리(110)의 관련 위치에 2진수 1을 기억시킨다. 만약 상기 타임슬롯이 회로 스위치 정보를 전송하기 위해 사용되면, 제어기(140)는 통로(125)를 거쳐 메세지를 마이크로프로세서(114)에 전송하여 상기 특정 타임슬롯과 관련된 메모리(115)의 위치에 0을 기록하도록 명령한다.
마이크로프로세서(114)는 상기 정보를 수신하고 신호를 제어기(115)에 인가하여 상기 기록 동작을 수행한다. 메모리 제어기(115)는 타임슬롯 신호 및 카운터(111)로부터 나오는 다른 타이밍 신호를 수신하고 적절한 시간에서, 통로(136)를 통해 메모리(116)에 어드레스 정보 및 기록 스트로우브 신호를 인가하여 관련 메모리 위치에 2진수 0을 기록하므로써, 상기 메모리 위치와 관련된 타임슬롯이 회로 스위치 정보용으로 활용될 수 있게 한다.
마이크로프로세서(114)에 인가된 신호는 HDLC와 같은 적절한 포맷인데, 상기 각각의 HDLC 프레임은 타임슬롯 필드에서 확인된 타임슬롯이 2진수 1 또는 0으로 기록되는지를 표시하는 필드 뿐만아니라 타임슬롯 필드를 가진다. 마이크로프로세서(114)는 통로(125)를 거친 이들 신호를 수신하여 종래의 방법으로 응답하여 통로(125)를 거쳐 다시 제어기(140)에 전송되는 응답 표식을 발생시킨다.
지금까지 설명을 요약하면, 멀티플렉서(104)는 타임슬롯 구동되고 특정 타임슬롯 동안에 0을 수신하여 만약 상기 시스템이 상기 타임슬롯 동안에 회로 스위치 데이타로 사용되면 멀티플렉서의 A입력을 활성화시키는 통로(130)에 의해 제어된다. 또, 통로(130)는 1을 수신하여 타임슬롯이 회로 스위치로 사용된다면 타임슬롯 기간동안에 멀티플렉서(104)의 B입력을 활성화시킨다. 멀티플렉서(104)의 출력이 통로(133)를 통해 병렬/직렬 아웃 시프트 레지스터(105)에 인가되는데, 상기 레지스터는 수신된 정보를 병렬 n비트에서 직렬 1비트로 변화시킨다. 레지스터(105)의 출력은 통로(134)를 통해 시리얼 링크 전송기(106)에 인가되는데, 상기 전송기는 통로(134)상의 직렬 신호를 수신하여 상기 신호를 TDM 직렬 링크(131)에 인가하여 제2도의 회로에 전송시킨다.
제2도의 회로에 의해 수신되는 통로(131)상의 직렬신호는 직렬 채널 수신기(201)에 인가되며 통로(202)를 통해 타이밍 복구 소지(203)에 인가된다. 수신된 신호에 임베드된(embedded)타임슬롯 클럭 신호는 소자(203)에 의해 파생되어 통로(213)에 인가된다. 임베드된 프레임 클럭 신호는 파생되어 통로(214)에 인가된다. 임베드된 비트 클럭 신호는 파생되어 통로(241)에 인가된다. 통로(202)상의 신호는 소자(203)를 통해서 확장되고 통로(204)를 통해 직렬/병렬 아웃 시프트 레지스터(205)로 출력된다. 상기 레지스터는 수신된 정보를 직렬 형태에서 n비트폭의 병렬 포멧으로 변환시켜 이것을 통로(206)를 거쳐 디멀티플렉서(207)의 입력으로 확장시킨다. 디멀티플렉서(207)의 동작 위치는 회로 스위지 정보를 포함하는 타임슬롯이 디멀티플렉서(207)의 출력 A에서 통로(208)를 거쳐 시그널링 채널 분리기(209)에 인가되는 방식으로 통로(215)상의 0 또는 1에 의해 제어된다. 패킷 정보를 포함하는 타임슬롯은 B출력단에 인가되어 통로(216)를 거쳐 수신 패킷 데이타 버퍼(203)의 일부인 FIFO(233)의 입력에 인가된다.
회로 스위치 정보는 시그널링 채널 분리기(209)에 의해 타임슬롯 0동안에 전송되는 시그널링 정보 및 사용되는 회로 스위치 정보에 현재 할당되는 타임슬롯이 발생하는 동안에 전송되는 회로 스위치 정보로 분리된다. 타임슬롯 0동안에 전송되는 시그널링 정보는 통로(210)를 거쳐 회로 스위치 데이타 수신기(212)내의 제어기(217)에 인가된다. 회로 스위치 정보 나머지는 통로(211)를 거쳐 회로 스위치(261)에 인가된다. 회로 스위치(261)는 PBX, 중앙 오피스 또는 다른 타입의 회로 스위치가 될수 있다는 점에서 회로 스위치(161)와 유사하다. 회로 스위치 데이타 수신기(212)는 통로(213) 및 (214)상의 타임슬롯 클럭 신호 및 프레임 클럭 신호를 각각 포함하는 클럭(218)을 포함한다. 상기 신호의 수신에 응답하여, 클럭(218)은 회로 스위치 데이타 수신기(212) 및 회로 스위치(261)의 동작에 요구되는 타이밍 신호를 발생시킨다.
제어기(217)는 전송기(101)로부터 타임슬롯 0이 발생하는 동안에 통로(210)를 통해서 HDLC타입의 메세지를 수신한다. 상기 메세지는 어느 시스템 타임슬롯이 사용되는 회로 스위치 정보에 현재 할당되고 사용되는 패킷 스위치 정보에 할당되는 가를 회로 스위치 수신기(212)에 통지한다. 제어기(217)는 회로(210)상의 상기 정보를 수신하여 통로(219)를 통해서 HDLC타입의 메시지를 타임슬롯 제어기(220)에 인가하여 마지막 타임슬롯 할당 정보로 업데이트 시킨다. 타임슬롯 제어기(220)는 타임슬롯 제어기(110)와 모든 점에서 유사하며, 그 기능은 각각의 타임슬롯 발생 동안에 신호를 통로(215)에 인가하여 디멀티플렉서(207)에 의해 수신되는 입력 정보를 각 이와같은 타임슬롯이 동시에 사용중인 회로 스위치 정보 또는 패킷 데이타에 할당되는지 여부에 따라서 출력 A 또는 B중 하나의 출력에 인가시킨다. 타임슬롯 제어기(220)가 모든 면에서 타임슬롯 제어기(110)와 유사하므로, 타임슬롯 카운터(221)의 기능은 상술한 타임슬롯 카운터(110)의 기능과 유사하다. 즉, 메모리 업데이트 마이크로프로세서(224)의 기능은 상술한 마이크로프로세서(114) 기능과 유사하며, 메모리 제어기(225)의 기능은 상술한 제어기(115)의 기능과 유사하며 n×1 비트 메모리의 기능은 상술한 메모리(110)의 기능과 유사하며, 선택 비트 버퍼(233)의 기능은 상술한 소자(113)의 기능과 유사하다. n×1비트 메모리(226)는 마지막 타임슬롯 해당 정보를 기억하고 상기 정보를 선택 비트 버퍼(233) 및 통로(215)를 통해 인가하여 디멀티플렉서(207)의 동작을 제어하므로서 통로(206)상의 각 타임슬롯에 포함되어 있는 정보를 타임슬롯이 할당되는 서비스 타입에 따라서 출력 A 또는 B 중 정정된 하나의 출력으로 스티어링한다.
디멀티플렉서의 출력 B에 의해 수신되는 패킷 스위치 데이타는 통로(216) 및 플래그 삭제기(268)를 통해 FIFO(233)의 입력으로 확장된다. 삭제기(208)는 통로(216)상의 어떤 플래그 신호가 FIFO(233)에 인가되는 것을 방지한다. AND GATE(231) 및 출력 통로(232)의 제어하에서 패킷 서비스에 할당되는 각각의 타임슬롯 동안에 통로(216)상의 상기 정보는 한 워드씩 FIFO에서 판독된다. AND GATE(231)의 좌측 입력은 패킷 데이타가 현재 시스템 타임슬롯에 의해 사용될때만 하이(a1)로 되는 통로(215)에 접속된다. AND GATE(231)의 우측 입력은 통로(213)상의 타임슬롯 클럭 신호를 수신한다. 상기 타임슬롯 클럭 신호는 패킷 데이타가 현재 타임슬롯에 의해 사용될때만 AND GATE(231)를 통과하며, 이 때, 통로(215)상의 정보는 삭제기(268)를 거쳐 FIFO(233)내에서 한워드씩, 한타임슬롯씩 핀독된다.
FIFO 제어기(234)는 FIFO(233)의 동작을 제어하여 FIFO(233)의 정보가 판독되어 수신기(229)에 수용될 수 있는 조건 동안에만 패킷 데이타 스위치(262)에 인가된다. FIFO제어기(234)는 FIFO(233)가 정보를 포함할때마다 통로(234)를 거쳐 제어기(228)에 신호를 인가한다. 제어기(228)는 이 신호를 수신하여, 수신기(229) 및 패킷 스위치(262)가 FIFO(233)로부터 나오는 정보를 수신할 때 응답 신호를 통로(236)에 인가한다. 이때, 신호는 수신기(229)내에서 통로(240)를 거쳐 클럭(227)으로 확장된다. 통로(240)상의 신호는 클럭 신호를 매 타임슬롯마다 1회 통로(237)를 거쳐 FIFO(233)에 인가시켜 1바이트씩 판독한다. 상기 판동 정보는 수신기(229) 및 패킷 스위치(262)에 통로(238)를 거쳐 확장된다.
수신기(229) 및 패킷 스위치(262)는 사용되는 패킷 데이타에 각 타임슬롯이 할당되는 동안에 통로(238)상의 패킷 정보를 1바이트씩 수신한다. 상기 수신된 바이트는 패킷 스위치(202)에 의해 패킷으로 기억되어 재형성되며 패킷의 어드레스 부분에 의해 특정화 되는 목적지로 확장된다.
제4도는 라인(401)상의 비트 클럭 신호와, 라인(402)상의 타임슬롯 클럭 신호 및 라인(403)상의 프레임 클럭 신호 사이의 관계를 나타낸 타이밍도이다. 라이(402)상의 단일 타임슬롯은 라인(401)의 8비트를 구비한다.
제5도는 다수의 타임슬롯을 나타낸 것이며 시간 슬롯 0이 회로 스위치 데이타 전송기(101)에 의해 발생되어 통로(120)에 의해 인가되는 시그널링 채널 정보에 어떻게 전용되는가를 도시한 것이다. 상기 시그널링 정보는 타임슬롯 0이 발생되는 동안에 삽입기(103)에 의해 통로(132)상의 PCM 스트림으로 삽입되어 소자(104), (105) 및 (105)를 통해 TDM 직렬 링크(131)로 확장된다. 이로부터, 상기 정보는 제2도의 회로에 의해 수신되어 소자(201), (203), (205), (207) 및 (209)를 통해 확장된다. 소자(209)는 타임슬롯 0정보를 다른 타임슬롯 0정보와 분리시켜 상기 정보를 회로 스위치 수신기(212) 및 제어기(217)에 인가시키는 시그널링 통로(210)에 인가한다. 제5도는 타임슬롯 0이 아닌 나머지 타임슬롯이 어떻게 회로 스위치 또는 패킷 데이타중 하나에 대해 사용될 수 있는가를 도시한 것이다.
제6도는 제어기(140)가 회로 스위치 정보 및 패킷 데이타를 사용하기 위해 타임슬롯을 할당하는 방법을 기술한 것이다. 상기 할당은 동적으로 행해지며, 어떤 최소 타임슬롯수가 항상 패킷 데이타용으로 사용할 수 있게 하는 방법으로 수행된다. 그외 나머지 타임슬롯은 패킷 데이타 또는 회로 스위치 정보중 하나에 활용될 수 있다. 트래픽이 가중되는 시간 동안에, 패킷 정보용으로 준비되고 항상 남아있는 몇몇의 타임슬롯을 제외하고는 회로 스위치 정보용으로 사용되는 것이 바람직하다. 이 기능을 수행하는 방법은 이하에 설명된다.
소자(601)는 회로 스위치(161)내의 각종 도입 호출 처리메시지(various incoming call processing messages)를 판독하여 회로 스위치 호출의 세트업 또는 테이크다운(setup or take down)과 관련된 메시지를 확인한다. 각각의 메시지는 통로(502)를 통해 결정 소자(603)로 확장된다. 만약 메시지가 호출의 세트업 또는 테이크다운에 속하지 않으면, 상기 메시지는 통로(604)를 거쳐 소자(601)로 리턴한다. 만약 메시지가 호출의 세트업에 포함되면, 상기 메시지는 통로(608)를 거쳐 결정 소자(609)로 확장되는데, 상기 소자는 타임슬롯이 상기 새로운 서비스 요청에 할당되는 경우 n타임슬롯이 패킷 정보용으로 사용되는지를 결정한다. 만약 사용될 수 있는 n타임슬롯이 남아있지 않으면, 신호는 통로(622)를 거쳐 호출 요청을 거부하는 소자(621)에 전송되며 공정은 통로(620)를 거쳐 소자(601)를 리턴한다. 한편, 최소한 n타임슬롯이 여전히 패킷 서비스용으로 사용될 수 있으면, 공정은 통로(610)를 거쳐 유휴 타임슬롯을 현재 서비스 요청과 관련된 호출에 할당하는 소자(611)로 진행된다. 따라서, 상기 공정은 통로(612)를 거쳐 FIFO 제어기(109)를 디스에이블하는 소자(613)로 진행하는데, 그 결과 FIFO(108)는 다음 새롭게 할당된 타임슬롯 동안에 어떠한 정보도 판독할 수 없다. 그리고나서, 상기 공정은 통로(614)를 거쳐 소자(623)로 진행되는데, 상기 소자는 n×1 메모리(116)가 회로 스위치(161)내에서 상기 호출에 타임슬롯이 할당된다는 것을 표시하는 새로운 정보로 업데이트 되도록 한다. 소자(623)는 HDLC타입의 메시지를 통로(125)를 거쳐 메모리 업데이트 마이크로프로세서(114)에 전송시키는데, 그 결과 n×1비트 메모리(116)는 새로운 정보로 업데이트 된다.
그리고나서, 공정은 통로(615)를 거쳐 HDLC타입의 시그널링 메시지를 통로(120)를 거쳐 인가시키고 시그널링 채널 타임슬롯 0을 제2도의 회로에 인가시키는 소자(616)로 진행되어 현재 이 타임슬롯이 회로 스위치 데이타에 할당된다는 것을 표시하는 정보로 n×1 메모리(226)를 갱신한다. 그리고나서, 공정은 통로(617)를 거쳐 소자(618)로 진행되는데, 상기 소자는 통로(140)를 통해서 FIFO제어기(109)를 인에이블하거나 재활성화 시키므로써 상기 FIFO(108)가 회로 스위치 정보에 현재 사용되지 않는 타임슬롯의 발생 동안에 패킷 정보를 한 워드씩 멀티플렉서(104)의 입력 B에 입력시키도록 활성화된다.
소자(603)에 관하여, 만약 수신된 메시지가 회로 스위치 호출 해체시간(tear down)을 필요로하면, 상기 공정은 통로(605)를 거쳐 해체될 호출에 현재 할당되는 타임슬롯을 확인하는 소자(606)로 진행한다. 그리고나서, 공정은 통로(607)를 거쳐 소자(613)로 진행하는데, 상기 소자는 통로(146)를 통해서 FIFO 제어기(109)를 디스에이블하는데, 한편 메모리(116)는 우선적으로 회로 스위지 정보로 사용되는 타임슬롯이, 패킷 데이타용으로 활용된다는 것을 표시하는 새로운 정보로 업데이트되어 기록된다.
상기 공정은 메모리(116)을 새로운 정보로 업데이트 시키는 소자(623)로 진행된다. 소자(616)는 HDLC타입의 시그널링 메시지를 제2도의 수신기에 전송시켜 n×1 비트 메모리(226)를 새로운 타임슬롯 정보로 업데이트 시킨다. 소자(618)는 FIFO 제어기(109)를 다시 인에이블하여, FIFO(108)가 유휴 타임슬롯 동안에 FIFO(108)가 패킷 데이타를 다시 전송하도록 한다. 상기 공정은 소자(618)로부터 그리고 통로(619)를 통해서부터 소자(601)로 다시 진행되어 다음의 호출 처리 메시지의 수신을 대기한다.
본 발명의 회로 및 장치는 결합된 회로 스위치 및 패킷 스위치 장치의 제어를 개선하여 간단히 한다. 여기서 상기 회로 스위치 및 패킷 스위치에 의해 발생되는 정보 타입은 공통 TDM 링크(131)를 거쳐 전송 위치에서 수신 위치로 확장될 수 있다. 회로 스위치 데이타와 현재 관련되지 않는 각 타임슬롯 및 모든 타임슬롯이 패킷 스위치 데이타에 활용되도록 간단하면서도 효율적인 방식으로 상기 제어를 수행한다. 이로인해, 패킷 스위치 데이타는 유휴 타임슬롯이 발상될때마다 즉각적으로 TDM 링크를 거쳐 신속하게 전송된다. 제어 장치는 간단하게 되어 어느 타임슬롯이 유휴이고 어느 타임슬롯이 사용중인지를 결정하기 위하여 다수 프레임을 분석하는 바와 같은 복잡한 공정을 필요로 하지 않는다. 제어 장치는 또한 전체 패킷을 전송하기 위해 인접 유휴 타임슬롯의 활용도를 결정하는 분석을 필요로하지 않는다. 대신에, 다중화 장치(104)를 제어하는 n비트폭의 메모리(116)에 의해 제어가 수행되므로써, 회로 스위치 정보가 자신에게 할당되는 각각의 타임슬롯이 발생되는 동안 전송되도록하고, 패킷 정보가 회로 스위치 정보에 현재 할당되지 않는 각각의 타임슬롯이 발생되는 동안에 전송되도록 한다.
전송된 패킷은 워드로 파괴되어 전송 FIFO(108)에 한 워드씩 기억된다. 그리고나서, 각각의 유휴 타임슬롯 발생 동안에 상기 워드는 FIFO(108)에서 판독되어 TDM 통로(131)를 거쳐 제2도의 수신 장치로 전송된다. 수신 장치는 회로 스위치 정보와 관련된 타임슬롯에 수신되는 정보를 회로 스위치(261)에 인가하는, 기능을 수행한다. 패킷 데이타를 포함하는 타임슬롯은 상기 유휴 타임슬롯 동안 패킷 정보의 워드를 수신하는 패킷 장치에 인가된다. 상기 패킷 장치는 수신된 정보를 FIFO(233)에 한 워드씩 기억시킨다. 그리고 나서, 수신된 워드는 패킷 스위치(262)에 인가 되는데, 상기 스위치는 상기 수신될 워드를 워드가 도입되는 본래의 패킷으로 다시 어셈블(acsemble)한다.
비록 본 발명의 특정 실시예가 기술되어 있지만, 첨부된 청구 범위내에서 변형시킬 수 있다. 이 서술된 특정 실시예가 본 발명을 제한하지 않는다. 상술된 장치는 본 발명의 원리를 작용시키기 위해 단지 예로서 기술한 것이다. 따라서, 당업자는 본 발명의 원리 및 영역을 벗어남이 없이 다르게 변형시킬 수 있다.
후술되는 소자들이 상업적으로 활용되는 부품이다.
메모리 제어기-인텔 8207, FIFO제어기-시그네틱 8×60, 마이크로프로세서-인텔 8051,CKt/PKtMUX-텍사스 인스트루먼트 74152, CKt/PKtDEMUX-텍사스 인스트루먼트 74163, 병렬/직렬 아웃시프트 레지스터-텍사스 인스트루먼트 74166, 직렬/병렬 아웃시프트 레지스터-텍사스 인스트루먼트 74164

Claims (17)

  1. 제1 및 제2타입의 정보를 타임슬롯 구동 버스를 통해서 전송하는 장치에 있어서, 상기 버스상의 각 타임슬롯에 대한 각 위치를 갖는 메모리와, 상기 각 위치에 대한 타임슬롯 각각이 상기 제1타입 또는 제2타입의 정보에 동시에 할당되는지를 지정하는 표시를 각 메모리 위치에 판독하는 수단과, 상기 버스상의 상기 각 타임슬롯의 발생에 응답하여 상기 각 타임슬롯에 대해 메모리 위치의 현재 내용에 의해 지정되는 정보 타입을 상기 타임슬롯 각각에 삽입하는 수단을 구비하는 것을 특징으로 하는 정보 전송 장치.
  2. 제1항에 있어서, 상기 타임슬롯 구동 버스를 통해서 전송되는 상기 제1 및 제2타입의 정보를 수신하는 수신 장치와 결합되는 상기 정보 전송장치에서, 상기 수신장치는 상기 버스상의 각 타임슬롯에 대한 각각의 위치를 갖는 수신 메모리와, 상기 각 위치에 대한 타임슬롯 각각이 상기 제1타입 또는 제2타입의 정보에 동시에 할당되는지를 지정하는 표시를 각 수신 메모리 위치에 판독하는 수단과, 상기 버스상에 전송되는 상기 제1 및 제2 타입 정보를 각각 수신하는 제1 및 제2수단과, 상기 타임슬롯 각각에 대한 각 메모리 위치의 내용의 제어하에서 상기 타임슬롯 각각에 수신되는 정보를 상기 제1 또는 제2 수신 수단중 하나의 수단에 인가하기 위해 상기 타임슬롯 각각이 발생하는 동안에 상기 수신 메모리에 의해 제어되는 수단을 구비하는 것을 특징으로 하는 정보 전송 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1타입의 정보는 회로 스위치 정보를 포함하고 상기 제2타입의 정보는 패킷화된 데이타를 포함하는 것을 특징으로 하는 정보 전송 장치.
  4. 제1항에 있어서, 상기 타임슬롯들 중 어느 타임슬롯이 상기 제1타입의 정보에 사용되고 상기 타임슬롯들 중 어느 타임슬롯이 상기 제2타입의 정보에 사용되는지를 지정하는 메시지 정보를 연속으로 발생하는 상기 타임슬롯중 하나의 타임슬롯에 삽입하는 수단을 더 구비하는 것을 특징으로 하는 정보 전송 장치.
  5. 제2항에 있어서, 상기 타임슬롯들중 어느 타임슬롯이 상기 제1타입의 정보에 사용되고 상기 타임슬롯들중 어느 타임슬롯이 상기 제2타입의 정보에 사용되는지를 지정하는 메시지 정보를 연속으로 발생하는 상기 타임슬롯중 하나의 타임슬롯에 삽입하는 수단과, 상기 메시지 정보를 수신하기 위한 상기 수신 장치의 수단과, 상기 수신장치에 의해 상기 메시지 정보 수신에 응답하여 상기 타임슬롯 각각에 의해 사용되는 정보 타입을 지정하는 상기 수신 메모리 정보를 기록하는 수단을 더 구비하는 것을 특징으로 하는 정보 전송 장치.
  6. 타임슬롯 구동 버스를 통해서 회로 스위치 정보 및 패킷 정보를 전송하는 장치에 있어서 상기 회로 스위치 정보를 발생시키는 수단과, 상기 패킷 정보를 발생시키는 수단과, 상기 버스상의 각 타임슬롯에 대한 각각의 위치를 갖는 메모리와, 상기 위치 각각에 대한 상기 타임슬롯 각각이 상기 회로 스위치 정보 또는 상기 패킷 정보에 동시에 할당되는지를 지정하는 표시를 메모리 위치 각각에 기록하는 수단과, 상기 타임슬롯 각각의 발생에 응답하여 상기 타임슬롯 각각에 대한 상기 메모리 위치 각각을 판독하는 수단과, 회로 스위치 정보에 할당되는 각 타임슬롯이 발생되는 동안에 상기 판독에 응답하여 상기 회로 스위치 정보를 상기 버스에 인가하는 수단과, 상기 회로 스위치 정보에 할당되지 않는 각 타임슬롯이 발생하는 동안에 상기 판독에 응답하여 패킷 정보를 상기 버스에 인가하는 수단을 구비하는 것을 특징으로 하는 정보 전송 장치.
  7. 제6항에 있어서, 상기 타임슬롯 구동 버스를 통해서 전송되는 상기 회로 스위치 정보 및 상기 패킷 정보를 수신 장치는 ; 상기 버스상의 타임슬롯 각각에 대한 위치를 갖는 수신 메모리와, 상기 각 위치에 대한 타임슬롯 각각이 상기 회로 스위치 또는 상기 패킷 정보에 동시에 할당되는지를 지정하는 표시를 각 수신 메모리 위치에 기록하는 수단과, 상기 버스를 통해서 전송되는 상기 회로 스위치 정보 및 상기 패킷 정보 각각을 수신하는 각각을 수신하는 회로 스위치 수단 및 패킷 수단과, 상기 타임슬롯 각각에 대한 메모리 위치 각각의 현재 내용의 제어하에서 상기 타임슬롯 각각에 수신되는 정보를 상기 회로 스위치 또는 상기 패킷 수신 수단중 하나의 수단에 인가하기 위하여 상기 타임슬롯 각각이 발생하는 동안에 상기 수신메모리에 의해 제어되는 수단을 더 구비하는 것을 특징으로 하는 정보 전송 장치.
  8. 제7항에 있어서, 상기 타임슬롯들중 어느 타임슬롯이 상기 제1회로 스위치 정보에 할당되고 상기 타임슬롯중 어느 타임슬롯이 상기 패킷 정보에 할당되는지를 지정하는 메시지 정보를 연속으로 발생하는 상기 타임슬롯중 하나의 슬롯에 삽입하는 수단과, 상기 메시지 정보를 수신하기 위한 상기 수신장치의 수단과, 상기 수신 장치에 의해 상기 메시지 정보의 수신에 응답하여 상기 타임슬롯 각각에 의해 사용되는 정보 타입을 지정하는 상기 수신 메모리 표시에 기록하는 수단을 더 구비하는 것을 특징으로 하는 정보 전송 장치.
  9. 타임슬롯 구동 버스를 통해서 회로 스위치 정보 및 패킷 정보를 전하는 장치에 있어서, 상기 버스상의 타임슬롯 각각에 대한 위치를 갖는 메모리와, 상기 위치 각각에 대한 타임슬롯이 상기 회로 스위치 정보 또는 상기 패킷 정보에 동시에 할당되는지를 지정하는 표시를 메모리 위치 각각에 기록하는 수단과, 제1 입력 및 제2입력을 갖는 멀티플렉서 수단과, 상기 회로 스위치 정보에 동시에 할당되는 타임슬롯 각각이 발생되는 동안에 회로 스위치 정보를 상기 제1입력에 인가하는 수단과, 상기 회로 스위치 정보에 동시에 할당되지 않는 타임슬롯 각각이 발생되는 동안에 패킷 정보를 상기 제2입력에 인가하는 수단과, 상기 멀티플렉서상의 출력 및 제어 입력과, 상기 타임슬롯 각각이 발생되는 동안 상기 타임슬롯 각각에 대한 메모리 위치의 내용을 판독하는 수단과, 상기 각 타임슬롯 동안 상기 멀티플렉서의 상기 제어 입력에 판독 내용을 인가하는 수단과, 상기 출력상의 상기 정보를 상기 타임슬롯 구동 버스에 인가하는 수단을 구비하며, 상기 멀티플렉서는 회로 스위치 정보 또는 패킷 정보를 지정하는 상기 각 타임슬롯이 발생하는 동안에 상기 판독 내용이 상기 제어 입력에 인가되는지에 따라서 상기 제1 또는 제2입력상의 정보를 상기 멀티플렉서의 상기 출력으로 확장시키기 위하여 상기 각 타임슬롯이 발생되는 동안에 제어 입력에 인가되는 상기 판독 내용에 응답하는 것을 특징으로 하는 정보 전송 장치.
  10. 제9항에 있어서, 상기 타임슬롯 구동 버스를 통해서 전송되는 상기 회로 스위치 및 상기 패킷 정보를 수신하는 수신 장치와 결합되는 상기 정보 전송 장치에서, 상기 수신 장치는 ; 상기 버스상의 각 타임슬롯에 대한 각각의 위치를 갖는 수신 메모리와, 상기 각 위치에 대한 타임슬롯 각각이 상기 회로 스위치 정보 또는 상기 패킷 정보에 동시에 할당되는지를 지정하는 표시를 각 수신 메모리 위치에 기록하는 수단과, 입력, 제1 및 제2 출력 및 제어 입력을 갖는 디멀티플레서와, 상기 디멀티플렉서의 입력에 상기 버스를 거쳐 수신되는 상기 정보를 인가하는 수단과, 상기 각 타임슬롯이 발생하는 동안 상기 각 타임슬롯에 대한 각 수신 메모리 위치의 내용을 판독하는 수단과, 상기 각 타임슬롯이 발생하는 동안 상기 디멀티플렉서의 상기 제어 입력에 상기 수신 메모리의 판독 내용을 인가하는 수단과, 상기 버스를 거쳐 전송되고, 상기 디멀티플렉서의 상기 제1 및 제2 출력 각각에 인가되는 상기 회로 스위치 정보 및 제2 패킷 정보 각각을 수신하는 제1 및 제2 수단을 구비하며, 상기 멀티플렉서는 회로 스위치 또는 패킷 정보를 지정하는 상기 각 타임슬롯 동안에 상기 인가된 내용이 판독 되는지에 따라서 상기 디멀티플렉서의 상기 입력상의 상기 정보를 상기 디멀티플렉서의 상기 제1 또는 제2 출력중 어느 하나로 확장시키기 위하여 각 타임슬롯이 발생되는 동안 상기 디멀티플렉서의 상기 제어 메모리에 인가되는 상기 제어 메모리에 인가되는 상기 제어 메모리의 판독 내용에 응답하는 것을 특징으로 하는 정보 전송 장치.
  11. 제10항에 있어서, 상기 타임슬롯들중 어느 타임슬롯이 상기 회로 스위치 정보에 사용되고 상기 타임슬롯들중 어느 타임슬롯이 상기 패킷 정보에 사용되는 지를 지정하는 메시지 정타를 연속으로 발생하는 상기 타임슬롯중 하나의 슬롯에 삽입하는 수단과, 상기 메시지 정보를 수신하기 위한 상기 수신 장치의 수단과, 상기 수신장치에 의해 상기 메시지 정보의 수신에 응답하여 상기 각 타임슬롯에 의해 사용되는 정보 타입을 지정하는 상기 수신 메모리 정보에 기록하는 수단을 더 구비하는 것을 특징으로 하는 정보 전송 장치.
  12. 타임슬롯 구동 버스를 거쳐 제1 및 제2 타입의 정보를 전송하는 장치를 동작시키는 방법에 있어서, 1) 각 위치에 대한 타임슬롯 각각이 상기 제1타입 또는 제2타입의 정보에 동시에 할당되는지를 지정하는 표시를 각 메모리 위치에 기록함으로써 상기 버스상의 상기 각 타임슬롯에 대한 각각의 위치를 갖는 메모리를 동작시키는 단계와, 2) 상기 각 타임슬롯에 대한 상기 각 메모리 위치의 현재 내용에 의해 지정되는 정보 타잎을 상기 버스상의 상기 각 타입 슬롯에 삽입시키는 단계를 포함하는 것을 특징으로 하는 정보 전송 장치 동작 방법.
  13. 제12항에 있어서, 상기 타임슬롯 구동 버스를 거쳐 전송되는 상기 제1 및 제2타입의 정보를 수신하는 수신 장치를 동작시키는 방법과, 결합되는 상기 정보 전송 장치 동작 방법에 있어서, 상기 수신 장치를 동작시키는 방법은 ; 1) 상기 각 위치에 대한 각 타임슬롯이 상기 제1타입 또는 제2타입의 정보에 동시에 할당되는지를 지정하는 표시를 각 수신 메모리 위치에 기록함으로써 상기 버스상의 각 타임슬롯에 대한 각각의 위치를 갖는 수신 메모리를 동작시키는 단계와, 2) 상기 각 타임슬롯에 대한 각각의 수신 메모리 위치의 현재 내용의 제어하에서 상기 각 타임슬롯에 수신되는 정보를 제1 또는 제2수신 수단에 인가하는 단계를 포함하는 것을 특징으로 하는 정보 전송 장치 동작 방법.
  14. 제12항 또는 제13항에 있어서, 상기 제1정보 타입은 회로 스위치 정보를 포함하고, 상기 제2정보 타입은 패킷화된 데이타를 포함하는 것을 특징으로 하는 정보 전송 장치 동작 방법.
  15. 타임슬롯 구동 버스를 통해서 회로 스위치 정보 및 패킷 정보를 전송하는 장치를 동작시키는 방법에 있어서, 1) 각 위치에 대한 타임슬롯 각각이 상기 회로 스위치 정보 또는 상기 패킷 정보에 동시에 할당되는지를 지정하는 표시를 각 메모리 위치에 기록함으로써 상기 버스상의 각 타임슬롯에 대한 위치를 갖는 메모리를 동작시키는 단계와, 2) 상기 회로 스위치 정보에 동시에 할당되는 각 타임슬롯이 발생되는 동안에 상기 회로 스위치 정보를 멀티플렉서의 제1입력에 인가시키는 단계와, 3) 상기 회로 스위치 정보에 동시에 할당되지 않는 각 타임슬롯이 발생되는 동안에 상기 패킷 정보를 멀티플렉서의 제2입력에 인가시키는 단계와, 4) 상기 각 타임슬롯이 발생되는 동안 상기 각 타임슬롯에 대한 각 메모리 위치의 내용을 판독하는 단계와, 5) 상기 각 타임슬롯이 발생되는 동안에, 상기 멀티플랙서의 제어입력에 상기 판독 내용을 인가시키는 단계와, 6) 상기 각 타임슬롯이 발생되는 동안에, 상기 멀티플렉서의 제어 입력에 인가되는 상기 판독 내용의 제어하에서 상기 멀티플랙서의 상기 제1 또는 제2입력중 한 입력상의 상기 신호를 상기 멀티플렉서의 제2 출력으로 확장시키는 단계와, 7) 상기 출력상의 상기 신호를 상기 타임슬롯 구동 버스에 인가시키는 단계를 포함하는 것을 특징으로 하는 정보 전송 장치 동작 방법.
  16. 제15항에 있어서, 상기 타임슬롯 구동 버스를 거쳐 전송되는 상기 회로 스위치 정보 및 패킷 정보를 수신하는 수신 장치를 동작시키는 방법과 결합되는 상기 정보 전송 장치 동작 방법에서, 상기 수신 장치를 동작시키는 방법은, 1) 상기 각 위치에 대한 각 타임슬롯이 상기 회로 스위치 정보 또는 상기 패킷 정보에 동시에 할당되는지를 지정하는 표시를 각 수신 메모리 위치에 기록함으로써 상기 버스상의 각 타임슬롯에 대한 각 위치를 갖는 수신 메모리를 동작시키는 단계와, 2) 상기 버스를 통해서 수신되는 상기 정보를 디멀티플렉서의 입력에 인가시키는 단계와, 3) 상기 각 타임슬롯이 발생되는 동안 상기 각 타임슬롯에 대한 상기 각각의 수신 메모리의 위치 내용을 판독하는 단계와, 4) 상기 각 타임슬롯이 발생되는 동안에 상기 디멀티플렉서의 제어 입력에 상기 수신 메모리의 판독 내용을 인가시키는 단계와, 5) 상기 각 타임슬롯이 회로 스위치 정보 또는 패킷 정보를 나타내는 동안에 상기 인가된 내용이 상기 수신 메모리에서 판독되는지에 따라서 상기 디멀티플렉서의 제1 또는 제2 입력중 한 입력으로 상기 디멀티플렉서의 상기 입력상의 상기 신호를 확장시키는 단계와, 6) 상기 멀티플레서의 상기 제1출력상의 상기 회로 스위치 정보를 수신회로 스위치에 인가시키는 단계와, 7) 상기 멀티플렉서의 상기 제2출력상의 상기 패킷 정보를 패킷 스위치에 인가시키는 단계를 포함하는 것을 특징으로 하는 정보 전송 장치 동작 방법.
  17. 제16항에 있어서, 1) 상기 타임슬롯들중 어느 타임슬롯이 상기 회로 스위치 정보에 사용되고 상기 타임슬롯들중 어느 타임슬롯이 상기 패킷 정보에 사용되는지를 지정하는 메시지 정보를 연속으로 발생하는 상기 타임슬롯중의 하나의 타임슬롯에 삽입시키는 단계와, 2) 상기 수신 장치내에서 상기 메시지 정보를 수신하는 단계와, 3) 상기 수신 장치에 의해 상기 메시지 정보의 수신에 응답하여 상기 각 타임슬롯에 의해 사용되는 정보 타잎을 지정하는 상기 수신 메모리 정보에 기록하는 단계를 더 포함하는 것을 특징으로 하는 정보 전송 장치 동작 방법.
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