JP2537483B2 - ストアドプログラム制御通信システム - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はプロセッサとラインによって関連するステー
ションに接続された複数のポートと、関連するステーシ
ョンから周期的にくりかえすフレームの形で時分割多重
化された情報を受信するように構成された各ポートを相
互接続するスイッチを含み、各フレームは情報（Ｉ）フ
ィールド（第２図）と信号（Ｓ）メッセージフィールド
を含み、各ポートは各々の受信されたフレームのＩフィ
ールド情報をスイッチに与えて、他のポートに接続する
ようになった蓄積プログラム制御の通信方式に関する。

発明の背景 データ処理ディジタル通信交換システムでは共に通信
線を通してシステムプロセッサに対してデータを送るよ
うになっている。データ処理システムにおいては、デー
タは複数の端末装置とプロセッサの間で、処理のために
送信される。通信交換方式においては、データは電話あ
るいはその他の端末装置とスイッチの制御プロセッサの
間で呼制御の目的で伝送される。

いずれのタイプのシステムにおいても、データはプロ
セッサに対してHDLC（高レベルデータリンク制御）の形
式で、複数のラインを通して送られる。各ラインはプロ
セッサ端では通信線をプロセッサと接続するインタフェ
ースもしくはポートに接続される。データ処理システム
においては、ラインの数は中規模あるいは大規模の通信
システムに比べて少ないことが多く（100またはそれ以
下）、端末装置のコストが比較的に高い。従って、各ラ
インを接続するポートのコストが比較的大であっても、
システムコストを不当に高くしないようにできる。プロ
セッサには少数のラインしか接続されていないので、ラ
イン当りのメッセージトラヒックは比較的に高くでき
る。また典型的なデータ処理システムは100本以下のラ
インしか持たないので、通信ラインインタフェース回路
は物理的にもコンパクトにできる。この理由から、通信
ラインのHDLCプロトコルを受信ポートで取扱かい、各HD
LCフレームのデータ部をプロセッサに対してプロトコル
のサポートなしで送るのが普通になっている。比較的高
密度にシステムを作り、その結果としてプロセッサとす
べてのポートを近くに設けることができるから、これは
比較的低い誤り率で実現できる。

通信交換方式においては、この条件が異ってくる。こ
のようなシステムは多数のラインを持ち（千本以上にな
ることが多い）、ライン当りのトラヒックは低く、電話
機あるいはその他の端末装置は比較的安価である。多数
のラインがあるから、各ラインを終端するポートのコス
トはライン当りのコストと全体のシステムのコストを低
くおさえるのに重要な要因となる。

典型的な通信交換方式は多数のラインと関連するポー
トが存在するから、典型的なデータ処理システムより物
理的に大きいものになる。このためにシステムプロセッ
サはポートからかなり遠くに置かれることになる。HDLC
プロトコルの利点は伝送誤りから回復する能力にある。
もしHDLCがポートでもサポートされるならば、その誤り
訂正の能力はプロセッサまで延ばされることになる。従
って、充分低いデータ誤り率を維持するためには、プロ
トコルを通信交換システムのプロセッサまで延ばすこと
が望ましいことになる。またポートで入来メッセージを
受信し、これをプロセッサに送信する機能はプロセッサ
のリアルタイム機能の重荷にならないように能率良く実
行されなければならない。

従来技術の構成においては、通信路は端末からポート
に延び、各々の経路でHDLCプロトコルを使って送信され
たデータはHDLCフォーマッタチップとそれに関連するマ
イクロプロセッサによって終端される。フォーマッタチ
ップとマイクロプロセッサが各経路のHDLCプロトコルを
サポートしている。フォーマッタチップはフラグの検
出、フラグ発生、０挿入、０除去、CRC（循回冗長コー
ド）の計算、受信方向の直並列交換、送信方向の並直列
交換のような通常の機能を実行する。フォーマッタチッ
プは１時に１バイトづつマイクロプロセッサに対してメ
ッセージのバイトを供給し、これは完全なメッセージが
受信されるまでバイトを記憶する。マイクロプロセッサ
は誤り制御、チャネルの初期化およびフロー制御（送信
されるデータの速度の制御）のようなHDLCプロトコルの
手順的な機能をサポートする。マイクロプロセッサは各
フレームをシステムプロセッサに送る前にこれをバッフ
ァする。

上述した構成はいくつかの理由で完全に満足できるも
のではない。第１に、これは各ポートごとにマイクロプ
ロセッサを要する。これは何千ものポートを持つシステ
ムではシステムコストが大幅に増大することを意味す
る。このシステムではプロトコルがメッセージのシステ
ムプロセッサへの到着の前に終端するので、理想には満
たないことになる。これはプロトコルの誤り回復とフロ
ー制御の機能がポートとプロセッサの間では機能しない
ことを意味する。この構成によって、プロセッサの実時
間の負荷は減少するが、これは、プロセッサの伝送がプ
ロトコルの誤り制御機能を含んでいないので、誤りの確
率が増大することになる。

1,000あるいはそれ以上のポートを持つシステムは物
理的に大きくなるので、ひとつのポートとシステムプロ
セッサの間にはかなりの距離がある。従ってポートとプ
ロセッサの間の伝送誤り率は高い。この問題を解決する
ために、ポートとプロセッサの間に他のプロトコルを実
現することもできるが、これによって追加の費用とシス
テムの複雑化をまねくことになる。

プロセッサまでHDLCのサポートを保つ目的で、プロセ
ッサの実時間の負荷を最小化する目的は矛盾している。
ポートが各メッセージの全体をプロセッサまでプロトコ
ル用データも含めて伝送するシステムを実現することは
容易である。これによってデータ誤りは最小化されるこ
とになるが、不必要な仕事でプロセッサに負荷をかける
ことになり、その実時間機能を制約することになる。こ
れに対して、すべてのプロトコル情報をポートで削除
し、プロセッサにはデータメッセージだけを送るように
するシステムがある。これによってプロセッサの実時間
負荷が最小化されるが、ポートとプロセッサを接続する
経路上の雑音によって、大規模なシステムでは過剰な誤
りが生ずることになる。

通信システムの問題は、これは不経済であり、複数の
HDLC通信ライン上の端末データが大きな負荷になるプロ
セッサの時間を要するということである。プロトコルの
サポートはデータ誤りを最少化することにはならない。

この問題は本発明に従って、各ポートが連続したフレ
ームの受信されたＳビットフィールドをフォーム信号メ
ッセージのグループに組立てる受信フォーマッタと、受
信レジスタから成る蓄積プログラム通信システムによっ
て解決される。受信レジスタは受信フォーマッタからの
信号メッセージを受信する。受信レジスタは信号メッセ
ージの存在に応動してポートデータレディ信号を発生す
る。プロセッサはポートを周期的に走査してデータレデ
ィ信号を探す。プロセッサは走査されたポートのポート
データレディ信号に応動して、走査されたポートに読み
出し信号を与え、走査されたポートはプロセッサからの
読み出し信号の受信に応動してプロセッサに対してポー
トのレジスタにそのとき存在する信号メッセージを与え
る。

発明の要約 以下において、本発明は交換設備と、電話およびデー
タ端末とを持つステーションと、ステーションの電話機
と端末を交換設備に接続する通信路とを含む通信交換方
式を実施例として説明する。交換設備は各々の起呼ステ
ーションにおいて発生され、関連した通信路を通して交
換設備に受信されたダイヤル信号に応動して種種のステ
ーションを相互に接続する。交換設備はまたステーショ
ンのランプの点滅、リンギングの開始と終了のような種
々のシステム機能を制御するために、ステーションとの
間で情報をやりとりする。

通信の国際会議1979年のページ38.5/1−７のアコリノ
（Accorino）他の「局地集約音声へのフレームモードア
クセスとデータデジタル回路網」 と題する論文には、ステーションの電話機と端末が多重
化された通信路を通して種々のステーションの間で呼を
取扱かうために接続されたシステムが図示されている。
Accorino他の第３図と第４図に図示されているように、
各ステーションは交換モジュールと間で多重化されたマ
ルチフレームフォーマットで情報を授受することによっ
てその呼処理機能を実行する。各フレームはＦ（フレー
ミングフィールド）、Ｓ（信号）フィールドとPCMある
いはＩ（情報）フィールドを含んでいる。Ｆフィールド
は各フレームの開始を指定するのに必要なビットを含ん
でいる。Ｓフィールドはステータス情報のために使用さ
れる１ビットのフィールドである。Ｉフィールドは制御
情報とその呼について接続されたステーションの間で伝
送される情報を含んでいる。各々のＩフィールドは関連
した顧客ステーションについての装置のための呼情報を
送信する。従って、電話機とデータ端末を持つステーシ
ョンについては、ひとつのＩフィールドは電話機の呼情
報を送信し、他方はデータ端末の情報を送信する。

本発明はこれが交換設備とステーションの間でメッセ
ージ情報をやりとりするのにＦ、Ｓおよび二つのＩフィ
ールドを持った多重化されたフレーム形式を使用する点
において、Accorino他のシステムと類似している。Acco
rino他と同様に、Ｆフィールドはフレーミングのために
使用され、各Ｉフィールドは関連するステーションにお
いて端末装置の内の一義的なもの（電話機あるいは端
末）に対して情報を送信する。Accorino他では、Ｓフィ
ールドをステータス信号だけ使用していたのに対して、
本発明ではＳフィールドはステーションと交換モジュー
ルの間の各方向の信号と制御メッセージの伝送に使用さ
れる。改良されたHDLCフォーマットにおけるＳフィール
ドのメッセージは送信端において、ひとつあるいはそれ
以上の並列多ビットバイトとして発生され;HDLC制御情
報がメッセージに追加され；送信端において並列から直
列に交換され、通信路を通して受信端に向けて１ビット
ずつ直列に送信される。このHDLCフォーマットの各々の
直列メッセージビットはDCPフレームのＳビットに挿入
され、同じフレームの他のフィールド中のビットと共に
受信端に向けて送出される。この方法によって連続した
フレームのＳフィールドを使用して、改良されたHDLCプ
ロトコルで、信号および制御メッセージが送信される。
受信端においてはこのＳフィールドビットが直列から並
列に変換され、これによって同一のメッセージプラス送
信端で発生されたHDLC制御情報が受信端で利用できるよ
うになる。

ステーションから変換モジュールへの送信に際して
は、Ｓビットメッセージはモジュール内のポートで受信
される。各ポートはそれぞれのステーションについて一
義的であり、関連した通信路がポートをステーションに
接続している。ポートは受信されたＳビットのメッセー
ジを直列から並列に変換し、これを変換モジュールの制
御プロセッサに送信する。プロセッサは各メッセージを
受信し、適切なシステム応答を決める。このシステム応
答は呼の取扱かいに関連したシステム機能あるいはステ
ーションからの返送メッセージの伝送のために用いられ
る。

ＳフィールドのHDLC通信チャネルのためのプロトコル
のサポートは受信ポートとシステムプロセッサに分けら
れている。修正されたHDLCプロトコルはシステムプロセ
ッサによって充分な詳しさでサポートされており、プロ
セッサに対して受信メッセージ情報を伝えるために、ポ
ートで他のプロトコルを必要としないようになってい
る。この機能はプロセッサで改良されたHDLCプロトコル
をサポートするのに要する実時間負荷が充分低いような
方法で実行される。これによって、プロセッサは低いメ
ッセージ誤り率で多くのポートができるようになる。さ
らに、各々の経路の複数の論理チャネルが、改良された
HDLCのＳチャネルプロトコルによってサポートされるこ
になる。フロー制御と誤り回復は、各々の端末装置への
各々の論理チャネルについて独立に実行される。

Ｓビットの信号メッセージは改良されたHDLCプロトコ
ルに従って、送信端において符号化され、これではメッ
セージが存在しないときにはフラグキャラクタが送られ
るようになっている。送信機がメッセージの伝送を開始
したとき、フラグの伝送は終了する。HDLCのメッセージ
フレームは信号メッセージを含む情報フィールドとAcco
rino他の第４図に示すようにアドレス、制御および誤り
チェックフィールドを含むその他のフィールドを含んで
いる。メッセージ情報のトランスペアレンシーは従来の
HDLCの０挿入メカニズムによって維持される。

受信端においては、Ｓフィールドの直列情報は受信さ
れたＳフィールド情報について通常のフラグ検出、０削
除および直並列交換の機能を実行するポート中の受信フ
ォーマッタに与えられる。ポート中の受信フォーマッタ
は各メッセージのバイトを形成する並列ビットを、並列
ビットフォーマットで複数の多バイトのＳフィールドメ
ッセージを記憶する容量を持つ受信FIFOに直列に与え
る。各バイトが完全なメッセージの最後のバイトである
かどうかを示す表示として、フォーマッタは各メッセー
ジバイトに追加のビットを付加する。さらに、ポートは
データレディビットを発生し、これはシステムプロセッ
サに対して完全なＳフィールドメッセージが現在FIFOに
記憶されているかどうかを示す。

システムプロセッサはシステムI/Oバスに各ポートの
一義的なアドレスと適切な制御信号を与えることによっ
て、この情報を求めて各ポートを走査する。走査された
ポートはI/Oバス上のそのアドレスを検出してそのポー
トのFIFOがそのとき完全なメッセージを含んでいるかを
プロセッサに対して表示するためにI/Oバスに対して信
号を送出する。完全なメッセージの表示が受信される
と、次にシステムプロセッサはI/Oバスを通してそのポ
ートの他の部分を指定してI/Oバスを通して、システム
プロセッサにＳフィールドの情報を読み出す。さらに、
FIFOの状態、メッセージ終了時の状態を示す他の情報も
システムプロセッサに供給される。

上述した構成によって、システムプロセッサは種々の
ポートを順次に走査し、完全なＳフィールドメッセージ
を含むポートと、完全なメッセージをひとつも含まない
メッセージを区別する。プロセッサは完全なメッセージ
を含むポートについてだけ詳細なサービスを実行する必
要があり、一時にはひとつだけの完全なメッセージを受
信する。これによってプロセッサに対してメッセージを
より効率良く運転することができる。１枚のボード上に
は４個のポートが乗せられていて、ボード上のすべての
ポートに単一の走査レジスタを設け、この手続きによっ
て、その信号がボード上のポートの各々に多重化されて
いる端末装置についての完全なメッセージを表わすよう
に再定義することによって、メッセージ情報の転送の効
率をさらに上げることができる。ここに述べた特定の実
現方式によって、ボード上の４個のポートの各々に対し
て最大二つの端末装置との間の情報を多重化することが
できる。従って、ボード上のいずれかのポートの少くと
もひとつの完全なメッセージの存在を判定するために、
共通の走査レジスタを読み出すことによって、プロセッ
サはボード上の４個のポートをすべて走査することがで
きる。共通の走査レジスタがひとつあるいはそれ以上の
ポートで現在少くともひとつの完全なメッセージが含ま
れていることが示されたときにだけ、ポートを個々に走
査することになる。

システムプロセッサに対して送信された各々のＳフィ
ールドメッセージは、発生された信号情報のバイトおよ
び改良されたHDLCプロトコルによって要求されるサポー
トバイトを含んでいる。これらのバイトはアドレスフィ
ールド、制御フィールド、信号メッセージおよび誤りチ
エックフィールドである。システムプロセッサは各ライ
ンによって取扱かわれる各端末装置と独立しプロトコル
の対話を行なう。システムプロセッサがメッセージを送
出したとき、そのHDLCのアドレスフィールドは宛先装置
を指定している。同様に、システムプロセッサがメッセ
ージを受信したときには、アドレスフィールドはメッセ
ージ源を示している。この方法によって、プロセッサが
メッセージを受信したときに、これはメッセージの全体
を分析し、その無誤り性、メッセージタイプ、論理チャ
ネルおよびシーケンス状態その他を判定する。改良され
たHDLCプロトコルの手順的な特徴の実現と、メッセージ
の多重化はシステムプロセッサによって実行され、一方
ポートはビットスタッフ、フレーミングその他のプロト
コル上の実時間性の強い機能を実行し、そのプロトコル
手順上の機能を減らしている。

上述した構成によって改良されたHDLCプロトコルのサ
ポート機能はポートとシステムプロセッサに分離され、
ポートごとにマイクロプロセッサを必要でないようにす
るから、従来の構成の問題は改良され除去されたことに
なる。これはシステムプロセッサの実時間負荷を最小化
し、システムプロセッサまでのデータの完全性を保存す
る。上述した構成によって、また各ポートの複数の端末
装置とシステムプロセッサの間の直接の多重化された経
路が作られることになる。これによってプロセッサはラ
インによって取扱かわれる電話機、端末のような複数の
端末装置の各々と独立に通信できるようになる。

図面の簡単な説明 本発明は添付した図面を参照した以下の詳細な説明を
読むことによって、より完全に理解されるものである。

第１図は本発明の一実施例たるシステムの図； 第２図はそれによってメッセージが顧客ステーション
とここに開示した交換システムの間でやりとりされるデ
ィジタル通信プロトコル（DCP）フレームのフォーマッ
ト； 第３図はそれによってDCPフレームのＳフィールドで
Ｓビットメッセージが送信されるHDLCフレームのフォー
マット； 第４図、第５図および第６図は第７図に図示されるよ
うに配置される、本発明のさらに詳細を示す図； 第８図はそれによってプロセッサがポートと交信する
I/O制御バスのビットアドレスマップ； 第９図は本発明の改良されたHDLCアドレスフィール
ド； 第10図は改良されたHDLCアドレスフィールドを使用す
る方法を示す図である。

詳細な説明 第１図は本発明の一実施例たる通信システムを開示し
ている。ここに開示したシステムにおいては、複数の顧
客ステーション109と相互接続された交換システム101を
含んでいる。各ステーション109は経路104を通して、関
連するデータ端末103に接続されたディジタル電話102を
含んでいる。各ステーション例えば電話機102−０およ
びデータ端末103−０のための経路105−０のような関連
した経路105によって交換システム101に接続されてい
る。

交換システム101は回路ボード106、交換ネットワーク
111および制御プロセッサ112に乗せられたポート110を
含んでいる。交換設備はバスを含むものとして図示され
たスイッチインタフェース108を通してポートに接続さ
れている。制御プロセッサ112はI/O制御バス107によっ
てポートに接続されている。交換ネットワーク111は呼
を取扱かうために信号ごとにポートを相互接続するのに
要する交換装置を含んでいる。制御プロセッサ112はス
トアドプログラム制御形のものであることが有利であ
り、全システムの動作を制御する。これは経路113を通
して交換ネットワークの動作を制御し、これはI/Oバス1
07を通してポートと顧客ステーションの動作を制御す
る。

ステーション109と交換システム101は呼を取扱かって
いる間に第２図に図示したDCPフレームフォーマットで
情報を交換する。各々のDCPフレームは20ビットを含
み、これは３ビットのＦ（フレーミング）フィールド
と、１ビットのＳ（信号）フィールドと、二つの８ビッ
トのＩ（情報）フィールドとから成っている。Ｆフィー
ルドは受信設備を伝送されたメッセージと同期するのに
必要なフレーミング情報を伝送する。ＳフィールドはHD
LCプロトコルの制御プロセッサ112と顧客ステーション1
09の間の各方向の信号メッセージを伝送するのに使用さ
れる。これらのメッセージは、後述するように、交換シ
ステム101から顧客ステーション109への伝送について、
プロセッサ112によって開始され制御される種々のシス
テム動作を指定する。これらのメッセージはまたステー
ション109からプロセッサ112への伝送についてのステー
ションの要求とステータス情報とを含んでいる。二つの
Ｉフィールドは呼に関連したステーションの間の呼に関
する情報を独立に送信する。経路105−０のI1フィール
ドは例えば、ステーション109−０の電話機102−０から
の呼情報の送信に割当てられ、経路105−０のI2フィー
ルドはデータ端末103−０からの呼情報の送信に割当て
られる。ステーション12−０と端末103−０は同時に異
る被呼ステーションに対して接続されていても良い。

Ｓフィールドメッセージは、例えば、顧客ステーショ
ン109−０のような送信端において、並列多ビットメッ
セージとして発生される。これらは次に並列から直列に
変換され、第３図のHDLCフレームフォーマットに符号化
され、例えば、ディジタルポート110−０のような受信
端に対して、経路105−０を通して直列に伝送される。
この伝送の前に、第３図のフラグバイトが挿入されて各
メッセージを分離する。またＳフィールドメッセージが
送信されないときには、送信回路は第３図のビットパタ
ーンを持つフラグキャラクタを連続的に発生して送信す
る。

各々の改良されたHDLCフレームは、フラグキャラクタ
の他に、アドレスキャラクタとして８ビットのバイト、
制御キャラクタとして８ビットのバイト、ステーション
とプロセッサの間で伝送される実際のＳフィールド信号
メッセージを含む信号情報の可変数（０乃至16）の８ビ
ットバイトとを含んでいる。フレームの残りは２バイト
のチエックシーケンスであり、これは誤りの訂正と検出
の目的で挿入される。第３図の右手のフラグキャラクタ
はメッセージを次のメッセージと区別する。各端および
関連する受信回路の送信回路またはメッセージ情報のト
ランスペアレンシーを与えるための通常のHDLCの０挿入
と０削除の機能を実行する。すなわち、メッセージ中の
ビットパターンにはフラグキャラクタと同一のものは生
じない。

第２図のDCPフレームは常に各ポートによって受信さ
れ、また発生されている。二つのＩフィールドは他のポ
ート回路に、続いてその呼に関連した顧客電話機に対し
て送信されるべき受信された呼情報を含んでいる。これ
らのフィールドの情報は受信ポート110によってスイッ
チインタフェース108を通して、交換ネットワーク111に
送出される。ネットワーク111は、例えば、第１のポー
トを第２のポートに接続するように機能するタイムスロ
ット入替装置である。スイッチインタフェース設備108
は時分割バスを含み、この中では第１のポートへのＩフ
ィールド情報はそのポートから割当てられたタイムスロ
ットで交換ネットワーク111に転送される。ネットワー
ク111はこのタイムスロット入替機能を実行し、受信さ
れた情報を第１のポートからその呼に関連する他のポー
トに割当てられたタイムスロットで、バス108に戻す。
この他のポートはＩフィールド情報を受信し、これを関
連する通信路105を通して、第２のポートからその被呼
電話機に送信されたＩフィールドのデータメッセージの
一部として、送信する。ネットワーク111、スイッチイ
ンタフェース108およびひとつのポートによってＩフィ
ールド情報が受信されて、ネットワーク111を通して他
のポートに送られる方法は、本発明の部分を構成するも
のではなく、従って、これ以上説明することはしない。

ディジタルポート110は、連続したDCPフレーム伝送に
おいて、第３図および第９図の改良されたHDLCフォーマ
ットでＳビット信号メッセージを受信する。各々DCPフ
レームの間に、単一のＳビットが受信され、第３図のHD
LCフレーム中のビットの数に等しい数の連続したDCPフ
レームの伝送によって、HDLCフレームの全体の伝送が行
なわれる。HDLCメッセージのＩフィールドは０から16バ
イトを含み、また０挿入メカニズムのために、この数は
可変である。

ディジタルポートのＳビット受信回路は経路105を通
して改良されたHDLCフレームのメッセージを受信し、ま
た通常のフラグ検出機能を実行する。これはまたフラグ
バイト以外のすべてのバイトについて０削除機能を実行
する。次にこれは本発明の回路に対して、アドレス、制
御、Ｉおよびチエックシーケンスバイトを送信する。こ
れらのバイトは以下に述べる設備を通してプロセッサ11
2に対して送信される。プロセッサ112はこれらのバイト
を受信し、アドレス、制御、チエックシーケンスおよび
Ｉフィールドの内容を分析し、信号源端末とメッセージ
の性質を判定し、次にそのメッセージの受信に応動して
それが実行する動作を判定する。プロセッサによって実
行されるレスポンスは全く動作しないことから、ステー
ションの電話機102あるいは端末103の機能を開始するた
めにポートを経由してステーション109に対してI/Oバス
107を通して送信される新らしいメッセージの発生まで
の種々のものがある。典型的な機能はランプの点滅、リ
ンギングの開始あるいは終了などである。第３図および
第９図のアドレスフィールドは経路115を通してポート
によって受信されるメッセージを送る顧客ステーション
の装置（電話機あるいは端末のアドレスを表わす。制御
フィールドはもし存在すれば、１フィールドメッセージ
の機能を示す情報を表わす。チエックシーケンスフィー
ルドは誤りの制御の目的で使用される。

プロセッサ112はバス107を経由してすべてのポート11
0を走査し、Ｓフィールドメッセージがそのときポート
においてプロセッサに送信されるべく持っているかどう
かを判定する。プロセッサはメッセージを含まないポー
トについては走査以外の何の動作も実行しない。メッセ
ージを含むポートはプロセッサによってアドレスされ
て、そのポートの中に含まれるひとつあるいはそれ以上
のメッセージが読み出される。入来メッセージがオーバ
ーフローを生じて、ポート内で失なわれることがないよ
うに、この走査と読み出しの機能はプロセッサによって
充分高速に実行される。プロセッサはまたメッセージを
それに関連したステーションに送信するために、種々の
ポートに対して選択的に送るよう、逆方向にも移動す
る。これらのメッセージはシステムの動作を維持し、メ
ッセージがポート中でオーバーフローしないような速度
で送信される。

詳細な説明、第４図 第４図、第５図および第６図は第７図に示すように配
置されて、第１図のシステムをより詳細に図示してい
る。特に第４図、第５図および第６図はＳビット信号メ
ッセージの受信と発生に関連したポート回路を強調して
ディジタルポート110の詳細を図示している。第４図、
第５図および第６図のポートは経路105を通して、それ
に関連した顧客ステーションの装置と呼情報のやりとり
をする。この呼情報は第２図のDCPフレームフォーマッ
トの中にある。

DCP経路105は160kb/秒のデータリンクを形成する。16
kb/秒の速度は第２図に示すような20ビットのフレーム
が経路105を8000Hzの周波数で送信されることから得ら
れる。交互バイポーラ変調を使ってこのデータ信号が送
られ、変調規則はフレームに１回破られて、受信回路の
フレーム周波数同期がとられる。

ポートの受信部の動作についてまず述べる。呼情報は
DCPフレームフォーマットで受信されて、経路105を通し
て、ライン受信機401に与えられる。ライン受信機は各
受信フレームのＦフィールドから同期情報を誘導し、残
りのフィールド、すなわちＳフィールドと二つのＩフィ
ールドを直列形式でデマルチプレクサ404を通して経路4
02に与える。ライン受信機の同期回路は受信クロック信
号を発生し、これを経路403を通してデマルチプレクサ4
04の制御部と受信フォーマッタ407およびクロック検出
器408に与える。

ライン受信機は受信信号に関連して動作し、これを通
信機105の雑音環境から分離し、これをデマルチプレク
サ404の入力に与えられる論理レベルの信号に交換す
る。デマルチプレクサ404はＳフィールドと二つのＩフ
ィールドを多重分離する。二つのＩフィールドの情報は
関連した顧客ステーションの電話とデータ端末とに関連
した呼の内容を含んでいる。この呼情報は経路RI₁とRI₂
を通して、マルチプレクサ405に延長され、これは信号
を多重化してスイッチインタフェース回路108に与え
る。このインタフェースは時分割多重バスを含んでい
る。各々のＩフィールドは多重化されたバス上の異るタ
イムスロットを占有し、従って各Ｉフィールドの情報は
それに関連したタイムスロットが生ずるに順次に送出さ
れる。この情報はシステムのタイムスロット入替設備に
対して与えられ、これは通常のタイムスロット入替機能
を実行し、各Ｉフィールドを呼が向けられたポートに接
続する。本発明はＩフィールド情報の処理と交換に関す
るものではなく、従ってこれについてこれ以上詳細には
述べない。スイッチマルチプレクサ405からバス108への
インタフェースはスイッチマルチプレクサ405とスイッ
チデマルチプレクサ448を制御するためのデータ信号と
クロック信号の両方を含んでいる。

Ｓフィールド情報は第２図のフレームの１ビットから
成り、経路460を通して受信フォーマッタ407に与えられ
る。この点において、経路460はＳフィールド情報を含
む8kb/秒の直列チャネルを形成することになる。受信フ
ォーマッタはこの信号についての通常のフラグ検出動作
を実行する。すなわち、これは第３図に示すように０の
あとに６個の１が来て、次に０が来るパターンを探索
し、経路460にフラグが現われている限り、そのパター
ンに同期する。これがフラグ以外のシーケンスが検出さ
れると、信号メッセージキャラクタが受信されたときの
ように、これは各々のフラグ以外のバイトについて、直
・並列変換を実行する。フラグ以外のキャラクタが受信
される時間の間、これは５個の１のあとに０が続くシー
ケンスを検出したたときにはいつでも通常の０削除の機
能を実行する。フラグキャラクタの受信でメッセージキ
ャラクタが解釈されるのを防止するために、HDLCプロト
コルに従って、これが実行されるのである。受信フォー
マッタはフラグキャラクタ以外についてこの直並列変換
を実行しているときに、各メッセージの終りで、フラグ
キャラクタの受信を検出する。これは次に、受信キャラ
クタについてメッセージの終りを指定するために経路41
2に与えられる信号を発生する。この経路はまたRCVEOM
（受信メッセージ終り）と名付けられる。受信フォーマ
ッタは、各キャラクタが並列形式に変換されたあとで、
これを並列形式に与え、これから受信FIFO414に与え
る。受信フォーマッタはまたFIFO414に対する受信のス
トローブを制御するために経路413に与えられる信号を
発生する。経路411および412上の信号が有効であり、こ
れをFIFO414にストローブすることができるときに、信
号は経路413に現われる。

受信FIFO414はまた48ワードに構成され、ワードFIFO
当り９ビットになっている。各ワードの９ビットは経路
411上の受信キャラクタを表わす８ビットと、各々の受
信キャラクタがメッセージの最終キャラクタを表わすか
どうかを示す経路412上の１ビットの“メッセージ終
り”信号から成る。FIFOの入力に与えられたキャラクタ
は通常の方法でFIFOの出力に通過する。８ビットのキャ
ラクタは経路416を通して３状態ゲート417に与えられ
る。各キャラクタに関連したメッセージ終了信号は経路
419を通してカウンタ421に与えられる。メッセージ終了
信号にキャラクタが実際にメッセージの最終キャラクタ
であるときだけ真であり、そのとき、その信号はカウン
タ421を計数１だけ増分する。

３状態ゲート417は経路420上の読み出しレジスタ信号
によって付勢される。この信号は制御プロセッサ112に
よって発生され、プロセッサがFIFO414の内容を読み出
そうとしたときに、制御バス107を通して与えられる。
プロセッサはバス107を通して一義的なアドレス信号を
アドレスデコーダ433に与え、これを動作してFIFO414と
ゲード417に到る経路420上の出力を発生するようにした
ときに、プロセッサはこの動作を実行する。第４図、第
５図および第６図に示したポートを含む各ポートには複
数の入出力バスアドレスが割当てられている。種々のア
ドレスはポートが実行することができる種々の機能を表
わしている。特定の機能はデコーダ433に対して関連す
るI/Oバスアドレスを与えることによって開始される。
従って、FIFOからキャラクタを読み出すために、プロセ
ッサはI/Oバスを通して、アドレスデコーダ433に対し
て、経路220に関連したポートアドレスを与える。アド
レスデコーダはこのアドレスに応答して、経路420を駆
動してFIFO414の出力におけるキャラクタは経路416を通
してゲート417を経由してI/Oバス107に延長されるよう
にする。次に、このキャラクタはI/Oバスを通してプロ
セッサに与えられ、プロセッサは完全なメッセージか形
成されるまで、これとすべての他の受信されたキャラク
タを記憶する。

読み出しレジスタ導体420はまたFIFO414のOUTSTB端子
に延びている。FIFOはこの信号の後縁に応動して、FIFO
の中に記憶されている次のキャラクタをFIFOの出力に進
歩し、これによって次の読み出しレジスタ動作で読み出
しが行なえるようにする。従って、経路420上の読み出
しレジスタ信号は二つの機能を実行する。第１はゲート
417を付勢して、経路416を通し、ゲート417を通して、I
/Oバス107に、そのときFIFO出力にあるキャラクタを与
えることである。経路420上の読み出しレジスタ信号の
後縁がFIFO中の次のキャラクタをFIFOの出力に進める。

FIFO中の第９番目のビットは経路419上のメッセージ
終了ビットである。この信号は二つの機能を実行する。
第１の機能はステータスゲート426の入力に対してメッ
セージ読み出し終了の信号を与えることである。このゲ
ートはプロセッサがポートに対する読み出しステータス
レジスタ機能を実行したときに、プロセッサによって読
み出される。このレジスタは一義的なアドレスを持って
おり、プロセッサがこのアドレスをI/Oバスに与えたと
きに、アドレスはデコーダ433によって復号され、デコ
ーダは経路429を通して付勢信号を与えてステータスレ
ジスタを動作する。これによって経路419に真のビット
が与えられ、もしこれが存在すると、これはゲート426
を通してI/Oバスに与えられ、プロセッサに送られる。
経路419の付勢によって、ステータスレジスタのゲート4
24乃至428はすべて付勢される。

経路419上のメッセージ読み出し終了信号ビットの第
２の機能はカウンタ421を減分することである。カウン
タ421は常にその中にFIFO414中にそのとき記憶されてい
るメッセージの数を示す計数値を持っている。カウンタ
は経路412上のメッセージ受信終了によって増分され、
経路419を通してFIFO414の読み出しがメッセージ読み出
し終了によって行なわれたときに減分される。従って、
カウンタ421の現在の計数値はそのときFIFO414に記憶さ
れている完全なメッセージの数を表わしている。カウン
タ421の経路DR上の出力はカウンタが非０状態のときに
はいつでも真になっている。これはプロセッサがステー
タスゲートを走査したときに、プロセッサによって読み
出されるべき、データ準備完表示を生ずる信号になる。
DR信号は経路422が付勢されるときにゲート458を通して
延長され、ここから、この信号は経路460を通して走査
レジスタゲート423とゲート425上の入力に延長される。

プロセッサ112はI/Oバスに適切なアドレスを与えるこ
とによって、プロセッサ112は走査レジスタゲート423あ
るいはFIFO414のいずれかを読み出すことができる。こ
れらのいずれかのアドレスはデコーダ433によって復号
される。デコーダの適切な出力423あるいは417のような
適切な３状態ゲートを動作するために付勢されて、出力
をI/Oバス107に与えられるようにする。

プロセッサ112は第４図、第５図および第６図のポー
トに対してメッセージを発生して書き込み、ポートによ
って取扱かわれるステーションに送信することができ
る。これはポートの書き込み部を利用してこの動作を実
行する。ポート書き込み動作についてプロセッサ112が
実行する第１のステップは送信FIFO440が満杯である
か、メッセージを受信できるかどうかを判定することが
できる。もしFIFOが満杯でなければ、プロセッサ112に
そのメッセージをポートに書き込む。これはメッセージ
の第１バイドを書き込む。プロセッサは第１に適切なア
ドレス信号をI/Oバスに与えることによって、この機能
を実行する。与えられる信号はポートの書き込み部分に
関連したものである。デコーダ433はこのアドレスをデ
コードし、経路435上にWREG信号を発生する。この信号
は３状態ゲート434を付勢し、このゲートはそのときI/O
バス上にあるメッセージ情報をゲート434と経路457を通
してFIFO440の入力に延長する。経路435上の信号はまた
そのとき経路457上にあるメッセージ情報をFIFOにスト
ローブするためにFIFOのINSTB入力に与えられる。

このときFIFO440にストローブされるのは経路436を通
してFIFO440に与えられたメッセージ書き込み終了の第
９ビットである。この信号はこのビットに関連したキャ
ラクタが伝送されるメッセージの最終のキャラクタであ
ることを示す。プロセッサ112はメッセージの各キャラ
クタを順次にFIFO440に書き込む。メッセージの最終キ
ャラクタがFIFOに入力される直前に、プロセッサ112は
ゲート432と経路459を通して制御レジスタ431に書き込
みを行ない、経路436上にメッセージ書き込み終了の信
号を発生する。この信号はメッセージの最終バイトが経
路435上のWREG信号を経由してストローブされるのと同
時にFIFOにストローブされる。経路436上の信号は経路4
35上のWREG信号の後縁で最終のバイトがFIFOに書き込ま
れたあとに自動的にリセットされる。

送信FIFO440は各々が９ビットから成る49ワードを含
む。９ビットのワードの内の８ビットはキャラクタ情報
を表わし、各ワードの第９ビットはメッセージ書き込み
終了信号の存在の有無を表わす。送信FIFO440はWBFと呼
ばれる書き込みバッファ満杯出力を有している。FIFOの
48ワードがすべて満杯になっていると、WBF信号は真
（アクティブ）となり、経路430を通してステータスレ
ジスタゲート427に延長される。このゲートはFIFO440に
書き込む前にプロセッサによって周期的に読み出され
る。FIFO440が満杯になったとき、ゲート427の出力は真
となり、プロセッサに対してFIFOはしばらくの間それ以
上のバイトを受理することができないことを知らせる。
もしメッセージの書き込みの途中でFIFOが満杯であるこ
とが検出されたときには、システムプロセッサはメッセ
ージの残りを持たせ、先に格納されたメッセージが送出
されてFIFOが少くともさらにひとつのバイトを受理でき
る空きが生ずるまで、流れを止める。

FIFO440の出力は経路441と442に与えられる。経路442
はキャラクタ情報を表わす８ビットを伝送し、経路441
はメッセージ終了ビットを伝送する。FIFO440は経路443
を通して送信フォーマッタ445からストローブ信号を受
信する。経路442上のキャラクタ情報と経路441上のメッ
セージ終了信号は送信フォーマッタ445の入力に与えら
れる。送信フォーマッタはFIFO440中にメッセージが存
在しない間は関連する顧客ステーションに対するチャネ
ルに、フラグキャラクタを連続的に発生して送出する。
このようなときに、フォーマッタは次次にフラグキャラ
クタの０と、６個の１と、０を発生する。FIFO440が空
きでないときには、送信フォーマッタ445はFIFO440から
のメッセージの出力を開始し、これをＳチャネルを通し
て送出する。これは受信されたキャラクタに対する並直
列交換と、トランスペアレンシーを実現するのに必要な
０挿入を実行する。従って、経路439を通して送信FIFO4
40が空きでないことを判定したときに、送信フォーマッ
タはまずフラグキャラクタを送出し、次にフラグキャラ
クタの送信の終りで、フォーマッタ445はストローブ信
号を発生し、これは経路443を通してFIFO440に与えられ
る。この信号はフォーマッタによって経路442からのキ
ャラクタ情報を格納し、また経路441からフォーマッタ
にメッセージ終了信号を格納するのに内部的に使用され
る。このストローブ信号の後縁またはFIFO中の次のキャ
ラクタをFIFO出力に対して運ぶようFIFOを進歩するのに
使用される。

送信フォーマッタは受信された情報に対して直並列交
換を実行する。これはまた経路446上にフラグ以外のキ
ャラクタを送信端しているときに、０挿入の機能を実行
する。すなわち、メッセージの送信されるビットの流れ
が５個の連続した１を持っているときには、フォーマッ
タ445は５番目の１と次に送信されるビットの間に０を
挿入する。従って、送信フォーマッタ445はそれが受信
した各キャラクタを送出し、また各キャラクタに付いた
メッセージ終了ビットをチエックする。メッセージの最
終キャラクタがFIFO440から受信されると、経路441は１
に設定される。これはフォーマッタに対してこのキャラ
クタがメッセージ終了キャラクタであることを知らせ、
フォーマッタを動作してこのキャラクタのあとにフラグ
を挿入する。フォーマッタ445はこれを実行し、次に経
路44から空き信号を送出する。もし空き信号が真であれ
ば、フォーマッタはフラグの発生と送信を継続する。も
し空き信号が真でないときには、フォーマッタはさらに
FIFO440から次のキャラクタを読み出す。この新らしい
信号は次のメッセージの第１のキャラクタである。これ
は上述したのと同じ方法で、次のメッセージの最初のキ
ャラクタと、次のメッセージの引き続くキャラクタを処
理する。

プロセッサ112は制御レジスタ431に初期化ビットを書
き込むことができる。このビットはFIFO414と440をクリ
アし、またメッセージ終了カウンタ421と438をクリアす
る。これによってポートから実質的にすべての情報が除
かれる。

第４図、第５図および第６図のここに開示した回路は
ポートとプロセッサ112の間で種々のタイプのステータ
スおよび制御信号をやりとりするためにステータスレジ
スタゲート424乃至428と制御レジスタ431を使用する。
受信フォーマッタ407は計410を通して信号をステータス
レジスタ428に与える。この信号は信号チャネル空き機
能を表わす。これは標準のHDLCプロトコルに従って、Ｓ
チャネル上に15個あるいはそれ以上の連続した１が受信
したされたときに受信フォーマッタ407によって発生さ
れる。この信号は関連した顧客ステーションの装置がア
クティブでないときあるいは動作できないときにこれを
示すのに使用されるDCPライン105の正常の状態は８個の
フラグキャラクタあるいはデータあるいはその両方がポ
ートに送られる状態である。フラグキャラクタの連続し
た流れは、関連した顧客ステーションで情報の受信ある
いは送信の準備ができていることを示す。これはアクテ
ィブ空き状態と呼ばれる。関連した顧客ステーションが
連続した１を送信しているときには、これはフラグキャ
ラクタが存在せず、関連した装置はポートと通信する準
備ができていないことを示す。装置がローカル設備によ
ってテストされ、他の方法でポートおよびプロセッサ11
2と通信できないときには、顧客装置は、例えば、全１
の信号を発生できる。要約すれば、全１信号は装置はDC
Pライン105に接続されているが、そのときはそれ以上プ
ロセッサのポートとは通信できないことを示す。

経路437は送信フォーマッタ445を制御レジスタ436と
接続するものであるが、ポート回路の送信部について同
様の機能を実行する。これによって、プロセッサは経路
437を動作する制御レジスタ431について書き込みを行な
うことができる。この経路の真の信号は送信フォーマッ
タ445を動作して１の連続した流れを関連する顧客装置
に送信する。この１の流れは顧客装置に対してプロセッ
サは信号チャネルを通してそのとき通信することができ
ないことを示す。

経路409はクロック検出器408をステータスレジスタゲ
ート424と相互接続する。クロック検出器408はライン受
信機401から経路403を通してクロック信号を常時受信す
る。このとき、クロック検出器408は経路409を通してレ
ジスタゲート424に０を与える。これによってプロセッ
サがゲートを読んだときに、受信データの流れから誘導
されたクロックパルスがライン受信機401によってDCPラ
イン105を通して受信されており、経路403を通して検出
器408に対して与えられていることを判定することがで
きる。これはシステムの正常な動作状態である。もし、
何かの理由で、ライン受信機がデータの流れの受信に失
敗すると、検出器408がクロックパルスを受信しなくな
り、経路409を１にセットし、プロセッサを動作してゲ
ート424を読んで、この条件を判定する。この条件は、
例えば、関連する顧客装置がDCPライン105から切断され
たときに生ずる。

経路422はANDゲート458の下方の入力を制御レジスタ4
31に接続する。この経路は通常は制御レジスタによって
付勢状態に保たれる。これはゲート458を付勢してカウ
ンタ421のDR出力を経路406を通して、レジスタゲート42
3を走査するように延長する。このデータ完信号はプロ
セッサに対して、受信FIFO414中に少くともひとつのメ
ッセージがそのとき含まれていることを示すのに使用さ
れる。ポートは動作できないが、それでも経路406を通
してデータ完信号を走査レジスタゲート423に与えるこ
とを試るような障害条件が生ずるかもしれない。このよ
うな条件が生ずると、プロセッサはポートがそのとき動
作できないが、それでもメッセージを含んでいると考え
ることになる。障害のためにこのようなメッセージが存
在しないにもかかわらず、プロセッサがポートからくり
かえしてメッセージを読み出すのを防止するために、プ
ロセッサ112によって制御レジスタが制御されて消勢信
号を経路422に与える。

アドレスデコーダはフリップフロップを含んでおり、
これによって、I/Oバスにプロセッサ112からの適切な制
御信号と共にアドレスが与えられたときに、その制御信
号がアドレスをデコーダフリップフロップにラッチされ
る。これらのフリップフロップの出力はアドレスを復号
し、各々の異るアドレスに対して一義的な出力信号を与
える回路に与えられる。これらの出力信号のひとつは経
路459に延びる。この信号はデータがI/Oバス107に現わ
れ、データを制御レジスタ431のラッチにストローブす
るときにアクティブになる。このデータはこれが制御レ
ジスタにラッチされるので、永続する。制御レジスタ43
1はフリップフロップを含み、これは後述するように、
システムプロセッサの制御によって、ポートの状態を記
憶する。

送信メッセージカウンタ438は同様にメッセージカウ
ンタ421を受信し、FIFO440がそのとき完全なメッセージ
を含んでいるかどうかを示すために機能する。メッセー
ジがFIFO440に入れられたときに、経路436を通してカウ
ンタ438が増分される。カウンタ438はメッセージがFIFO
440から読み出されたときに、経路441を通して減分され
る。

送信フォーマッタ445の出力は経路456を通して、フレ
ームマルチプレクサ449に延びる。スイッチデマルチプ
レクサ448はタイムスロットバス108上のPCHタイムスロ
ット信号を受信し、それに割当てられたPCMタイムスロ
ットからそのポートのI1およびI2フィールドの信号を分
離する。カウンタ438の出力は経路439上の送信フォーマ
ッタ445に延び、これはカウンタが０であるときに表示
する。これはFIFO440にメッセージが含まれておらず、
フォーマッタ445がフラグキャラクタを発生すべきこと
を意味する。

I1、I2信号は経路456上の直列化されたＳチャネルビ
ットと共にフレームマルチプレクサ449によって受信さ
れる。各フレームに１回、マルチプレクサ449は８ビッ
トのI1フィールド、８ビットのI2フィールドおよび１ビ
ットのＳフィールドをフレーミング信号に挿入し、これ
を経路452を通してＦフィールドのビットを加えるライ
ン送信機450に与える。ここから、結果として得られた
第２図の20ビットのフレームは経路105Bおよび105を通
して関連するステーション109に延長される。

ライン送信機450とフレームマルチプレクサ449はクロ
ック発生器455からの出力信号の制御下に動作する。ス
イッチマルチプレクサ448はその制御信号をスイッチイ
ンタフェースバス108から受ける。

第８図はアドレスと制御信号がI/Oバスを通して情報
を読み出し、ポートに情報を書き込むためにアドレスと
制御信号をI/Oバスを通して送信する方法を図示してい
る。ひとつの呼はポートのI1フィールドによって取扱か
われる。各ポートは二つのフィールドを持っているか
ら、ボード上の４個のポートは全部で８個のＩフィール
ドを持ち、８個の呼接続を同時に取扱かうことができ
る。システムプロセッサは各ポードのS1およびＳと名付
けられた二つの論理チャネルをサポートする。従って、
全体として考えれば、ボード上の４個のポートによって
取扱かわれる８個の端末装置の各々に対して、１枚のボ
ードは８個の独立な制御チャネルをサポートする。従っ
て、各々の呼装置について、独立した制御路が存在する
ことになる。

第８図は８ビットアドレス信号のアドレスマップであ
る。８ビットアドレス信号中、ビット４〜６の３ビット
分は１つのボード上の８個のチャネルの１つを指定する
ポート選択アドレスビットであり（第８図の行０〜
７）、ビット０〜３の４ビット分は１つのチャネルに関
係する複数のレジスタの１つを指定するデータ選択アド
レスビットである（第８図の列０〜15、但し本実施例で
は０〜３列迄を利用）。本実施例の複数のレジスタと
は、ゲート424〜428からなるステータスレジスタ、ゲー
ト423からなる走査データレジスタ、ゲート434からなる
W/バッファ、ゲート417からなるR/バッファ及びユニッ
ト431からなる制御レジスタである。

各ポートは第８図の二つの行に対応している。ボード
のポート０は行０と１、ポート１は行２と３、ポート２
は行４と５、ポート３は行６と７に対応している。各ポ
ートは複数のレジスタを持っている。各レジスタには第
８図の異る列が割当てられている。

プロセッサ112は第８図のポートおよびレジスタと交
信して、まずそのプロセッサが交信したいボード、ポー
トおよびそのポート中のレジスタを指定する８ビットの
アドレス信号をI/Oバスに与える。このアドレス信号の
あとにはポートに書き込まれるべき情報あるいは、それ
から読み出された情報を含む８ビットの信号が続く。従
って、ポート０の制御レジスタに書き込むためには、プ
ロセッサ112はI/Oバスに対して、ポートが位置するボー
ドと、ポート番号と制御レジスタ名を指定する８ビット
のアドレス信号を与えるポート０については、I/Oアド
レスビット４〜６は０のポート番号を指定するのに使用
され、I/Oアドレスビット０〜３は列１の制御レジスタ
を指定するのに使用される。第８ビットはパリティとし
て使われる。アドレスデコーダ433はポート０を指定す
るアドレス信号に応動して、経路459を通して信号を与
え、列１に図示された制御レジスタ431をプライムす
る。ポート０について、行０および列１に示された制御
レジスタがアドレスされると、次にI/Oバスを通して８
ビットのバイトが送られ、ゲート432および経路461を通
して、制御レジスタに対して所望の制御情報がI/Oバス
を通して送られる。

行０および列０に図示された走査データレジスタはボ
ード上の４個のポートのすべてに共通であり、プロセッ
サによって10ミリ秒ごとに走査されて、いずれかのポー
トに、読み出されるべき信号チャネルメッセージが存在
するかが判定する。各ポートは走査レジスタの１ビット
を次のように制御する。

ビット０−ポート０用にデータ準備完 ビット２−ポート２用にデータ準備完 ビット４−ポート４用にデータ準備完 ビット６−ポート６用にデータ準備完 完全なメッセージがポートに受信されたときに、デー
タ準備完ビットと呼ばれるそのポートに関連したビット
が、カウンタ421が増分されたときにセットされる。こ
のビットはゲート458を通して走査レジスタ423に与えら
れる。プロセッサが次に走査レジスタを読んだとき、こ
れはポートの走査ゲート423を通してデータ準備完ビッ
トを読み、そのデータ準備完ビットを特定のポートに関
連付ける。ポートの各ポートの各々の走査ゲート423
は、走査レジスタがプロセッサ112によってアドレスさ
れたときに、バス107上に実際に１ビットだけを駆動す
る。従って、走査レジスタはボード上のすべてのポート
からの複合したデータ準備完情報を含むことになる。

第８図の列１の制御レジスタはプロセッサによって個
々のポートの状態を制御するのに使用される。このレジ
スタもまた読み出すことができる。このレジスタの個々
のビットの機能は次のようである。

ビット０−本発明に関連した機能には使われない。

ビット１−メッセージ書き込み終了（WEOM）。経路436
上でのこのビットが“1"にセットされると、ポートに対
してFIFO440に書き込まれた次のキャラクタは、メッセ
ージの最後キャラクタであることを示す。次のキャラク
タがFIFO440に書き込まれたときに、そのポートの経路4
35によってWEOMは自動的に０にセットされる。

ビット２−ポート初期化（PINIT）。経路415上のこのビ
ットが“1"にセットされてポートを初期化する。この初
期化機能によってFIFO421と440およびセットレジスタが
クリアされる。

ビット３−送信信号チャネル空き（TSIDLE）。経路437
でこのビットが“1"にセットされると、信号チャネル送
信フォーマッタ445に対して、信号チャネルを連続“1"
で満たすことを支持する。これはHDLCプロトコルで規定
された空き状態である。

ビット５および６−本発明に関連した機能には使用され
ない。

ビット７−データ完付勢（EDR）。経路422上のEDRビッ
トは故障したポートあるいは端末がメッセージをプロセ
ッサに送信するのを防止するのに使用される。同様に、
システムプロセッサは論理チャネルごとに端末装置とや
りとりされるメッセージをマスクしたり、フィルタした
りすることができる。これはEDRビットを付勢して、DCP
リンク全体を消勢する代りとして使用することができ
る。EDRが“0"にセットされれば、走査および状態レジ
スタ中のDRビットはANDゲート458によって０に保持され
る。すなわち入来信号チャネルメッセージはプロセッサ
112に対してデータ準備完信号を発生することはない。
この消勢は読み出しFIFO414をクリアすることはない。E
DRが“1"である間にポートによって受信されたメッセー
ジは通常の方法で記憶される。

ステータスレジスタ424−428はポートの状態を判定す
るために、プロセッサを付勢する。プロセッサは信号チ
ャネルメッセージの転送中でなければ、ほぼ１秒ごとに
このレジスタを読み、転送中にはキャラクタが転送され
るごとに読み取る。ポート状態情報は次のようにステー
タスレジスタに符号化されている。

ビット０−データ準備完（DR）。走査ゲート425のDR信
号は走査レジスタ中のDRビットと同一である。これはプ
ロセッサのリフトウェアを簡単化するためにステータス
レジスタ中に二重化される。

ビット１−メッセージ終了読み出し（REOM）。ゲート42
6のREOM信号はFIFO414から読み出された次のキャラクタ
がメッセージの最終キャラクタであることを示すために
“1"にセットされる。

ビット２−本発明に関連した機能には使用されない。

ビット３−DTL空き（DTLI）。端末からのポート回路に
よってデータが受信されていないことを示すために、ゲ
ート424は“1"にセットされる。一般にこれは端末が接
続されていないことを意味する。これはまた端末の電源
が切断されていること、あるいは関連する布線が短絡あ
るいはオープンになっていることを示すことができる。

ビット４−本発明に関連した機能には使用されない。

ビット５−書き込みバッファ満杯（WBF）。経路430によ
ってWBFが“1"にセットされると、FIFO440は満杯であ
り、プロセッサはFIFOにそれ以上のキャラクタを書き込
むことができないことを示す。

ビット６−受信信号チャネル空き（RSIDLE）。経路410
によってゲート428でこのビットが“1"にセットされる
と、フォーマッタ407の信号チャネルプロトコル回路が
信号チャネルから連続的な“1"を受信していることを示
す。これはそのチャネルの空き状態を示す。

ビット７−本発明に関連した機能には使用されない。

第８図の残りの列は現在は割当てられていないか、あ
るいは本発明には関連のない特殊機能を持つレジスタに
関するものである。

第９図および第10図はプロセッサが与えられたライン
のステーションに接続された端末あるいは電話機のいず
れかと、プロセッサが選択的に情報を交換するために、
Ｓチャネルメッセージについて、どのように多重化を行
なうかを開示している。第３図はアドレスフィールドを
含む複数のフィールドを持つ典型的なHDLCフレームフォ
ーマットを示している。HDLC標準（非同期平衡モード）
で規定されたアドレスフィールドの目的はフレームがコ
マンドであるか、レスポンスであるかを区別することで
ある。コマンドフレームは典型的にはそのコマンドを送
出している相手のアドレスを含む。レスポンスフレーム
はレスポンスを送出している送出元のアドレスを含んで
いる。

第９図はさらに本発明に従って変更されたHDLCアドレ
スフィールドのさらに詳細を示している。アドレスフィ
ールドはビット位置０に拡張アドレス（EA）ビットを、
ビット位置１にコマンド／レスポンス（C/R）ビット
を、ビット位置２および３に０にセットされたビットの
対をビット位置４、５、６および７に論理チャネル番号
（LCN）フィールドを持っている。論理チャネル番号の
目的は第１図の関連した経路105を通して伝送されるＳ
フィールドのメッセージ上で使用される多重化されたチ
ャネルを指定することである。４個のビット位置が存在
するので、16個までの論理チャネルが提供される。これ
によってプロセッサはライン105のステーション側で16
までの異る端末装置を別々にアドレスできる。しかし、
関連したライン105のステーション端では二つの端末装
置しか接続されていないから、本発明のシステムではLC
Nフィールド中では二つだけの符号化された数字しか使
用されない。本発明においては、ビット４−７で符号化
された10進の14で、関連するステーションのI1フィール
ドを使用する電話機である装置S1が示される。ビット４
−７で符号化された10進の15のLCNで関連したステーシ
ョンのI2フィールドを使用する端末である装置S2が識別
される。プロセッサがステーションの一方あるいは他方
の装置に対してコマンドを送るときに、これはLCNフィ
ールドに10進の14を挿入して電話機に送出し、また15番
のチャネル番号を使用して端末に対して送信する。

コマンド／レスポンス（C/R）ビットはＳフィールド
メッセージの受信端に対して、送信されたメッセージは
受信端が指定された機能を実行するよう支持するものか
あるいは一般に先に受信されたコマンドに対して受信装
置によって送信された応答であるかを示す。このビット
が１であればコマンドである。このビットが０であれ
ば、コマンドに対するレスポンスを示す。本発明ではEA
フィールドは常に１にセットされており、HDLCの互換性
を保って共に拡張アドレスは現在望んでいないことを示
す。このビットとビット２および３は本発明に関連した
機能は実行しない。

第10図は第９図に図示したタイプのコマンド・レスポ
ンスに対してチャネルアドレスを提供する方法を図示し
ている。第10図では第１図に示したタイプのライン105
が左手ではステーションに端末と電話機が接続され、ラ
インの右手では交換機に接続されているのが示されてい
る。電話機はS1装置と呼ばれており、I1フィールドを使
用する。データ端末はS2装置と呼ばれており、I2フィー
ルドを使用する。プロセッサとステーションの間でやり
とりされるメッセージは電話機については14のLCNを端
末については15のLCNを持っている。従って、システム
プロセッサが電話機に対してコマンドを送るときには、
これは改良されたHDLCアドレスフィールドのLCN部にチ
ャネル番号14を挿入し、コマンドであることを示すため
にコマンド／レスポンスビットを１にセットする。電話
機はこのコマンドに応答してアドレスフィールドのLCN
部にチャネル番号14を、コマンド／レスポンスビットに
０を使用したレスポンスをプロセッサに送出する。メッ
セージは15のLCNを使用して、同一の方法で端末とやり
とりされる。

本明細書全体を通して、ライン105に接続されたステ
ーション装置は電話機102と端末103であるとして来た。
この説明は本発明を制限するものではなく、本発明のシ
ステムを用いることができる典型的な使用方法を例示し
ているだけである。明らかに、もし望ましいのであれ
ば、関連するライン105に接続されたステーションにお
けるステーション装置は第１図に示すように端末と電話
機でなくて二つの端末103でも、二つの電話機102でもよ
い。ステーションにおける二つの装置の性質とは関係な
く、一方の装置でI1フィールドを使って経路105を通し
て交換ネットワークにデータを送り、この間に他の装置
がI2フィールドを使用するようにできるのである。

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】プロセッサ（112）、ライン（105）によっ
   て関連したステーション（109）に接続された複数のポ
   ート（110）、情報（Ｉ）フィールド（第２図）と信号
   （Ｓ）メッセージフィールドを含む複数のフィールドか
   らなる周期的にくりかえして生ずるフレームの形で関連
   したステーションからの時分割多重化された情報を受信
   する各ポートを相互接続するスイッチ（111）とを含
   み、該ポート各々は他のポートに接続するために受信さ
   れたフレームのＩフィールド情報をスイッチ（111）に
   対して与えるように構成されているところのストアドロ
   プログラム制御通信システムにおいて； 該各ポートは、連続したフレームの受信したＳフィール
   ドビットを所定のフォーマットに組立てて信号メッセー
   ジを形成する受信フォーマッタ（407）と受信レジスタ
   （414）とを含み、 該受信レジスタ（414）は該受信フォーマットから該受
   信フォーマッタ内で形成された信号メッセージを受信
   し、そして該信号メッセージの該所定のフォーマットを
   完成したときにポートデータ完信号を発生しており、 該プロセッサはポートを周期的に走査して該ポートデー
   タ完信号の存在を探し、そして走査されたポートに該ポ
   ートデータ完信号が存在したことに応答してその走査さ
   れたポートに対して読み出し信号を与え； 該走査されたポートは該プロセッサからの該読み出し信
   号の受信に応答して、そのポートの受信レジスタ中に現
   在ある信号メッセージをプロセッサに与えており、 該形成された信号メッセージはメッセージ情報フィール
   ド（第３図）に加えて少くともひつとのプロトコル用の
   フィールドを含み、該ポートは該プロセッサからそのポ
   ートに読み出し信号が受信されたことに応答して該プロ
   トコル用のフィールドを含む該形成された信号メッセー
   ジのフィールドをプロセッサに与えていることを特徴と
   するストアドプログラム制御通信システム。
2. 【請求項２】請求の範囲第１項に記載のシステムにおい
   て；該各ポートは、ポートの回路要素に関するステータ
   ス情報を受信するための多ビットステータスレジスタ、
   該プロセッサからのステータスレジスタ読み出し信号を
   受信するバス（107）、及びプロセッサからポートにス
   テータスレジスタ読み出し信号が受信されたことに応答
   してプロセッサにステータスレジスタの内容を与える手
   段とを含むことを特徴とするストアドプログラム制御通
   信システム。
3. 【請求項３】請求の範囲第２項に記載のシステムにおい
   て；該ポートが関連するステーションからのＳフィール
   ドメッセージのフラグキャラクタを現在受信しているか
   どうかを示す情報を該ステータスレジスタに与える第１
   のゲート（424）を含むことを特徴とするストアドプロ
   グラム制御通信システム。
4. 【請求項４】請求の範囲第３項に記載のシステムにおい
   て；該受信レジスタにメッセージが存在することを示す
   情報を該ステータスレジスタに与える第２のゲート（42
   3）を含むことを特徴とするストアドプログラム制御通
   信システム。
5. 【請求項５】請求の範囲第４項に記載のシステムにおい
   て；該受信レジスタから受信された次の情報がメッセー
   ジの最後のキャラクタであることを示す情報を該ステー
   タスレジスタに与える第３のゲート（426）を含むこと
   を特徴とするストアドプログラム制御通信システム。
6. 【請求項６】請求の範囲第５項に記載のシステムにおい
   て；該受信レジスタ中に該形成された信号メッセージが
   現在入っていないときに故障したポート回路がデータ完
   信号を発生するのを防止する手段と組合わされ、現在受
   信されているフレームのＳフィールドに１の連続した流
   れが受信されていることを示す情報を該ステータスレジ
   スタに与える第４のゲート（428）を含むことを特徴と
   するストアドプログラム制御通信システム。
7. 【請求項７】請求の範囲第１項あるいは第６項に記載の
   システムにおいて；該各ポートは情報（Ｉ）フィールド
   と信号（Ｓ）メッセージフィールドを含む複数のフィー
   ルドからなる周期的に繰り返すフレームの形式で時分割
   多重化された情報を発生し、該スイッチからの情報を受
   信し該ポートによって発生された各フレームのＩフィー
   ルドに対して情報を与え、そして該プロセッサからの信
   号を受信するものであり、 該各ポートは送信レジスタ（440）、及び該プロセッサ
   からそのポートにより受信された各信号メッセージをそ
   のポートの送信レジスタに書き込む手段とを含み、 該送信レジスタはメッセージの存在に応答して該送信フ
   ォーマッタに対して該送信フォーマッタ内の信号メッセ
   ージを与えており、 該送信フォーマッタ（445）はメッセージのビットをポ
   ートによって発生された連続したフレームのＳフィール
   ドに直列に挿入しており、そして 該ポートはポートによって発生された連続したフレーム
   を関連のラインを通して関連のステーションに送信する
   ライン送信機を含むことを特徴とするストアドプログラ
   ム制御通信システム。
8. 【請求項８】請求の範囲第７項に記載のシステムにおい
   て、該送信レジスタは該送信レジスタ（440）が満杯で
   該プロセッサに対して送られたそれ以上の情報を受信す
   ることができないことを示す信号を発生することを特徴
   とするストアドプログラム制御通信システム。