JPS62276994A - 時分割時間スイツチ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明μ通（ｉシステムにおいて使用される時分割多産
通話路に関し、特に時分割時間スイッチの制御方式に関
する。

〔従来の技術〕

時分割父換機に、複式の回線の相互間の接続を一定の順
序で切ジ替えて信号の伝送の多頁化を行っている。この
切り替えに時分割時間スイッチが使用される。

この時分割時間スイッチには１通話路メモリと制御メモ
リとが設けられている。通話路メモリには、入力側に接
続すべき回線数例えばＮ回線の伝送信号が、一定周期で
サンプリングされて蒼き込まれる。次に、この通話路メ
モリへの伝送信号の書き込み順と異なる所定の順番で信
号を読み出す。

これにより、出力側に汝続さ扛九Ｎ回１回の通信゛回線
と人力−の回線とを任意の組合せで接続できる。

この通話路メモリの読み出しアドレスを供給するために
、！ＩＪ御メセメモリけられている。

制御メモリには、読み出しアドレスが上記Ｎ回線分、す
なわちＮ個書き込まｎている。これが一定の順に読み出
され、通話路メモリに供給される。

回線の接続の切り替えを行うときにぼ、この制御メモリ
に舊き込まｎ７？−通話路メモリの読み出しアドレス全
変更する。この読み出しアドレスは例えばｌＯビットの
構成の信号で構ＢＹ、されるが、不明細誉において、以
下、これを１ワ一ド分の制御データと呼ぶことにする。

さて、通常、制御メモリに書き込まれた制御デ−タを順
に読み出していく動作をハードサイクルと呼び、制御デ
ータの書き替えの九めにこの制御データを書き込んだり
読み出し之ジする動作をソフトサイクルと呼んでいる。

従来１例えば、第１の方式では、第１０図に示すように
、このハードサイクル（ＨＷ）とソフトサイクル（ＳＷ
）とが又互にくり返されて、ＨＷ。

ＳＷ、　ＨＷ、　ＳＷ・・・・・・というようにしてそ
ｎぞれ８回で１フレームが形放される。この１フレーム
は例えば１２５マイクロ秒〔μｓｅａ　］に選定され、
これが上記伝送信号のサンプリング周期に相当する。

この方式の場合、制御データの簀き替え等の処理が不要
なとき、ソフトサイクルが存在しても制御メモリの読み
書きは実行さｎない。図中ハツチングを施し九ソフトサ
イクルＳＷのみが実際に書き込みを実行され次サイクル
である。

また、第２の方式では第１１因に示すように。

１フレームを原則としてハードサイクルのみで構放し、
外部インタフェイスから書き替え等の指示がめっ友場合
のみハードサイクルをソフトサイクルで置き替えるよう
にする。この方式では、ハードサイクルにおける滑制御
メモリの読み出しアドレス全無視して任意のタイミング
で無条件に所定のアドレスへ制御データを書き込むよう
にする方法と、制御メモリの読み出しアドレスを監視し
、臀き込むべきアドレスと一致したとき制御データを書
き込む方法とがある。

〔発明が解決しようとする問題点〕

ところが、上記第１の方式に、ハードサイクルＨＷとソ
フトサイクルＳＷとが１フレーム中に同数存在するから
、第１０図に示し友ように１両者の所要時間をそｎぞれ
Ｔｌ（Ｗ％ＴＳＷとし、１フレームの時間をＴＦとし友
とき、その多重度は下式のように表わされる。

ＴＦ／（ＴＩ−ＩＷ＋ＴＳＷ）・・・・・・　■これに
対して第２の方式は、第１１図のように、この多重度が
下式のように表わされる。

ＴＦ／ＴＨＷ・・・・・・　■ ■、■の式を比較すると、第１の方式の多重度が第２の
方式の２分の１になってしまう問題点かあることかわか
る。

一方、第２の方式は、多重度は大きくすることができる
ものの、ソフトサイクルがノ１−ドサイクルにおける制
御メモリの読み出しアドレス全無視して置き替えられ几
場合、制御メモリから読み出されて通話路メモリに同け
て出力される制御データに誤りが生じるお七ｎがある。

また、ハードサイクルにおける制御メモリの読み出しア
ドレスと一致し九ときのみソフトサイクルと置き誉える
ようにすると、　ＷＩＩＪ御データの簀き替えが１フレ
ーム内で１回しかできないという問題点がある。

ま九、上述し九従来の時分割多重時間スイッチ制御方式
に、いずれの方式も、外部からインタフェースを介して
簀き込まｎ九新しい制御データは次にそのアドレスが読
み出される順番がくると、ハードサイクルＨＷで読み出
され、この制御データ金もとに通話路の再ｍ底が行われ
る。ところが。

この制御データの書き込みに、通話路上で通話データが
とるフレーム構成のフレーム位置に対して非同期に生じ
る友め、制御データ督き侯えの結果として通話路の再構
成が行なわれるタイミングに関する制御に不可能であう
之。

したがって、２つ以上の時分割多重時間スイッチを介し
て慣続された通話状態にある通話路の構成を、通話内容
に影響することなく（細断なしに）再構成することは不
可能である。

〔問題点を解決する之めの手段〕

本発明の時分割時間スイッチの制御方式は、交換される
ディジタル信号全一時的に督き込む通話メモリと、該通
話メモリのアクセスすベキ番地が畳き込まｎる制御メモ
リを備える時分割時間スイッチにおいて： 該制御メモリに第１および第２のメモリと、該第１およ
び第２のメモリの入出力部に設けらｎｆｃメモリ制御回
路を有し、 前記２つのメモリのいずれか一方が通話路制御データ読
み出し専用モードでおるハードサイクルに設定され％ま
１他の一方のメモリが前記メモリ制御回路からの制御に
より通話路制御ｊデータの読み出しおよび書き込みモー
ドであるソフトサイクルに設定されており、 モード切り換え信号により前記２つのメモリのソフトサ
イクルとハードサイクルとを切り換えることを特徴とす
る。

〔夷り例〕

次に不発明の実施例について図面を参照して説明する。

第２図全参照すれば１本発明の時分割時間スイッチに通
話データ入力端子ｌから通話データ出力端子２に至る通
話路を形成する通話路メモリ２゜と、この通話路メモリ
２０を制御する通話路制御メモリ１０と、フレーム四期
舊き込みモードとフレーム非同期書き込みモードの選択
を行なう書き込み制御回！１３３０およびマイクロプロ
セッサ等で構成される通話路制御メモリ書き換え制御回
路４０を誦えている。［娼端子３からは例えば１２５μ
ｓｅｃ周期のフレームパルスＦＰを受け、ま几端子４か
らにクロックＣＬＫを受けて前記通話路間Ｊ御メモリ１
０、通話路メモリ２０および簀き込み制御回路３０へそ
れぞれ供給する。

前記通話路メモリ２０は第２図全参照すれば、カウンタ
２１０と、制御論理回路２２０と、セレクタ２３０．２
４０および２７０と、第１のメモリ２５０および第２の
メモ１Ｊ２６０を備えている。前記第１のメモ１７２５
０と第２のメモ１Ｊ２６０ｆｌ同一の構成のランダムア
クセス記憶素子（ＲＡＭ）から祷収さｎている。

通話データ入力端子２０１全介して人力される通話デー
タに第１のメモリ２５０と第２のメモリ２６０の端子２
５１および２６１に人力される。カウンタ２１０ｆｌク
ロツク端子２０２を介して供給されるクロックパルスＣ
ＬＫをカウントアツプし。

その出力をセレクタ２３０および２４０へ出力する。

カウンタ２１０ｉ７レームパルス端子２０３を介して供
給されるフレームパルスＦＰによってリセットされ、再
びクロックパルスＣＬＫｋカウントする。

割御舖理回路２２０は前記端子２０２からクロックパル
スＣＬＫおよび端子２０３からフレームハルスＦＰｉ受
は入ｎて、前記セレクタ２３０，２４０および２７０と
、第１のメモＵ２５０および第２のメモリ２６０に選択
信号？出力する。

セレクタ２３０および２４０には端子２０４を介して通
話路制御メモリ１０から供給される第１のメモリ２５０
あるいに第２のメモリ２６０の読み出し７）”ｔ／スが
入力される。セレクタ２３０およヒ第１のメモリ２５０
に反転回路２３１および２５１が設けらｎておジ、セレ
クタ２３０と２４０および第１のメモリ２５０と第２の
メモリ２６０とトそｎぞｎ反対の内容の選択信号が入力
する。例えばある１フレームにおいて制御論理回路２２
０から２８択信号が出力されると、セレクタ２３０げカ
ウンタ２１０のカウント墳゛ヲ第１のメモリ２５０に出
力し、またセレクタ２４０は端子２０４から供給される
挽み出しアドレスを第２のメモリ２６０に出力する。ま
た、第１のメモ１Ｊ２５０ｄ熾子２０１から入力される
データを前記セレクタ２３０を介して出力されるシーケ
ンシャルアドレスにしたがって順次暑き込む（通話テー
タ省き込みモード）。その間に第２のメモリ２６０から
ハ前記セレクタ２４０から出力されるアドレスにし九が
って１フレーム前に書き込まｎ７ｔｌフレーム分のデー
タｔａみ出しく通話データ読み出しモード）、セレクタ
２７０へ出力する。セレクタ２７０ｉこの読み出さｎｆ
ｃテータを出力端子２０５へ出力する。次の１フレーム
に移ると、制御ａ理回路２２０にフレームパルスＦＰが
入力され、選択信号を反転させて前記動作と逆の動作す
なわち、第１のメモリ２５０をｍ話テータ抗み出しモー
ド、第２のメモ１Ｊ２６０を通めデータ誓き込みモード
にし、出力端子２０５からはセレクタ２７０金介して第
１のメモリ２５０からの杭み出しデータが出力される。

簀き込み制御回路３０に、第３図を参照すれば書き込み
信号同期化回路３１０．モード劃御信号同期化回路３２
０．モード制御信号発生回路３３ｏ１およびセレクタ３
４０，３５０を補えている。

以下第４図のタイミングチャートを併せ参照して説明す
る。

前記４き込み１ぎ考量期化回路３１０の瑞子３１１は入
力端子３０６を通して人力される書き込み制御信号’ｔ
、　′ｙｓ子３子種０４して端子３１２に入力されるク
ロックパルスＣＬＫに同期させ、端子３１４を介してセ
レクタ３４０の一方の入力端子に１クロック分の書き込
み同期信号を、ま之端子３１３′ｆ：介してセレクタ３
４０の他の一方の入力端子に２クロック分の書き込み同
期信号をそｎぞれ出力する。

１次、モード制＠信号発生回路３３０は端子３３１に前
記２クロック分の書き込み同期信号を、まｔ端子３３２
にクロックパルスＣＬＫ’ｅそれ（’Ａ大入力て、にじ
めの１クロック分の直俊にモード切り換え信号を端子３
３３を介してセレクタ３５０へ出力する。

モード？８′ｌＪ御信考量期化口路３２０は、端子３０
２を介して端子３２１へ書き込み完了信号、端子３０３
を介して端子３２２ヘフレームパにスＥＰおよヒ端子３
０４　ｋ介して端子３２３ヘクロックパルスＣＬ、Ｋが
入力さ６％書き込み完了信号をフレームパルスＦＰＫ同
期させて端子３２４を介してセレクタ３５０へ出力する
。ま次入力端子３０７を介して舊き込みモード選択信号
が前記セレクタ３４０および３５０に入力される。

フレーム非回期暦き込みモード時、セレクタ３４０げ端
子３１３からの出力全出力端子３０５へ書き込み同期信
号として出力する。ま九七しクタ３５０に端子３３３か
らの出力を出力端子３０１へ出力する。

フレーム同期蓄き込みモード時、セレクタ３４０に端子
３１４からの出力全出力端子３０５へ出力し、ま之セレ
クタ３５０は端子３２４から出力されるフレームパルス
ＦＰＶＣ同期さｎ友書き込み完了信号をモード切り替え
制御信号として出力端子３０１へ出力する。

前記通話路制御メモリ書き換え制御装置４０μマイクロ
プロセツサで溝底されており、その詳細に公もであるの
で説明に省略する。

通話路制御メモリ１０は、第５図ｔ＝照すｎば第１のメ
モり１２と第２のメモリ１３とを備えている。内省は全
く同一の内容の制御データの読み書きを行うことができ
る同一の＃４底のランダムアクセスｄ己憶素子（ＲＡＭ
）から構成さｎている。

こｎらのメモ１Ｊ１２，１３［、その入出力部に設けら
れ尺メモリ制御回路１４によって、制御データの読み出
しおよび書き込み全制御される。

メモリ制御回路１４げ、カウンタ１１１と、データレジ
スタ１１２と、アドレスレジスタ１１３と、制御論理回
路１１４と、４つのセレクタ１１５〜１１８とを備えて
いる。

カウンタ１ｌｌｆ１．入力端子１０６から入力するクロ
ックパルスＣＬＫｅカウントして、そのカウント値をセ
レクタ１１５に向けて出力するいわゆるアドレスカウン
タである。そのカウントｌｉｄ、フレームパルス入力端
子１０５から１フレームごとに人力するフレームパルス
ＦＰＫエリリセットされる。

データレジスタ１１２μ、メモリ１２お工び１３に簀き
込むべき制御データＤｅ前記制御装置４０の端子４０２
から入力端子１０２を通じて受けとり、書き込み全指示
する制御信号ＷＲＣが端子１０１に入力されたとき、前
記制御データＤｆｆｉデータバス１１２１へ同けて出力
する。

アドレスレジスタ１１３Ｈ，上記制御データＤ？メモリ
１２あるいは１３に書き込む際、そのメモリ１２あるい
μｍ３のアドレス′ｊｔ指定するアドレス信号ＡＤＲを
、前記制御装置４０の端子４０３から入力端子１０３を
通じて受けとり、書き込みを指示する制御信号ＷＲＣを
端子１０１に人力し友ときこれ全セレクタ１１５および
１１６へ同けて出力する。

制御調理回路１１４ｉ’！、前記端子１０６から入力さ
れるクロック信号ＣＬＫ、端子１０７から人力されるモ
ード切り換え信号ＭＯＤ、および端子１０９？通じて人
力されるメモリ書き込み信号ＷＳ金受１人ｎて、４つの
セレクタ１１５〜１１８の選択動作のための選択信号Ｓ
Ｅをバス１１４１へ、第１のメモリ１２お工び第２のメ
モリ１３の−１ｉＦ＠込みイネーブル信号ＷＥＩおよび
ＷＥ２をバス１１４２お工び１１４３へそｎぞｎ出力す
る。前記モード切り換え４Ｍ号ＭＯＤに前記優き込み制
御回路３０から供給さｎ１通通話路制御メモリみ出し専
用モードにあるメモリ（例えば第１のメモリ１２）と、
逼話路制御データ読み出し書き込みモードにあるメモリ
（例えば第２のメモリ１３）の切り換えのｔめの信号で
ある。

セレクタ１１５お工びセレクタ１１６ｆ１．カウンタ１
１１の出力するカウント値とアドレスレジスタ１１３の
出力するアドレス信号と金堂は入れ、選択信号ＳＥに応
じてそのいずれか一方をメモリ１２．１３に出力するよ
う選択動作を行う。セレクタ１１５の出力信号は第１の
メモＩＪ　１２に入力し、セレクタ１１６の出力信号は
第２のメモリ１３に入力するよう接続さｎている。ま九
、セレクタ１１５には、その選択信号ＳＥの入力部に反
転回路１１５１が設けらｎている。従って、セレクタ１
１５とセレクタ１１６とに互いに反対の内容の選択信号
ＳＥが人力する。従って、一方のセレクタ１１５が、カ
ウンタ１１１の出方するカウント値を第１のメモリ１２
に出力すると、他方のセレクタ１１６がアドレスレジス
タ１１３が出力すルアドレス信号を４２のメモリ１３に
出方するよう動作する。

第１のメモリ１２と第２のメモリ１３の出方イキ号１２
０１および１３０１に、セレクタ１１７とセレクタ１１
８にそｎぞれ入力するよう接続さｎている。双方のセレ
クタ１１７および１１８にいずれも第１のメモリ１２と
、＠２のメモリ１３の出力信号１２０１お工び１３０１
　’ｅ受は入れて、選択信号ＳＥによりそのいずれか一
方を選択して出力する。この選択信号ＳＥＨ，セレクタ
１１５および１１６に入力するものと同一の内容の信号
である。

セレクタ１１７の選択信号の人力部にも反転回路１１７
０が設けられている。従って、これらのセレクタ１１７
および１１８は、前ｄ己セレクタ１１５お工び１１６と
全く同様にして、一方が第１のメモリ１２の出力信号１
２０１ｔｌ−出力し、他方が第２のメモリ１３の出力信
号１３０１’ｅ出力するよう動作する。

ここで、セレクタ１１７の出力信号１１７１Ｈ１出力端
子１０８に接続さｎている。この出力端子１０８は、前
記通話路メモリ２０に対して制御データを出力する次め
の端子である。セレクタ１１８の出力信号１１８１は、
出力端子１０４に接続さｎている。

この出力端子１０４　ｉ　ｓ制御メモリの読み出しや書
き込みを制御する前記制御装置４０に対して制御データ
を出力する友めの端子である。

以上の構成の通話路制御メモＩＪ　１０は次のように動
作する。

まず、この装置のうち、第１のメモリ１２が読み出し専
用メモリとして動作している場合を説明する。

カウンタ１１１は端子１０５に入力されるフレームパル
スＦＰによってリセットされ次後、端子１０６から入力
されるクロックパルスＣＬＫ？カウントして、順にカウ
ント値をカウントアツプしていく。

制御論理回路１１４は１選択値号ＳＥ′をバス１１４１
へ出力し、セレクタ１１５がこのカウント値ヲ第１のメ
モリ１２のアドレス端子１２０３へ同けて出力するよう
選択動作させる。同時に、セレクタ１１７は。

第１のメモリ１２の出力信号１２０１　ｋ通話路メモリ
と接続された出力端子１０８に同けて出力するよう選択
動作を行う。

こｎによって、カウンタ１１１のカウント値に対応し之
アドレスに書き込まれた制御データが、第１のメモリ１
２から通話路メモＩＪ　２０　Ｋ％順次読み出されてい
く。このようにして、第１のメモリ１４に対して、ハー
ドサイクル（ＨＷ）が実行される。

一方、このとき、第２のメモリ１３は％読み舊き用メモ
リとして使用される。以下の説明ではフレーム非同期書
き込みモードで畜き換える場合について述べる。書き込
み制御回路３０の端子３０７へは制御装置４０の端子４
０６からフレーム井目１勘書き込みモードを選択する信
号が与えらｎでいる。

制御装置４０から、アドレス信号ＡＤＲが端子１０３を
介してアドレスレジスタ１１３に入力するとともに、そ
のアドレスに畜き込まｎるべき制御データＤが端子１０
２を介してデータレジスタ１１２に入力すると、制御論
理回路１１４にメモリ書き込み信号ＷＳが端子１０９を
介して入力する。

制御論理回路１１４は歳に選択信号ＳＥをバス１１４１
に出力している。従って、セレクタ１１６がアドレスレ
ジスタ１１３の出力信号を第２のメモり１３の端子１３
０３に同けて出力するよう選択が行われている。ここで
、制御論理回路１１４は、書き込みイネーブル信号ＷＥ
２をバス１１４３　’ｅ介して第２のメモリ１３の端子
１３０４に対して出力する。こうして、データレジスタ
１１２の制御データがデータバス１１２１を通じて第２
のメモリ１３の端子１３０２に入力し、アドレス信号Ａ
ＤＨに対応するアドレスにその制御データが書き込まれ
る。

ま曳、制御装置４０に必要に応じて読み書き用メモリに
書き込まｎ比制御データの読み出しを要求する。このと
きは、アドレスレジスタ１１３に読み出し用のアドレス
信号ＡＤＨがへカレ、ｉｔｉ′ｌ」真論理回路１１４に
読み出し要求する制御信号ＷＳが入力する。

制御論理（ロ）ｗ！１１１４は、第２のメモリ１３に対
して出力してい友書き込みイネーブル信号ＷＥＺを反転
して読み出しイネーブル信号とする。第２のメモリ１３
の出力信号＋３０１ｉｓセレクタ１１８によって制御装
置４０に接続さｎ几端子１０４に同けて出力さｎ１制御
データの読み出しが行われる。

このようにして、第２のメモリに対してソフトサイクル
（ＳＷ）が実行される。

この後、制御メモリ切り換え信号ＳＨの反転によって制
御メモリ１３を制御データ読み出し専用−モード（ハー
ドサイクルＭＷ）とし、制御メモリ１２の側を制御デー
タ読み出し誉込みそ−ド（ソフトサイクルＳＷ）とする
。

この信号を出力し１直後に、モード切り換え信号ＭＯＤ
を書き込み制御回路３０の端子３０１を介して１通話路
制御メモリ１０の入力端子１０７へ供給する。さらに、
この書き込み制御回路３０はもう１クロック分の書き込
み周期信号ＷＳを端子３０４を介して通鮎路制御メモＵ
　１０の入力端子１０９へ供給する。

通話路？ＩｔＩＪ御メモ１Ｊ１０ｉ上記の基本動作ｔも
とにして、第６図に示し九ようなタイミングで、制御メ
モリの入れ換えが行われる。ハードサイクルＫＷとソフ
トサイクルＳＷ、！！：ａ、クロックパルス１０６（第
６図（ｄ））と同一の周期で実行されている（第６　区
（＆）、　（ｂ））。第１の制御メモリ１２ｉ、Ｍみ出
し専用メモリとさｎ１当初ハードサイクルｄＷのみが実
行さｒている。

まず、第２の制御メモリ１３に対して時刻Ｔ１に制御デ
ータの書き込みがなされる牛（第６図（ｂ公、このアド
レスについて、第１の制御メモリ１２と第２の制御メモ
リ１３０制御データの内容に相違が生じる。そして１通
話路メモリに対しては、書き換え後の制御データが出力
さｔなければならない。

そこで、Ｉｊ＃論理回路１１４に、上記書き込み動作を
実行し九直後％選択信号ＳＥ全反転させて（第６図（ｃ
）Ｌ第１の制御メモリ１２全読み簀き用メモリに、第２
の匍」御メモリ１３を読み出し専用メモリにするよう八
ｆｔ＄えを行う・ そして１次のクロックで、アドレスレジスタ１１３に格
納され几アドレス信号をセレクタ１１ｓｔ通じて第１の
制御メモリ１２に送り、データレジスタ１１２に格納さ
ｎ文制御データの簀き込みを実行する。このとき、制御
論理回路１１４からは、書き込みイネーブル信号ＷＥＩ
％ＷＥ２が順にそれぞれｌワード分の時間出力される（
第６図（ｅ）、（ｆ））　ｔｓこうして、読み出し専用
メモリと読み簀き用メモリとの入ａＳえ如り第１の制御
メモリ１２に対して外部回路が制御データの書き込みを
行うことができる状態となる。

そして、第２の制御メモリ１３に対してハードサイクル
が実行される（第６図［Ｆ］））。

１１危、時刻Ｔｎに第１の制御メモリ１２に制御データ
の導き込みが行わｎると（第６図（ａ））、再び読み出
し専用メモリと制御回路との入ｎ換えが行わｎて、先に
説明し九と同様の要部で、時刻Ｔｎ＋１に第２の制御メ
モリ１３に対して、同一のアドレスに同一の制御データ
の書き込みが行われる。

この場合の誓き込みイネーブル信号ＷＥ１．ＷＥ２は、
時刻ＴＩ、Ｔ２の場合と逆のＩ、ｉ４１係となる（第６
図（ｅ）、（ｆ））。

このように、外部回路からこのメモリ制御回路に対して
！ＩＩ御データＤとアドレス信号ＡＤＲを１回だけ人力
するが、こｎをデータレジスタ１１２とアドレスレジス
タ１１３とで保持して、こｎらをそれぞｎ２回ずつ便用
する。

このようにすｎば、外部回路の処理に従来とかわるとこ
ろがない。ま几、読み書き用メモリへの制御データの省
き込み時を除き％読み出し専用メモリと読み書き用メモ
リの内容を一致させることができる。

次に、制御メモリ１２お工び１３の内容を外部から、フ
レーム同期蒼き込みモードで書き換える場合について述
べる。いま、？Ｉｌ′ｌＪ御メモリ切侠信号ＳＥにより
、セレクタ１１５およびセレクタ１１６はそれぞｎカウ
ンタ１１１およびアドレスレジスタ１１３の出力にそれ
ぞｎ選択入力、ま几セレクタ１１７およびセレクタ１１
８Ｕそ：ｎ（’ｆｉｌｌのメモリ１２および第２のメモ
リの出力に選択さ扛ているものとする。

この状態で、メモリ１２および１３の同容を外部からフ
レーム１号期誓き込みモードで書き換える場合について
述べる。このとさ、簀き込み制御回路３０の書き込みモ
ード選択入力端子３０７へ框通話路制御メモリ書き換え
制−装置４０よりフレーム同期書き込みモード全選択す
る信号が与えられている。制御装置４０からの制御デー
タＤと、制御アドレスＡＤＨは、書き込み仇み出し制御
端子１０１に加えられ几書き込み信号ＷＲＣにより、１
度データレジスタ１１２およびアドレスレジスタ１１３
にそれぞれ蓄積される。この状態でメモリ１３に％制御
データ書き込み読み出しモードとなっているとする。こ
のとき、制御論理回路１１４に、クロックＣＫＫと同期
し次書き込み信号ＷＥ２’Ｃ１制御メモリ１３に対する
書き込み信号として、　５制御メモリ１３の賽き込み同
期信号入力端子１０９に従続されｍ出力端子１１４６へ
出力する。この結果制御メモリ１３に新しい通話路メモ
リ制御データが蒼き込まｎる。必要に応じてこの動作を
複数回繰返す。こののち１通話路制御メモリ書き戻え制
御装置４０が必要とする書き換え作東を終了すると、出
力端子４０５を介して、制御メモリ舊き換え完了信号を
出力する。この制御メモＩＪ　、Ｊき換え完了信号ａ１
書き込み制御回路３０の入力端子３０２へ供給され、入
力端子３０３を介して入力される。

フレームパルスＦＰに同期したモード切り換え信号を出
力端子３０１へ出力する。

次に第１図のブロック構５ｚ図と、第７図のタイムチャ
ートを参照してフレーム同期書き込みモードの動作を説
明する。通話データ入力端子１から通話路メモリ２０の
端子２０１に入力される通話データは第７図に示すフレ
ーム＝ｅ、を有している。

いま、端子２０１に入力されるタイムスロット１１は通
話路メモリ２０に一旦書き込ｔｎ、制御メモリ１０の出
力端子１０８から出力さｒｌＨ’＃データ入力端子２０
４へ入力され、６制御データＣ１に従って。

出力端子２０５のタイムスロット２３に読み出される。

同様に、閂−のフレーム内に存在するタイムスロット１
４は、制御データＣ１に従って、出力端子２０５のタイ
ムスロット２４に読み出さｎている。

いマ、出力タイムスロットをタイムスロット２３からタ
イムスロット２５へ、タイムスロット２４からタイムス
ロット２０へ同時に変更することｔ考える。制御メモリ
ｊき換えｆｆ１１１＠獲ｔｉｔ４０に、制御メモリ１０
の制御データ読み出し吾き込みモードにあるメモリへ、
インタフェース（１０１，１０２゜１０３）介して新し
い制御データＣ２’ｃｉき込むと、タイミングｔｔ鵞ｘ
で制御メモリ書き換え完了信号全出力端子４０５へ出力
する。前記制御メモリ書き換え完了信号は書き込み制御
回路３０の入力端子３０２に入力さｎ１前記書き込み制
御回路３０のもう−１の入力端子３０３へ入力されるフ
レームパルスに同期し之モード切り換え信号賽き込み制
御回路３０の出力端子３０１の出力）として出力される
。

上記の書き込み動作全行う場合に、省き込み制御回路３
０は、入力端子３０６を介して書き込み読み出しＩＩＪ
御（３号出力４０１から供給される信号をクロックＣＬ
ＫＫ同期し之１クロック分の譬き込み同期信号にして、
出力端子３０５を介して通話路制御メモリ１０の入力端
子１０９へ供給する。

前記モード切り換え信号３０５ａヅ］えば第７図に示す
ようなレベル信号で、タイばングＬ！。において制御メ
モＵ　Ｉ　Ｏのもつ２組のメモリのモードを切り替える
。この珀果タイミングｔｘｏ以後通話路メモリ２０へ供
給される制御データは新しい制御データＣ２となりこれ
以後のフレーム（つまクフレームＮ以降）で新しい通話
路への再構成が完了する。

次に本発明の他の実施例について第８図および第９図全
参照して説明する。

本実施例は通話路制御メモ！Ｊ２０１０および２１１０
゜通話路メモＵ２０２０および２１２０．書き込み制御
回路２０３０および２１３０．お工び通話路制御メモリ
舊′＠挨え制御回路２０４０および２１４０全備えてお
り、こｎらの詳細にぞれぞ−ｎ第２図、第３図および第
５図に示し次ものと向−であるので、ここでは説明に省
略する。また本実施例にさらにモード切ｖ換えタイミン
グ恢出回路２０５０’ｉ備えている。なお第８図は本実
力例の動作説明に必要な主要　結がのみ小している。

第８凶を参照すると、本実施例は１通話データ入力端子
１から、通話データ出力端子２にいたる通話路がＡ話路
メモ１Ｊ２０２０と、通話路メモＩＪ　２１２０を直列
憎続して得成さｎｌ　この通話路の構成に、通話路制御
メモＩＪ２０１０及び２１１０によって各々ｍｌｊ御さ
れるものとする。第８図の実施例では、通話路メモリ２
０２０．２１２０の両者とも、各々２Ｍｉの通話路メモ
リから構成され、そのうち１組の通話路メモＵ　Ａ　、
　Ｂ　（図示せず）が入力端子２０２１　。

２１２１より入力されるフレーム溝数され′ｆｃ通ｄ５
データを、１タイムスロット分のデータ毎に１フレーム
分順番に書き込む通話テータ書き込みモードにある間、
もう１組の通話路メモリＡ／　、　Ｂ／（図示せず）に
あらかじめ書き込まれている通話データ金、制御入力端
子２０２３，２１２３から人力される制御データによっ
て、順次出力端子２０２２．２１２２へ読み出丁禰ｂｌ
となっている。

通話データ入力端子１へ人力される通話データに、入力
端子２０２１’に介して一旦通話路メモ１Ｊ２０２０へ
書き込まｎる。１フレーム分のデータがすべて簀き込ま
ｎると１通話メモ１７２０２０は通話路ｍＪ＃メモＵ　
２０１０の出力端子２０１１から出力さｎ％割制御力瘤
子２０２３から入力される制御データに便って順次通話
データを出力端子２０２２へ読み出す。

出力１ｇａ子２０２２に読み出された通話データは再び
通話路メモＵ２１２０へ、入力簿子２１２１を介して書
き込まｎ１通通路路モ１Ｊ２１２０はＩＩＩ御入力端子
２１２３よジ入力される制御データに従ってこれを出力
端子２１２２へ出力し、結果的に通話データ出力端子２
までの通話路が形収される。

いま、制御メモリ２０１０．２１１０はともに、２組の
制御メモＩＪ　＝ｉもっているため、−組のメモリを制
御データ読み出し専用モードとして、この内容全出力端
子２０１１．２１１１へ順番に出力しているが、この間
もう１組のメモリＨｉ！ＩＩ御データ洸み出し：ｉき込
みモードとなっており、外部とのインタフェース２０１
２．２１１２金介して外部の通話路市１］仰メモリ誓き
換え電り御装置２０４０．２１４０のインタフェース２
０４１．２１４１　と恢続されている。

さらに、制御データ読み出し夕・ｆミンクを規定するフ
レームパルスはフレームパルス人力３お：ヒ５に供給さ
ｆＬ、入力端子２０１３．２１１３′Ｉｔ介して制御メ
モリ２０１０．２１１０に供給されるとともに、制御メ
モリのモード切り換えタイミング同期化回路２０３０，
２１３０の入力端子２０３３．２１３３へ供給され、入
力端子２０３２．２１３２へ供給されるモード切り換え
タイミング制御信号のｍ期化と、モード切り換え信号の
出力端子２０３１．２１３１への出力を可能とする。

まｔ１各々の制御メモリの書き換えを行う制御メモリ書
き換え制御装置２０４０．２１４０は必要な書き換え作
業を終了すると、出力端子２０４２゜２１４２を介して
、制御メモリ書き換え完了信号全出力する。この制御メ
モリ書き換え完了信号はモード切り替えタイミング検出
回路２０５０の入力端子２０５１．２１５２に接続され
、モード切り換えタイミング検出回路２０５０ｆｌ、す
べての制御メモリ書き換え制御装置２０４０，２１４０
が制御メモリ書き換え完了信号を出力し次ことを検出し
九のち、しかるべきタイミングで、出力端子２０５３．
２０５４へのモード切り換えタイミング制御信号の出力
を行う。

次に、第８図と第９図全参照して動作全説明する。通話
データ入力端子１に入力される通話データのうち、ｋ番
目のタイムスロットＴｋは通話路メモリ２０２０および
２１２０ｉ介して１通話路データ出力端子２へ出力され
る通り古データのＸ番目の出力へｆｌＭさｎている。入
力通話データのフレーム位置を規定するフレームパルス
人力３及び、出力通話データのフレーム位置を規定する
フレームパルス人力５へは通話データの入力、出力の位
相にみお９通切なフレームパルスが人力さｎているもの
とする。

通話データ入力端子１に人力されるタイムスロットＴｋ
は、ｉ！ｉｅ路メモＩＪ２０２０に一旦舊さ込まｎ１ｔ
ｉｌ隣メモリ２０１０の出力端子２０１０から出力制御
データ入力端子２０２３へ人力さｎ；ｂ制御データＣ１
ｌに従って出力端子２０２２のタイムスロットＴｔｉＣ
［み出さＡ、ｂ。ま＊、タイムｘｏ、トＴｔＪｌｃ読み
出された通話データは、入力端子２１２１を介して、通
話メモリ２１２１へ書き込まｎ１訓呻メモリ２１１０の
出力端子２１１１から出力され、ＩＪ＠データ入力端子
２１２３へ入力される制御データＣ２１に便って出力端
子２１２２のタイムスロッｈＴｘへ読み出される。

このようにしてａ成される通話路Ｔｋ、′］２．Ｔｘを
通話データ入力端子１から通話データ出力端子２にい交
る入出力関係に何ら影Ｖを及ぼすことな（Ｔｋ　＠　’
ｌ’ｍ　＃　Ｔｘへ再構成することを考える。制御メモ
リ書き換え制御装置２０４０は、制御メモリ２０１０の
制御データ読み出し書き込みモードにあるメモリへイン
タフェース２０４１．２０１２に介して新しい制御デー
タＣ１雪を臀き込むと、出力端子２０４２へ制御メモリ
書き換え完了信号全出力する。

同様に、制御メモリ書き換え制御装置２１４０は。

制御メモＵ２１１０へ新しい制御データＣＮを書き込み
、出力端子２１４２へ制御メモリ書き換え完了信号を出
力する。この間、制御メモ１７２０１０　、２１１０は
、制御データ読み出し専用モードにあるメモリから、制
御データＣ１ｔ　＋　Ｃｗｔ　ｋ出力し１通話路メモリ
２０２０　、２１２０　を１ｔｔｌＪ＠Ｌ、ている。

制御メモリ書き換え完了信号をうけ友モード切り替えタ
イミング検出回路２０５０は出力端子２０５３へ第９図
に示すｔ３０４のタイミング、出力端子２０５４へｔｓ
ｏｓ　のタイミングでモード切り換えタイミング制御信
号を出力する。このモード切り候えタイミング制御信号
は、モード切り換えタイミング向期化回路２０３０．２
１３０によって、各々の制御メモリ２０１０．２１１０
へ供給されるフレームパルス（入力端子２０３３．２１
３３へ入力）によって同期化さｆＬｓ　　ｔ＋ｏ　＋　
ｔ２ｏのタイミングで変化するモード切ｒ）換え信号を
出力端子２０３１．２１３１へ出力する。この結果、制
御メモＩＪ２０１０ｆ１２組のメモリのモードを切り換
えｓ　　’ＩＱのタイミングまで制御データ読み出し４
ｉＦき込みモードにあり、新しい制御データＣ１！が書
き込まｎ之メモリを制御データ読み出し専用モードとし
て１通話路メモリ２０２０の制御を行い、フレームＮに
おいて出力のタイムスロットｉＴｔからＴｍへ変化させ
る。また、制御メモＵ２１１０ぼｔｔｏより１フレーム
分の時間おぐれ之タイミングｔｚｏにおいてモードの切
ジ侯えを行い、その結果として、フレームＮのタイムス
ロットｍｋ出力端子に出力される通話データのＴｘへ出
力する。ま九、第１図に示しに実ｈψ１］の２つの通話
路メモリの間に９間スイッチの通話路ゲートを含むよう
な応用例も容易に類推できる。

〔発明の効果〕

以上説明しｔよ５に本発明に、制御メモリ全２面持ち、
１方の制御メモＩＪ　ｉ通話路データ読み出し専用モー
ド（ハードサイクル）として、他方の制御メモリを通話
路データ読み出し書き込みモード（ソフトサイクル）と
して割当て、制御メモリへの１ｔｌＩＪ御デ一タ舊込時
には、ソフトサイクルにある制御メモリへの制御データ
Ｊ込完了後、引き続いて、ハードサイクルにある制御メ
モリとモードを入れ洟え、再度、ソフトサイクルにｂる
制御メモリに、同じ制御データを向じ番地に書込む構成
をとることにより、時分割時間スイッチの制御メモリの
多重度を従来のｍｌ」−メモリを１面とし、ハードサイ
クル、ソフトサイクル全交互に繰返丁方法に比べて、高
くすることができるとともに、外部からの制御メモリへ
の書込を、従来の制御メモリと同様１回で隣ませるばか
りでなく、新しく。

１フレームの間に、何度でも、書込むことができるとい
う効果がある。

ま九１本発明は、通話路制御データ読み出し専用モード
にある制御メモリと２１１通話路制御メモリ書換え制御
装置から通話データを読み出し之り書き込んだりするこ
とが可能な通話路制御データ読み出し査き込みモードに
ある制御メモリの２組のメモＩＪ　ｉ有し、こｎらのモ
ードをモード切り換え信号によって切り換えることが可
能な手段を有し１通話路制御メモリ書き換え制御装置か
ら供給される通話路制御メモリ臀き換え完了信号をフレ
ームパルスに同期化するモード切り換えタイミング同期
化回路を有することにより、前記通話路制御メモリによ
って制御されるスイッチからなる時分割多重通話路スイ
ッチを介して接続される通話路が通話路メモリを２組持
ちｓ、　１組の通話路メモリｉ＞通話データ書き込みモ
ードにあり、他方の通話路メモリが通話データ読み出し
モードにあって、これらのモードをフレームパルスに同
期シて切り換えること全特徴とする通話路メモＩＪ　ｉ
もつことを特徴とする時分割通ｔｉ路複数個を外部から
指示されたタイミングで同時に切Ｖ換えることを可能と
する効果がある。この之めに、前記通話路スイッチ複数
個を介して接続される通話路が１通話路メモリ金２組持
ち％　１組の通話路メモリか通話データ書き込みモード
にあり、他方の通話路メモリか通話データ読み出しモー
ドにあって、こｎらのモードをフレームパルスに同期し
て切り換えることを特徴とする通話路メモリを少なくと
も２つ以上介して構成されることを特徴とする時分劇多
頁通話路全、通話路の一断全おこすことなく切り換える
ことを可能とする効果がある。

【図面の簡単な説明】

第１凶に不発明の実施例を示すブロック図、第２図は第
１図の通話路メモリの秤＃ｌを示すブロック図、第３図
は第１凶の畳き込み制御回路の秤細を示すブロック図、
第４図に第３凶の動作全説明するためのタイミングチャ
ート、第５凶は第１凶の通話路制御メモリの計則を示す
ブロック図、第６凶お工び第７図にでれぞし第１因に示
した笑ん例の動作を説明するタイムチャート、第８図に
本発明の他の実施例金示すブロック図、第９図は第８図
の実施例の動作で説明するタイムチャート、第１０図お
よび第１１図は従来の制御メモリの７１−ドサイクルと
ソフトサイクルのタイミングを示すぞｎ（’ｒＬ別の方
式のタイムチャートである。 １ｏ　、２０１０　　、　２１１０　：通話路’１ｆｆ
ｌＪ御メモリ。

Claims (5)

【特許請求の範囲】
1. （１）交換されるディジタル信号を一時的に書き込む通
   信メモリと、該通話メモリのアクセスすべき番地が書き
   込まれる制御メモリを備える時分割時間スイッチにおい
   て： 該制御メモリは第１および第２のメモリと、該第１およ
   び第２のメモリの入出力部に設けられたメモリ制御回路
   を有し、 前記第１および第２のメモリのうち、いずれか一方が通
   話路制御データを読み出し専用モードであるハードサイ
   クルに設定され、他の一方のメモリが前記メモリ制御回
   路からの制御により通話路制御データの読み出しおよび
   書き込みモードであるソフトサイクルに設定され、 モード切り換え信号により、前記第１と第２のメモリの
   ソフトサイクルとハードサイクルを切り換えることを特
   徴とする時分割時時間スイッチ制御方式。
2. （２）特許請求の範囲第１項記載の時分割時間スイッチ
   制御方式において、ソフトサイクルにある第１のメモリ
   へ制御データの書き込みを実行した直後に、前記第１と
   第２のメモリのモードを切り換え、第２のメモリに対し
   て前記第１のメモリに対して実行したメモリアドレスと
   同じアドレスに同じ制御データを書き込むことを特徴と
   する時分割時間スイッチ制御方式。
3. （３）特許請求の範囲第１項記載の時分割時間スイッチ
   制御方式において、前記制御メモリの制御データ読み出
   しタイミングを規定するフレームパルスに前記通話路制
   御メモリ書き換え制御装置から供給される通話路制御メ
   モリ書き換え完了信号を同期せしめる書き換え制御回路
   を設け、該書き換え制御回路の出力を前記モード切り換
   え信号とすることを特徴とする時分割時間スイッチ制御
   方式。
4. （４）通話路制御データ読み出し専用モードであるソフ
   トサイクルにある第１のメモリと、通話路制御メモリ書
   き換え制御装置から通話路制御データの読み出しおよび
   書き込みを行なうモードであるソフトサイクルにある第
   ２のメモリとを有し、該第１および第２のメモリのモー
   ドをモード切り換え信号によって切り替える制御メモリ
   ； 該制御メモリによって制御される２組のメモリを有し、
   １組のメモリをフレーム構成された通話データをタイム
   スロット単位に書き込む通話データ書き込みモードとし
   、他の１組のメモリを１フレーム分の通話データをタイ
   ムスロット毎に読み出す通話データ読み出しモードとし
   、該２組の通話路メモリのモードを通話データの構成す
   るフレームを識別するフレームパルスに同期して切り換
   える通話路メモリ；および 制御メモリ書き換え制御装置から供給される制御メモリ
   書き込み完了信号をフレームパルスに同期して前記制御
   メモリへモード切り換え信号として出力する書き込み制
   御回路； を有する時分割時間スイッチの制御方式。
5. （５）通話路制御データ読み出し専用モードであるソフ
   トサイクルにある。第１のメモリと、通話路制御メモリ
   書き換え制御装置から通話路制御データの読み出しおよ
   び書き込みを行なうモードであるソフトサイクルにある
   第２のメモリとを有し、該第１および第２のメモリのモ
   ードをモード切り替え信号によって切り換える制御メモ
   リと、該制御メモリによって制御される２組のメモリを
   有し、１組のメモリをフレーム構成された通話データを
   タイムスロット単位に書き込む通話データ書き込みモー
   ドとし、他の１組のメモリを１フレーム分の通話データ
   をタイムスロット毎に読み出す通話データ読み出しモー
   ドとし、該２組の通話路メモリのモードを通話データの
   構成するフレームを識別するフレームパルスに同期して
   切り替える通話路メモリと を有する通話路スイッチを少なくとも２個備え、該通話
   路スイッチの各々に有する制御メモリ書き換え制御装置
   から供給される制御メモリ書き込込み完了信号がすべて
   出力されたことを検出するモード切り換えタイミング検
   出回路；および前記制御メモリの制御データ読み出しタ
   イミングを規定するフレームパルスに、前記モード切り
   換えタイミング検出回路から供給されるモード切り換え
   タイミング制御信号を同期せしめ、前記制御メモリへ出
   力するモード切り換えタイミング同期化回路； を有する時分割時間スイッチの制御方式。