JPH0732382B2 - フレームアライナ - Google Patents
フレームアライナInfo
- Publication number
- JPH0732382B2 JPH0732382B2 JP1194796A JP19479689A JPH0732382B2 JP H0732382 B2 JPH0732382 B2 JP H0732382B2 JP 1194796 A JP1194796 A JP 1194796A JP 19479689 A JP19479689 A JP 19479689A JP H0732382 B2 JPH0732382 B2 JP H0732382B2
- Authority
- JP
- Japan
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- output
- ram
- bit
- write counter
- data
- Prior art date
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- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はPCM−24方式の１次群インタフェースにおける
フレーム同期回路に関し、特に、1.544Mb/Sの多重化信
号の中から8kHzフレームビット位置を同期式RAMを用い
て検出するフレームアライナに関する。
フレーム同期回路に関し、特に、1.544Mb/Sの多重化信
号の中から8kHzフレームビット位置を同期式RAMを用い
て検出するフレームアライナに関する。
［従来の技術］ PCM−24方式の１時群インタフェースにおいては、64Kb/
Sの信号24チャンネル分と8kHzのフレーム信号とを多重
化して1.544Mb/Sで伝送する。１フレーム内のタイムス
ロット数は193ビットとなり、この193ビットのデータの
中からフレーム信号の位置を検出する従来のフレームア
ライナは、第２図の回路構成を用いて実現されていた。
Sの信号24チャンネル分と8kHzのフレーム信号とを多重
化して1.544Mb/Sで伝送する。１フレーム内のタイムス
ロット数は193ビットとなり、この193ビットのデータの
中からフレーム信号の位置を検出する従来のフレームア
ライナは、第２図の回路構成を用いて実現されていた。
第２図において、データ入力端子１にｎ個の193ビット
Ｄ−フリップフロップD1〜Dnを直列に接続し、各々のＤ
−フリップフロップの出力を検出回路12に接続する。検
出回路12の出力は出力端子２に接続されており、この出
力端２からフレーム信号が取り出される回路構成であっ
た。詳述すると第２図の回路において、データ入力端子
１からのデータはＤ−フリップフロップD1〜Dnにより１
フレーム（193ビット）単位でｎフレーム遅延される。
従って、Ｄ−フリップフロップD1〜Dnの出力にはフレー
ム内の同じビット位置に関する情報がｎフレーム分得ら
れることになる。検出回路12ではこのｎフレーム分の情
報をもとにフレーム位置を検出し出力端子２よりフレー
ム信号を出力する。
Ｄ−フリップフロップD1〜Dnを直列に接続し、各々のＤ
−フリップフロップの出力を検出回路12に接続する。検
出回路12の出力は出力端子２に接続されており、この出
力端２からフレーム信号が取り出される回路構成であっ
た。詳述すると第２図の回路において、データ入力端子
１からのデータはＤ−フリップフロップD1〜Dnにより１
フレーム（193ビット）単位でｎフレーム遅延される。
従って、Ｄ−フリップフロップD1〜Dnの出力にはフレー
ム内の同じビット位置に関する情報がｎフレーム分得ら
れることになる。検出回路12ではこのｎフレーム分の情
報をもとにフレーム位置を検出し出力端子２よりフレー
ム信号を出力する。
検出回路12での検出方法としては以下の方法が用いられ
る。例えばフレーム信号193タイムスロット毎に入力さ
れるため、Ｄ−フリップフロップD1〜Dnの出力のANDを
取ると193ビット毎に一致する信号が得られる。これを
フレーム信号とみなし、何フレーム分かモニタして異常
がなければフレーム信号とする。しかしながら、LSI内
部に第２図の回路構成を用いると、Ｄ−フリップフロッ
プが193×ｎ個必要となり、ｎの数が増えるとＤ−フリ
ップフロップを形成するための面積と配線領域とが増え
集積度が低下し、経済性が悪化する。
る。例えばフレーム信号193タイムスロット毎に入力さ
れるため、Ｄ−フリップフロップD1〜Dnの出力のANDを
取ると193ビット毎に一致する信号が得られる。これを
フレーム信号とみなし、何フレーム分かモニタして異常
がなければフレーム信号とする。しかしながら、LSI内
部に第２図の回路構成を用いると、Ｄ−フリップフロッ
プが193×ｎ個必要となり、ｎの数が増えるとＤ−フリ
ップフロップを形成するための面積と配線領域とが増え
集積度が低下し、経済性が悪化する。
そこで、最近では第２図での欠点を補うため第３図の回
路構成が用いられている。193ワード×ｎビットの容量
を持つランダムアクセスメモリ（以下、RAMという）14
の第１ビット目のデータ入力はデータ入力端子１から供
給され、RAM14の第２ビット目以降のデータ入力は同じR
AM14の１ビット前のデータ出力より入力する。RAM14の
アドレスはアドレスカウンタ13の出力で歩進し、RAM14
のデータ出力ｎビットは検出回路12へ入力する。
路構成が用いられている。193ワード×ｎビットの容量
を持つランダムアクセスメモリ（以下、RAMという）14
の第１ビット目のデータ入力はデータ入力端子１から供
給され、RAM14の第２ビット目以降のデータ入力は同じR
AM14の１ビット前のデータ出力より入力する。RAM14の
アドレスはアドレスカウンタ13の出力で歩進し、RAM14
のデータ出力ｎビットは検出回路12へ入力する。
第３図の構成は、第２図におけるＤ−フリップフロップ
をRAMとアドレスカウンタを用いて実現したもので、第
２図に比べて面積の減少に効果がある。
をRAMとアドレスカウンタを用いて実現したもので、第
２図に比べて面積の減少に効果がある。
第３図の動作時のタイミングチャートを第４図に示す。
第４図において（１）は1.544MHzのクロック、（２）は
アドレスカウンタ13の出力（０から192まで計数す
る）、（３）はデータ入力信号、（４）はRAM14の１ビ
ット目の出力信号、（５）はRAM14からの読み出しタイ
ミング、（６）はRAM14への書き込みタイミングを示
す。（３）のデータ入力信号は（２）のアドレスカウン
タ13で示されるアドレスに書き込まれ、193タイムスロ
ット後に読み出される。例えば（３）のデータ入力信号
のデータの中でＡのデータはRAMのアドレス０に書き込
まれ、193のタイムスロット後のアドレス０で読み出さ
れる。読み出されたデータは次のフレームの情報として
RAM14の次のビットに再度書き込まれ、ｎフレーム分の
情報が蓄えられる。このように第３図では第２図と同様
のシフトレジスタとしての動作が実現される。第３図の
回路構成ではクロックの立ち上がりと立ち下がりの両方
のタイミングを用いるため非同期で動作するRAMが必要
となり、アドレスカウンタの出力位相とクロックの変化
点を揃える等の工夫が必要である。
第４図において（１）は1.544MHzのクロック、（２）は
アドレスカウンタ13の出力（０から192まで計数す
る）、（３）はデータ入力信号、（４）はRAM14の１ビ
ット目の出力信号、（５）はRAM14からの読み出しタイ
ミング、（６）はRAM14への書き込みタイミングを示
す。（３）のデータ入力信号は（２）のアドレスカウン
タ13で示されるアドレスに書き込まれ、193タイムスロ
ット後に読み出される。例えば（３）のデータ入力信号
のデータの中でＡのデータはRAMのアドレス０に書き込
まれ、193のタイムスロット後のアドレス０で読み出さ
れる。読み出されたデータは次のフレームの情報として
RAM14の次のビットに再度書き込まれ、ｎフレーム分の
情報が蓄えられる。このように第３図では第２図と同様
のシフトレジスタとしての動作が実現される。第３図の
回路構成ではクロックの立ち上がりと立ち下がりの両方
のタイミングを用いるため非同期で動作するRAMが必要
となり、アドレスカウンタの出力位相とクロックの変化
点を揃える等の工夫が必要である。
［発明が解決しようとする問題点］ 上述した従来例によるフレームアライナは、第２図の回
路構成ではチップ上の占有面積が大きくなり経済性が悪
くなるという欠点がある。
路構成ではチップ上の占有面積が大きくなり経済性が悪
くなるという欠点がある。
一方、第３図の回路構成では非同期のRAMが必要とな
り、非同期RAM自体の設計と、配線長のバラツキおよび
論理段数の違い等によるアドレスカウンタとの位相合わ
せが複雑になる欠点がある。
り、非同期RAM自体の設計と、配線長のバラツキおよび
論理段数の違い等によるアドレスカウンタとの位相合わ
せが複雑になる欠点がある。
［発明の従来技術に対する相違点］ 上述した従来のフレームアライナに対し、本発明は、２
個のRAMを交互に動作させることでアドレスの位相合わ
せなどの複雑な調整タイミングを不要とし、同期式RAM
による実現を可能とした独走的内容を有する。
個のRAMを交互に動作させることでアドレスの位相合わ
せなどの複雑な調整タイミングを不要とし、同期式RAM
による実現を可能とした独走的内容を有する。
［問題点を解決するための手段］ 本発明の要旨は、書き込みカウンタと、該書き込みカウ
ンタの出力値に“−191"を加算する加算器と、上記書き
込みカウンタの出力の最下位ビットを入力とするインバ
ータと、上記書き込みカウンタの出力と上記加算器の出
力とを入力として上記書き込みカウンタの出力の最下位
ビットにより制御される第１の選択回路と、上記書き込
みカウンタの出力と上記加算器の出力とを入力として上
記インバータの出力により制御される第２の選択回路
と、上記第１の選択回路の出力をアドレス入力とし上記
書き込みカウンタの出力の最下位ビットを書き込み制御
信号とする第１のRAMと、上記第２の選択回路の出力を
アドレス入力とし上記インバータの出力を書き込み制御
信号とする第２のRAMと、上記第１のRAMのデータ出力信
号ｎビットと上記第２のRAMのデータ出力信号ｎビット
とを入力として上記書き込みカウンタの出力の最下位ビ
ットにより制御される第３の選択回路と、該第３の選択
回路の出力を入力とするＤ−フリップフロップと、該Ｄ
−フリップフロップの出力を入力とする検出回路と、上
記第１のRAMおよび該第２のRAMのそれぞれの第１ビット
目のデータ入力信号とデータ入力端子とを接続し上記Ｄ
−フリップフロップの第１ビット目から第（ｎ−１）ビ
ット目の出力を上記第１のRAMの第２ビット目から第ｎ
ビット目のデータ入力信号と上記第２のらの第２ビット
目から第ｎビット目のデータ入力信号とに順に接続し、
上記検出回路の出力を出力端子に接続した回路構成を有
することである。
ンタの出力値に“−191"を加算する加算器と、上記書き
込みカウンタの出力の最下位ビットを入力とするインバ
ータと、上記書き込みカウンタの出力と上記加算器の出
力とを入力として上記書き込みカウンタの出力の最下位
ビットにより制御される第１の選択回路と、上記書き込
みカウンタの出力と上記加算器の出力とを入力として上
記インバータの出力により制御される第２の選択回路
と、上記第１の選択回路の出力をアドレス入力とし上記
書き込みカウンタの出力の最下位ビットを書き込み制御
信号とする第１のRAMと、上記第２の選択回路の出力を
アドレス入力とし上記インバータの出力を書き込み制御
信号とする第２のRAMと、上記第１のRAMのデータ出力信
号ｎビットと上記第２のRAMのデータ出力信号ｎビット
とを入力として上記書き込みカウンタの出力の最下位ビ
ットにより制御される第３の選択回路と、該第３の選択
回路の出力を入力とするＤ−フリップフロップと、該Ｄ
−フリップフロップの出力を入力とする検出回路と、上
記第１のRAMおよび該第２のRAMのそれぞれの第１ビット
目のデータ入力信号とデータ入力端子とを接続し上記Ｄ
−フリップフロップの第１ビット目から第（ｎ−１）ビ
ット目の出力を上記第１のRAMの第２ビット目から第ｎ
ビット目のデータ入力信号と上記第２のらの第２ビット
目から第ｎビット目のデータ入力信号とに順に接続し、
上記検出回路の出力を出力端子に接続した回路構成を有
することである。
［発明の作用］ 上記構成に係るフレームアライナでは、書き込みカウン
タは書き込みアドレスとして０から255まで計数する。
加算器では書き込みカウンタの計数値から191引いた値
を、読み出しアドレスとして出力する。第１のRAMと第
２のRAMは書き込みカウンタの出力の最下位ビットによ
り動作モードが制御され、一方が書き込みモードの時、
他方は読み出しモードとなる。選択回路ではRAMの動作
モードの切換に同期して、書き込みアドレスと読み出し
アドレスを切り換えてRAMのアドレスとして供給する。
これにより、データ入力端子からのデータは１ビットお
きに第１のRAMと第２のRAMに交互に書き込まれ、書き込
まれたデータは191タイムスロット後に交互に読み出さ
れる。選択回路では第１のRAMと第２のRAMに読み出され
たデータを合成し入力データと同じ順序に並び変える。
選択回路の出力で得られる遅延量は偶数値であり、この
場合は192となるためＤ−フリップフロップ11により１
ビット遅らせ193の遅延として、第１のRAMと第２のRAM
の次のビット及び検出回路とに入力する。
タは書き込みアドレスとして０から255まで計数する。
加算器では書き込みカウンタの計数値から191引いた値
を、読み出しアドレスとして出力する。第１のRAMと第
２のRAMは書き込みカウンタの出力の最下位ビットによ
り動作モードが制御され、一方が書き込みモードの時、
他方は読み出しモードとなる。選択回路ではRAMの動作
モードの切換に同期して、書き込みアドレスと読み出し
アドレスを切り換えてRAMのアドレスとして供給する。
これにより、データ入力端子からのデータは１ビットお
きに第１のRAMと第２のRAMに交互に書き込まれ、書き込
まれたデータは191タイムスロット後に交互に読み出さ
れる。選択回路では第１のRAMと第２のRAMに読み出され
たデータを合成し入力データと同じ順序に並び変える。
選択回路の出力で得られる遅延量は偶数値であり、この
場合は192となるためＤ−フリップフロップ11により１
ビット遅らせ193の遅延として、第１のRAMと第２のRAM
の次のビット及び検出回路とに入力する。
検出回路には、193タイムスロット毎に信号が入力され
るので、所定フレーム分の信号に異常がなけれはこれを
フレーム信号として出力する。
るので、所定フレーム分の信号に異常がなけれはこれを
フレーム信号として出力する。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１実施例を示す回路図である。すな
わち、書き込みカウンタ３と、書き込みカウンタ３の出
力に“−191"を加算する加算器４と、書き込みカウンタ
３の出力の最下位ビットを入力とするインバータ５と、
書き込みカウンタ３の出力と加算器４の出力とを入力と
して書き込みカウンタ３の出力の最下位ビットにより制
御される選択回路６と、書き込みカウンタ３の出力と加
算器４の出力とを加算器４の出力とを入力としてインバ
ータ５の出力により制御される選択回路７と、選択回路
６の出力をアドレス入力とし、書き込みカウンタ３の出
力の最下位ビットを書き込み制御信号とするRAM8と、選
択回路７の出力をアドレス入力としインバータ５の出力
を書き込み制御信号とするRAM9と、RAM8のデータ出力信
号ｎビットとRAM9のデータ出力信号ｎビットとを入力と
して書き込みカウンタ３の出力の最下位ビットにより制
御される選択回路10と、選択回路10の出力を入力とする
Ｄ−フリップフロップ11と、Ｄ−フリップフロップ11の
出力を入力とする検出回路12とを有し、RAM8及びRAM9の
それぞれの第１ビット目のデータ入力信号とデータ入力
端子１とを接続し、Ｄ−フリップフロップ11の第１ビッ
ト目から第（ｎ−１）ビット目の出力をRAM8の第２ビッ
ト目から第ｎビット目のデータ入力信号とRAM9の第２ビ
ット目から第ｎビット目のデータ入力信号とに順に接続
し、検出回路12の出力を出力端子２に接続した回路構成
となっている。
わち、書き込みカウンタ３と、書き込みカウンタ３の出
力に“−191"を加算する加算器４と、書き込みカウンタ
３の出力の最下位ビットを入力とするインバータ５と、
書き込みカウンタ３の出力と加算器４の出力とを入力と
して書き込みカウンタ３の出力の最下位ビットにより制
御される選択回路６と、書き込みカウンタ３の出力と加
算器４の出力とを加算器４の出力とを入力としてインバ
ータ５の出力により制御される選択回路７と、選択回路
６の出力をアドレス入力とし、書き込みカウンタ３の出
力の最下位ビットを書き込み制御信号とするRAM8と、選
択回路７の出力をアドレス入力としインバータ５の出力
を書き込み制御信号とするRAM9と、RAM8のデータ出力信
号ｎビットとRAM9のデータ出力信号ｎビットとを入力と
して書き込みカウンタ３の出力の最下位ビットにより制
御される選択回路10と、選択回路10の出力を入力とする
Ｄ−フリップフロップ11と、Ｄ−フリップフロップ11の
出力を入力とする検出回路12とを有し、RAM8及びRAM9の
それぞれの第１ビット目のデータ入力信号とデータ入力
端子１とを接続し、Ｄ−フリップフロップ11の第１ビッ
ト目から第（ｎ−１）ビット目の出力をRAM8の第２ビッ
ト目から第ｎビット目のデータ入力信号とRAM9の第２ビ
ット目から第ｎビット目のデータ入力信号とに順に接続
し、検出回路12の出力を出力端子２に接続した回路構成
となっている。
第１図において書き込みカウンタ３は書き込みアドレス
として０から255まで計数する。加算器４では書き込み
カウンタ３の計数値から191引いた値を読み出しアドレ
スとして出力する。RAM8とRAM9は書き込みカウンタ３の
出力の最下位ビットにより動作モードが制御され、一方
が書き込みモードの時、他方は読み出しモードとなる。
選択回路６及び７ではRAMの動作モードの切り替えに同
期して、書き込みアドレスと読み出しアドレスを切り替
えてRAMのアドレスとして供給する。これにより、デー
タ入力端子１からのデータは１ビットおきにRAM8とRAM9
に交互に書き込まれ、書き込まれたデータは191タイム
スロット後に交互に読み出される。選択回路10ではRAM8
とRAM9で交互に読み出されたデータを合成し入力データ
と同じ順序に並び変える。選択回路10の出力で得られる
遅延量は偶数値であり、この場合は192となるためＤ−
フリップフロップ11により１ビット遅らせ193の遅延と
して、RAM8とRAM9の次のビット及び検出回路12とに入力
する。検出回路12では従来例と同様の方法によりフレー
ム位置の検出を行う。
として０から255まで計数する。加算器４では書き込み
カウンタ３の計数値から191引いた値を読み出しアドレ
スとして出力する。RAM8とRAM9は書き込みカウンタ３の
出力の最下位ビットにより動作モードが制御され、一方
が書き込みモードの時、他方は読み出しモードとなる。
選択回路６及び７ではRAMの動作モードの切り替えに同
期して、書き込みアドレスと読み出しアドレスを切り替
えてRAMのアドレスとして供給する。これにより、デー
タ入力端子１からのデータは１ビットおきにRAM8とRAM9
に交互に書き込まれ、書き込まれたデータは191タイム
スロット後に交互に読み出される。選択回路10ではRAM8
とRAM9で交互に読み出されたデータを合成し入力データ
と同じ順序に並び変える。選択回路10の出力で得られる
遅延量は偶数値であり、この場合は192となるためＤ−
フリップフロップ11により１ビット遅らせ193の遅延と
して、RAM8とRAM9の次のビット及び検出回路12とに入力
する。検出回路12では従来例と同様の方法によりフレー
ム位置の検出を行う。
第１図の動作時のタイミングチャートを第５図に示す。
第５図におけるクロックとデータの入力タイミングは第
４図のそれと同じである。
第５図におけるクロックとデータの入力タイミングは第
４図のそれと同じである。
第５図中（７）のRAM8読み出しタイミング、第５図中
（８）のRAM8の書き込みタイミングは、それぞれ第４図
中の（５）RAM14の読み出しタイミング、第４図中の
（６）RAM14書き込みタイミングに対応し、２倍の周期
で動作するためタイムスロット毎に動作モードを与える
同期式RAMの使用が可能となる。
（８）のRAM8の書き込みタイミングは、それぞれ第４図
中の（５）RAM14の読み出しタイミング、第４図中の
（６）RAM14書き込みタイミングに対応し、２倍の周期
で動作するためタイムスロット毎に動作モードを与える
同期式RAMの使用が可能となる。
第６図は本発明の第２実施例の回路図である。
第６図は第１図における加算器４を読み出しカウンタ15
に置き換えたものである。第６図の回路構成では加算器
での遅延がなくなるため、高速動作が可能となるが、書
き込みカウンタ３と読み出しカウンタ15の位相を合わせ
るために動作開始時に初期設定が必要となる。
に置き換えたものである。第６図の回路構成では加算器
での遅延がなくなるため、高速動作が可能となるが、書
き込みカウンタ３と読み出しカウンタ15の位相を合わせ
るために動作開始時に初期設定が必要となる。
［発明の効果］ 以上、説明したように本発明は２個の同期式RAMを交互
に制御することでフレームアライナを実現し、第３図に
よる従来例と比較してタイミングの設計が簡単になり、
第２図による従来例と比較するとLSI化した場合に回路
規模の縮小と面積の縮小に効果がある。
に制御することでフレームアライナを実現し、第３図に
よる従来例と比較してタイミングの設計が簡単になり、
第２図による従来例と比較するとLSI化した場合に回路
規模の縮小と面積の縮小に効果がある。
第１図は本発明の第１実施例を示す回路図、第２図及び
第３図は従来例をそれぞれ示す回路図、第４図は第３図
に示した従来例の動作を示すタイミングチャート、第５
図は第一実施例の動作例を示すタイミングチャート、第
６図は本発明の第２実施例の回路図である。 1,2……データ入力端子、 ３……書き込みカウンタ、 ４……加算器、 ５……インバータ、 6,7,10……選択回路、 8,9……同期式RAM、 11……Ｄ−フリップフロップ、 12……検出回路、 13……アドレスカウンタ、 14……非同期RAM、 15……読み出しカウンタ、 D1〜Dn……193ビットＤ−フリップフロップ。
第３図は従来例をそれぞれ示す回路図、第４図は第３図
に示した従来例の動作を示すタイミングチャート、第５
図は第一実施例の動作例を示すタイミングチャート、第
６図は本発明の第２実施例の回路図である。 1,2……データ入力端子、 ３……書き込みカウンタ、 ４……加算器、 ５……インバータ、 6,7,10……選択回路、 8,9……同期式RAM、 11……Ｄ−フリップフロップ、 12……検出回路、 13……アドレスカウンタ、 14……非同期RAM、 15……読み出しカウンタ、 D1〜Dn……193ビットＤ−フリップフロップ。
Claims (1)
- 【請求項１】書き込みカウンタと、該書き込みカウンタ
の出力値に“−191"を加算する加算器と、上記書き込み
カウンタの出力の最下位ビットを入力とするインバータ
と、上記書き込みカウンタの出力と上記加算器の出力と
を入力として上記書き込みカウンタの出力の最下位ビッ
トにより制御される第１の選択回路と、上記書き込みカ
ウンタの出力と上記加算器の出力とを入力として上記イ
ンバータの出力により制御される第２の選択回路と、上
記第１の選択回路の出力をアドレス入力として上記書き
込みカウンタの出力の最下位ビットを書き込み制御信号
とする第１のRAMと、上記第２の選択回路の出力をアド
レス入力として上記インバータの出力を書き込み制御信
号とする第２のRAMと、上記第１のRAMのデータ出力信号
ｎビットと上記第２のRAMのデータ出力信号ｎビットと
を入力として上記書き込みカウンタの出力の最下位ビッ
トにより制御される第３の選択回路と、該第３の選択回
路の出力を入力とするＤ−フリップフロップと、該Ｄ−
フリップフロップの出力を入力とする検出回路と、上記
第１のRAMおよび該第２のRAMのそれぞれの第１ビット目
のデータ入力信号とデータ入力端子とを接続し上記Ｄ−
フリップフロップの第１ビット目から第（ｎ−１）ビッ
ト目の出力を上記第１のRAMの第２ビット目から第ｎビ
ット目のデータ入力信号と上記第２のRAMの第２ビット
目から第ｎビット目のデータ入力信号とに順に接続し、
上記検出回路の出力を出力端子に接続した回路構成を有
することを特徴としたフレームアライナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194796A JPH0732382B2 (ja) | 1989-07-27 | 1989-07-27 | フレームアライナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194796A JPH0732382B2 (ja) | 1989-07-27 | 1989-07-27 | フレームアライナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358639A JPH0358639A (ja) | 1991-03-13 |
| JPH0732382B2 true JPH0732382B2 (ja) | 1995-04-10 |
Family
ID=16330402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194796A Expired - Lifetime JPH0732382B2 (ja) | 1989-07-27 | 1989-07-27 | フレームアライナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732382B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3110349B2 (ja) | 1997-07-02 | 2000-11-20 | 日本電気株式会社 | フレームアライナ回路 |
-
1989
- 1989-07-27 JP JP1194796A patent/JPH0732382B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358639A (ja) | 1991-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20041022 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A131 | Notification of reasons for refusal |
Effective date: 20041110 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041221 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050413 |