JPH0696579A - クロック同期型半導体記憶装置およびそのアクセス方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 正確にアドレス設定を行なえるクロック同期
型半導体装置およびそのアクセス方法を提供する。 【構成】 メモリセル群と、外部から連続して供給され
る基本クロック信号のサイクル数を実質的にカウントす
る計数部と、基本クロック信号以外の外部から供給され
る少なくとも１種類以上の制御信号を入力し、該制御信
号のレベルが所定レベルの状態になり、かつ基本クロッ
ク信号に同期してメモリセル群に対するデータ出力のた
めの開始アドレス設定を行なう制御部と、制御部により
設定されるアドレスに対するデータ出力動作を実行する
データ入出力部とを有し、データ入出力部によるメモリ
セル群に対するデータ出力は、制御部により開始アドレ
スが設定された後から計数部により基本クロック信号を
所定数カウントした後で開始されることを特徴とするク
ロック同期型半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】基本クロック信号に同期して動作
するクロック同期型半導体記憶装置およびそのアクセス
方法に関し、特に、基本クロック信号に同期したアドレ
スの設定および基本クロック信号の周波数が高い場合で
も確実に、データアクセスのためのアドレスの設定が可
能なクロック同期型半導体記憶装置およびそのアクセス
方法に関する。

【０００２】

【従来の技術】基本クロック信号に同期してメモリアク
セスの動作を制御する基本的な方式に関し、筆者は以前
提案した（特願平３−２５５３５４）。その際、外部制
御信号によるメモリアクセスの制御の方式の幾つかの方
法を示したが、そこでは基本クロック信号（ＣＬＫ）と
外部制御信号の同期のとり方およびこれらの制御信号に
対するアドレス信号等の具体的な設定タイミングについ
ては何も記載しなかった。また、従来のクロック同期型
半導体記憶装置では、基本クロック信号の周期が短かい
場合等は、特に安定してデータアクセスを行なうことが
難かしいという問題があった。

【０００３】

【発明が解決しようとする課題】本発明は、データ出力
等においてアドレス設定のタイミングを基本クロック信
号と外部から供給される制御信号とを同期させて行なう
クロック同期型半導体装置およびそのアクセス方法を提
供する。

【０００４】また、システムの基本サイクルが短い場
合、長い場合に対してアクセスの対象であるアドレスの
設定が容易なクロック同期型半導体記憶（メモリ）記憶
装置およびそのアクセス方法を提供する。さらに、メモ
リが組み込まれるシステムの基本サイクルの長短に応じ
て内部動作を切り替え設定出来る機能を有するクロック
同期型半導体記憶装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記した従来の課題を解
決するため、本発明の請求項１に記載のクロック同期型
半導体記憶装置のアクセス方法は、外部から連続して供
給されるクロック信号に同期してデータアクセスを行な
うクロック同期型半導体記憶装置において、前記半導体
記憶装置に対するデータアクセスのための開始アドレス
の設定は、該半導体記憶装置に供給される前記クロック
信号以外の少なくとも１種類以上からなる制御信号のレ
ベルが所定レベルに保持される前記クロック信号のサイ
クルにより設定され、該設定された開始アドレスからの
データの出力は、該開始アドレスが設定された後から数
えて該クロック信号の特定番目のサイクルから開始され
ることを特徴としている。

【０００６】また、請求項２に記載のクロック同期型半
導体記憶装置のアクセス方法は、外部から連続して供給
されるクロック信号に同期してデータアクセスを行なう
クロック同期型半導体記憶装置において、前記半導体記
憶装置に対するデータアクセスのための開始アドレスの
設定は、該半導体記憶装置に供給される前記クロック信
号以外の少なくとも１種類以上からなる第一の制御信号
のレベルが所定レベルに保持される状態により設定さ
れ、該設定された開始アドレスからのデータの出力は、
前記半導体記憶装置に供給される第二の制御信号が所定
レベルに保持された後から数えて該クロック信号の特定
番目のサイクルから開始されることを特徴としている。

【０００７】また、請求項３に記載のクロック同期型半
導体記憶装置のアクセス方法は、外部から連続して供給
されるクロック信号に同期してデータアクセスが可能な
クロック同期型半導体記憶装置において、前記半導体記
憶装置に対するデータアクセスのための開始アドレスの
設定は、該半導体記憶装置に供給される前記クロック信
号以外の少なくとも１種類以上からなる第一の制御信号
のレベルが所定レベルに保持される状態により設定さ
れ、該設定された開始アドレスからのデータの出力は、
前記第一の制御信号により該データアクセスのための開
始アドレスが設定される以前に該半導体記憶装置に供給
される外部からの制御により以下に示す２種類（Ａ，
Ｂ）のいずれかのアクセス方法が選択され、開始される
クロック同期型半導体記憶装置のアクセス方法であり、
（Ａ）は、前記設定された開始アドレスからのデータの
出力は、該開始アドレスが設定された直後から開始され
るアクセス方法。

【０００８】（Ｂ）は、前記設定された開始アドレスか
らのデータの出力は、クロック信号同期のデータ出力で
あり、前記半導体記憶装置に供給される第二の制御信号
が所定レベルに保持された後から数えて該クロック信号
の所定番目のサイクルから開始されるアクセス方法、で
あることを特徴としている。

【０００９】また、請求項４に記載のクロック同期型半
導体記憶装置のアクセス方法は、外部から連続して供給
されるクロック信号に同期してデータアクセスが可能な
クロック同期型半導体記憶装置において、前記半導体記
憶装置に対するデータアクセスのための開始アドレスの
設定は、該半導体記憶装置に供給される前記クロック信
号以外の少なくとも１種類以上からなる第一の制御信号
のレベルが所定レベルに保持される状態により設定さ
れ、該設定された開始アドレスからのデータの出力は、
前記第一の制御信号により該データアクセスのための開
始アドレスが設定される以前に該半導体記憶装置に供給
される外部からの制御により以下に示す２種類（Ａ，
Ｂ）のいずれかのアクセス方法が選択され、開始される
クロック同期型半導体記憶装置のアクセス方法であり、
（Ａ）は、前記設定された開始アドレスからのデータの
出力は、該開始アドレスが設定された直後から開始され
るアクセス方法。

【００１０】（Ｂ）は、前記設定された開始アドレスか
らのデータの出力は、クロック信号同期のデータ出力で
あり、該開始アドレスが設定された後から数えて該クロ
ック信号の所定番目のサイクルから開始されるアクセス
方法、であることを特徴としている。

【００１１】また、請求項５に記載のクロック同期型半
導体記憶装置は、複数のメモリセルが行列状に配列され
てなる記憶手段と、外部から連続して供給される基本ク
ロック信号のサイクル数を実質的にカウントする計数手
段と、前記基本クロック信号以外の外部から供給される
少なくとも１種類以上の制御信号を入力し、該制御信号
のレベルが所定レベルの状態になり、かつ前記基本クロ
ック信号に同期して、前記記憶手段に対するデータアク
セスのための開始アドレス設定を行なう制御手段と、前
記制御手段により設定されるアドレスに対するデータア
クセス動作を実行するデータ入出力手段とを有し、前記
データ入出力手段による前記記憶手段に対するデータ出
力の開始は、前記制御手段により開始アドレスが設定さ
れた後から、前記計数手段により前記基本クロック信号
を所定数カウントした後で開始されることを特徴として
いる。

【００１２】また、請求項６に記載のクロック同期型半
導体記憶装置は、複数のメモリセルが行列状に配列され
てなる記憶手段と、外部から連続して供給される基本ク
ロック信号のサイクル数を実質的にカウントする計数手
段と、前記基本クロック信号以外の外部から供給される
少なくとも１種類以上の制御信号を入力し、第一の制御
信号のレベルが所定レベルの状態になったら、前記記憶
手段に対するデータアクセスのための開始アドレス設定
を行なう制御手段と、前記制御手段により設定されるア
ドレスに対するデータアクセス動作を実行するデータ入
出力手段とを有し、前記データ入出力手段による前記記
憶手段に対するデータ出力の開始は、外部から供給され
る前記制御信号の内の第二の制御信号が所定レベルにな
った後から前記計数手段により前記基本クロック信号を
所定数カウントした後で開始されることを特徴としてい
る。

【００１３】また、請求項７に記載のクロック同期型半
導体記憶装置は、複数のメモリセルが行列状に配列され
てなる記憶手段と、外部から連続して供給される基本ク
ロック信号のサイクル数を実質的にカウントする計数手
段と、前記基本クロック信号以外の外部から供給される
少なくとも１種類以上の制御信号を入力し、該制御信号
の内の第一の制御信号のレベルが所定レベルの状態にな
ったら、前記記憶手段に対するデータアクセスのための
開始アドレス設定を行なう制御手段と、前記制御手段に
より設定されるアドレスに対するデータアクセス動作を
実行するデータ入出力手段と、前記制御信号の内の第二
の制御信号のレベルにより以下の２つ動作（Ａ）および
（Ｂ）のいずれかを選択する選択手段を有するクロック
同期型半導体記憶装置であり、（Ａ）は、前記データ入
出力手段による前記記憶手段に対するデータ出力は、前
記制御手段により開始アドレスが設定された直後から開
始される；（Ｂ）は、前記データ入出力手段による前記
記憶手段に対するデータ出力は、前記制御手段により開
始アドレスが設定された後、前記計数手段により前記基
本クロック信号を所定数カウントした後に開始されるこ
とを特徴としている。

【００１４】また、請求項８に記載のクロック同期型半
導体記憶装置は、複数のメモリセルが行列状に配列され
てなる記憶手段と、外部から連続して供給される基本ク
ロック信号のサイクル数を実質的にカウントする計数手
段と、 前記基本クロック信号以外の外部から供給され
る少なくとも１種類以上の制御信号を入力し、該制御信
号の内の第一の制御信号のレベルが所定レベルの状態に
なったら、前記記憶手段に対するデータアクセスのため
の開始アドレス設定を行なう制御手段と、前記制御手段
により設定されるアドレスに対するデータアクセス動作
を実行するデータ入出力手段と、前記制御信号の内の第
二の制御信号のレベルにより以下の２つ動作（Ａ）およ
び（Ｂ）のいずれかを選択する選択手段を有するクロッ
ク同期型半導体記憶装置であり、（Ａ）は、前記データ
入出力手段による前記記憶手段に対するデータ出力は、
前記制御手段により開始アドレスが設定された後から開
始される；（Ｂ）は、前記データ入出力手段による前記
記憶手段に対するデータ出力は、前記制御手段により開
始アドレスが設定された後で、前記第二の制御信号のレ
ベルが所定レベルになった後から、前記計数手段により
前記基本クロック信号を所定数カウントした後に開始さ
れる。

【００１５】ことを特徴としている。

【００１６】

【作用】上記した、本発明のクロック同期型半導体装置
およびそのアクセス方法では、アクセス対象のアドレス
の設定のタイミングに関して、行アドレス制御信号、列
アドレス制御信号に対して基本クロック信号に同期して
アドレスを設定し、その後該クロック信号の特定番目の
サイクルからデータ出力を開始する。

【００１７】また、アクセス対象のアドレスの設定のタ
イミングに関して、行アドレス制御信号、列アドレス制
御信号に対してアドレスを設定し、アクセスの開始を制
御する第二の制御信号を入力し、この第二の制御信号の
レベル変化により基本クロック信号に同期したデータ出
力を開始する。

【００１８】また、新たな行アクセスの開始毎にその行
サイクルのアクセス方式を選択する。

【００１９】さらにまた、内部動作に必要なサイクル数
を固定とせず、必要に応じて変更する。

【００２０】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は本発明の第１実施例としてのアクセス
方法を示すタイミングチャートである。

【００２１】基本クロック信号ＣＬＫの遷移に対して外
部制御信号を同期させアドレスを設定する方式は、基本
クロック信号ＣＬＫに同期して回路動作を行うという基
本的なシステム構成上から見てもデータアクセス動作を
安定して実行させるためには効果的な方法と考えられ
る。この一例を図１のタイミング図を用いて説明する。
図１のタイミング図においては、基本クロック信号ＣＬ
Ｋの立ち上がりの遷移に対して全ての信号が設定され
る。例えば、外部から供給される制御信号／ＲＥが
“Ｌ”となった最初のＣＬＫサイクル（ＣＬＫ１）で、
メモリセルアレイの行を指定するいわゆる行アドレスが
取り込まれる。従ってこのアドレスの状態の設定は図１
に示されているように、基本クロック信号ＣＬＫの立ち
上がりを基準に規定される。同様にメモリセルアレイの
列を指定する列アドレスは、外部から供給される制御信
号／ＣＥが“Ｌ”であるＣＬＫサイクル（ＣＬＫ４）の
ＣＬＫの立ち上がり遷移を基準として、図で示されるよ
うに規定される。データ出力の動作は、例えば３サイク
ルで一連のアクセス動作を行い、４サイクル目（ＣＬＫ
８）でデータ（ＣＬ１）がチップ外へ出力される。シリ
アル出力の途中で列アドレスを変えるには、制御信号／
ＣＥが“Ｌ”であるサイクルを作りその状態で基本クロ
ック信号ＣＬＫの立ち上がり（ＣＬＫ１５）の遷移時に
対して列アドレスを同じように設定する。その設定の４
サイクル後（ＣＬＫ１９）から新しい列アドレスのデー
タを先頭にして予め決められた順のアドレスのデータ
（Ｃ２，Ｃ２＋１，Ｃ２＋２、…）がシリアル出力され
る。

【００２２】ところで、基本クロック信号ＣＬＫの周期
が短く、例えば１０ｎｓぐらいになってくる場合を考え
る。この場合、この基本クロック信号に同期してある一
つのサイクルでアドレスの設定をするために、アドレス
信号の状態を保持するセットアップやホールドの時間
を、基本クロック信号ＣＬＫの一サイクルの立ち上がり
遷移などを基準にして確実に設けることが困難になる。
すなわち、次のサイクルから数えて特定のサイクルを選
択し、かつそのサイクル内にアドレスの設定を行なうこ
とが困難になる。また、回路動作的にもあるサイクルを
特定してそのサイクル内にアドレスなどの信号を確実に
取り込むことは、基本クロック信号ＣＬＫの周期が短か
くなってくると安定かつ確実に信頼性良く回路を動作さ
せることが難しくなる。これはシステム側、チップ側の
双方にとって厳しいタイミングの制御を行なう必要があ
りこれを実現するためにも複雑な回路設計を行わなけれ
ばならない。

【００２３】また、基本クロック信号ＣＬＫの周期が長
いシステムの場合、メモリチップが常に列アドレスの設
定サイクルから特定番目のサイクル、例えば、４サイク
ル目で内部の動作を行うとすると、新たに設定された列
アドレスからのアクセスする場合において、先頭のアク
セスまでは多大のアクセス時間を必要とする。この様
に、基本クロック信号による動作方式が一定すなわち不
変であると、システムのサイクル時間がある程度固定さ
れてしまうので、アクセスを効率的に利用するような範
囲のシステムに応用することが困難である。この問題を
解決するためのアクセス方法を第２実施例として以下に
説明する。

【００２４】第１実施例の最後に述べた様に、サイクル
時間が短く、この基本クロック信号ＣＬＫに同期して、
１サイクルでアドレスを設定するのが困難な場合が生じ
た場合、これを回避する一つの方法が図２に示す本発明
の第２実施例である。同２図において、まず／ＲＥが
“Ｌ”になると（ＣＬＫ１の直前）アドレス取り込みの
動作がアクティブとなる。しかし、この時は、基本クロ
ック信号ＣＬＫへ同期した半導体記憶装置（メモリ）内
部でのアクセス動作はまだ起動されない。このアドレス
の取り込みは従来のＤＲＡＭによる設定と同じであり、
アドレスの設定には特に困難なところはない。すなわ
ち、基本クロック信号ＣＬＫのタイミングに同期せずに
アドレスの取り込みが出来る。このように第一の制御信
号／ＲＥと／ＣＥによってアドレスを設定し、基本クロ
ック信号ＣＬＫに同期してメモリに取り込まれたアドレ
スに対する実際のデータアクセスは外部からの第二の制
御信号としての制御信号／ＳＹＮＣによって開始する。
ＣＬＫの立ち上がり遷移の時制御信号／ＳＹＮＣが
“Ｌ”であれば（ＣＬＫ４）そのサイクルから同期モー
ドとなり、基本クロックに同期して内部のアクセス動作
が進行する。これにより、同期動作を開始して（ＣＬＫ
４）から、この実施例では、４サイクル目（ＣＬＫ８）
でデータＣ１が始めて外部へ出力される。アクセスの途
中で列アドレスを変えるには、制御信号／ＳＹＮＣを
“Ｈ”にして（ＣＬＫ１２）、新たに列アドレスＣ２を
基本クロックに非同期に取り込むようにして、制御信号
／ＣＥの立ち下がり（ＣＬＫ１２）に対してアドレスを
設定しかつ取り込み、次に制御信号／ＳＹＮＣを再び
“Ｌ”にして（ＣＬＫ１５）この新たなアドレスでの同
期アクセスを開始する。（図２ではＣＬＫ１５から新た
な列アドレスのアクセスが始まり４サイクル後のＣＬＫ
１９からアドレスＣ１からＣ２へ切り替わる。

【００２５】更にこの考えを拡張すると、行アドレスを
設定するサイクル毎に動作モードを設定することが可能
なメモリを作ることが出来る。この場合の動作モードと
はデータの出力タイミングのことで、従来のＤＲＡＭの
様にアドレスの設定後データの出力が開始されるモード
（以後ノーマルモードという）と本発明の様にアドレス
設定後基本クロック信号ＣＬＫに従ってデータ出力が行
われる同期アクセスモード（以後同期モードという）の
ことである。

【００２６】これらの２種類のモード切り替えの方式を
示したのが図３と図４である。図３では、従来のノーマ
ルモードと図２に示した第２実施例で説明してきた本発
明の同期モードを切り替える方式を示している。切り替
えのための制御信号としては／ＳＹＮＣを用い、この制
御信号／ＳＹＮＣが、例えば制御信号／ＲＥが立ち下が
るとき（ＣＬＫ１）に“Ｌ”ならば従来のノーマルモー
ドとなり、“Ｈ”ならばアドレス取り込みに関してはノ
ーマルと同じであるが、／ＳＹＮＣが立ち下がることに
よって（ＣＬＫ３１）同期モードとなる方式の例であ
る。

【００２７】図４は従来のノーマルモードと図１に示さ
れる第１実施例の同期モードの切り替えの場合を示して
いる。この場合例えば制御信号／ＳＹＮＣを利用すると
して、／ＲＥが立ち下がるとき（ＣＬＫ１）の／ＳＹＮ
Ｃの状態で従来のノーマルモードとなるか本発明の同期
モードとなるかを決めるようにする。同図では／ＳＹＮ
Ｃが“Ｈ”の時ノーマルモード、／ＳＹＮＣが“Ｌ”の
とき（ＣＬＫ２２）同期モードとなり、制御信号／ＲＥ
が“Ｌ”となって最初のＣＬＫから（ＣＬＫ２３）同期
動作を始める。このモードの切替えは／ＳＹＮＣを用い
なくてもモード設定のサイクルを別に設けて行なっても
良いことは明白である。

【００２８】以上何れの場合においても、従来のノーマ
ルモードと本発明の同期モードを同一メモリ内にて時分
割で実現できるため、例えばランダムアクセスと高速な
シリアルアクセスを同一システムで必要とする場合に有
効となる。

【００２９】次にシステムの基本クロック信号ＣＬＫが
必ずしも最高速で発生されない場合について説明する。
サイクルタイム１０ｎｓで効率的なメモリの同期的な制
御も、サイクルタイムが２０ｎｓで、メモリ内の動作は
不変のままであれば、カラムアドレス設定後の最初のア
クセスは倍の時間が必要であるし、メモリ内の動作も時
間余裕が大きくなり動作が休んでいる時間が多くなる。
これを回避し、メモリの効率的動作を達成するためには
使用される基本クロック信号ＣＬＫの長短に従って内部
動作のサイクルを変更出来るようにすることが望まし
い。

【００３０】図５は、そのような機能を有するアクセス
タイミング方法の一例を示すタイミング図である。同図
では内部動作に必要とするサイクル数を変えた二つの場
合について示してある。また、説明を分かり易くするた
めここでは、同期モードでの例を示してある。図５の２
は図１の実施例に相当する基本クロック信号の同期動作
のサイクル数の場合を示しており、１は内部動作にかけ
るサイクル数を減らした場合に相当する。この場合、２
と同じ基本クロックの短い周期では１の内部動作は追随
した動作を行うことが出来ないが、図では制御のサイク
ル数の違いを見るために同一のＣＬＫに対して二つの場
合を示した。１は２の半分のサイクル数で内部動作を行
うとした。従って実際には、２が基本クロック信号の周
期が１０ｎｓのサイクルのシステムでの制御であり、１
は２０ｎｓのサイクルのシステム制御法であり、各々そ
のサイクルのシステムで最適な動作を行う。

【００３１】上記した本発明のアクセス方法を実行する
クロック同期型半導体記憶装置の構成を図６を用いて以
下に説明する。

【００３２】図６は、本発明のアクセス方法を実行する
半導体記憶装置の構成図である。この記憶装置１０の基
本動作は、外部から連続的に与えられる外部基本クロッ
ク信号ＣＬＫおよび少なくとも１つ以上の制御信号に基
づいてメモリアクセス動作を行なう。

【００３３】図６において、記憶装置１０は、通常の記
憶装置が備えている記憶セル群１１、指定部１３、デー
タ入力部４に加えて、この発明の特徴となる動作を行な
うための主要な構成要素となる計数部５及び制御部１４
から構成されている。

【００３４】記憶セル郡１１内では、ダイナミック形又
はスタティック形又は不揮発性形のメモリセルがマトリ
ックス状に配置されて、読出されるデータ及び書込まれ
るデータがここで記憶される。データ入出力部４を介し
て記憶セル群１１と外部とのデータアクセスが行なわれ
る。

【００３５】指定部１３は制御部１４の制御下で、外部
から与えられる一連のアドレス信号にしたがって、記憶
セル群１１における連続したアドレスを設定し、アクセ
スしようとするメモリセルを順次指定する。該指定部１
３は、例えば制御部１４に入力される制御信号／ＳＹＮ
Ｃ，／ＲＥ，／ＣＥの制御のもとで行アドレス信号を取
り込んで、この行アドレス信号で指定されるワード線に
接続された記憶セル群１１内の一連のメモリセルに対し
て、連続した列アドレス信号を外部から取り込む。この
取り込まれた列アドレス信号により、指定部１３は連続
したメモリセルを順次指定する。

【００３６】データ入出力部４は、外部から与えられる
読出し／書込み信号に基づいて、指定部１３によって指
定されるメモリセルに対してデータの読出し動作あるい
は書込み動作を行なう。読出されたデータは、データ入
出力部４を介して外部に出力される。書込まれるデータ
は、外部からデータ入出力部４を介して指定部１３によ
り指定されるメモリセル群１１に与えられる。

【００３７】計数部５は、外部から間断なくほぼ一定の
周期で入力される基本クロック信号ＣＬＫのサイクル数
をカウントするためのカウンタである。このカウンタは
特定番数目のクロックサイクルを他のクロックサイクル
と区別する機能を持てば良い。従って、この機能を有す
る回路は実質的にカウンタと見なされる。従って、カウ
ンタという特別な別個の回路を準備する必要はない。本
実施例で用いる基本クロック信号ＣＬＫは、記憶装置の
アクセス時間、例えば３０ｎｓ以下のサイクルタイムを
有するクロック信号である。計数部５は、カウントした
ＣＬＫ信号のサイクル数を制御部１４に与える。

【００３８】制御部１４は、外部から与えられた制御信
号／ＳＹＮＣのレベルに基づいて選択部１２へ指示信号
を送る。この指示に基づいて、選択部１２は、記憶セル
群１１に対するアクセスの実行のタイミングを選択し、
アドレス活性化信号Ф_A 〜Ф_D を記憶セル群１１へ送
る。

【００３９】選択部１２が行なう選択動作は、既に説明
した図３，４に示した各実施例において、ノーマル動作
モードか同期モードかのいずれかを制御部１４の制御の
もとで選択する。

【００４０】選択部１２を有しない場合は、既に説明し
た図１，２，３，４に示した実施例のアクセス動作を行
なう構成を有する半導体記憶装置となる。

【００４１】尚、計数部および制御部１４の構成を図７
〜１０を用いて以下に説明する。

【００４２】一般に、内部の動作は基本的には基本クロ
ック信号ＣＬＫを動作時間の最小単位とした制御になっ
ている。よって、ある動作開始のシグナルを何サイクル
使ってその動作を行う回路部分に伝えるかを制御するこ
とによって、基本クロックの何サイクル分で一連の動作
を行うかを選択できる。この選択をチップ内部のフェー
ズを外部からレーザーで溶断することによって設定でき
る回路の構成例を図７〜図１０に示す。

【００４３】図７はある回路に対するトリガー信号であ
るＲＩＮＴが基本クロックの何サイクル分かに相当する
時間だけ遅延させられる例を示している。この回路はい
わゆるシフトレジスター回路であって、ＲＩＮＴが例え
ば“Ｈ”になった状態を順次、基本クロック信号に同期
したチップ内部の信号ＩＮＴＣＬＫの変化に従って、伝
えて行く。ＩＮＴＣＬＫ，／ＩＮＴＣＬＫは互いに逆相
の信号である。図７では／ＩＮＴＣＬＫが“Ｈ”の時に
前段のラッチ回路に信号が転送され、ＩＮＴＣＬＫが
“Ｈ”の時に後段のラッチ回路に信号が転送される。従
って図７の遅延回路は基本クロック１サイクル分の信号
遅延を生じ、ＲＩＮＴが１サイクル遅れてＣＩＮＴ１と
して出力される。更に同様の回路を通すことによってＣ
ＩＮＴ１から１サイクル遅れのＣＩＮＴ２、ＣＩＮＴ２
から１サイクル遅れのＣＩＮＴ３を作っている。図７，
８で示されるようなクロックドインバーターでは、出力
部に記載された信号が“Ｈ”の時インバーターとして働
き、“Ｌ”の時は出力は高インピーダンスとなり出力よ
り先のノード部分から遮断される。この時の信号と基本
クロックの関係が図１１に示されている。同図におい
て、ＣＬＫ１で立ち上がるＲＩＮＴに対して、１サイク
ルずつ遅れてそれぞれＣＬＫ２、ＣＬＫ３、ＣＬＫ４で
立ち上がる信号ＣＩＮＴ３が示されている。これらの信
号の何れを用いるかによって、ある動作を、例えば入出
力動作、を基本クロック信号の所定のサイクルから何サ
イクル目で行うかを決めることが出来る。同期型メモリ
の基本構成部分で言うと、これらの遅延回路が基本クロ
ックの計数部分を構成することになる。

【００４４】図８は遅延された何れかの信号を選択し
て、実際に制御に利用される信号ＣＩＮＴとして被駆動
回路に供給する部分を示した図である。クロックドイン
バーターの働きからＶL が“Ｈ”ならＣＩＮＴ１、ＶM
が“Ｈ”ならＣＩＮＴ２、ＶHが“Ｈ”ならＣＩＮＴ３
が出力信号ＣＩＮＴとして出力される。この切り替えス
イッチとしての回路を、メモリが使用されるシステムの
基本クロック信号ＣＬＫの周期に従って切り替えればそ
のシステムに最適の動作を行なわせることが出来る。こ
の切り替えの信号を作る方法は幾つか考えられる。

【００４５】フェーズ溶断、配線層をメモリＩＣに作り
込む工程のマスクパターンの変更、フローティングパッ
ドへの電源線ピンからのボンディングを用いて内部ノー
ドをフローティングとするか一定電位とするかでフェー
ズ溶断と同じ効果をさせる方法、ノーコネクションのピ
ンなどを利用してそのピンを電源につなぐかフローティ
ングにするか等で区別をする方法、制御信号／ＲＥが立
ち下がる時などのタイミングでの他の外部信号の状態を
区別することによるプログラム方式などがある。以下で
はフューズ溶断を用いた場合の具体例を示す。

【００４６】図９は２つのフューズの切り方によって４
つの組み合わせ信号状態を作る回路である。フューズ１
または２を切らない場合は信号Ｆ１とＦ２はＲＩＮＴが
立ち上がるまでは“Ｌ”にセットされており、ＲＩＮＴ
が立ち上がるとＦ１，Ｅ２も立ち上がり“Ｈ”となる、
一方、フューズが切断されると、トランジスタＴ１また
はＴ２は接地レベルへとつながるパスとはならないた
め、ＲＩＮＴが立ち上がっても信号Ｆ１またはＦ２はラ
ッチレベルを維持し“Ｌ”のままとなる。フューズ１、
２の切り方によってＦ１とＦ２の状態の組み合わせは４
通りである。このうち３通りの場合を使って図８の切り
替えスイッチ回路への入力信号を作っているのが、図１
０に示す回路である。

【００４７】図１０に示す回路は、フューズの切断の組
み合わせによって生じる信号Ｆ１，Ｆ２の、ＲＩＮＴが
“Ｈ”の時の状態から信号ＶH ，ＶM ，ＶL を作る論理
回路である。

【００４８】上記に示した回路によるとフューズ１、２
が何れも切断されなればＶH が“Ｈ”となり、ＲＩＮＴ
が立ち上がってから４サイクル目でＣＩＮＴが立ち上が
る。フューズ１のみが切断されるとＶM が“Ｈ”となり
ＲＩＮＴが立ち上がってから３サイクル目でＣＩＮＴが
立ち上がる。フューズが何れも切断されるとＶL が
“Ｈ”となりＲＩＮＴが立ち上がって２サイクル目でＣ
ＩＮＴが立ち上がる。フューズ２のみが切断された場合
は何れの信号も立ち上がらないのでＣＩＮＴが立ち上が
ることはない。

【００４９】他の配線層をメモリＩＣに作り込む工程の
マスクパターンの変更、フューズの代わりに内部ノード
のパッドへ電源線ピンからのボンディングを用いる方
法、ノーコネクションのピンなどを利用してそのピンを
電源につなぐかフローティングにするか等で区別する方
法の何れも、フューズ１、２の代わりにトランジスタＴ
１，Ｔ２の対応するノードをどの様な方法で接地レベル
につなぐかということであり、その構成は当業者にとっ
て容易に類推できる。これらは自明の事項なので、ここ
ではその説明を省略する。

【００５０】一方、制御信号／ＲＥが立ち下がる時など
のタイミングでの他の外部信号の状態を区別するプログ
ラム方式は、信号Ｆ１，Ｆ２に相当する信号を内部ロジ
ックで直接作るものであり、外部信号の状態との対応関
係さえ決まれば、その状態の時、Ｆ１やＦ２、またはＶ
H やＶL に相当する信号を発生する様に、容易にロジッ
ク回路を作ることが出来る。

【００５１】以上説明してきたように、本発明のクロッ
ク同期型半導体装置では、例えば、アドレス設定におい
て、制御信号／ＲＥ、／ＣＥを入力した後、基本クロッ
ク信号に同期させてアドレス設定を行なうので正確なデ
ータアクセス動作が実行できる。

【００５２】また、例えば、基本クロック信号の周期が
短い場合、基本クロック信号の長短とは関係ない方法で
アドレスの値を設定できるのでシステムのタイミング設
計やメモリ内部動作に対する条件が、クロックの周期が
短い場合であっても、緩やかになる。しかも、データの
アクセスに対してはクロック同期の特徴を生かせるとい
う特徴がある。

【００５３】また、従来のＤＲＡＭのページモードのよ
うなランダムアクセスが必要であり、しかもクロックに
同期したような高速なシリアルアクセスがシステムの基
本であるような回路構成の場合には、時分割でＤＲＡＭ
モードと同期モードを同一チップで切り替えて行なうこ
とができるので、本発明の他の方法を用いればシステム
を効率的に構築できる。特に画像用のメモリに応用可能
である。

【００５４】更に、他実施例で示したように様々な周期
のシステムにメモリの最適動作を対応させるため、メモ
リのデータアクセス動作に使用するサイクル数を変更出
来るので、一つのメモリを設計することによって多くの
システムに応用でき、このためシステムの性能を最大限
に発揮できるメモリを選択できる。

【００５５】

【発明の効果】本発明のクロック同期型半導体装置およ
びそのアクセス方法によれば、システムの基本クロック
サイクルの長短にかかわらずアクセス対象のアドレスの
設定タイミングを確実に設定でき正確にデータを出力す
ることができる。

【図面の簡単な説明】

【図１】従来のクロック同期型半導体装置のクロック同
期動作を示す外部信号波形図。

【図２】本発明の実施例であるアクセス方法に関するク
ロック同期型半導体装置のアドレス取り込み非同期型の
クロック同期方式の外部信号波形図。

【図３】ノーマルＤＲＡＭモードと本提案のクロック同
期モードと切り替えるための外部信号波形の例。

【図４】ノーマルＤＲＡＭモードと従来のクロック同期
モードとを切り替えるための外部信号波形の例。

【図５】同一メモリ内で、内部動作に使うクロックサイ
クル数の変更の場合の外部波形の比較。

【図６】図１〜４のアクセスを実行する半導体記憶装置
の構成図。

【図７】内部回路駆動信号のクロック同期遅延回路図。

【図８】遅延信号選択スイッチ回路図。

【図９】フューズ溶断状態信号発生回路図。

【図１０】遅延信号選択スイッチ回路駆動信号の発生回
路図。

【図１１】図８の各遅延信号の基本クロックとの関係を
示す波形図。

【符号の説明】

ＣＬＫ 基本クロック信号 ／ＲＥ ロウイネーブル信号 ／ＣＥ カラムイネーブル信号 Ａｄｄ アドレス信号 ／ＳＹＮＣ 第二の制御信号 Ｄｏｕｔ 出力信号 ４ データＩ／Ｏ部 ５ 計数部 １０ クロック同期型半導体記憶装置 １１ 記憶セル群 １２ 選択部 １３ 指定部 １４ 制御部

Claims (14)

【特許請求の範囲】
1. 【請求項１】 外部から連続して供給されるクロック信
   号に同期してデータアクセスを行なうクロック同期型半
   導体記憶装置において、 前記半導体記憶装置に対するデータアクセスのための開
   始アドレスの設定は、該半導体記憶装置に供給される前
   記クロック信号以外の少なくとも１種類以上からなる制
   御信号のレベルが所定レベルに保持される前記クロック
   信号のサイクルにより設定され、 該設定された開始アドレスからのデータの出力は、該開
   始アドレスが設定された後から数えて該クロック信号の
   特定番目のサイクルから開始されることを特徴とするク
   ロック同期型半導体記憶装置のアクセス方法。
2. 【請求項２】 外部から連続して供給されるクロック信
   号に同期してデータアクセスを行なうクロック同期型半
   導体記憶装置において、 前記半導体記憶装置に対するデータアクセスのための開
   始アドレスの設定は、該半導体記憶装置に供給される前
   記クロック信号以外の少なくとも１種類以上からなる第
   一の制御信号のレベルが所定レベルに保持される状態に
   より設定され、 該設定された開始アドレスからのデータの出力は、前記
   半導体記憶装置に供給される第二の制御信号が所定レベ
   ルに保持された後から数えて該クロック信号の特定番目
   のサイクルから開始されることを特徴とするクロック同
   期型半導体記憶装置のアクセス方法。
3. 【請求項３】 外部から連続して供給されるクロック信
   号に同期してデータアクセスが可能なクロック同期型半
   導体記憶装置において、 前記半導体記憶装置に対するデータアクセスのための開
   始アドレスの設定は、該半導体記憶装置に供給される前
   記クロック信号以外の少なくとも１種類以上からなる第
   一の制御信号のレベルが所定レベルに保持される状態に
   より設定され、 該設定された開始アドレスからのデータの出力は、前記
   第一の制御信号により該データアクセスのための開始ア
   ドレスが設定される以前に該半導体記憶装置に供給され
   る外部からの制御により以下に示す２種類（Ａ，Ｂ）の
   いずれかのアクセス方法が選択され、開始されるクロッ
   ク同期型半導体記憶装置のアクセス方法であり、 （Ａ）前記設定された開始アドレスからのデータの出力
   は、該開始アドレスが設定された直後から開始され、 （Ｂ）前記設定された開始アドレスからのデータの出力
   は、クロック信号同期のデータ出力であり、前記半導体
   記憶装置に供給される第二の制御信号が所定レベルに保
   持された後から数えて該クロック信号の所定番目のサイ
   クルから開始される、 ことを特徴としている。
4. 【請求項４】 外部から連続して供給されるクロック信
   号に同期してデータアクセスが可能なクロック同期型半
   導体記憶装置において、 前記半導体記憶装置に対するデータアクセスのための開
   始アドレスの設定は、該半導体記憶装置に供給される前
   記クロック信号以外の少なくとも１種類以上からなる第
   一の制御信号のレベルが所定レベルに保持される状態に
   より設定され、 該設定された開始アドレスからのデータの出力は、前記
   第一の制御信号により該データアクセスのための開始ア
   ドレスが設定される以前に該半導体記憶装置に供給され
   る外部からの制御により以下に示す２種類（Ａ，Ｂ）の
   いずれかのアクセス方法が選択され、開始されるクロッ
   ク同期型半導体記憶装置のアクセス方法であり、 （Ａ）前記設定された開始アドレスからのデータの出力
   は、該開始アドレスが設定された直後から開始され、 （Ｂ）前記設定された開始アドレスからのデータの出力
   は、クロック信号同期のデータ出力であり、該開始アド
   レスが設定された後から数えて該クロック信号の所定番
   目のサイクルから開始される、 ことを特徴としている。
5. 【請求項５】 複数のメモリセルが行列状に配列されて
   なる記憶手段と、 外部から連続して供給される基本クロック信号のサイク
   ル数を実質的にカウントする計数手段と、 前記基本クロック信号以外の外部から供給される少なく
   とも１種類以上の制御信号を入力し、該制御信号のレベ
   ルが所定レベルの状態になり、かつ前記基本クロック信
   号に同期して、前記記憶手段に対するデータアクセスの
   ための開始アドレス設定を行なう制御手段と、 前記制御手段により設定されるアドレスに対するデータ
   アクセス動作を実行するデータ入出力手段と、 を有し、 前記データ入出力手段による前記記憶手段に対するデー
   タ出力は、前記制御手段により開始アドレスが設定され
   た後から、前記計数手段により前記基本クロック信号を
   所定数カウントした後で開始されることを特徴とするク
   ロック同期型半導体記憶装置。
6. 【請求項６】 複数のメモリセルが行列状に配列されて
   なる記憶手段と、 外部から連続して供給される基本クロック信号のサイク
   ル数を実質的にカウントする計数手段と、 前記基本クロック信号以外の外部から供給される少なく
   とも１種類以上の制御信号を入力し、第一の制御信号の
   レベルが所定レベルの状態になったら、前記記憶手段に
   対するデータアクセスのための開始アドレス設定を行な
   う制御手段と、 前記制御手段により設定されるアドレスに対するデータ
   アクセス動作を実行するデータ入出力手段と、 を有し、 前記データ入出力手段による前記記憶手段に対するデー
   タ出力は、外部から供給される前記制御信号の内の第二
   の制御信号が所定レベルになった後から前記計数手段に
   より前記基本クロック信号を所定数カウントした後で開
   始されることを特徴とするクロック同期型半導体記憶装
   置。
7. 【請求項７】 複数のメモリセルが行列状に配列されて
   なる記憶手段と、 外部から連続して供給される基本クロック信号のサイク
   ル数を実質的にカウントする計数手段と、 前記基本クロック信号以外の外部から供給される少なく
   とも１種類以上の制御信号を入力し、該制御信号の内の
   第一の制御信号のレベルが所定レベルの状態になった
   ら、前記記憶手段に対するデータアクセスのための開始
   アドレス設定を行なう制御手段と、 前記制御手段により設定されるアドレスに対するデータ
   アクセス動作を実行するデータ入出力手段と、 前記制御信号の内の第二の制御信号のレベルにより以下
   の２つ動作（Ａ）および（Ｂ）のいずれかを選択する選
   択手段を有するクロック同期型半導体記憶装置であり、 （Ａ）前記データ入出力手段による前記記憶手段に対す
   るデータ出力は、前記制御手段により開始アドレスが設
   定された直後から開始される； （Ｂ）前記データ入出力手段による前記記憶手段に対す
   るデータ出力は、前記制御手段により開始アドレスが設
   定された後、前記計数手段により前記基本クロック信号
   を所定数カウントした後に開始される、 ことを特徴としている。
8. 【請求項８】 複数のメモリセルが行列状に配列されて
   なる記憶手段と、 外部から連続して供給される基本クロック信号のサイク
   ル数を実質的にカウントする計数手段と、 前記基本クロック信号以外の外部から供給される少なく
   とも１種類以上の制御信号を入力し、該制御信号の内の
   第一の制御信号のレベルが所定レベルの状態になった
   ら、前記記憶手段に対するデータアクセスのための開始
   アドレス設定を行なう制御手段と、 前記制御手段により設定されるアドレスに対するデータ
   アクセス動作を実行するデータ入出力手段と、 前記制御信号の内の第二の制御信号のレベルにより以下
   の２つ動作（Ａ）および（Ｂ）のいずれかを選択する選
   択手段を有するクロック同期型半導体記憶装置であり、 （Ａ）前記データ入出力手段による前記記憶手段に対す
   るデータ出力は、前記制御手段により開始アドレスが設
   定された後から開始されること、 （Ｂ）前記データ入出力手段による前記記憶手段に対す
   るデータ出力は、前記制御手段により開始アドレスが設
   定された後で、前記第二の制御信号のレベルが所定レベ
   ルになった後から、前記計数手段により前記基本クロッ
   ク信号を所定数カウントした後に開始される、 ことを特徴としている。
9. 【請求項９】 前記計数手段は複数に接続されたクロッ
   クドインバータから構成されており、該クロックドイン
   バータに供給される前記制御信号の組み合わせから前記
   所定のクロック数をカウントすることを特徴とする請求
   項５および６に記載の半導体記憶装置。
10. 【請求項１０】 前記計数手段はヒユーズを有し、この
    ヒユーズを溶断することにより、前記所定のカウント数
    を決定する機能を有していることを特徴とする請求項５
    および６に記載の半導体記憶装置。
11. 【請求項１１】 前記計数手段は複数個の論理回路の組
    み合わせからなり、各論理回路は半導体装置の外部から
    供給される電源線を有し、該電源線は半導体装置のボン
    デングパットに接続され、このボンデングパットに所定
    の電位を供給するか否かにより、前記所定のカウント数
    を決定する機能を有していることを特徴とする請求項５
    および６に記載の半導体記憶装置。
12. 【請求項１２】 前記計数手段は、前記基本クロック信
    号を駆動サイクルとして、前記制御信号を１クロックご
    と遅延させることにより、クロックサイクル周期をアク
    セス動作制御の最小時間単位とした時間で遅延すること
    により生成される内部信号を発生する回路を有している
    ことを特徴とする請求項５および６に記載の半導体記憶
    装置。
13. 【請求項１３】 前記計数手段による前記基本クロック
    信号のサイクル数を計数する動作は、該基本クロック信
    号以外の外部から供給される少なくとも１種類以上の前
    記制御信号の組み合わせにより制御されることを特徴と
    する請求項５および６に記載の半導体記憶装置。
14. 【請求項１４】 前記制御手段は複数段の遅延回路から
    構成され、前記制御信号は該各遅延回路に入力され、各
    遅延段階で出力された遅延信号に基づいて前記記憶手段
    のデータアクセスを制御する機能を有していることを特
    徴とする請求項５および６に記載の半導体記憶装置。