JPH08329679A - メモリ回路 - Google Patents

Abstract

(57)【要約】 【目的】 外部クロック信号のデューティ比に関してタ
イミング上の制限の少ない同期型メモリ回路を提供する
ことを目的とする。 【構成】 外部クロック信号に同期して動作しかつL行
×M列メモリセルアレイを有する同期型メモリ回路にお
いて、前記L行×M列メモリセルアレイのワード線のいず
れかが選択されていることを検出してワード線遷移検出
信号を出力するワード線遷移検出回路を備え、前記外部
クロック信号と前記ワード線遷移検出信号を入力として
前記外部クロック信号に同期しかつ前記外部クロック信
号の遷移と前記ワード線遷移検出信号の遷移の位相差に
よって制御されたデューティ比をもつ内部クロック信号
を生成する内部クロック生成回路を備え、前記内部クロ
ック信号の遷移に同期して動作するよう構成したもので
ある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部クロックに同期し
て動作する同期型メモリ回路に関するものである。

【０００２】

【従来の技術】近年、マイクロプロセッサなどの半導体
集積回路は高速化、大規模化が進んでおり、高速大容量
のオンチップメモリなどが搭載されるようになってきて
いる。

【０００３】外部クロックに同期して動作する同期型メ
モリの場合、通常は、外部クロックのデューティ比（ク
ロックが高電位レベル状態になっている期間と、低電位
状態レベルになっている期間の比を表す）に制限が生じ
ることが多い。これは、同期型メモリの動作（例えば、
読み出し動作、プリチャージ動作など）に対して、外部
クロックの高電位レベル状態になっている期間および低
電位レベル状態になっている期間がそれぞれ割り当てら
れており、割り当てられている各動作が終了するまでは
外部クロック信号の電位状態を変えることができないた
めである。

【０００４】以下、図面を参照しながら、従来のメモリ
回路の一例について説明する。図２は、従来のメモリ回
路の一例を示すものである。ここでは、説明の簡略化の
ため、メモリ回路の読み出しサイクルについて説明を行
う。

【０００５】外部クロック信号１０２が高電位レベルに
ある期間においては、プリチャージ回路１０３、１１
１、１１５により複数のメモリセル１０８から構成され
るL行×M列メモリセルアレイ１０６の各ビット線１０９
は電源電圧までイコライズ・プリチャージされる。さら
にクロック信号１０２が低電位レベルになると行アドレ
ス１０１に対応するワード線１０７が行デコーダ・ワー
ド線ドライバ１０５により選択され、メモリセル内に格
納されているデータがビット線１０９に読み出される。

【０００６】同時にワード線遷移検出回路１０４により
ワード線が選択されたことを検出し、センスアンプイネ
ーブル信号１１２を高電位レベルにすることにより、セ
ンスアンプ１１３をオンする。メモリセル１０８から読
み出されたデータはセンスアンプ１１３により増幅さ
れ、出力データ１１４として出力される。さらに、読み
出しが終了して再びクロック信号１０２が高電位レベル
になると、ビット線１０９は次の読み出し（あるいは書
き込み）動作の準備のため、プリチャージ回路１０３、
１１１、１１５により電源電圧までプリチャージされ
る。

【０００７】

【発明が解決しようとする課題】前述の構成によれば、
外部クロック信号１０２が高電位レベルにある状態がプ
リチャージ動作期間となり、外部クロック信号１０２が
低電位レベルにある状態が読み出し動作期間に直接割り
当てられている。従って、プリチャージ動作が終了する
までは外部クロック信号１０２を高電位に保っておく必
要があり、かつ、読み出し動作が終了するまでは外部ク
ロック信号１０２は低電位レベルを維持しておく必要が
ある。

【０００８】つまり、外部クロック信号１０２の高電位
レベルにある期間と低電位レベルにある期間は、それぞ
れある一定の期間以下にはできない。

【０００９】さらに、多くの場合、外部クロック信号１
０２として高電位レベルにある期間と低電位レベルにあ
る期間がほぼ等しい信号（デューティ比が約50%）が印
加されるが、一方でプリチャージ動作が終了するまでの
期間と読み出し動作期間が終了するまでの期間を比較し
た場合、回路構成にもよるが、後者の方が長い期間を要
する場合が多い。

【００１０】従って前述のようなデューティ比が約50%
の信号を外部クロック信号１０２として印加した場合
に、プリチャージ動作を行う高電位レベルの期間に無駄
な余裕が発生し、結果として、メモリ回路全体の動作周
波数を回路動作の限界まで上げることができなくなる。

【００１１】また、外部クロック信号１０２の発生回路
の構成によっては、外部クロック信号１０２のデューテ
ィ比を全く保証できない（どのようなデューティ比の信
号が外部クロック信号として印加されるかわからない場
合）もあり、この場合には、比較的レイアウト面積の大
きい非同期型のメモリ回路しか利用できないという問題
があった。

【００１２】これらの問題は次の理由で生じていた。す
なわち、メモリ回路の動作を制御するために、外部クロ
ック信号１０２をバッファリングしただけで、デューテ
ィ比を変えずにそのまま内部クロック信号３０３として
利用しているためである。また、従来、外部クロック信
号１０２のデューティ比を変える方法として、外部クロ
ック信号１０２を入力とし、外部クロック信号１０２に
同期した内部パルス信号を発生するパルス信号発生回路
を用いる方法などがあったが、パルス信号のデューティ
比はメモリの動作とは無関係な遅延回路で設定されるこ
とが多く、回路設計の段階で、広い動作条件のもとでの
安定した動作の保証が難しいという問題もあった。

【００１３】本発明は上記課題を解決するものであり、
外部クロック信号のデューティ比に関してタイミング上
の制限の少ない同期型メモリ回路を提供することを目的
とする。

【００１４】

【課題を解決するための手段】前記の課題を解決するた
めに本発明の講じた手段は、外部クロック信号に同期し
て動作しかつL行×M列メモリセルアレイを有する同期型
メモリ回路において、前記L行×M列メモリセルアレイの
ワード線のいずれかが選択されていることを検出してワ
ード線遷移検出信号を出力するワード線遷移検出回路
と、前記外部クロック信号と前記ワード線遷移検出信号
とを入力として、前記外部クロック信号に同期し、かつ
前記外部クロック信号の遷移と前記ワード線遷移検出信
号の遷移の位相差によって制御されたデューティ比をも
つ内部クロック信号を生成する内部クロック生成回路と
を備え、前記内部クロック信号の遷移に同期して動作す
るよう構成したものである。

【００１５】

【作用】前述の構成により、外部クロック信号に同期
し、かつ前記外部クロック信号の遷移と前記ワード線遷
移検出信号の遷移の位相差によって制御されたデューテ
ィ比をもつ内部クロック信号を生成し、この内部クロッ
ク信号に基づいてメモリ回路のプリチャージ動作や読み
出し・書き込み動作を行う。

【００１６】

【実施例】図１は、本発明の実施例によるメモリ回路の
構成を示す。

【００１７】ここで、１０１は行アドレス信号、１０２
は外部クロック信号、１０３、１１１、１１５はプリチ
ャージ回路、１０４はワード線遷移検出回路、１０５は
行デコーダ・ワード線ドライバ、１０６はL行×M列メモ
リセルアレイ、１０７はワード線、１０８はメモリセ
ル、１０９はビット線、１１０はN対1カラムセレクタ回
路、１１２はセンスアンプイネーブル信号、１１３はセ
ンスアンプ、１１４は出力データ、３０１は内部クロッ
ク生成回路、３０２はワード線遷移検出信号、３０３は
内部クロック信号である。

【００１８】以下、本発明の実施例を図面に基づいて説
明する。なお、説明の簡略化のため、メモリ回路の読み
出しサイクルについて説明を行う。

【００１９】初期状態として、外部クロック信号１０２
が低電位レベルの場合、内部クロック信号３０３は高電
位レベルとなり、L行×M列メモリセルアレイ１０６のワ
ード線の内の行アドレス１０１に相当するワード線が選
択され、ワード線遷移検出信号３０２は低電位レベルと
なる。

【００２０】この状態で、外部クロック信号１０２が高
電位レベルへ遷移した場合、内部クロック信号３０３は
すぐに低電位レベルとなり、L行×M列メモリセルアレイ
１０６のワード線はいずれも選択されていない状態とな
る。

【００２１】同時にプリチャージ回路１０３、１１１、
１１５によってL行×M列メモリセルアレイ１０６のビッ
ト線及びワード線遷移検出回路１０４の内部ノードのプ
リチャージが開始される。

【００２２】プリチャージ動作に伴い、ワード線遷移検
出信号３０２は高電位レベルへ遷移する（この状態でプ
リチャージ動作終了）。ワード線遷移検出信号３０２が
高電位レベルへ遷移すると内部クロック信号３０３は再
び高電位レベルとなり、L行×M列メモリセルアレイ１０
６のワード線の内の行アドレス１０１に相当するワード
線が選択され、行×M列メモリセルアレイ１０６のビッ
ト線へデータが読み出され始める。

【００２３】さらにワード線遷移検出回路１０４の内部
ノードがディスチャージされてワード線遷移検出信号３
０２は低電位レベルとなり、センスアンプイネーブル信
号１１２によってセンスアンプ１１３がイネーブル状態
になって、出力データ１１４が出力される。

【００２４】一連の動作は外部クロック信号１０２が低
電位レベルから高電位レベルへ遷移した場合に開始され
るが、外部クロック信号１０２が高電位レベルから低電
位レベルへ遷移するタイミングには無関係である。すな
わち、外部クロック信号１０２のデューティ比のいかん
によらず、内部クロック信号３０３のデューティ比はプ
リチャージ動作を開始してから終了するまでの期間（プ
リチャージ動作に必要な期間）によって自動的に決定す
ることができる。

【００２５】図３に本発明の実施例におけるメモリ回路
の読み出しサイクルでの外部クロック信号１０２、内部
クロック信号３０３、ワード線遷移検出信号３０２の各
信号の関係を表すタイミング図である。

【００２６】本実施例においては、外部クロック信号１
０２が高電位レベルに遷移すると必要な期間だけプリチ
ャージ動作を行い、プリチャージ動作終了後に自動的に
読み出し動作を行うが、内部クロック信号３０３をイン
バータ回路で反転させてメモリ回路動作を行い、かつワ
ード線遷移検出信号３０２をインバータ回路をを用いて
反転させた信号をワード線遷移検出信号３０２のかわり
に内部クロック生成回路３０１に入力することで、外部
クロック信号１０２が高電位レベルに遷移すると読み出
し動作を開始し、読み出し動作が終了後、自動的にプリ
チャージ動作を行うようにすることも可能である。ま
た、読み出しサイクルについての説明を行ったが、書き
込みサイクルについても同様である。

【００２７】

【発明の効果】以上のように、本発明によれば、外部ク
ロック信号に同期して動作しかつL行×M列メモリセルア
レイを有する同期型メモリ回路において、前記外部クロ
ック信号と前記ワード線遷移検出信号を入力として前記
外部クロック信号に同期しかつ前記外部クロック信号の
遷移と前記ワード線遷移検出信号の遷移の位相差によっ
て制御されたデューティ比をもつ内部クロック信号によ
ってメモリ回路のプリチャージ動作や読み出し・書き込
み動作を行い、前記外部クロック信号のデューティ比を
そのままメモリ回路の動作の制御に用いないため、プリ
チャージ動作の終了するまで外部クロック信号を高電位
レベル状態に保持する必要がなく外部クロック信号のデ
ューティ比に対する制限を大幅に緩和できる。

【００２８】さらに、内部クロック信号のデューティ比
は、外部クロック信号が高電位レベルに遷移してプリチ
ャージ動作を開始してから、ワード線遷移検出回路の内
部ノードのプリチャージが終了してワード線遷移検出信
号が遷移するまでの期間で決定される。これはプリチャ
ージ動作に必要かつ十分なデューティ比をもつ内部クロ
ック信号を生成することになり、無駄なプリチャージ動
作期間や読み出し動作期間の発生を極力抑制することが
できる。

【００２９】また、プリチャージ動作や読み出し動作の
終了を検出することで内部クロック信号のデューティ比
を決定しているために、メモリの動作とは無関係な遅延
回路で設定する従来の方法と比べて、回路設計の段階
で、広い動作条件のもとでの安定した動作の保証が比較
的容易である。

【図面の簡単な説明】

【図１】本発明の実施例におけるメモリ回路の構成図

【図２】従来例のメモリ回路の構成図

【図３】本発明の実施例におけるメモリ回路のタイミン
グ図

【符号の説明】

１０１ 行アドレス信号 １０２ 外部クロック信号 １０３、１１１、１１５ プリチャージ回路 １０４ ワード線遷移検出回路 １０５ 行デコーダ・ワード線ドライバ １０６ L行×M列メモリセルアレイ １０７ ワード線 １０８ メモリセル １０９ ビット線 １１０ N対1カラムセレクタ回路 １１２ センスアンプイネーブル信号 １１３ センスアンプ １１４ 出力データ ３０１ 内部クロック生成回路 ３０２ ワード線遷移検出信号 ３０３ 内部クロック信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】外部クロック信号に同期して動作しかつL
   行×M列メモリセルアレイを有する同期型メモリ回路に
   おいて、 前記L行×M列メモリセルアレイのワード線のいずれかが
   選択されていることを検出してワード線遷移検出信号を
   出力するワード線遷移検出回路と、 前記外部クロック信号と前記ワード線遷移検出信号とを
   入力として、前記外部クロック信号に同期し、かつ前記
   外部クロック信号の遷移と前記ワード線遷移検出信号の
   遷移の位相差によって制御されたデューティ比をもつ内
   部クロック信号を生成する内部クロック生成回路とを備
   え、 前記内部クロック信号の遷移に同期して動作することを
   特徴とするメモリ回路。