JPS5856599A - 時分割スイツチングマトリツクス - Google Patents
時分割スイツチングマトリツクスInfo
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- JPS5856599A JPS5856599A JP57158734A JP15873482A JPS5856599A JP S5856599 A JPS5856599 A JP S5856599A JP 57158734 A JP57158734 A JP 57158734A JP 15873482 A JP15873482 A JP 15873482A JP S5856599 A JPS5856599 A JP S5856599A
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- memory
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は［１モ分割スイッチングマトリックスに関し、
より詳しくは、一群の入力ラインにより搬送されるいわ
ゆる、ピー・シー・エム（ＰＣＭ）入力信号をあるタイ
ムインターバルから一部の出力ラインにおける同一もし
くは他のタイムインターバルへ切り換えるとともに、出
力ラインの他の信号を置換することができ、ＰＣＭ入力
信号と同一ライン上でのコントローラとコントローラの
通信を容易にする時分割スイッチングマトリックスに関
するものである。 時分割多重スイッチンクマトリックスは複数の出力ライ
ンへ切り換えられるＰＣＭワードのフレームを搬送する
複数の入ノＪラインを有する。各々のライン」二の信号
は一連のフレーム中に有機的に組み合わされ、各々のフ
レームけ３２のタイムチャンネルに分割され、各々のチ
ャンネルは８ビツトのＰＣＭワードから構成される。標
準化されたフレームレートは８キロヘルツであって、そ
の結果、１秒当り２．０４８メガビツトが各々のライン
に伝送される。ある入力ラインの３２の任意の入力チャ
ンネルをある出力ラインの任意の出力チャンネルへ切シ
換えることは時分割スイッチングマトリックスの機能で
ある。 上記スイッチング機能は、１９７８年６月６日に出願さ
れ、フランス国、パリのトムソン−Ｃ１Ｓ、Ｆ、（Ｔｈ
ｏｍｓｏｎ−Ｃ０Ｓ、Ｆ、）に譲渡された、米国特許第
４，０９３，８２７号に記述された発明により遂行され
る。その発明では各々の入力ラインの直列ＰＣＭ信号は
並列化されてシフトレジスタ中にストアされる。１ビツ
トのタイムシフトにより、各々のシフトレジスタの内容
は、並列の形態で、スピーチメモリ中にストアされる。 各ＰＣＭワードはそれが到着する入力ラインに対応する
位置でメモリ中に記録されるとともに、その順序により
特定のフレーム中に記録される。従って、上ぎ己メモリ
は各々か８ヒ゛ントからなる３２（フレーム）ＸＳ （
ライン） ＝ ２５６ワードの形に組織される。各々の
ワードのアドレスはでた８ビツトのワードにより表わさ
れ、最下位の３ヒツトは入ノフラインを表わすとともに
それよりも」１位の５ビツトは連続するフレームの１ｉ
１口序を表わす。 出力アドレスのシーケンスをストアするアドレスメモリ
がまた学えられており、１読み出されるべきワードのア
ドレスは出力のシーケンスを表わす一連の場所にストア
きれている。これらのアドレスは連続的に読み出されて
スピーチメモリの読出しアドレス入力に印加される。こ
のことはストアされたＰＣＭワードが新しいシーケンス
に従って並列のワードを１１イ列のフォーマットに変換
するとともにそれらを複数の出力ラインに供給する出力
回路に並列に出力されるようにする。 」１記の回路鋼（け、実質的に零フロック化（ｚｅｒ。 ｂｌｏｃｋｉｎｇ）により、ＰＣＭ符号化スピーチを複
数の入力ラインから複数の出力ラインへ切り換えるのに
特に適しており、また、スイッチング回路網は、各々が
例えば３２の直列ＰＣＭチャンネルを有する、多数の入
力ラインから同一タイプの大グループの出力ラインへ切
り換えるために組立てることができる。それは、しかし
ながら、入力ラインから受信されるスイッチングＰＣＭ
ワードに制約され、また、マトリックスの回路網を制御
するためには、補助的なコントローラからコントローラ
へのバス（ｂｕｓ）が使用されねばならない。 このことは、ＰＣＭワードが全回路網を通して注意深く
タイミングが取られなければならないため、タイミング
の複雑さとともに物理的な配線を付加することになる。 しかしながら、同一の回路網で音声とともにデータを切
り換えることがより好寸しい。」１記の先行技術のシス
テムは、特にデータか−もしくは複数の特別のマトリッ
クスコントローラ自身により発生されるか発生しようと
するとき、同一ライン上で、ＰＣＭ音声とともにデータ
の両方のストリング（ｓｔｒｉｎｇ）を取扱うことがで
きることは開示されていない。かかるシステムでは、回
路網はＰＣＭ音声翳号とともにコントローラ間の１１．
」印（１もしくはデータ信号、もしくは発生されたデー
タまたは加入者（ｓｕｂｓｃｒｉｔｔｅｒ）ターミナル
のような遠方のデータベーミカルとの双ノｊ向曲信のた
めのＰＣＭラインに印加されるようにコントローラを経
由するデータを）ＩＧ 送することかできることが安、
求され、上記加入者ターミナルはデータと音声ターミナ
ルとの結合したものであり得る。明らかに、このように
拡大された回路網における信号のタイミングの谷々の問
題は非常に複雑であり、従ってコノような［’ｊ］ 洛
”：ｊ４はフィールド（ｆｉｅｌｄ）中で拡張すること
か非常に困難である。 本発明は時分割スイッチングマトリックスであって、該
時分割スイッチンクマトリックスはＩ） ＣＭ音声とデ
ータの両方を取り扱うことができ、それにより音声凹号
か仮数の入力時分割多重化ラインに受信されるとともに
同一種類の出力ラインへ切り換えられる。しかしながら
、先行技術と比べて、本発明においては受信された信号
はコントローラ自身により読み出されて、例えばコント
ローラの制御のために使用され、また」−記コントロー
ラはそれ自身、出力ラインへ制御もしくはデータ信号を
発生するかもしくは通過させることができる。このよう
にしてコントローラは、事実上、特別な時分割スイッチ
ングマトリックス内でスイッチングを制御するのみなら
ず、−また他のコントローラおよび外線に接続される加
入者データターミナルとも通信するインクアクティブ（
ｉｎｔｅｒａｃｔｉｖｅ）なターミナルであり得る。こ
のように、上記コントローラは地方または離れたデータ
ベースもしくはプログラムを呼び出すだめや、コンピュ
ータとコンピュータとの通信を容易にするため等に使用
することができ、また、一般に音声回路とデ〜り回路の
両方の接続を容易にすることもでき、また制御もしくは
他の目的のためにデータ回路と相互に作用することもで
きる。 実際、コントローラが直接、周辺装置を制御することが
できることが本発明の特徴であり、その一つのクラスの
ものは各出力ラインと直列（シリース）に接続された複
数のトライステートスイッチもしくはドライバであって
、それは種々の形態の回路網（〆こおける副（ｓｕｂｊ
ｅｃ
より詳しくは、一群の入力ラインにより搬送されるいわ
ゆる、ピー・シー・エム（ＰＣＭ）入力信号をあるタイ
ムインターバルから一部の出力ラインにおける同一もし
くは他のタイムインターバルへ切り換えるとともに、出
力ラインの他の信号を置換することができ、ＰＣＭ入力
信号と同一ライン上でのコントローラとコントローラの
通信を容易にする時分割スイッチングマトリックスに関
するものである。 時分割多重スイッチンクマトリックスは複数の出力ライ
ンへ切り換えられるＰＣＭワードのフレームを搬送する
複数の入ノＪラインを有する。各々のライン」二の信号
は一連のフレーム中に有機的に組み合わされ、各々のフ
レームけ３２のタイムチャンネルに分割され、各々のチ
ャンネルは８ビツトのＰＣＭワードから構成される。標
準化されたフレームレートは８キロヘルツであって、そ
の結果、１秒当り２．０４８メガビツトが各々のライン
に伝送される。ある入力ラインの３２の任意の入力チャ
ンネルをある出力ラインの任意の出力チャンネルへ切シ
換えることは時分割スイッチングマトリックスの機能で
ある。 上記スイッチング機能は、１９７８年６月６日に出願さ
れ、フランス国、パリのトムソン−Ｃ１Ｓ、Ｆ、（Ｔｈ
ｏｍｓｏｎ−Ｃ０Ｓ、Ｆ、）に譲渡された、米国特許第
４，０９３，８２７号に記述された発明により遂行され
る。その発明では各々の入力ラインの直列ＰＣＭ信号は
並列化されてシフトレジスタ中にストアされる。１ビツ
トのタイムシフトにより、各々のシフトレジスタの内容
は、並列の形態で、スピーチメモリ中にストアされる。 各ＰＣＭワードはそれが到着する入力ラインに対応する
位置でメモリ中に記録されるとともに、その順序により
特定のフレーム中に記録される。従って、上ぎ己メモリ
は各々か８ヒ゛ントからなる３２（フレーム）ＸＳ （
ライン） ＝ ２５６ワードの形に組織される。各々の
ワードのアドレスはでた８ビツトのワードにより表わさ
れ、最下位の３ヒツトは入ノフラインを表わすとともに
それよりも」１位の５ビツトは連続するフレームの１ｉ
１口序を表わす。 出力アドレスのシーケンスをストアするアドレスメモリ
がまた学えられており、１読み出されるべきワードのア
ドレスは出力のシーケンスを表わす一連の場所にストア
きれている。これらのアドレスは連続的に読み出されて
スピーチメモリの読出しアドレス入力に印加される。こ
のことはストアされたＰＣＭワードが新しいシーケンス
に従って並列のワードを１１イ列のフォーマットに変換
するとともにそれらを複数の出力ラインに供給する出力
回路に並列に出力されるようにする。 」１記の回路鋼（け、実質的に零フロック化（ｚｅｒ。 ｂｌｏｃｋｉｎｇ）により、ＰＣＭ符号化スピーチを複
数の入力ラインから複数の出力ラインへ切り換えるのに
特に適しており、また、スイッチング回路網は、各々が
例えば３２の直列ＰＣＭチャンネルを有する、多数の入
力ラインから同一タイプの大グループの出力ラインへ切
り換えるために組立てることができる。それは、しかし
ながら、入力ラインから受信されるスイッチングＰＣＭ
ワードに制約され、また、マトリックスの回路網を制御
するためには、補助的なコントローラからコントローラ
へのバス（ｂｕｓ）が使用されねばならない。 このことは、ＰＣＭワードが全回路網を通して注意深く
タイミングが取られなければならないため、タイミング
の複雑さとともに物理的な配線を付加することになる。 しかしながら、同一の回路網で音声とともにデータを切
り換えることがより好寸しい。」１記の先行技術のシス
テムは、特にデータか−もしくは複数の特別のマトリッ
クスコントローラ自身により発生されるか発生しようと
するとき、同一ライン上で、ＰＣＭ音声とともにデータ
の両方のストリング（ｓｔｒｉｎｇ）を取扱うことがで
きることは開示されていない。かかるシステムでは、回
路網はＰＣＭ音声翳号とともにコントローラ間の１１．
」印（１もしくはデータ信号、もしくは発生されたデー
タまたは加入者（ｓｕｂｓｃｒｉｔｔｅｒ）ターミナル
のような遠方のデータベーミカルとの双ノｊ向曲信のた
めのＰＣＭラインに印加されるようにコントローラを経
由するデータを）ＩＧ 送することかできることが安、
求され、上記加入者ターミナルはデータと音声ターミナ
ルとの結合したものであり得る。明らかに、このように
拡大された回路網における信号のタイミングの谷々の問
題は非常に複雑であり、従ってコノような［’ｊ］ 洛
”：ｊ４はフィールド（ｆｉｅｌｄ）中で拡張すること
か非常に困難である。 本発明は時分割スイッチングマトリックスであって、該
時分割スイッチンクマトリックスはＩ） ＣＭ音声とデ
ータの両方を取り扱うことができ、それにより音声凹号
か仮数の入力時分割多重化ラインに受信されるとともに
同一種類の出力ラインへ切り換えられる。しかしながら
、先行技術と比べて、本発明においては受信された信号
はコントローラ自身により読み出されて、例えばコント
ローラの制御のために使用され、また」−記コントロー
ラはそれ自身、出力ラインへ制御もしくはデータ信号を
発生するかもしくは通過させることができる。このよう
にしてコントローラは、事実上、特別な時分割スイッチ
ングマトリックス内でスイッチングを制御するのみなら
ず、−また他のコントローラおよび外線に接続される加
入者データターミナルとも通信するインクアクティブ（
ｉｎｔｅｒａｃｔｉｖｅ）なターミナルであり得る。こ
のように、上記コントローラは地方または離れたデータ
ベースもしくはプログラムを呼び出すだめや、コンピュ
ータとコンピュータとの通信を容易にするため等に使用
することができ、また、一般に音声回路とデ〜り回路の
両方の接続を容易にすることもでき、また制御もしくは
他の目的のためにデータ回路と相互に作用することもで
きる。 実際、コントローラが直接、周辺装置を制御することが
できることが本発明の特徴であり、その一つのクラスの
ものは各出力ラインと直列（シリース）に接続された複
数のトライステートスイッチもしくはドライバであって
、それは種々の形態の回路網（〆こおける副（ｓｕｂｊ
ｅｃ
【）マトリックスの相互接続を容易にする。
上記したことは本発明において別な方法でＰ ＣＭ音声
信号を搬送するのと同一の入力および出力ラインを経由
して完鵡されることが注意されるべきである。従って、
特定のコントローラかラコントローラへのハスはその間
の通信のために要求されない。次に続くマトリックスへ
の入力であるこのデータはそこからコントローラにより
読み出すことができ、甘だ、もし次のマトリックスのコ
ントローラに予定されるならば、次に続くマトリックス
コントローラにより、読み出すことができる。 さらに、これらのデータ信号のタイミングは特定の回路
がここで述べられたものよりも他にデータ信号を切り換
えもしくは送り出すために要求されないようなものであ
る。これらのマトリックスを構成する回路網は該回路網
を通る信号のタイミングに特別のｒＥ意を払うことなく
拡張もしくは笈ヂすることができる。 一般に、本発明は、時分割スイッチングマトリックスで
あって、複数の入力ラインの直列のタイムスロットに分
離された１８号の第１のシーケンスを受信するだめの回
路と、第２のシーケンスに従って複数の出力フィンへ信
号を切り挨えるだめのスイッチング装置と、制御信号を
受信するだめの受信回路と、第１の形態の制御信号の受
信により上記第２のシーケンスを確立するように上記ス
イッチング装置を制御するとともに、第２の形態の制御
信号の受信により複数の１Ｂカラインへ第３の形態の制
御信号を出力するように上記スイッチング装置を制御す
るだめの回路とを含む。 より詳しくは、本発明は、時分割スイッチングマトリッ
クスであって、複数の入力フィンから時分割多重化信号
を受信するとともに上記信号を並列の形態のシーケンス
に変換するだめの直列から並列への変換器と、並列の形
態の信号を受ｉｒｔするとともにこれらを予め定められ
たプランによりストアするだめのデータメモリとを含む
。接続メモリはアドレスビットにより規定された場所に
データビットをストアする。接続メモリは複数の並列ビ
ットから構成されるデータワードを出力するために連続
的に、読み出される。マルチプレクサはそれに接続され
た一対の入力ハス、即ち、上記データメモリから出力信
号を受けるために接続された一つの入力バスおよび第１
の予め定められた位置のデータワードを受信するために
接続されたいま一つの出力バスを有する。回路は−に記
マルチプレク→ノーの人力を１ｌｉ（ｌ ｍｌｌするた
めに上記データワードの第２の予め定められた位置に供
給するために与えられ、それにより上記マルチプレクサ
は」１記データワードの第２の予め定められた場所によ
り制御されたタイム周期の間に−１−’、 ｆｄデータ
ワードのデータメモリもしくは第１の予め定められた場
所からのいずれかのｌＦ３号を出力するようにする。並
列から直列への変換器は上記マルチプレクサの出力信号
を受信するとともに複数の出力ラインに供給するために
上記信号を直列の形態に変換する。 好ましくは複数の出ツＪトライステートゲートの各々は
対応する出力ラインと直列に接続される。 上記トライステートゲートは接続メモリからの上記デー
タワードの第３の予め定められた場所により制御され、
それにより、任意のタイムインターバルの間に出力ライ
ンの各々の伝送状態が制御される。 予め定められた場所の制御信号はそれに接続される外部
回路の制御のために用意された制御ラインに供給される
。 本発明のよシ良い理解は以下の詳＃Ｉな説明、および添
付図面を参照することにより得られるであろう。 第１図において、時分割多重化人力１言号を搬送する複
数の入力ラインであるＰＣＭｌＮ０−ＰＣＭｌＮ７と記
された８本の線は２つのセクション１０１Ａおよび１０
１Ｂで示される入力データマニピュレータに接続される
。各入力ラインのデータは第２Ａ図に示されるように直
列（シリアル）なフォーマットで受信されるが、そこで
はデータの時間Ｔのシーケンスはフレーム２０１に分割
され、各フレームは３２０チヤンネル２０２に分割され
、また、各チャンネルはデータワード２０３をイｊ゛す
る８ヒツトに分割されている。」―記マニピュレータ１
０１Ａおよび１０１Ｂにおいて、各チャンネルの信号は
１宜列（ｓｅｒｉａｌ）から並列（ｐａｒａｌｌ’ｅｌ
）な形に変換される。その結果として生ずる一連の篤号
は８ヒツトの並列リンク（ｌｉｎｋ）を経由して各マニ
ピュレータから、以下でメモリ１０２と呼ばれる、デー
タメモリ１０２Ａおよび１０２Ｂの２つの７１応する位
置のデータＤ入力に印加される。このことはもちろん前
記（〜だ米国特許第４，０９３，８２７号においても遂
行される。データメモリ１０２Ａおよび１０２Ｂにおけ
るこのデータの層端のタイミングは書込み制御ロジック
回路１０３Ａおよび１０３Ｂにより制御され、これら＝
＋込み制泊１艷シック回路１０３Ａおよび１０３Ｂはそ
れ自身、一対のリードＳＤＭＷおよびＣＬ Ｋ、ソース
Ｃ２４４により制御され、両者はタイミング波形発生器
１１８（第１Ａ図）で発生されるタイミング波形を搬送
する。」１紀メモリ部分は、もぢろん、入力データマニ
ピレータ部分および書込み制御ロジック回路と同様に、
一体化することができる。図示の例に対する上記データ
メモリは各８人カラインから一つのフレームをストアす
るために２５６ Ｘ ８からなっており、上記各８人カ
ラインは２．０４８ＭＨｚのシリア ／Ｌ／ （ｓｅｒ
ｉａｌ）なデータの流れを搬送する。 データメモリ１０２の出力Ｑは８ビツトの並列リンク（
ｌｉｎｋ）を経由し、後述される回路を通して、出力デ
ータマニピュレータ１０４に搬送される。上記出力デー
タマニピュレータ１０４は並列／直列変換を与える。マ
ニピュレータ１０４は入力により作動されるとともに、
そのＩ／ＰＣＬＫ、０／ＰＣＬＫおよび０／ＰＬＤのリ
ードの夫々の出力クロック信号および出力ロードタイミ
ング信号によシ作促Ｊされる。 ８ビツトの並列出力リード１０５はトライステートスイ
ッチ（ｔｒｉ−ｓｔａｔｅ ５ｗ１ｔｃｈｅｓ）もしく
はドライバ１０６の対応するナンバに結合され、上記ド
ライバ１０６の出力は各々が時分割多重化出力旧号を搬
送するだめの一部の８出力リ一ドｐｃＭＯＵＴ□ −Ｐ
ＣＭ０ＵＴ７に接続される。 ８ヒツト部分１０７Ａおよび３ヒツト部分１０７Ｂより
形成された２５６Ｘ１１ビツトの接続メモリ（ｃｏｎｎ
ｅｃｔｉｏｎ ｒｎｅｍｏｒｙ）は、データ源（ｓｏｕ
ｒｃｅ）、コントローラインタフェース１１７（第１Ａ
図）に接続された８ヒツトの並列データ入力端子Ｄヲｎ
Ｌ、上記コントローラインタフェース１１７はマイク
ロプロセッサコントローラ（図示せず。）に接、読され
る。８並列アドレス入力Ａ、 Ｄは２：１マルチプレク
サ１０８の出ツノに接続され、該２：１マルチプレクサ
１０８は２つの８ヒツト並列入力を有する。これら入力
の１つは２つのグループ、即チ、一つは５並列ラインＡ
（４−０）のアドレス受信用で、またいま一つば３並列
ラインＣＡＲ（２−０）のアドレス受は用で、コントロ
ーラインタフェース１１７を経由してマイクロプロセッ
サコントローラに接続されるグループに分割される。他
の８ヒツト並列入力はリードＣＭＲＡＣ（７−０）でタ
イミング波形源に接続される。書込み制御ロジック回路
１０９Ａおよび１０９Ｂは夫々の接続メモＩＪ １０７
Ａおよび１０７Ｂの書込みリードＷに接続される出力
を有するとともに、リードＣＣＭＬＢＷ１ ＳＣＲ／Ｗ
、およびＣＬＫ ２４４の入力タイミング信号を有する
。 接続メモリ部１０７Ａおよび１０７Ｂの出力Ｑからの８
および３並列出力リードが一対の対応する接続メモリの
データレジスタ１１０Ａおよび１１０Ｂのデータ入力に
接続される。接続メモリ部１０７Ａおよび１０７Ｂの出
力リードはまたコントローラインタフェースの入力であ
るＣＭＤ （７−０）およびＣＭＤ（１０−８）に接続
され、上記コントローラインタフェースはマイクロプロ
セッサコントローラ（後述）に接続される。 データメモリ１０２の出力Ｑに接続されたＩＪ−ドは上
記コントローラインタフェース１１７の入力であるＤＭ
Ｄ（７−０）に接続され、上記コントローラインタフェ
ース１１７は上記マイクロプロセッサコントローラに接
続される。 上記接続メモリデータレジスタ１１０Ａの出力ビット０
−７はマルチプレクサ１１０および１１１の対応する８
ヒツト並列入力に印加される。 マルチプレクサ１１０のいま一つの８ビツト入力はデー
タメモリ１０２の出力に接Ｕｃされるととモニ、マルチ
プレクサ１１０の８ヒツト並列出力は出力データマニピ
ュレータ１０４の並列入力に接続される。マルチプレク
サ１１１の８ヒツト並列出ノＪの内の７ヒツトはデータ
メモリ１０２の入力であるアドレスＡ、 Ｄに印加され
る一方、８番目のビットは出力イネーブル入力端子、即
ち、インバータ１１９を通してメモリ部１０２Ｂのメモ
リ入力端子に印加される。マルチプレクサ１１１０８ビ
ツト並列の第２の入力はアドレスＡ （４−０）出力お
よびコントローラインタフェース１１７のメモリアドレ
ス出力ＣＡＲ（２−０）に接続される。加えて、第３番
目の７ヒツト並列入力はリードＤＭＷＡＣ（６−０）に
よりタイミング波形発生器１１８に接１涜される。 接続メモリデータレジスタ１１０Ｂの出力ビット８−１
０はオア（ＯＲ）ゲート１１２の３ヒツト並列人力ＣＭ
ＤＲ１０に印加される。オア（０Ｒ）ゲート１１２の第
２の入力は−１−記コントローラインタフェース１１７
からＣＡＲ７のリードに接続される。オアゲー）（ＯＲ
）１１２の出力はマルチプレクサ１１２の入力選択部に
接続され、そこで、上記マルチプレクサの２つの入力の
いずれかが選択される。 ビット８および９を搬送している接続メモリデータレジ
スタ部１１０Ｂからの出力リードはりタイミング１／ジ
スタ１１３の入力に接続されて、論理回路１２０を通し
て、１ビツト出力リードが直列／並列変換詣１１４の入
力に接続される。ＸＣの符号が付されたりタイミングレ
ジスタ１１３のビット９の出力リードは外部回路の制御
のだめに利用される。コントローラインタフェース１１
７からのリードＣＡＲ５およびＣＡＲ５は論理回路１２
０に接続される。 接続メモリデータレジスタ１１０からの出力リードの直
列ビットは直列／並列変換器１１４で変換され、８ビッ
ト並列の形で変換器１１４の出力Ｑから出力駆動レジス
タ１１５に印加される。出力部ｌυＪ ′’ｔ（Ｉ御１
５号を搬送するレジスタ１１５からの出力り−１，＋ｃ
ｏｃ （７−ｏ ）は、出力ドライバのイネーブル人力
リードＯＤＥとともに、出力イネーブル制御論理回路１
１６の対応する入力に接続され、−１−記出力ドライバ
のイネーブル入力リード０１） Ｅは出力ドライステー
トドライバを外部回路から特別な状軽にするために外部
回路から接続することができる。出力イネーブル制御論
理回路６６の出力リードはと１４１カドライステートド
ライバ１０６のｉＥ御大入力接、続される。 マイクロプロセッサ制御インタフェース回路１１７は上
記しだ１！−＋１路を周知のリードＥ、Ｒ／Ｗ。 ＭＲ，ＣＥ、アドレスバスリードＡ（５−０）およびデ
ータバスリードＤ（７−０）を経由して、マイクロプロ
セッサコントローラ（図示せず。）にインタフェースす
る。上記コントローラインタフェース１１７の入力はデ
ータメモリの読出しデータリードｎＭｎ（７−ｏ）（８
つ序在する。）と、全部で１１の接続メモリの読出しデ
ータリードＣＭＤ（７−０）およびＣＭＤ（１０−８）
でアル。コントローラインタフェース１１７のｌ］５
力は単一の個々の制御接続メモリのロー（Ｌｏｗ）およ
びハイ（Ｈｉｇｈ）のライトイネーブルリードＣＣＭＬ
ＢＷおよびＣＣＭＨＢＷ、５アドレスビツトリードＡ（
４−０）のコントローラアドレスレジスタのビットＣＡ
Ｒ（２−０）、データおよび接続メモリのアドレスを指
定する制御アドレスレジスタのビット（７−５）および
接続メモリの入力データＣＤ（７−０）を指定する８リ
ードである。 先行技術では、入力信号はリードＰＣＭＩＮＱ−ＰＣＭ
ＩＮ７に、より受信されて、入力データマニピユレータ
部１０１Ａおよび１０１Ｂに対応して直列／並列変換器
で並列から直列に変換される。 並列データはそれからデータメモリ１０２に対応するス
ピーチメモリ中に書き込まれる。アドレスメモリは、接
続メモリ１０−７に対応して、データワードのアドレス
をデータマニピュレータ１０４に対応する並列／直列変
換器に読み出すようにストアし、そこから直接に出力ラ
インＰＣＭ０ＵＴ０− ＰＣＭ０ＩＪＴ７ｔ／ＣＪＪＪ
ｍすｈ−ル。 本発明は上記したようにタイムスイッチングとスペース
スイッチング機能との両圏能を遂行する。 しかしながら本発明においては、マイクロプロセッサコ
ントローラはデータメモリ１０２の１涜出しアクセスと
接１続メモリ１０７の読出しおよび書込みアクセスとの
両方を有する。従って、データメモリ１０２は８直列人
カリンクにより受面された８ビツトワードの１フレーム
をストアする一方、このデータはいずれも上記マイクロ
プロセッサコントローラに読むことができる。これはデ
ータメモＩＪ１０２（７）出ノＪが出力リードＤＭＤ（
７−０）を経由してメモリ１０２Ａがら制御インタフェ
ース１１７に接続されていることにょ９影響される。 このように、入力ＰＣＭラインにょシ伝送されるデータ
信号はマイクロプロセッサコントローラにより読むこと
ができる。 上Ｓ己マイクロプロ七゛ンサコントローラはマルチプレ
クサ１０８に接続されるリードＡ（４−０）オヨヒＣＡ
Ｒ（２−０）で指定されたアドレスでデータリードＣＤ
（７−０）を経由して接続メモリ１０７中に書き込み、
リードＣＭＤ （７−０）を経由して上記接続メモリの
内容を読む。上記リードＣＭＤ（７−０）は接続メモリ
１０７Ａの出力から制御インタフェース１１７の対応す
る入力に接続される。 上記マイクロプロセッサはまだ次のように上記出力＋）
−ドＰＣＭ０ＵＴ□ −ＰＣＭ０ＵＴ７に直接書き込
むことができる。上記接続メモリからの信号は一時的に
データレジスタ部分１１０Ａおよびｌｌ０Ｂにストアさ
れる。上記接続メモリのデータレジスタｌｌＱＡ（ＣＭ
ＤＲ（７−０））からの最上位の８ビツト出力はマルチ
プレクサ１１０の並列入力の一つに印加され、一方、デ
ータメモリ１０２の出力ビットは他の入力に印加される
。 上記マイクロプロセッサコントローラからのり一ドＣＡ
Ｒ７のビットを有するデータレジスタ１１０Ｂからのビ
ット１０は、マルチプレクサ１１０の入力の２つのグル
ープのどちらのものがそこから出力データマニピュレー
タ１０４およびＰ ＣＭ出力リードに１１１１力される
かを制７；＋１１するので、上記マイクロプロセッサコ
ントローラはデータメモリ１０２からのＰ ＣＭワード
の代りに出力リードのそれ自体の信号を置換することが
できることは明らかである。 はじめに注意したように、このような信号が前述のマト
リックスからデータメモリ１０２にストアされると、音
声信号もしくはデータ信号のいずれかは、リードＤＶＤ
（７−０）を経由して、テ゛−タメモリ】０２の出力
から制御インタフェース１１７を通してローカル（１ｏ
ｃａｌ ）マイクロプロセッサに直接＋ＦＫ、み込まれ
る。明らかに１本発明を使用して制’Ｕｌ器と制御器の
通信が容易になる。 メモリ１０２中にストア烙れた信号は、通常、上記接続
メモＩＪ ｌ ０７ Ａにストアされた信号により指定
されるアドレスに従って出力ＰＣＭリンクおよびタイム
スロッ） （ｓｌｏｔｓ）を出力すべく指定され、そし
てそれは接続メモリデータレジスタ１１０Ａおよび８ビ
ット並列リードＣＭＤＲ（７−〇）を経由してマルチプ
レクサ１１１に入力される。加えて、上記マイクロプロ
セッサは特定の代りのワードがマルチプレクサ１１１の
入力であるメモリアドレスリードＣＡＲ（２−０）およ
びＡ（４−０）を通してデータメモリ１０２から出力さ
れるように指示することができる。マルチプレクサ１１
１の第３の信号源はタイミング信号リードＤＭＷＡＣ（
６−０）であって、該タイミング信号リードＤＭＷＡＣ
（６−，０）はタイミング波形発生器１１８（第１Ａ図
）から接続される。 上記マイクロプロセッサはリードＣＡＲ（２−０）およ
びＡ（４−０）で指定されたアドレスで１１ビツトワー
ド（ビット０−１０）を接続メモリ部分１０７Ａおよび
１０７Ｂ中に、書込み制御論理回路１０９Ａおよび１０
９Ｂにより指定された時間に書き込む。上記書込み制御
論理回路１０９Ａおよび１０９Ｂは上記補助メモリに書
込み命令を出力する。接続メモリのビット１０は直列出
力リンクに送り出される８ビツトワードのソースとして
データメモリもしくは接続メモリのビット７−〇のいず
れかを選択するために使用される。ビット１０の状態に
応じて、ビット７−０はリードＣＭＤＲ（７−Ｑ）およ
びマルチプレクサ１１０を経由して出力データマニピュ
レータへ伝送されるべきワードを形成するか、まだは対
応するチャンネルタイムの間に対応する出力リンクに伝
達されるデータメモリ中にストアされた２５６の８ビツ
トワードの一つを選択する。前述したように、ビット１
０は、マルチプレクサ１１０の状態を交替させる、オア
ゲート１１２を通過し、出力データマニピュレータ１０
４へそこを通って通過することを可能にする特別なデー
タ源を定義する。 接続メモリのヒツト９は外部回路をコントロールするた
めに使用される。このヒツトは接続メモリのデータレジ
スタ部１１０Ｂから受信され、クロックタイミング′１
ｇ１ｃ４８８を有するリタイミングレジスタ１１３で位
相が修正されるとともに、リードＸＣで外部回路を制御
するために利用される。 ビット８は飲続メモリのデータレジスタ部１１０Ｂから
、リタイミングレジスタ１１３、論理回路１２０を通し
て、直列／並列コンバータ１１４に入力し、直列のビッ
トが直列／並列コンノく一夕１１４によって８ビット並
列の形に変換きれ、それは出力駆動制御レジスタ１１５
にストアされる。 出力信号は出力イネーブル制御ロジック１１６に印加さ
れ、該出力イネーブル制御ロジック１１６から上記出力
（言号が出力ドライステートドライバ１０６のゲートに
印加される。対応する出力リンクに対するトライステー
トドライバの伝送および出力インピーダンスの状態はそ
れにより規定される。 ビット１０が零であるとき、上記接続メモリのビット７
−〇は、上記接続メモリの位置に対応するチャンネルタ
イムの間に、データメモリワードのいずれのものが上記
接続メモリの位置に対応する直列出力リンクに送り出さ
れるべきであるかを規定する。従って、ビット１０が零
であるときは、ビット７−０はアドレス信号であって、
それはリードＣＭＤＲ（７−０）からマルチプレクサ１
１１を門してデータメモリ１０２のＡＤ大入力印加され
る。 ビット１０が１であるとき、上記接、読メモリのビット
７−０は、該接続メモリの位置に対応するチャンネルタ
イムの間に、」−１記接続メモリの位置に対応する１白
り１］出力リンクに送り出されるべきデータワードであ
る。このワードは前記したようにマルチプレクサ１１０
を通勤する。 マイクロプロセッサコントローラはそれによりフレーム
、チャンネノベおよびビットタイミングと１百列力・ら
並列への変換に関してそれ自身に関係なくデータメモリ
から直列人力リンクを読む。接続メモリに書き込むこと
により、上記マイクロプロセッサコントローラはタイミ
ングおよび並列−直列変換に関してそれ自身間（糸する
ことなく直列出力リンクを経由してデータワードを伝送
することができる。 さらに説明を進める前に、本発明の物理的および一般的
なＵ）作の見地から概観することは有益なことである。 前に任意したように、本発明の構成は音声とデータタイ
ツ、と空間分割クロスポイントマトリックスとの組合せ
である。好ましい実輔例における構成、即ち、複数の成
功したプロトタイプに関しては、ＣＭＯ５の集積回路チ
ップにより組み立てられた。上記チップはクロック、マ
イクロプロセッサと入力および出力ライン、およびフレ
ームパルスソースをインターフニススル。第１図および
第１Ａ図において訂及されたものに対応する上記プロト
タイプのチップは第２Ｂ図に示されている。 リードＦＰに印加される信号は入力信号のだめのフレー
ムパルスである。リードＣ２４４は２４４ナノセコンド
のクロック入力である。リード５１０−８１７は直列Ｐ
ＣＭ入力０−７であり、また、リード５００−５０７は
直列ＰＣＭ出力０−７である。リードＯＤＥは外１部ソ
ースからの出力ドライバイネーブル入力であって、それ
＋４出カドライステートドライバの全てをイネーブルと
する。リードＸＣは外部制御出力である。マイクロプロ
セッサコントローラをインタフェースするために、リー
ドＤＳはデータストローブ用であり、Ｒ／Ｗは読出しお
よび古込み用であり、Ｉ） Ｉ’ Ａ ＣＫはデータ伝
送の俺′認用であり、ＣＦ、はチップイネーブル用であ
り、リードＤ ７− Ｄ Ｑはデータラインであり、−
またリードＡ５−ＡＱはアドレスラインである。 全ての他のタイミングおよび要求される同期波形を発生
させるためにタイミング波形発生器１１８により使用さ
れるクロツク１ｄ号はリードＣ２４４に印加でれる。 チップのピンに閂１〜て要１灼（ｓ ｕｍｍａ ｒ ｙ
）で前ｉホしたｊ幾能を山背すると、入力ピン５１０
−５１７は上記チップに対する８個の入力リンクである
。 毎’３２．０４８メガヒツトでクロックされる直列ディ
ジタル１．−ｉ号は各リンクに入力するとともに３２バ
イトブロツク中のデータメモリ１０２にストアされる。 各フレームパルスは８個の入力リンクの各々に対して３
２バイトのストレージ（ｓｔｏｒａｇｅ）に対応する。 上記直列データはバイトに変換され、各バイトは１チヤ
ンネルタイムに対応する。 リード５００−５０７は上記チップからの８個の出力ピ
ンである。上記高力は寸だ８ビツトの直列データの流れ
で、毎秒２．０４８メガビツトでクロックされる。上記
出力は、もし出力ドライバがイネーブルされているなら
ば、１２５マイクロセコンド毎に連続的にリフレッシュ
される。この出力データのソースは、入力リンクからか
、もしくは接続メモリからのいずれかのデータメモリと
してコントローラマイクロプロセッサにより規定され、
それは並列バスから供給される。 リードＯＤＥは出力ドライバをイネーブルもしくはディ
スエイプルとするハードウェアのピンである。その尼た
る目的はその出力がともに接続されている複数のクロス
ポイント（ｃｒｏｓｓｐｏｉｎｔ）マトリックスチップ
の間の競合を回避する手段を与えることである。パワー
アップに関して、例えば、上記出力ドライバはディスエ
イプルすることができ、そして上記マイクロプロセッサ
コントローラはそれらが内部的にセットアツプされた後
に制御された通路（ｗａｙ）の出力をイネーブルするた
めに入ノＪ／出力ラッチに書き込むことができる。 外８１ｉ ’４１ ａｉｌす＝トＸＣは接続メモリ部１
０７Ｂのビット９からの出力である。このビットは上記
マイクロプロセッサコントローラによりセントアップさ
れるがそのヒ・ントは才寺定のリックもしくはチャンネ
ルタイプに対してアクティブとなる。その第１の機能は
例えはアレー状に配列される個々のクロスポイントマト
リックスチップをイネーブルするとともに、−巡（１ｏ
ｏｐ−ａｒｏｕｎｄ） テア、トを与えることである。 外部に要求される回路はこのようにして最小に減縮され
る。 １）Ｓ、 Ｒ／Ｗ、 Ｉ）ＴＡＣＫ、およびＧＥのリー
ドはハードウェアのプロトコール（ｐｒｏｔｏｃｏｌ）
ピンであって、これらは種々のマイクロプロセッサに上
記チップをインタフェースするために使用される。 リードＤ７−ＤＱは上記チップの並列データラインで、
制御およびデータ情報を上記チップに書き込むために使
用される。リードＡ５−ＡＱは」−記チツブの６つのア
ドレスラインで、アドレスおよび制御情報のだめに使用
される。 このように、上記チップ上の主なエレメントは、８人カ
ライン（８ページとして配例される）の各々に対してバ
・イト当り８ビツトからなる３２バイトにより一般に構
成されるデータメモリ、８ページの各々に対してバイト
当り１１ビツトからなる３２バイトとしてアレンジされ
た接続メモリ、およびアドレスレジスタ（コントローラ
インタフェースに関して述べられる）である。上記接続
メモリの各々のページの低（ｌｏｗ）および高（ｈｉｇ
ｈ）バイトは特別な形態のデータのために保持される。 本発明の動作の詳細な記述は上に言及された回路ユニッ
トの各々に関して以下に見い出されるであろう。特定の
形態がポピユラーでよく知られたＬＳタイプの集積回路
チップに関して記述されるであろう。本発明の構成ユニ
ットの動作を理解するだめに、タイミング信号の記述を
最初に行う。 タイミング波形発生器の構造設計は、−たん種々の波形
のタイミングが知られると、多数の容易に設計される形
態を取ることができる。発生する波形の記述および本発
明の動作は次の如くである。 第１図および第１Ａ図の参照が有用である。 第１に、第１Ａ図に関して述べられたタイミング波形炙
−生器１１８に関して、外部マスタクロック人力Ｃ２４
４＋は上記波形発生器に２４４ナノセコンド（ｎＳ）の
間隔（サイクルタイムが２４４ナノセコンド）のクロッ
クパルスを与える。加えて、２４４ナノセコンドのパル
ス巾を有する正方向（ｐｏｓ ｉｔ ｉｖｅ−ｇｏｉｎ
ｇ）のフレームパルスが各フレームの始めにタイミンク
波形発生器に印加されるが、上記フレームパルスｆｄｃ
２４４＋のクロックパルスの正方向部分の後縁に、即ち
、クロック→カイ、クルに中、Ｕが合わされる。上記フ
レームパルスは従って長さが完全な１クロツクサイクル
、即ち、１クロツクザイクルのデユティサイクルの長さ
である。 種々のクロック信号がＣ２４４＋クロツク信号とフレー
ムパルス、Ｃ２４４＋、Ｃ４８８＋、Ｃ４４８、Ｃ９７
６−１−１Ｃ９７６−およびＣ３９０４＋から導かれる
。これらのクロック信号は文字ゝＣ′の後の数字とす／
セコンドにおいて等しいサイクルタイムを有し、かつ、
正方向もしくばその反対方向の極性は＋もしくは−によ
り表示される。 ３Ｂ図のタイミングダイヤグラムを参照して記述される
。 波形およびタイミングシーケンスの各々はその呼称、左
から右への時間の流れ、即ち、右から左への波形の流れ
に関して図の左側に添付されている。 最上位の波形は外部から受信されるフレームパルスＦＰ
＋である。」１記フレームパルスは本システムのリファ
レンスポイントであって、前記したようＫ、２４４ナノ
セコンドの巾である。上ｄ己フレームパルスの中心はフ
レームの境界を形成する。 −に記パルスはもちろん各々の完全なフレームの境界で
現れ、本発明の一部を形成しない外部ソースから発生さ
れる。 上記フレームパルス波形の次の下の波形は外部から受信
されるＣ２４４＋のクロック信号である。 この信号は２４４ナノセコンドのサイクルタイムと５０
パーセントのデユティサイクルを有する。 クロックパルスの正方向部分の後縁は上記フレームパル
スの中間点に中心が合わせられる。 次の波形は受信されたＣ４８８＋のクロックパルスであ
って、４８８ナノセコンドのサイクル周期を有する。上
記クロックパルスの立上りのエツジは上記フレームパル
スの中心と一致する。 その次の波形はＣ９７６十のクロックパルスで、９７６
ナノセコンドの周期を有する。上記クロックパルスの正
方向部分の後縁は上記フレームパルスの中心と一致する
。 夫々のクロックパルスは５０パーセントのデユティサイ
クルを有するべきである。 その次の波形ＰＣＭＩＮ（０−７）は入力データマニピ
ユレータ部１０１Ａおよび１０’ｌＢへの特別なＰＣＭ
入力ラインの各ビットのタイミングを示す。この波形の
各タイム周期（ｔ ｉｍｅ ｐｅｒｉｏｄｓ）は１ビツ
トを含み、かつ、Ｃ９７６＋のクロック信号の各半サイ
クルであって、４８８ナノセコンドである。例として、
４番目ないし１１番目のタイム周期はチャンネル零の零
ビットを通して７番日を搬送し、次の８つのタイム周期
は１チヤンネルの７を通してビット７を搬送する、等々
。 次のタイムシーケンスはＩＤＭＩＣ＋リードの信号を示
し、該信号は上記入力データマニピユレータ部１０１Ａ
および１０１Ｂに印加される。この信号は、５０パーセ
ントのデユティサイクルで、４８８ナノセコンドのサイ
クル周期を有する。この信号の立」二りのエツジはｐＣ
ＭＩＮ（ｏ−フル信号の各ビットの始まりの後、ビット
周期の３／４にタイミングを合わされるべきであり、こ
れはスタートの後にそのパルスの３／４でビットのサン
プリングを行う。 その次のタイミングシーケンスは、ビットの３／４だけ
シフトした、サンプリング後のデータタイミングを示す
。各ビットの始りばＩ ＤＭ Ｉ Ｃ＋の信号のパルス
の各々の前縁と同時に始まる。データとタイミングはこ
のようにしてＰＣＭＩＮラインからの（後述する）入力
データマニピュレータの入力８ビツトのシフトレジスタ
部分の中にシフトされるようにデータのタイミングを示
している。 一旦、完全なチャンネルがサンプルされるとともに信号
が入力８ビツトシフトレジスタの第１ステージにストア
されると、それは第２チヤンネルのビットのだめの瘍所
を作るために上記入力データマニピュレータの第２ステ
ージ中にシフトされる。この手続をクロックする信号は
Ｄ Ｍ Ｌ Ｄリードで与えられ、このＤＭＬＤ信号は
フレームパルス′のセンタに中心が合わされた４８８ナ
ノセコンドのパルスであυ、零（もしくは少くとも上位
の）ビットタイムの間に８ビツト毎に１度現れる。 並列にストアされる入力データマニピュレータのデータ
は、データメモリ中に、一度に８並列ビットで、転送さ
れる。上記データマニピュレータおよびデータメモリは
前に注意したようによシ迅速なデータ伝送に供するため
に夫々２つに分割される。従って、一度に２つの入力か
らの入力は上記データメモリ中に転送される。そのタイ
ミングは入力ＤＭＱおよび入力ＤＭＩと符号が付けられ
た２つのタイミングダイヤグラム中に示され、−Ｆ記信
号はＩＤＭＯＤ（７−０）＋およびＩＤＭＩＤ（７−０
）十のリードに現れる。各タイムの境界は特別に表示さ
れたチャンネルおよびリンクがその間に」１記データメ
モリに記録するだめに利用される間隔を示している。 右への第２ＤＭＬＤ＋パルスがハイレベルテするときは
、入力リンク０−７の全てに対するチャンネル室からの
全てのデータは上記入力データマニピュレータ中を通過
して並列に変換される。入力データマニピュレータ（後
述）の２つのセクションの各々に対する双方向性の４つ
のシフトレジスタは順序通りその出力を与える。例えば
、最初にチャンネル零、リンク零およびチャンネル零、
およびリンク４のデータが９７６ナノセコンドの期間の
間に利用でき、以下、チャンネル零、リンク１とチャン
ネル零、リンク５のデータが、チャンネル零、リンク２
とチャンネル零、リンク６のデータが、チャンネル零、
リンク３とチャンネル零、リンク７のデータが順次続く
。この点で、ＤＭＬＤパルスの中心が現れ、チャンネル
１のデータが利用されようとしていることを示している
。 これに続いて、チャンネル１、リンク零とチャンネル１
、リンク４のデータが利用可能になり、以下、チャンネ
ル１、リンク１とチャンネル１、リンク５のデータ、等
々が続く。このシーケンスはチャンネル３１、リンク３
とチャンネル３１、リンク７のデータまで連続し、次に
チャンネル零、リンク零とチャンネル零、リンク４のデ
ータ等が続く。 次の２つのタイミングシーケンスはデータメモリのサイ
クルを示し、第１のタイミングシーケンスはＰＣＭＩＮ
（０−３）のリンクに関するデータを取り扱うデータメ
モリの半分のだめのものであυ、まだ、第２のタイミン
グシーケンスハＰＣＭＩＮ（４−７）のリンクに関する
データを取シ扱うだめのものである。入力ＤＭＱおよび
入力ＤＭ１の期間に対応する各タイムインターバルは４
つのシーケンス期間に分割され、第１と第３のシーケン
スは読出しのだめのものであり、第２のシーケンスは書
込みのだめのものであり、寸だ、第４のシーケンスはコ
ントローラアクセスのだめのものである。２つのバイト
は２つのメモリの各半分に書き込まれるため、外の２バ
イトは読み出され、１つのメモリ部分のみが１度にアク
セスされる。従って、フレーム当シ３２回繰り返えされ
る８つの書込みおよび８つの読出しサイクルを有する４
つのタイムスロットが存在する。 書込みサイクルを考えると、上方のタイミングダイヤグ
ラムは書込みチャンネル零、該チャンネルの利用可能時
間の間のリンク零および入力ＤＭＯのタイミングダイヤ
グラムのリンクを表わしている。下方のタイミングダイ
ヤグラムはチャンネル零の書込みサイクル、このソース
からのデータが利用できる時間の間のリンク４を示して
いる。 各書込みサイクルはこのように入力ＤＭＱおよび入力Ｄ
Ｍ１の時間のデータ入力期間の４分の１の時間領域の第
２番目に位置する。 再ヒ、ＤＭＬＤパルスの中心と一致して、リンクのシー
ケンスの読出しサイクルが起る。前に注意したように、
各チャンネルおよびリンクの利用可能期間の間に２つの
読出しサイクルが存在する。 例えば、２つのＤＭＬＤパルス間のインターバルの間に
、チャンネル２のリンク０−７がデータメモリの各半分
から読み出さ′れる。これにはチャンネル３のリンク０
−７等が続く。 第４番目のサイクルはデータメモリへアクセスするよう
にコントローラにタイミングを与えるが、その間に前記
した目的のためにデータを書きこむことができる。 ＤＡＴＡＩ Ｎと付されたその次のタイミングシーケン
スはそれによってデータメモリからのデータが出力デー
タマニピュレータ中ヘストロープされるタイミングを示
している。上記データは１読出しサイクルによりシフト
された出力データマニピュレータ中ヘストロープされる
。従って、例えば、チャンネル２、リンク零に関連して
読み出されるデータは２サイクルの間に出力データマニ
ピユレータの入力ステージ中にストローブされるが、そ
のシーケンスはチャンネル２、最初のリンク零、それか
らリンク１、リンク２、等からリンク７、チャンネル３
、リンク０−７、等が続く。このデータはＤＭＩ、Ｄパ
ルスのタイミングで出力データマニピュレータの第２ス
テージに転送され、それは出力ＤＭのタイミングダイヤ
グラムのＤＡＴＡ、ＩＮ波形の下に便宜のだめに再生さ
れる。 ＰＣＭ出力のタイミングダイヤグラムがＰＣＭ０ＵＴと
符号が付されて、次に示されている。チニピュレータの
第１セクシヨンになければならないので、昌カリンクの
バイトは入力タイミングと同様のＤＭＬＤパルスの中心
で始まる。従って、チャンネル２のデータは第３番目の
ＤＭＬＤパルスの中心で始まり、最上位のビットは最初
に伝送される。読み出されるメモリエレメントは出力チ
ャンネルのデータタイミングは入力チャンネルのデータ
タイミングに一致する（タイミングダイヤグラムＰＣＭ
０ＵＴ（０−７）十をＰＣＭＩＮ（０−７）＋と比較せ
よ。）ことが注意されるべきである。しかしながら、タ
イミングインターバルの間に含まれる特定のデータは、
前述したように、接続メモリ内にストアされたアドレス
により選択されたものである。 次の２つのタイミングダイヤグラム（ＳＤＭＷ＋）（Ｃ
２４４，＋）および（ＳＣ：Ｒ／Ｗ＋）（Ｃ２４４＋）
は夫々データメモリのサイクルカウンタ（ライトデータ
メモリ）および接続メモリサイクルカウンタ（リード接
続メモリ）のためのタイミングクロックである。書込み
は夫々のパルスの前縁で行われ、また、読出しは夫々の
パルスの後縁で発生する。これらのパルスのｐＪＪ縁ハ
Ｉ Ｄ Ｍ Ｉ Ｃパルスの前縁と同期している。 データメモリのライトアクセスカウンタの入力ビット６
−０のタイミングはＤＭＷＡ Ｃ（６−０）＋のタイミ
ングダイヤグラムに示されている。 チャンネル零、リンク零に対するタイムインターバルは
第２番目のＤ Ｍ Ｌ Ｄパルス上に中心が存在し、そ
の各タイム周期は９７６ナノセコンドの長さである。チ
ャンネル零のリンク０−３のだめのｌみアクセスコント
ロールに続いて、チャンネル１のリンク０−３、・・・
、チャンネル３１のリンク０−３が続く。 接続メモリ用のタイミングダイヤグラムが続き、４サイ
クルが９７６ナノセコンド内に含まれる。 第１番目および第３番目のサイクルは読出しサイクルで
あシ、第２番目のサイクルはコントロールアクセス用に
予備に保留され、また、最後のサイクルは使用されない
。 続くシーケンスにおいて、接続メモリのデータレジスタ
ＣＭＤＲ（１０−０）からのデータの供給が図示されて
いる。接続メモリデータレジスタ１１０Ａは２つのサイ
クルに対する接続メモリからのデータメモリの番地指定
を遅らせる。各々の読出しサイクルは１サイクルだけシ
フトされることが見られ、かつ、間隔は１サイクルだけ
拡大され（即ち、データメモリアドレス）は接続メモリ
から読み出され、２サイクルの間に接続メモリデータレ
ジスタ中に保持され、レジスタサイクル（最後の読出し
サイクル）の最後の半分はデータメモリ中の対応するア
ドレスの読出し時間に相応している。対応のだめ、ＣＭ
Ｉ）Ｒ（１０−０）の最後の半サイクルをデータメモリ
の読出しサイクルと比較せよ。 このように、１チヤンネルの間隔の間に、４つのコント
ローラのアクセスサイクルと８つの読出しサイクルがあ
り、その間にデータメモリのアドレスはデータメモリを
含む回路によりスイッチ機能に影響を与えるために引き
出される。 接続メモリからのビット８−１０は出力ドライステート
ドライバ、もしくはＸＣリードに接続される装置の制御
のために使用されることは前に注意した。チャンネルタ
イムｎの間に、それらはりタイミングレジスタ１１３中
に読み呂され、チャンネルタイムｎ ＋ ｌ中にそれら
は直列／並列変換器１１４で並列に変換され、またチャ
ンネルタイムｎ −１−２の間にそれらは保持された後
、（リタイミングレジスタの出力から直接利用可能であ
る外部制御ビットを除いて）出力イネーブル制御ロジッ
クを直接制御するために使用される。ＣＭＤＲリタイミ
ングレジスタ（Ｒｅｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）
／ＸＣ＋、ＤＡＴＡ ＩＮフイーデングアウトプット
ドライハコントｏ −／Ｌ／ （Ｆｅｅｄｉｎｇ ０ｕ
ｔｐｕｔ ＤｒｉｖｅｒＣｏｎｔｒｏｌ）ＯＤＣ（７−
０）＋Ｌｚジスタおよび０ＤＣ（７−Ｑ’）十のタイミ
ングダイヤグラムはこれらのプロセスを示している。Ｃ
ＭＤＲ（１０−０）からのタイミングはＤＡＴＡ Ｉ
Ｎフィーテング（Ｆｅｅｄｉｎｇ）ＯＤＣ（７−０）＋
レジスタ中のデータの遅延、および出力ドライバ制御レ
ジスタ１１５の出力信号のＯＤＣ（７−０）十のタイミ
ングに追随してＩサイクル遅延される。後者は完全なチ
ャンネル間隔の間に広がっており、チャンネル零の周期
はＰＣＭＩＮとＰＣＭ０ＵＴのチャンネル零、ビット７
−０のインターバルの間に広がり、チャンネル１は次の
チャンネルインターバルの間に広がる、等々。 その次のタイミングダイヤグラムは接続メモリがアドレ
スカウンタのビット（７−０）を読み出すタイミング、
ＣＭＲＡＣ（７−０）＋の波形を示している。そのイン
ターバルとタイミングはＰＣＭＩＮおよびＰＣＭ０ＵＴ
の冑ンターバルと同期しており、各々の前縁は上記の接
続メモリに対応する読出しサイクルの前縁と一致する。 一方、最後のタイミングダイヤグラムは便宜上０２４４
＋クロツクパルスの繰り返しである。最後から２番目の
波形、クロックＣ３９０４は３，９０４ナノセコンドの
周期および５０％のデユティサイクルを有する。各方向
パルスの前縁はフレームパルスの中心と一致し、また１
サイクルは１フレームに対応する。 マイクロプロセッサのインタフェースのアドレスの復号
（ｄｅｃｏｄｉｎｇ）はできるだけ速いことが望ましい
が、これはこの時間が制御用マイクロプロセッサの最大
のクロックレートを決定するからである。加えて、Ｃ２
４４＋クロツクの後縁からＰＣＭ０ＵＴ（０−７）十へ
の遅延はできるだけ小さくすべきであるが、それは、こ
の時間がここに記述される種類の２つの通信用スイッチ
ングマトリックスの間の最大距離を定めるからである。 要約すると、チャンネルＸ、リンクＹ、ＰＣＭ人カリン
クＹ（ＰＣＭＩＮＹ＋）のチャンネルＸの間に受信され
る８ビツトのＰＣＭワードはデータメモリ中にそのため
に予め設けられた場所に書き込まれる。２５６Ｘ８のデ
ータメモリは要求される記憶スピードを減少させるため
に、１２８×８の半分づつに分離される。データメモリ
の半分はＰＣＭ入力リンク０−３（ＰＣＭＩｏ−３（Ｐ
Ｃ＋）から受信されるワードをストアし、また、他の半
分はＰＣＭ入力リンク４−７（４−７（ＰＣ’４−７）
＋）に受信されるワードをストアする。 チャンネルＸ、リンクＹに対する読出しサイクルの間に
、ＰＣＭ出力リンすＹ（ＰＣＭ０ＵＴＹ＋）のチャンネ
ルＸ中に伝送されるべき８ビツトのＰＣＭワードはデー
タメモリの半分のいずれか一方から、接続メモリにより
指定された位置から読み出される。 接続メモリのビット１０はＰＣＭ呂カリカリンクＣＰＣ
Ｍ０ＵＴ−７）＋）に伝送されるべきワードのだめのソ
ースとしてデータメモリもしくは接続メモリのピッ）（
７−０）のいずれかを選択する。接続メモリのビット９
は外部回路を制御するために利用される。ビット８は出
力ＰＣＭリンクのだめのトライステートドライバを制御
し、また、ビット（７−０）は送出されるべきワードを
形成するかまたは各チャンネルタイムの間に各ＰＣＭ出
力リンクに送り出されるべきデータメモリ中の２５６の
入力ＰＣＭワードの一つを指定する。 もし望むならば、ビット９は外部直列制御信号の流れと
して外部ピンＸＣから出力させることができる。 さて、第４図にも゛どると、コントローラインタフェー
スの好ましい形態の構造が示されている。 送受信器（ｔｒａｎｓｃｅｉｖｅｒ） ４０１ （それ
はＬ５２４５タイプのものであり得る）はその一方がデ
ータバスのり−ドＤＯ−Ｄ７に接続されるとともに、そ
の他方がアドレスレジスタ４０２（それはＬ８３７４タ
イプのものである）の入力０−７および類似のタイプの
コントローラ読出しデータレジスタ４０３の出力に接続
される。コントローラアドレスレジスタの出力ＣＡＲ（
７−０）＋は次のように、ビットＯ−２指定メモリペー
ジ選択とテスト配列選択とに分割される。ビット３と４
はメモリ選択ビットであり、まだビット５−７はモード
選択用である。 ビットライン０−２はマルチプレクサ１０８と１１１（
第１図）に接続され、ビットライン５と６は直列／並列
コンバータ１１４の入力でロジック回路に接続され、ビ
ットライン７はオア（ＯＲ）ゲート１１２の入力に接続
され、また、ビットライン０−７は後述するメモリおよ
びデータマニピュレータに接続される。 データメモリバスＤＭＤ（７−０）のビットライン７−
０および接続メモリのデータバスＣＭＤ（７−０）のビ
ットライン７−０はマルチプレクサ４０４（これはＬ５
２５３タイプのものであり得る）の入力に接続される。 このことはマルチプレクサ４０４がコントローラマイク
ロプロセッサにより特定のアドレス指定に基づいて接続
メモリもしくはデータメモリを読み出し可能にする。 コントローラインク又エースのアドレス人力ＡＯ−Ａ１
は受信用バッファ４０５の対応する入力に接続され、ま
たアドレス人力Ａ２−Ａ３は受信用バッファ４０６の対
応する入力に接続される。 良く知られたＣ Ｆ、−およびＲ／Ｗのコントローラマ
イクロプロセッサからのリードは、クロックソースＣ２
４４＋、フレームパルスソースＦ ｌ）−およびソース
Ｅ＋に沿って、受信用バッファ４０５の対応する入力に
もまた接続される。上記受信用バッファはＬ５２４１タ
イプのものであり得る。 受信用バッファ４０５の４つの出力は出力ビツトライン
０−４を与えるとともに受信用バッファ４０６からの４
つの出力はビットライン５−８を与え、付加的な出力は
クロックＣ２４４＋とフレームパルスＦＰ＋である。も
し必要ならば、インバータがＦ Ｐ −４−ＩＪ−ド中
にその正しい極性を保障するだめに接続することができ
る。 第８番目のビットラインはアンド（Ａ、ＮＤ）ゲート４
０７０入力に接続され、その出力はマルチプレクサ４０
４のアドレス人力ＡＯおよびＡ１に並列に接続された２
ビツトラインである。アンド（ＡＮＤ）ゲート４０７の
第２番目の入力はマルチプレクサのセレクトラインＭＳ
Ｑ＋およびＭＳ１＋に夫々接続される。これらのライン
はロジック回路４０８の出力に接続され、該ロジック回
路４０８はいずれかのリードがアドレスレジスタ４０２
からの出力であるＣＡＲ３、ＣＡＲ４、およびＣＡＲ７
のビットラインに受信されるビット、および読出しもし
くは書込み（Ｒ／Ｗ）を指定する受信用バッファ４０５
からのビットライン３からのいま一つの入力によりイネ
ーブルとなる。ロジック回路４０８は後にもつと詳しく
説明する。 いま一つのロジック回路はメモリレディ（ｍｅｍｏｒｙ
ｒｅａｄｙ） （ＭＲ＋ ）、制御用接続メモリ低バイ
ト書込み（ＣＣＭＬＢＷ＋）、制御用接続メモ形高バイ
ト書込み（ＣＣＭＨＢＷ＋）およびＣＲＤＲＣＫ＋リー
ドに出力を与える。ＭＲ＋リード、ＣＥ−ビットライン
に信号を供給するために、受信用バッファ４０５からの
ビット２はインバータ４０９を通してナントゲート４１
０．４１１および４１２の各々の一つの入力に接続され
る。受信用バッファ４０５のビット３ラインおよび受信
用バッファ４０６のビット８ラインに夫々接続されだＡ
５＋およびＲ／Ｗビットラインはノア（ＲＯＲ）ゲート
４１３の入力に接続され、該ノアゲート４１３の出力は
アンドゲート４１１の第２の入力に接続され、該アンド
ゲート４１１の出力はバッファ４１４を通してナントゲ
ート４１０の第２の入力に接続され、まだ、Ｒ／ Ｗ
ＩＪ−ドはナントゲート４１２の第２の入力に接続され
る。受信用バッファ４０５からのビット４ラインに接続
されたＥ＋リードは３つのゲート４１０．４１１および
４１２の全てに接続される。ナントゲート４１２の出力
はリードＤＢＤと符号付けされており、このリードＤＢ
Ｄは送受信機４０１の方向制御（ＤＩＲ）入力に接続さ
れ、該送受信機４０１はその入力における論理レベルに
応じて一方向もしくは他方向にデータ伝送を行う。 ナントゲート４１０の出ノＪはインバータ４１５を通し
てオアゲート４１６の一つの入力に接続されるが、該オ
アゲート４１６の出力はメモリレディリードＭＲ＋であ
る。 同期制御器の読出し／書込みリード（ＳＣＲ／Ｗ−１−
）および６２４４＋リードはナントゲート４１７の３つ
の入力のうちの２つに接続される。該ナントゲート４１
７の第３番目の入力のソースについては後に簡単に説明
する。ナントゲート４１７の出力はポジイティブエツジ
トリガのフリップフロップ４１８のクロック入力に接続
され、該フリップフロップ４１８のデータ入力は正（ｐ
ｏｓｉｔｉｖｅ）の電源に接続されている。フリップフ
ロップ４１８のｑ出力はいま一つの７リツプ７０ツブ４
１９のデータ入力に接続され、そのクロック入力はタイ
ミングソースＣ４８８Ａ−に接続されている！上記フリ
ップ７０ツブ４１９の９出力はオアゲート４１６の第２
番目の入力に接続される。フリップ７０ツブ４１８およ
び４１９のクリヤリードは前記したＥ＋リードに接続さ
れる。リードＭＲ＋はバッファ４２０を通してリードＭ
Ｒ−で制御用マイクロプロセッサへ伝送するために、タ
イプＬＳ２４１の如き受信機４２１の入力に接続される
。 制御用アドレスレジスタ４０２のクロック入力はナント
ゲート４１０の出力に接続される。上記回路は上記マイ
クロプロセッサがリードサイクルの初期化したことを検
出し、ウィンド（ｗｉｎｄｏｗ）が開放されるまで上記
マイクロプロセッサをホールドし、それから受信用バッ
ファ４２１を経由して上記マイクロプロセッサへのＭＲ
リードにロジック信号を供給する。 制御用読出しデータレジスタのだめのクロックパルスは
ＣＲＤＲＣＫ＋ｌＪ−ドに受はされる。これは次のよう
に導かれる。アンドゲート４１１の出力４１１はフリッ
プフロップ４２２のデータ入力に接続され、該フリップ
フロップ４２２はタイミングソースＣ９７６＋に接続さ
れるクロック入力を有する。そのクリヤ入力ばＥ＋ｌＪ
−ドに接続される。 フリップフロップ４２２のｑ出力はアンドゲート４２３
の入力の−っに接続され、該アントゲ−ｈ ４２３のい
ま一つの入力はフリップフロップ４１８の一９出力に接
続されている。アンドゲート４２３の出力は、アンドゲ
ート４２４の一つの入力と、前記したナントゲート４１
７の第３番目の入力に接続される。アンドゲート４２４
の第２番目の入力はＲ／Ｗリード（受信用バッファ４０
５からのビットライン）に接続される。アンドゲート４
２４の出力はナントゲート４２５の一つの入力に接続さ
れ、該ナントゲート４２５の出力は、制御用読出しデー
タレジスタ４０３のクロック入力に接続された、ＣＲＤ
ＲＣＫ ＋ ！Ｊ−ドである。 ナントゲート４２５の第２番目の入力はタイミングクロ
ックソースＣ２４４＋に接続され、また、第３番目の入
力は前記したＳ ＣＲ／Ｗ ＋）−ドに接続される。 制御用接続低バイトおよび高バイト書込み（ＣＣＭ Ｌ
ＲＷ＋およびＣＣＭＨＢＷ−１−′″）信号は次のよ
うに導かれる。アンドゲート４２３の出力はアンドゲー
ト４２６の一つの入力に接続され、該アンドゲート４２
６のいま一つの入力はインバータ・４２７を通してＲ／
Ｗリードに接続されている。 アンドゲート４２６の出力はアンドゲート４２８および
４２９の各々の入力の一つの入力に接続されるが、これ
らアンドゲート４２８および４２９の出力は夫々ＣＣＭ
ＬＢＷ＋およびＣＣＭＨＢＷ十リードである。 アンドゲート４０７からのビット１ラインの出力はアン
ドゲート４３０と４３１の両方の一つの入力に接続され
、その夫々の出ノＪはアンドゲート４２８および４２９
の対応する第２番目の入力に接続されている。第２番目
のアンドゲート４０７のビット零ラインの出力はアンド
ゲート４３１の一つの入力に接続さるとともに、インバ
ータ４３２を通してアンドゲート４３０の第２番目の入
力に接続される。 説明を完了するために、論理回路４０８について述べる
。上記した論理に適合する説明的な真理値表を確立する
ことは当業者には自明のことであると信じられ、従って
、詳細には説明しない。Ｒ／Ｗリードは、該リードから
の信号がインバータ４２７全通して反転されてナントゲ
ート４３４の一つの入力に印加される一方、ナントゲー
ト４３３の一つの入力に接続される。各々のナントゲー
ト４３５および４３６の一つの入力は夫々＠３番［］お
よび第４番目のビットＣＡＲラインに接続されている。 ナントゲート４３３および４３４の″第２番目の入力は
第７番日のビットラインＣＡ Ｒ７に接続゛されるが、
該ラインはインバータ４３７を通してナントゲート４３
５および４３６の第２番目の入力に接続される。 ナントゲート４３３と４３５の出力はナンドゲ−Ｉ−４
３８の対応する入力に接続され、一方、ナントゲート４
３４および４３６の出力はナンドゲ−１−４３９の対応
する入力に接続される。後者のゲートの出力は、前記し
た、アンドゲート４０７の入゛力に接続されたメモリ選
択リードＭＳＱ＋およびＭＳＨ＋である。 マイクロプロセッサは（後述する３つの付加的な「モー
ド選択」ビットとともに）リードＤＱ−Ｄ７に５ビツト
コードを印加するが、この５ビツトコードは３ビットＤ
ｏ−Ｄ２を有し、これら３ビツトｌ） Ｑ −Ｄ ２は
データメモリ中の３２バイトページ、接続メモリの低バ
イトページもしくは接続メモリの高バイトページの８か
ら１つを選択する。第４番目および第５番［］のビット
Ｄ３およびＤ４はデータメモリ、接続メモリの低バイト
ページもしくは接続メモリのハイバイトページのいずれ
かを選択する。データメモリを選択するには、ビットＩ
） ４は零でビットＤ３を１とし、接続メモリの低バイ
トページを選択するには、ビットＤ４が１でビットＤ
３を零とし、接続メモリの高バイトページを選択するに
は、ピッ）Ｄ３とＤ４をともに１とする。 一旦アドレスレジスタ４０２が、３つのモードビットと
同様に、特別なメモリ中で、３２バイトメモリのページ
のいずれがアクセスされるかを指定するデータを含んで
いると、選択されたメモリページ内の特別なバイトが呼
び出されねばならない。アドレスラインＡＱ−Ａ５はバ
イト選択アドレスを搬送する。ビットＡ５が零であると
きは、リードＤＱ−Ｄ７のデータはアドレスレジスタ中
にロードされる。しかしながら、ビットＡ５が１である
ときは、ページ上の３２バイトのうちの１つはアドレス
レジスタＡＱ−Ａ４により選択される。 データメモリが選択されると、接続メモリはデータメモ
リの出力（これは、例えば、ＰＣＭ音声のスイッチング
のために使用される）に対する出力リンクおよびチャン
ネルを指定する。アドレスが接続メモリの高バイトを選
択すると、接続メモリの高バイト位置にストアされてい
るデータは直列出力ソースを選択し、出力ドライバをイ
ネーブルとするかまたは、第１図のリードＸＣに外部制
御信号を書き込む。ピッ）ＡＯ−Ａ４により選択された
アドレスはチャンネル（即ち、０−３１）により出力を
選択する。ピッ１−Ｄ２は直列出力のソースがどこから
来るべきであるかを決定する。 即ち、Ｄ２＝Ｏのときは、それはデータメモリから来る
。データの位置のポインタは接続メモリの低位バイト中
にストアされ、それは入力するページ（リンク）および
バイト（チャンネル）を選択する。Ｄ２−１のときは、
データが上記接続メモリの低位バイトから出力バイトチ
ャンネルへ直接に入力する。 接続メモリの低位バイト位置はこのようにしてデータメ
モリのいずれかのポインタであるワードをストアするか
、または直列出力ドライバを通して直列出力リンクに送
出される実際のデータをス（第１図の１０１Ａおよびｌ
０ＩＢ）が示されてイル。ＰＣＭ入力信号はＰＣＭＩ
ＮＱ −ＰＣＭｌＮ７リードにより８ビット直列シフト
レジスタ５０１（それはＬ５１６４タイプであり得る）
に印加される。シフトレジスタ５０１のクロック人力ミ
ングダイヤグラムの上から６番目のタイミングダイヤグ
ラムに関連して前に説明した。ＰＣＭ入力信号はこのよ
うにして個々のＰＣＭ入カラインに対応するシフトレジ
スタの各々にシフトされる。 シフトレジスタ５０１への出力は３２ビツトのバスを形
成し、４本のラインからなるグループは８つの４ビツト
のシフトレジスタ５０２Ａの４つの入力に接続されてい
る。同様に、８ビツトの直列シフトレジスタ５０１Ｂの
出力は３２ビツトのバスを形成し、４ビツトラインから
なるグルプが８つの４ビツトシフトレジスタ５０２Ｂの
入力に接続されている。１つの４ビツトシフトレジスク
の４ビツトラインは零番目、８番目、１６番日、および
２４番目の並列ビットラインに接続され、第２番目の４
ビツトシフトレジスタの入力は、３２ビツトバスの１番
日、９番目、１７番日および２５番日に接続され、・・
・・・・、第８番目の４ビツトシフトレジスタは、シフ
トレジスタ５０１Ａの出力に接続された３２ビツトの並
列バスの７番日、１５番日、２３番目および３１番日の
ビットラインに接続されている。４ビツトシフトレジス
タ５０２Ａのデータ入力は同様にシフトレジスタ５０１
Ｂの３２ビット並列の出力バスに接続される。 イヤグラム（同図の上から８番目の波形）を参照して説
明したＤ Ｍ Ｌ Ｄタイミング波形信号源に接続され
る。シフトレジスタ５０２への第２のシフト人力ＳＱは
この図面のシフトレジスタのクリヤ入力とともに正の電
源（５ｕｐｐｌｙ ５ｏｕｒｃｅ） に接続される。 シフトレジスタ５０２Ａと５０２Ｂのり四ツク入力はク
ロック源のタイミング信号Ｃ９７６−に接続される。 シフトレジスタ５０２Ａ（７）Ｑ３出力は、入力データ
マニピュレータの１／２の一方からの入力データマニピ
ュレータのデータビットを搬送する８ビット並列のバス
、ＩＤＭＯＤ（７−０）＋バス（第１図では１０１Ａと
記されている）の個々のビットラインに接続される。同
様に、シフトレジスタ５０２ＢのＱ３出力ばＩＤＭＩＤ
（７−０）＋バス（第１図では１０１Ｂと記されている
）に入力マニピュレータのデータビットの他の１／２を
！送する８ビツトラインに接続される。第１図を参照し
て説明したように、これらの２つのバスはデータメモリ
１０２の一方と他方の１／２の８ビット並列入力に接続
される。 直列シフトレジスタ５０１Ａおよび５０１Ｂはこのよう
にして個々の直列ラインの直列のＰＣＭデータを受信す
ることができ、また、上記シフトレジスタを経由して二
対の３２ビツトのバスの個々の８ビツトラインにデータ
を出力する。これらのビットは、最初に最上位のビット
から、４ビツトシフトレジスタへ並列に読み呂され、始
めに一つのシフトレジスタ（ビットライン３ｌ−２４）
からの８ビツト出力の個々のビットが、次いで、次の入
力シフトレジスタ（ビットライン２３−１．６）の８番
目のビットが、次いで、その次のシフトレジスタ（ビッ
トライン１５−８ ）の８番目のビットが、次いで、最
初のシフトレジスタ（ビットライン７−０）の８番目の
ビットが夫々読み出される。これらの信号は４ビツトの
シフトレジスタを通してシフトされるとともに、８木の
並列ビットラインを有するＩＤＭＯＤ（７−０）＋とＩ
ＤＭ Ｉ Ｄ （７−０）＋バスに出力され、これら信
号は上記ビットラインからデータメモリに印加されハ マニピュレータを示しており、上記入力マルチプレクサ
はデータメモリもしくは接続メモリのいずれかから信号
を通すとともに、また、出力ドライステートドライバか
ら信号を通す。入力マルチプレクサユニットは一対のマ
ルチプレクサ６０１Ａおよび６０１Ｂを有する。これら
のマルチプレクサは夫々入力ターミナルＩＤ０−４ＤＯ
とＩＤ１−４ＤＩの２組の４ビツトラインの１紐から４
ビツトを選択することができる。マルチプレクサ６０１
Ａと６０１Ｂの入力ターミナルはＤＭＤ （７−〇）バ
スのビットライン７−４および３−０に夫々接続される
が、それは、第１図から、データメモリ１０２のデータ
出力であることが想起される。同様に、マルチプレクサ
６０１Ａおよび６０１Ｂの入力ターミナルＩＤｌ−４Ｄ
１はＣＭＤＲ（７−０）バスの７−４および３−０ビッ
トラインに接続されるが、それは接続メモリデータレジ
スタの最下位８ビツト出力ビツトラインに接続されるデ
ータバスであるととが想起される。 マルチプレクサ６０１Ａおよび６０１Ｂのアドレス入力
はともにオアゲート６０２の出力に接続され、該オアゲ
ート６０２は制御用アドレスレジスタ４０２（第４図）
の出力に接続されるＣＡＲ（７−０）バスのビットライ
ン６に接続される１つの入ツノを有し、また、そのいま
一つの入力はＣＭｌ）ＲＩＯ＋タイミング信号（タイミ
ングダイヤグラム参照）に接続される。 マルチプレクサ６０１Ａと６０１Ｂの４つの出力は８ビ
ツトラインバスにより、８ビツトシフトレジスタ６０３
に接続され、各々のシフトレジスタの一つの入力は上記
した８ビツトバスのビットラインの一つに接続されてい
る。各々のシフトレジスタ６０３のクロック入力はタイ
ミング波形源Ｃ４８８Ｂ−に接続される。 各々のシフトレジスタ６０３は８つの出力を有し、みん
なで６４の出力を形成する。これらは６４ビツトライン
のバスを経由して８ビツトシフトレジスタ６０４の入力
に接続され、各々のシフトレジスタの各入力は６４ライ
ンバスの異なるビットラインに接続されている。そのフ
ォーマットハ次の通りである。即ち、シフトレジスタ６
０４の各々の入力Ｄ７はビットライン０，１．２、・・
・、７に夫々接続され、入力Ｄ６はビットライン８．９
、・・・、１５に接続され、・・・・・・、入力ＤＱけ
ビットライン５６．５７、・・・、６３に接続される。 シフトレジスタ６０４のＬＤ（ロード）入力はＤＭＬＤ
タイミング信号波形源（タイミングダイヤグラム参照）
に接続される。 シフトレジスタ６０４のＱ７出力は８ビツトのバスの個
々のビットラインに接続され、この８ビツトのバスはト
ライステートドライバ６０５の対応する入力に接続され
る。トライステートドライバ６０５の出力はＰＣＭ出力
ラインＰＣＭ０ＵＴＯ＋−ＰＣＭＯＵ、Ｔ７＋を形成す
る。トライステートドライバの各々のイネーブル人力は
アンドゲート６０６の対応する出力に接続され、各々の
ゲートは、第４図の受信用バッファ４２］を構成する、
出力ドライバイネーブル（ＯＤＥ＋）リードに共通に接
続される一つの入力を有し、一方、アンドゲート６０６
の個々のいま一つの入力は出力ドライバ制御レジスタ（
第１図）から出力ドライバ接続（ＯＤＣ＋）バスの対応
するビットラインに接続される。 データメモリおよび接続メモリデータレジスタからのデ
ータ信号はこのようにしてマルチプレクサ６０１Ａおよ
び６０１ＢのＤＭＤ（’７−０）およびＣＭＤＲ（７−
Ｄ）入力に印加される。ＣＭＤ’ＲＩＱ＋タイミング波
形によりタイミングが取られ、上記ソースのいずれかか
らのデータがＣＡＲ（７−０）バスのビットライン６の
信号により選択される。このデータは８ビット並列バス
の出力でありそれはシフトレジスタ６０３の個々の入力
に印加される。このデータはそれからシフトレジスタ６
０３および６０４に接続している６４ビツトラインのバ
スに印加され、Ｃ４８８＋タイミング波形のクロックレ
ートでシフトレジスタ６０４中に上記データがシフトさ
れる。上記データは８ビツトの出力バスにロードされ、
アンドゲート６０６を通してイネーブルされるトライス
テートドライバ６０５を通してＰＣＭ０ＵＴ□ −ＰＣ
Ｍ０ＵＴ７ラインへ印加するだめにトライステートドラ
イバ６０５に印加される。イネーブルとされる特定のト
ライステートドライバはＱＤＣ（７−０）バスに印加さ
れるデータワードにより選択され、その各ビットライン
はアンドゲート６０６を通過する。イネーブル信号はＯ
ＤＥリードの信号と同期してアンドゲート６０６を通過
する。 第７図はデータメモリおよび該データメモリへの入力マ
ルチプレクサ（第１図で番号１１１と付されている）を
示している。 その入力回路は４つのＬＳ２５３タイプのマルチプレク
サ回路により組み立てもことができるマルチプレクサで
ある。アドレスＡＯ１Ａ１人力はクロックソースＣ９７
６＋およびＣ４８８Ｂに夫々接続される。第１図を参照
して述べたように、マルチプレクサへの入力の１つはバ
スＤＭＷＡＣ（６−０）のデータメモリの書込みアドレ
スカウンタのビットライン６−０である（タイミングダ
イヤグラム参照）。ビットライン６および５は１つのマ
ルチプレクサの入力１．ＤＯおよび２ＤＯに接続され、
ビットライン４および３は２つ目のマルチプレクサの入
力ＩＤＯおよび２ＤＯＫ接続され、ビットライン２は３
番目のマルチプレクサの入力ＩＤＯに接続され、また、
ビットライン１およびＯは４つ目の入力ＩＤＯおよび２
ＤＯに接続される。従ってマルチプレクサのＤＱ大入力
アドレス指定でＤＭＷＡＣタイミング波形が通過するこ
とになる。 マルチプレクサへの第２の入力は接続メモリデータレジ
スタＣＭＤＲ（７−０）十からの出力バスである。ビッ
トライン４および３は夫々第１のマルチプレクサのＩＤ
Ｉ（およびＩＤ３）および２Ｄ１（および）２Ｄ３人力
に接続され、ビットライン２および１は第２のマルチプ
レクサのＩＤ１（およびＩＤ３）および２Ｄ１（および
２Ｄ３）入力に接続され、ビットライン０および７は第
３のマルチプレクサのＩＤＩ（およびＩＤ３）および２
Ｄ１（および２Ｄ３）入力に接続され、また、ビットラ
イン６および５は夫々第４番日のマルチプレクサのＩＤ
１（およびＩＤ３）および２ＤＩ（および２Ｄ３）入力
に接続される。従ってＤｌおよびＤ３人力がアドレス指
定されると、接続メモリデータレジスタからの接続メモ
リは」１記マルチプレクサを通過する。 ＣＡ、Ｒ（７−Ｑ〜）バスのビットライン０．１および
２ばまた上記第３および第４のマルチプレクサに接続さ
れる。前記したことから想起されるように、これらのビ
ットは制御用マイクロプロセッサから直接受信され、テ
スト構成（ｃｏｎ ｆ ｉ ｇｕ Ｉ ａ ｔｉｏｎ）
およびメモリページを選択する。ビットライン２は第３
のマルチプレクサの２Ｄ２人力に接続され、また、ビッ
トライン１および０は第４のマルチプレクサのＩＤ２お
よび２Ｄ２人力に接続される。 受は用バッファ４０５および４ｏ６（第４図）のアドレ
ス出力に接続されるバスｃｘ（Ｂ−０）は第り第２およ
び第３のマルチプレクサに接続される。ビットライン７
および６は第１のマルチプレクサの入力ＩＤ２および２
Ｄ２に接続され、ビットライン５および１は第２のマル
チプレクサの入力ＩＤ１および２Ｄ２に接続され、また
、ビットラインＯは第３のマルチプレクサの入力ＩＤ２
に接続される。従って、上記マルチプレクサのＤ２人力
がイネタプルされると、ページおよびワードデータは上
記マルチプレクサを通過する。 ４つの」１記マルチプレクサの各々の２つの出力は８ビ
ツトバスの個々のビットラインに接続され、これは出力
イネーブル入力とともにランダムアクセスメモリ（ＲＡ
Ｍ）の８アドレス入力の７に接続される。アドレス入力
ＡＯおよびＡ１は８ビツトのバスのＯおよび１のビット
フィンに接続され、」１記バスはマルチプレクサ７０１
に接続され、まだ、アドレス入力Ａ３、−Ａ７は上記８
ビツトのバスのビットライン３−７に夫々接続される。 ランダムアクセスメモリ７０２のＡ２人力は接地される
。最初の２つのＲＡＭメモリの出力イネーブル入力は８
ビツトのバスのビットライン２に接続され、一方、最後
の２つのＲＡＭメモリの他の出力イネーブルはインバー
タ７０３を通して８とットバスノヒットライン２に接続
される。４つのチップのライトイネーブルＷＥ入力はア
ンドゲート７０４の出力に接続され、その−っの入力は
Ｃ２４４＋クロツクソースに接続され、また、そのいま
一つの入力ばＳＤＭＷ十タイミング信号源（タイミング
ダイヤグラム参照）に接続される。第１の２つのＲＡ、
、Ｍメそりの各々のデータ入力Ｄｏ−Ｄ３は８ピットノ
ハスＩＤＭＱＤに接続されるとともに、第３および第４
のＲＡＭメモリのデータ入力接続される。 各々のＲＡＭメモリはＬ５２０８タイプのＲＡＭチップ
を使用できる。８つのチップは１２８×１６ビツトのデ
ータメモリを構成する。データメモリの１２８Ｘ８の半
分（アドレスビット２ ＝ Ｏ）を構成する第１の２つ
のチップはラインＰＣＭＩＮ（０−３）半に受信される
データのために用意されており、一方、データメモリの
１２８Ｘ８の半分（アドレスビット２−１）を構成する
第２の２つのチップはＰＣＭＩＮ（４−７）＋リードに
受信されるデータのために用意される。 データメモリの半分の各々の４ビツトの出力ターミナル
は８ビツトのバスＤＭＤ （７−Ｑ ）十に接続され、
上記８ビツトのバスＤＭＤ （７−Ｑ ）＋は制御用マ
イクロプロセッサによシ読出すために制御用マルチプレ
クサ４０４（第４図参照）、−タ人力にデータ信号を搬
送する。 マルチプレクサ回路８０１、例えばチップタイプＬＳ２
５７の一対の２人力は上記接続メモリの読出しアドレス
ガウンタのバスＣＭＲＡＣ（７−０）（タイミングダイ
ヤグラム参照）のビットライン７−０に夫々接続される
それらのＩＤ０−４ＤＯ人力を有する。一つのマルチプ
レクサチップの入力ＩＤｌ−４ＤＩは、ワード選択アド
レスを受信するために、他のマルチプレクサチップのＩ
Ｄ１人力とともにＣＩ（Ｂ−０）バス（第４図参照）の
ビットライン７．６．５．１および０に夫々接続される
。いま一つのマルチプレクサの入力２Ｄ１．３Ｄ１およ
び４Ｄ１はメモリページ選択（およびテスト構成（ｃｏ
ｎｆ ｉｇｕｌａｔ １ｏｎ）選択）データ信号を受信
するためのＣＡＲ（７−０）バスのビットライン２−０
に接続される。上記マルチプレクサのＤＱ大入力選択さ
れると、そのために、巡回読出しアドレス計数ビットが
選択されるとともに上記マルチプレクサを通して伝送さ
れ、また、上記Ｄ１人力が選択されると、ページおよび
ワードデータが選択される。 ２つのマルチプレクサチップのアドレス入力ばＣ４８８
８−クロックタイミングソースに接続される。 マルチプレクサの８つの出力は８ビツトバスを経由して
各々のランダムアクセスメモリ８０２の８人力に接続さ
れる。本発明のうまく作動したプロトタイプでは３つの
４ビツトメモリが使用された。送受信機４０１（第４図
）からの８出力ビツトラインは次のように接続メモリの
データ入力に直接、接続される。第１のメモリチップは
ビットライン７−４に接続されるそのＤＱ−Ｄ３人力を
有し、第２のメモリの入力ＤＱ−０３はビットライン３
−０に接続され、また、最後のメモリの入ノＪＤＯ−Ｄ
２は送受信機（ｔｒａｎｓｃｅｉｖｅｒ４０１ ）に接
続されたＣＤ（７−Ｑ）バスのビットライン０−２に接
続される。 最初の２つのメモリチップのライトイネーブル（ｗｒｉ
ｔｅ ｅｎａｂｌｅ） ＷＥ大入力アンドゲート８０３
の出力に接続され、その１人力はＣＣＭ Ｌ Ｂ Ｗ（
制御用接続メモリ低バイト書込みｃｏｎ ｔ ｒｏ ｌ
ｌ ｅ ｒｃｏｎｎｅｃｔｉｏｎ ｍｅｍｏｒｙ
ｌｏｗ ｂｙｔｅ ｗｒｉｔｅ）リード１；４図参照
）に接続され、他の入力はＳＣＲ／Ｗ＋Ｃ２４４＋リー
ドグダイヤグラム参照）に接続され、まだ、その３つ目
の入力ばＣ２４４クロツクソースに接続される。３番目
の上記メモリチップのライトイネーブルＷＥ入力はアン
ドゲート８０４の出力に接続され、該アンドゲート８０
４はＳＣＲ／Ｗ＋およびＣ２４４＋リードに夫々接続さ
れた２つの入力を有し、また、その３番目の入力は上記
ＣＣＭＨＢＷ（制御用接続メモリ低バイト書込み）リー
ド（第４図参照）に接続される。 、 最初の２つのメモリチップの各々の４ビツト出力
は８ビツトバスの個々のビットラインに接続され、各ビ
ットラインは、ＬＳ３７４タイプであり得る、８ビツト
レジスタ８０５の対応する入力に接続されている。レジ
スタ８０５の８ビツトラインｉｆ続メモリデ一タレジス
タ出力バスＣＭＤＲ（７−０）に指定され、それはデー
タメモリ（第しているマルチプレクサに接続される。 このように、制御用マイクロプロセッサからの直接のデ
ータもしくはページのいずれか、ワードおよびメモリア
ドレスのデータはマルチプレクサ８０１ｔＭＬで、アド
レスメモリ８０２に入力する。メモリ内にストアされた
特定のデータはマイクロプロセッサコントローラからリ
ードＣＤ７−０および送受信機（ｔｒａｎｓｃｅｉｖｅ
ｒ）４０１を経由してメモリ８０２中に送られる。アド
レス指定されたデータはレジスタ８０５中に送られ、デ
ータメモリのいずれかをアドレス指定するか、捷たはデ
ータを直接、出力データマニピュレータと出力３状態ド
ライバを通してデータマニピュレータの入力に接続した
マルチプレクサを経由してＰＣＭ出力ラインに供給され
る。 接続メモリからの３つの最下位桁ビットは出力ドライバ
の制御のために使用されるとともにチップ外制御（ｏｆ
ｆ−ｃｈｉｐ ｅｘｔｅｒｎａｌ ｃｏｎｔｒｏｌ）を
与えることはｉＴに注意した。後者はここにともに説明
したタイプの時分割スイッチングマトリックスにおいて
非常に有用であることが見い出されている。これらの３
つの最下位桁ビットは次のように操作される。 第３のメモリチップ８０２のＱＯ−Ｑ２出力は夫々３つ
のフリップフロップ８０６．８０７および８０９に接続
され、これらはＣ４８８Ｂ−クロックソースにともに接
続されたそれらのクロック入力を有している。ＱＯ，Ｑ
ｌおよびＱ２出力は壕だリードＣＭ Ｄ ８−１−１Ｃ
Ｍ８−１−１ＣおよびＣＭＤ１０＋ｌＪ−ドに接続され
、これらは一つのマルチプレクサ４０４の２Ｄ３、ＩＤ
３人力およびい捷一つのマルチプレクサ４０４の２Ｄ３
人力に接続されることが注意されるべきである。このよ
うにｌ〜で制御用マイクロプロセッサは直接、接続メモ
リ８０２から出力したデータの下位３ビツトを読み出す
ことができる。 フリップフロップ８０９の９出力はＣＭＤＲ］Ｏ＋リッ
プフロップ８０７の９出力はフリップフロップ８１０の
データ入力に接続され、その−Ｑ高出力インバータ８１
１を通してＸＣＣ高出力リード接続される。このリード
は外部制御の目的のためにチップ外（ｏｆｆ−ｃｈｉｐ
）制御端子として使用される。 フリップフロップ８０６のＱ出力はフリップフロップ８
１２のデータ入力に接続される。フリップフロップ８０
６．８０７、および８０９の全てのクロック入力はタイ
ミング波形源Ｃ４８８Ｂ−に接続され、まだフリップフ
ロップ８１０と８１２のクロック入力は上記Ｃ４ｇ８Ｂ
十波形源に接続される。５つの上記フリップフロップの
クリヤＣＬＲおよびｐｓ大入力正電源に接続される。 Ｃ：’ＡＲ（７−０）バスのビットライン５および６、
およびフリップフロップ８１０と８１２のＱ出力は次の
真理値表を与えるように設計される論理口；洛に接続さ
れる。多くの他の設計を利用することができ従って特定
の回路の記述は当業者に想到される。上記表において、
フリップ７０ツブ８１２のＱ出力はＣＭＤＲＢ＋を指示
し、またフリップフロップ８１０のＱ出力はＣＭＤＲｇ
＋を指示する。論理回路８１３の出力はＯＤＣ＋を指示
する。 第１表 Ｃ ＣＭＭ４ ＡＡＤＤＫ Ｑ ＲＲＲＲｆ（Ｉ） ６５９８Ｚ Ｃ ＋＋＋＋＋ ＋ ｏｏｏｏｏ 。 ００００１ ０ ０００１０ １ ０００１１ １ ００１．０００ ００１０１ ０ ００１１０ １ ００１１１ １ ０１０００ ０ ０１００１ ０ ０１０１０ １ ０１０１１ １ ０１１００ ０ ０１１０１ ０ ０１１１０ ０ １ＸＸＸＸ １ 論理回路８１３のＯＤＣ＋出力は、ＬＳ１６４タイプで
あり得る、直列／並列コンバータ８１４ニ接続される。 コンバータ８１４の並列出力はレジスタ８１５の対応す
る入力に接続され、該レジスタはまたクロック源Ｃ３９
０４＋からのクロッ）の個々の入力に接続される。 ３番目のメモリチップ８０２からの３つの下位出力ビッ
トはフリップフロップ８０６．８０７および８０９に印
加される。これらは接続メモリのビット１０−８のだめ
にデータレジスタとして機能する。フリップフロップ８
０６および８０７からの出力である２つのビットはりタ
イミングレジスタとして機能するフリップフロップ８１
２と８１０に印加される。フリップフロップ８１０の−
Ｑ高出力上記した外部制御信号を与える。２つのフリッ
プフロップ８１２および８１０からのｑ出力は、ＣＡＲ
（７−０）バス（第４図）のモード選択ビット５と６お
よび４キロヘルツクロツク信号とともに、トライステー
トドライバ６５を制御するために、レジスタ８１５で変
換された直列出力信号を並列信号にするように結合され
る。 」二層マトリックスの制御は次のように遂行される。 制御用インタフェースＣ第４図）のアドレスレジスタは
それによシ接続メモリの高位バイト、接続メモリの低位
バイトおよびデータメモリがアドレス指定される手段で
ある。上記アドレスレジスタはアドレスＡ３−０でアド
レス指定される。そのときに上記アドレスレジスタに書
き込まれるデータの性質はチップに対する次の読出しも
しくは書込みに関して指定される特定のメモリおよびペ
ージを選択する。 次の指定はＡ３−１により行われる。例えば、もしチッ
プイネーブルＣＥが９Ｄｏｏｏなるチップアドレスに対
応するように設定されると、６Ｄ０００に対する書込み
はアドレスレジスタを呼び出し、また、９Ｄｏ２ｏ （
Ａ５＝１による）に対する読出しはメモリバイトの一つ
を呼出す。 要約すると、出力データは接続メモリもしくはデータメ
モリからマイクロプロ七′ンサにより選択される。接続
メモリはデータメモリの出力に対する出力リンクおよび
チャンネルを指定し、後者は、例えば、ＰＣＭ信号の音
声スイ・ンチングのために使用される。 アドレスレジスタが書き込まれると、前記したようにア
ドレスリードはＡ５＝０である。リードＤ Ｏ−’Ｄ
７ ノデータはアドレスレジスタに印加される。前記し
たように、リードＤＯ７Ｄ２は、（選択されたメモリ中
の）３Ｚノ＜イトページの、８から１を選択する。デー
タＤ３およびＤ４はデータメモリ、接続メモリの低位ノ
くイト、もしくは次の読出しもしくは書込み動作に関す
る接続メモ１ノの高位バイトを選択することができる（
また、もし００により指定されると、チップをテストモ
ードにすることができる）。データビットＤ５−Ｄ７は
モードビットである。 ここでピッ）Ｄ６およびＤ７が０に等しければ、これら
のビットはインアクティブ（ｉｎａｃｔｉｖｅ）である
。 Ｄ７−１である場合は、チップをデータモードにする、
即ち、常時、接続メモリの高位バイトのデータビット２
−１で、接続メモリの低位バイトは直列出力源（ｓｏｕ
ｒｃｅ）を指定する。それはまた直列出力ドライバを常
時オンとするとともに、常時、接続メモリの高位バイト
データＯ＝１とする。 データＤ５−０である場合は、外部制御（ＸＣ）は適当
なリンクおよびチャンネルに対する出力である。ＸＣビ
ットは接続メモリのデータビット１である。ｘＣ出力は
対応するドライバの状態から独立している。 データビットＤ５＝１は使用されない。 データビットＤ４およびＤ３が夫々０，０に等しい場合
、これはテストモードであシ通常の運転には使用されな
い。データビットが夫々０，１である場合は、これはデ
ータメモリが次の読出し動作を呼び出すことを示す。ビ
ットが１，０である場合は上記接続メモリの低位バイト
は次の読出しもしくは書込み動作を呼び出し、また、も
しデ−タビットが１．１である場合は、接続メモリの高
位バイトは次の読出しもしくは書込み動作を呼び出すこ
とを示す。 データビットＤＱ−Ｄ２は選択されたメモリ中の８つの
３２バイトページのうちの１つを選択する。 要約すると、メモリのページ（リンク）およびタイプは
上に注意したアドレスレジスタに書き込まれたデータに
より選択される。バイト（チャンネル）は、Ａ３−１で
あるとき、アドレスビットＡ４−ＡＱによシ選択され、
これらアドレスビットＡ４−ＡＯは次のデータメモリの
読出し命令にヨリアドレス指定される。従ってチャンネ
ル５、リンク６を読み出されると、次の命令が実行され
る（読者はマイクロプロセッサの動作とコーディングに
精通していることを仮定する。）。かかる動作の説明が
以下に与えられるときは、第１の行（ｃｏｌｕｍｎ）は
二−モニック（ｍｎ ｅｍｏ ｎ ｉ ｃ ）であり、
第２の行はマシンコードであり、また第３の行はその記
述（ｄｉｓｃｒｉｐｔｏｒ）である３つの行の中に与え
られるであろう。指示（ｄｅｓｉｇｎａｔｉｏｎ）は６
８０９マイクロプロセツサの命令セットに対して与えら
れており、それはその完全な情報どともに、モトローラ
（ＭＯＴＯＲＯＬＡ ＩＮＣ，、）社から得ることが
できる。 ＬＤＡ ｓ９ １６ データメモリ 、リン
ク６ＳＴＡ ！；Ｄｏｏｏ アドレスレジス
タに書込めＩ、ＤＳ ｇＤｏ２５ データメモ
リを読出せ、チャンネル５ （Ａ５＝１ 。 Ａ４−ＡＯ＝ＯＯ１０１） 接続メモリの高位バイトは直列出力源（ｓｏｕｒｃｅ
）を選択し、出力ドライバをイネーブルとし、また外部
制御（ＸＣ）ビットに書込むだめに使用される。メモリ
のページ（リンク）およびタイプはアドレスレジスタに
書き込まれたデータにより選択される。次の書込みは、
もし接続メモリの高位バイトがアドレス指定されると、
出力バイト（チャンネル）０−３１を選択すべきである
、即ち、アドレスビットＡ３−１である場合、アドレス
ビットＡＱ−Ａ４は３２の出力バイト（チャンネル）を
選択することができる。同時にデータビットＤ３−Ｄ７
は読出しに対しては零（０’ ｓ ）を搬送すべきで、
書込みに対しては「注意しない（’ｄｏｎ’ｔｃａｒｅ
ｓ’）Ｊを搬送すべきである。データビットＤ２の状態
は直列出力のソースがどこから来るべきであるかを決定
する、即ち、Ｄ２＝０は直列出力のソースがデータメモ
リから来ることを決定する。データメモリのポインタは
接続メモリの低位バイトに位置している。接続メモリの
低位バイトの」三位３ビットはデータメモリ中の入力す
るページ（リンク）を選択するとともに下位５ビツトは
入力するバイトＣチャンネル）を選択する。データビッ
トＤ２＝１である場合、直列出力のソースは直接、接続
メモリの低位バイトから入力するものである。 本発明の上記動作はそれがコントローラとコントローラ
との間の通信を容易にすることから重要なものであって
、このことは結合されているかまたは分離されているデ
ータと音声に対する分布処理スイッチング回路網を確立
することにおいて主として重要であることが期待される
。 データビットＤ１は外部制御（ＸＣ）ビットであって、
このビットは接続メモリの高位バイトのアドレスのアド
レスビットＡ４−ＡＱにょシ選択されるチャンネルタイ
ムおよびアドレスレジスタへの以前の書込みにより選択
されるページ（リンク）のために出力される。 データビットＤＯは直列出力リンクのトライステートド
ライバの制御ビットである。もしＤＱ＝１ならば、上記
ドライバはアドレスビットＡ、４−ＡＯで指定されるチ
ャンネルタイムおよヒアドレスレジスタへの以前の書込
みにおいて指定された出力リンクに対してターンオンさ
れる。外部制御ピンＯＤＥはもしそれらが物理的にディ
スエイプル（ｄｉｓａｂｌｅ）とされるならばドライバ
をターンオンするだめのソフトウェアによるいかなる試
みも無効にする。 接続メモリの低位バイトはデータメモリへのポインタ、
もしくはアドレス指定された直列出力ドライバの伝送さ
れるべき実際のデータのいずれかを示す。このバイトの
呼出しは接続メモリの低位バイトおよび物理的な出力リ
ンクを選択するためにアドレスレジスタに書き込むこと
により遂行される。接続メモリの低位バイトへの次の書
込みはアドレスビットＡ４−ＡＱの出力チャンネル（ハ
イド）を選択する。データバイトのフォーマットはデー
タとして、もしくはデータメモリへのポインタとしてそ
れを使用すべき意図に依存する。 −Ｊ−記バイトがポインタとして使用されると、それは
入力ページ（リンク）指定器としてデータビットＤ７−
Ｄ５を使用するとともに入力バイト（チャンネル）指示
器としてビットＤ４−ＤＯを使用することにより入力ペ
ージ（リンク）およびバイト（チャンネル）を選択する
。 もし上記バイトが並列データであるならば、そのときは
データバイトは選択されたリンクに送り出される。 次の例は本発明がどのように制御されるかの理解を容易
にするであろう。各々の例に対して記載された３つの行
（ｃｏｌｕｍｎ）は、夫々、ニーモニツク、マシンコー
ドおよびその記述（ｄｅｓｃｒｉｐｔｏｒ）である。命
令セットは６８０９タイプのマイクロプロセッサに関す
るものである。６８ｏ２もしくは６８００の如き、他の
形態のマイクロプロセッサを使用することもできること
はもちろん期待される。言及されたＤＸチップは本発明
である。 例１−データメモリからのバイトの読出しＬＤＸ ＃
Ｉ）ＸＡＤＲ： ＤＸチップのアドレスを取り込め ＬＤＡ ＃ＬＩＮＫ ：物理リンク（ページ）を
取り込め Ｌ Ｄ Ｂ ＃ ＣＩ−（Ａ Ｎ Ｌ ；バイト（
チャンネルタイム）を取り込め ＯＲＡ ｚｐ６Ｂ ： Ｍｏｄｅ＝ＯＯＯ，接続
メモリ次の読出し ＳＴＡ Ｘ ニアドレスレジスタに書込め
ＡＢＸ ：チャンネルをＡ４−ＡＱに置
け ＬＤＡ ９２ｏ、Ｘ ：データバイト（Ａ ｓ
＝ １）を読出せ 例２−接続メモリの低位バイトへのバイトの書込み ＬＤＸ ＃！？ＤＯＯＯ： ＤＸＸチップアドレスＬ
ＤＡ ＃ＬＩＮＫ ：リンクナンバを取り込めＯＲ
Ａ ＃＄１０ ：接続メモリの低位バイトを選択せよ
ｍｏｄｅ＝Ｑ□Ｑ ＳＴＡ 、Ｘ ニアドレスレジスタに書き込
め ＬＤＢ ＠ＣＨＡＮＬ ：バイトナンバを取り込め
ＡＢＸ’ ：出力チャンネル→Ａ４−ＡＱ
ＬＤＢ ＤＡＴＡ ：データを取り込めＳＴＢ
＃Ｉ２０．Ｘ ：接続メモリの低位バイトへ書き込
め ＯＲＡ ５ｅ１８ ：接続メモリの高位バイトを
選択せよｍｏｄｅ＝０００ ＬＤＸ ＃Ｄ０００ ＝Ｄｘチップノアドレスをロー
ドせよ ＳＴＡ 、Ｘ ニアドレスレジスタに書き込
め ＬｏＢ ＃ＣＨＡＮＬ ：バイトナンバを取シ込め
ＡＢＸ ： 出カーｆ−ヤ７
ネ７１ｚ−＋Ａ ４− Ａ、 ＱＬＤＢ ＠５
：接続メモリー直列出カッ＝−ス１イ３カドライバ
オン ＳＴＢ ｘｇ２ｏ、Ｘ ：接続メモリの高位バイト
を書き込め 例３−３２バイトメツセージの読出し データメモリのページからコントローラのＲＡＭ中への
３２バイトの読出し ＬＤＡ ＃ＰＡＧＥ ：ページナンバを取り込め
ＬＤＸ ＃ＤＸＡＤＲ，： Ｄ Ｘチップアドレスを
取り込め ＬＤＶ ＲＡＭ ：ポインタをＲＡＭへ取シバ
込め ＬＥＡＹ ３２．Ｙ ：ＲＡＭの終端を選択せ
よＯＲＡ ｄ８８ ； Ｎｏｎ−ｒｅ
ｇモード、データメモリＳＴＡ Ｘ ：ア
ドレスレジスタニ書キ込め ＬＥＡＸ ６４．Ｘ ：メッセージの最後のバイト
を選択せよ ＬＤＢ ＃３２ ：チャンネルヵウンタをイ
ニシャライズせよ ＬＤＡ −Ｘ ：データバイトを読み出せＳ
ＴＡ、 −Ｙ ：バイトをストアし、テーブ
ルポインタを更新せよ りＥＣＢ ＢＮＥ ＲＤＭＳＣ； ：行われないならば戻れ
例４−音声チヤンネルルーチン 入力チャンネルの接続と出力チャンネルおよびリンクへ
のリンク ＬＤＸ ＃ＤＸＡＤＲ：Ｄ Ｘ Ａ Ｄ Ｄ Ａを取
シ込めＬＤＡ ＃Ｉ、ＫＯＵＴ ：出力リンクを取
り込めＯＲＡ ａｌｌｏ ：接続メモリの低位
バイトを選択せよＭｏｄｅ＝０００ ＳＴＡ Ｘ ニアドレスレジスタに書き込
め ＬＤＡ ＠ＬＫＩＮ ：入力リンクを取り込めＬ
ＳＬＡ ＬＳＬＡ ＬＳＬＡ ５ＬＡ ＬＳＬＡ ：入力リンク→Ｄ７−Ｄ５０
ＲＡ ＩＮＣＨＮＬ ：入力チャンネル→Ｄ４
−ＤＯＬＤＢ ０ＵＴＣＨ：出力チャンネルを取り込
め ＡＢＸ ：７−ジ（Ｍｅ ｒ ｇｅ ）
ビットＳＴＡ ３２．Ｘ ’ ＬＤＡ ＃ＬＫＯＵＴ ：出力リンクを取り込めＯ
ＲＡ ｇａ１８ ：接続メモリ高位バイト、Ｍｏ
ｄｅ＝ＯＯＯ ５ＴＡ Ｘ ニアドレスレジスタに書き込
め １、、ＤＢ ＃ｌ ５ＴＢ ３２．Ｘ ：データメモリ出力をイネ
ーブルせよドライバオン 例５−巡回欠陥試験 巡回試験は組織的にドライバをイネーブルとするように
ＸＣ出力を使用することにより実行することができ、上
記ドライバは総合的なチェックのためにＤＸチップの出
力を他のチップへ巡回させる。例えば、リンク５のため
に連続的にＸＣ出力をイネーブルするためには、ＸＣは
３２チヤンネルタイムの各々の間、セットされねばなら
ない。 ＬＤＸ ＃ＤＸＡＤＲ：ＤＸチップアドレスを取り込
め ＬＤＡ ＃！１ｉ１８ ：Ｍｏｄｅ＝ＯＯＯ、接
続メモリ高位バイト ＯＲＡ ＃５ ：リンク５を選択せよＳＴＡ
Ｘ ： アドレスレジスタに書き
込めＬＤＡ ＃２ ；ＸＣＣピット−ＤＢ＃
３２ ：ループヵウンタをイニシャライズせよ ＬＥＡＸ ３２ 、 Ｘ ： 接続メモリの高位バ
イトを選択せよ ＳＴＪ、、 、Ｘ＋ ：接続メモリの高位バイ
トを書き込め、ＸＣ＝Ｉ ＤＥＣＢ ：ループヵウンタを更新せよ
りＮＥ ＬＯＯＰ ：全チャンネルを更新せよ
しての使用は上記説明から明らかになるであろう。 しかしながら出力ドライステートドライバをイネーブル
とするだめの能力は」二層回路を非ブロッキング（ｎｏ
ｎ−ｂｌｏｃｋｉｎｇ）回路網中に配列されるようにす
るため、先行技術のものよりもスイッチング能力が大巾
に増大する。外部制御（ＸＣ）の使用は回路網中の任意
の回路チップの巡回試験を可能にする。 音声スイッチングへの応用においては、バイトは信号レ
ベルとして解釈され、一方、メツセージスイッチングへ
の応用においてはデータメモリは並列データとして入力
バイトを解釈する。制御用マイクロプロセッサは他のコ
ントローラからの入力としてデータメモリを解釈する。 同様に、接続メモリは他のコントローラのために予定さ
れた並列データ源として使用される。このように、各コ
ントローラは他のコントローラと上記チップとの間の多
重通信用の専用チップを有する。一つのプロセッサから
のデータメモリは他のプロセッサの接続メモリに接続す
ることができ、また、その逆に接続することができる。 物理的に、出力３状態ドライバは」−記チツブから離れ
ているので、このことは８つの入力と８つの出力ライン
が８つの多重チャンネルを構成することを意味する。 上記構成により、制御用マイクロプロセッサは並列／直
列および直列／並列変換に関係なく通信することができ
る。このように専用のプロセッサ間通信は予め定められ
た定式文（ｐｒｏｔｏｃｏ＋ ）を使用する手段を与え
ることができる。 メツセージスイッチとして使用されると、」二層装置は
コントローラ間の情報を制御するか、または周辺装置と
コントローラとの間もしくは周辺装置間で低速データを
回送する。回路スイッチとして使用されると、ＰＣＭの
符号化された音声もしくは高速データは周辺装置の間に
経路が定められるか、周辺装置とシステムコントローラ
との間の大量のデータの経路が定められる。 上記回路チップはまたその接続メモリへ書き込むことに
よ！ｌ１２値ドライブポイントを制御するかまたはその
データメモリを読み出すことによってセンスポイントを
スキキンするために使用することができる。この場合適
切なタイミングが制御およびスキャンポイントのインタ
フェースに対して与えられなければならない。しかしな
がら、トランク（ｔｒｕｎｋ）の状態、ラインもしくは
他の周辺装置の回：＠の状態は直接、モニタおよび／ま
たは（ａｎｄｌｏｒ）制御することができる。データメ
モリ中の各々のビットは接続メモリの各々のビットにお
ける装置のスキャンポイントに対応するとともに制御ポ
イントに対応することができる。これは相対的に少い直
列リンク上の大数の周辺制御信号の操作を可能にする。 本発明は、ポピユラーなバイポーラタイプのチップに関
連して説明したが、好捷しくけＣＭＯ５技術を使用して
、単一のデツプの中に全てを集積することもできる。い
ったん単一のチップ中に集積されると、この新規な構成
に対するコストは非常に低下し、その結果、それは以前
不可能と考えられていた新規な回路設計を可能ならしめ
るために、分布スイッチングおよび制御に利用されてい
る種々のものに使用することができるものと考えられる
。このことは特に、同一のラインのＰＣＭスイッチデー
タによシ多重化されたコントローラとコントローラ間の
通信を可能にするとともに、かかる通信およびスイッチ
されたデータの通過を可能とするのみならず、外部制御
リードにより他の同様の回路の制御も寸だ可能とする本
回路に適している。 本発明を理解している当業者ならば、本発明の原理を使
用して、他の実施例、設計変更、等に想到することがで
きる。全ては添付の特許請求の範囲で定義される本発明
の範囲内に含まれるものと考えられる。
信号を搬送するのと同一の入力および出力ラインを経由
して完鵡されることが注意されるべきである。従って、
特定のコントローラかラコントローラへのハスはその間
の通信のために要求されない。次に続くマトリックスへ
の入力であるこのデータはそこからコントローラにより
読み出すことができ、甘だ、もし次のマトリックスのコ
ントローラに予定されるならば、次に続くマトリックス
コントローラにより、読み出すことができる。 さらに、これらのデータ信号のタイミングは特定の回路
がここで述べられたものよりも他にデータ信号を切り換
えもしくは送り出すために要求されないようなものであ
る。これらのマトリックスを構成する回路網は該回路網
を通る信号のタイミングに特別のｒＥ意を払うことなく
拡張もしくは笈ヂすることができる。 一般に、本発明は、時分割スイッチングマトリックスで
あって、複数の入力ラインの直列のタイムスロットに分
離された１８号の第１のシーケンスを受信するだめの回
路と、第２のシーケンスに従って複数の出力フィンへ信
号を切り挨えるだめのスイッチング装置と、制御信号を
受信するだめの受信回路と、第１の形態の制御信号の受
信により上記第２のシーケンスを確立するように上記ス
イッチング装置を制御するとともに、第２の形態の制御
信号の受信により複数の１Ｂカラインへ第３の形態の制
御信号を出力するように上記スイッチング装置を制御す
るだめの回路とを含む。 より詳しくは、本発明は、時分割スイッチングマトリッ
クスであって、複数の入力フィンから時分割多重化信号
を受信するとともに上記信号を並列の形態のシーケンス
に変換するだめの直列から並列への変換器と、並列の形
態の信号を受ｉｒｔするとともにこれらを予め定められ
たプランによりストアするだめのデータメモリとを含む
。接続メモリはアドレスビットにより規定された場所に
データビットをストアする。接続メモリは複数の並列ビ
ットから構成されるデータワードを出力するために連続
的に、読み出される。マルチプレクサはそれに接続され
た一対の入力ハス、即ち、上記データメモリから出力信
号を受けるために接続された一つの入力バスおよび第１
の予め定められた位置のデータワードを受信するために
接続されたいま一つの出力バスを有する。回路は−に記
マルチプレク→ノーの人力を１ｌｉ（ｌ ｍｌｌするた
めに上記データワードの第２の予め定められた位置に供
給するために与えられ、それにより上記マルチプレクサ
は」１記データワードの第２の予め定められた場所によ
り制御されたタイム周期の間に−１−’、 ｆｄデータ
ワードのデータメモリもしくは第１の予め定められた場
所からのいずれかのｌＦ３号を出力するようにする。並
列から直列への変換器は上記マルチプレクサの出力信号
を受信するとともに複数の出力ラインに供給するために
上記信号を直列の形態に変換する。 好ましくは複数の出ツＪトライステートゲートの各々は
対応する出力ラインと直列に接続される。 上記トライステートゲートは接続メモリからの上記デー
タワードの第３の予め定められた場所により制御され、
それにより、任意のタイムインターバルの間に出力ライ
ンの各々の伝送状態が制御される。 予め定められた場所の制御信号はそれに接続される外部
回路の制御のために用意された制御ラインに供給される
。 本発明のよシ良い理解は以下の詳＃Ｉな説明、および添
付図面を参照することにより得られるであろう。 第１図において、時分割多重化人力１言号を搬送する複
数の入力ラインであるＰＣＭｌＮ０−ＰＣＭｌＮ７と記
された８本の線は２つのセクション１０１Ａおよび１０
１Ｂで示される入力データマニピュレータに接続される
。各入力ラインのデータは第２Ａ図に示されるように直
列（シリアル）なフォーマットで受信されるが、そこで
はデータの時間Ｔのシーケンスはフレーム２０１に分割
され、各フレームは３２０チヤンネル２０２に分割され
、また、各チャンネルはデータワード２０３をイｊ゛す
る８ヒツトに分割されている。」―記マニピュレータ１
０１Ａおよび１０１Ｂにおいて、各チャンネルの信号は
１宜列（ｓｅｒｉａｌ）から並列（ｐａｒａｌｌ’ｅｌ
）な形に変換される。その結果として生ずる一連の篤号
は８ヒツトの並列リンク（ｌｉｎｋ）を経由して各マニ
ピュレータから、以下でメモリ１０２と呼ばれる、デー
タメモリ１０２Ａおよび１０２Ｂの２つの７１応する位
置のデータＤ入力に印加される。このことはもちろん前
記（〜だ米国特許第４，０９３，８２７号においても遂
行される。データメモリ１０２Ａおよび１０２Ｂにおけ
るこのデータの層端のタイミングは書込み制御ロジック
回路１０３Ａおよび１０３Ｂにより制御され、これら＝
＋込み制泊１艷シック回路１０３Ａおよび１０３Ｂはそ
れ自身、一対のリードＳＤＭＷおよびＣＬ Ｋ、ソース
Ｃ２４４により制御され、両者はタイミング波形発生器
１１８（第１Ａ図）で発生されるタイミング波形を搬送
する。」１紀メモリ部分は、もぢろん、入力データマニ
ピレータ部分および書込み制御ロジック回路と同様に、
一体化することができる。図示の例に対する上記データ
メモリは各８人カラインから一つのフレームをストアす
るために２５６ Ｘ ８からなっており、上記各８人カ
ラインは２．０４８ＭＨｚのシリア ／Ｌ／ （ｓｅｒ
ｉａｌ）なデータの流れを搬送する。 データメモリ１０２の出力Ｑは８ビツトの並列リンク（
ｌｉｎｋ）を経由し、後述される回路を通して、出力デ
ータマニピュレータ１０４に搬送される。上記出力デー
タマニピュレータ１０４は並列／直列変換を与える。マ
ニピュレータ１０４は入力により作動されるとともに、
そのＩ／ＰＣＬＫ、０／ＰＣＬＫおよび０／ＰＬＤのリ
ードの夫々の出力クロック信号および出力ロードタイミ
ング信号によシ作促Ｊされる。 ８ビツトの並列出力リード１０５はトライステートスイ
ッチ（ｔｒｉ−ｓｔａｔｅ ５ｗ１ｔｃｈｅｓ）もしく
はドライバ１０６の対応するナンバに結合され、上記ド
ライバ１０６の出力は各々が時分割多重化出力旧号を搬
送するだめの一部の８出力リ一ドｐｃＭＯＵＴ□ −Ｐ
ＣＭ０ＵＴ７に接続される。 ８ヒツト部分１０７Ａおよび３ヒツト部分１０７Ｂより
形成された２５６Ｘ１１ビツトの接続メモリ（ｃｏｎｎ
ｅｃｔｉｏｎ ｒｎｅｍｏｒｙ）は、データ源（ｓｏｕ
ｒｃｅ）、コントローラインタフェース１１７（第１Ａ
図）に接続された８ヒツトの並列データ入力端子Ｄヲｎ
Ｌ、上記コントローラインタフェース１１７はマイク
ロプロセッサコントローラ（図示せず。）に接、読され
る。８並列アドレス入力Ａ、 Ｄは２：１マルチプレク
サ１０８の出ツノに接続され、該２：１マルチプレクサ
１０８は２つの８ヒツト並列入力を有する。これら入力
の１つは２つのグループ、即チ、一つは５並列ラインＡ
（４−０）のアドレス受信用で、またいま一つば３並列
ラインＣＡＲ（２−０）のアドレス受は用で、コントロ
ーラインタフェース１１７を経由してマイクロプロセッ
サコントローラに接続されるグループに分割される。他
の８ヒツト並列入力はリードＣＭＲＡＣ（７−０）でタ
イミング波形源に接続される。書込み制御ロジック回路
１０９Ａおよび１０９Ｂは夫々の接続メモＩＪ １０７
Ａおよび１０７Ｂの書込みリードＷに接続される出力
を有するとともに、リードＣＣＭＬＢＷ１ ＳＣＲ／Ｗ
、およびＣＬＫ ２４４の入力タイミング信号を有する
。 接続メモリ部１０７Ａおよび１０７Ｂの出力Ｑからの８
および３並列出力リードが一対の対応する接続メモリの
データレジスタ１１０Ａおよび１１０Ｂのデータ入力に
接続される。接続メモリ部１０７Ａおよび１０７Ｂの出
力リードはまたコントローラインタフェースの入力であ
るＣＭＤ （７−０）およびＣＭＤ（１０−８）に接続
され、上記コントローラインタフェースはマイクロプロ
セッサコントローラ（後述）に接続される。 データメモリ１０２の出力Ｑに接続されたＩＪ−ドは上
記コントローラインタフェース１１７の入力であるＤＭ
Ｄ（７−０）に接続され、上記コントローラインタフェ
ース１１７は上記マイクロプロセッサコントローラに接
続される。 上記接続メモリデータレジスタ１１０Ａの出力ビット０
−７はマルチプレクサ１１０および１１１の対応する８
ヒツト並列入力に印加される。 マルチプレクサ１１０のいま一つの８ビツト入力はデー
タメモリ１０２の出力に接Ｕｃされるととモニ、マルチ
プレクサ１１０の８ヒツト並列出力は出力データマニピ
ュレータ１０４の並列入力に接続される。マルチプレク
サ１１１の８ヒツト並列出ノＪの内の７ヒツトはデータ
メモリ１０２の入力であるアドレスＡ、 Ｄに印加され
る一方、８番目のビットは出力イネーブル入力端子、即
ち、インバータ１１９を通してメモリ部１０２Ｂのメモ
リ入力端子に印加される。マルチプレクサ１１１０８ビ
ツト並列の第２の入力はアドレスＡ （４−０）出力お
よびコントローラインタフェース１１７のメモリアドレ
ス出力ＣＡＲ（２−０）に接続される。加えて、第３番
目の７ヒツト並列入力はリードＤＭＷＡＣ（６−０）に
よりタイミング波形発生器１１８に接１涜される。 接続メモリデータレジスタ１１０Ｂの出力ビット８−１
０はオア（ＯＲ）ゲート１１２の３ヒツト並列人力ＣＭ
ＤＲ１０に印加される。オア（０Ｒ）ゲート１１２の第
２の入力は−１−記コントローラインタフェース１１７
からＣＡＲ７のリードに接続される。オアゲー）（ＯＲ
）１１２の出力はマルチプレクサ１１２の入力選択部に
接続され、そこで、上記マルチプレクサの２つの入力の
いずれかが選択される。 ビット８および９を搬送している接続メモリデータレジ
スタ部１１０Ｂからの出力リードはりタイミング１／ジ
スタ１１３の入力に接続されて、論理回路１２０を通し
て、１ビツト出力リードが直列／並列変換詣１１４の入
力に接続される。ＸＣの符号が付されたりタイミングレ
ジスタ１１３のビット９の出力リードは外部回路の制御
のだめに利用される。コントローラインタフェース１１
７からのリードＣＡＲ５およびＣＡＲ５は論理回路１２
０に接続される。 接続メモリデータレジスタ１１０からの出力リードの直
列ビットは直列／並列変換器１１４で変換され、８ビッ
ト並列の形で変換器１１４の出力Ｑから出力駆動レジス
タ１１５に印加される。出力部ｌυＪ ′’ｔ（Ｉ御１
５号を搬送するレジスタ１１５からの出力り−１，＋ｃ
ｏｃ （７−ｏ ）は、出力ドライバのイネーブル人力
リードＯＤＥとともに、出力イネーブル制御論理回路１
１６の対応する入力に接続され、−１−記出力ドライバ
のイネーブル入力リード０１） Ｅは出力ドライステー
トドライバを外部回路から特別な状軽にするために外部
回路から接続することができる。出力イネーブル制御論
理回路６６の出力リードはと１４１カドライステートド
ライバ１０６のｉＥ御大入力接、続される。 マイクロプロセッサ制御インタフェース回路１１７は上
記しだ１！−＋１路を周知のリードＥ、Ｒ／Ｗ。 ＭＲ，ＣＥ、アドレスバスリードＡ（５−０）およびデ
ータバスリードＤ（７−０）を経由して、マイクロプロ
セッサコントローラ（図示せず。）にインタフェースす
る。上記コントローラインタフェース１１７の入力はデ
ータメモリの読出しデータリードｎＭｎ（７−ｏ）（８
つ序在する。）と、全部で１１の接続メモリの読出しデ
ータリードＣＭＤ（７−０）およびＣＭＤ（１０−８）
でアル。コントローラインタフェース１１７のｌ］５
力は単一の個々の制御接続メモリのロー（Ｌｏｗ）およ
びハイ（Ｈｉｇｈ）のライトイネーブルリードＣＣＭＬ
ＢＷおよびＣＣＭＨＢＷ、５アドレスビツトリードＡ（
４−０）のコントローラアドレスレジスタのビットＣＡ
Ｒ（２−０）、データおよび接続メモリのアドレスを指
定する制御アドレスレジスタのビット（７−５）および
接続メモリの入力データＣＤ（７−０）を指定する８リ
ードである。 先行技術では、入力信号はリードＰＣＭＩＮＱ−ＰＣＭ
ＩＮ７に、より受信されて、入力データマニピユレータ
部１０１Ａおよび１０１Ｂに対応して直列／並列変換器
で並列から直列に変換される。 並列データはそれからデータメモリ１０２に対応するス
ピーチメモリ中に書き込まれる。アドレスメモリは、接
続メモリ１０−７に対応して、データワードのアドレス
をデータマニピュレータ１０４に対応する並列／直列変
換器に読み出すようにストアし、そこから直接に出力ラ
インＰＣＭ０ＵＴ０− ＰＣＭ０ＩＪＴ７ｔ／ＣＪＪＪ
ｍすｈ−ル。 本発明は上記したようにタイムスイッチングとスペース
スイッチング機能との両圏能を遂行する。 しかしながら本発明においては、マイクロプロセッサコ
ントローラはデータメモリ１０２の１涜出しアクセスと
接１続メモリ１０７の読出しおよび書込みアクセスとの
両方を有する。従って、データメモリ１０２は８直列人
カリンクにより受面された８ビツトワードの１フレーム
をストアする一方、このデータはいずれも上記マイクロ
プロセッサコントローラに読むことができる。これはデ
ータメモＩＪ１０２（７）出ノＪが出力リードＤＭＤ（
７−０）を経由してメモリ１０２Ａがら制御インタフェ
ース１１７に接続されていることにょ９影響される。 このように、入力ＰＣＭラインにょシ伝送されるデータ
信号はマイクロプロセッサコントローラにより読むこと
ができる。 上Ｓ己マイクロプロ七゛ンサコントローラはマルチプレ
クサ１０８に接続されるリードＡ（４−０）オヨヒＣＡ
Ｒ（２−０）で指定されたアドレスでデータリードＣＤ
（７−０）を経由して接続メモリ１０７中に書き込み、
リードＣＭＤ （７−０）を経由して上記接続メモリの
内容を読む。上記リードＣＭＤ（７−０）は接続メモリ
１０７Ａの出力から制御インタフェース１１７の対応す
る入力に接続される。 上記マイクロプロセッサはまだ次のように上記出力＋）
−ドＰＣＭ０ＵＴ□ −ＰＣＭ０ＵＴ７に直接書き込
むことができる。上記接続メモリからの信号は一時的に
データレジスタ部分１１０Ａおよびｌｌ０Ｂにストアさ
れる。上記接続メモリのデータレジスタｌｌＱＡ（ＣＭ
ＤＲ（７−０））からの最上位の８ビツト出力はマルチ
プレクサ１１０の並列入力の一つに印加され、一方、デ
ータメモリ１０２の出力ビットは他の入力に印加される
。 上記マイクロプロセッサコントローラからのり一ドＣＡ
Ｒ７のビットを有するデータレジスタ１１０Ｂからのビ
ット１０は、マルチプレクサ１１０の入力の２つのグル
ープのどちらのものがそこから出力データマニピュレー
タ１０４およびＰ ＣＭ出力リードに１１１１力される
かを制７；＋１１するので、上記マイクロプロセッサコ
ントローラはデータメモリ１０２からのＰ ＣＭワード
の代りに出力リードのそれ自体の信号を置換することが
できることは明らかである。 はじめに注意したように、このような信号が前述のマト
リックスからデータメモリ１０２にストアされると、音
声信号もしくはデータ信号のいずれかは、リードＤＶＤ
（７−０）を経由して、テ゛−タメモリ】０２の出力
から制御インタフェース１１７を通してローカル（１ｏ
ｃａｌ ）マイクロプロセッサに直接＋ＦＫ、み込まれ
る。明らかに１本発明を使用して制’Ｕｌ器と制御器の
通信が容易になる。 メモリ１０２中にストア烙れた信号は、通常、上記接続
メモＩＪ ｌ ０７ Ａにストアされた信号により指定
されるアドレスに従って出力ＰＣＭリンクおよびタイム
スロッ） （ｓｌｏｔｓ）を出力すべく指定され、そし
てそれは接続メモリデータレジスタ１１０Ａおよび８ビ
ット並列リードＣＭＤＲ（７−〇）を経由してマルチプ
レクサ１１１に入力される。加えて、上記マイクロプロ
セッサは特定の代りのワードがマルチプレクサ１１１の
入力であるメモリアドレスリードＣＡＲ（２−０）およ
びＡ（４−０）を通してデータメモリ１０２から出力さ
れるように指示することができる。マルチプレクサ１１
１の第３の信号源はタイミング信号リードＤＭＷＡＣ（
６−０）であって、該タイミング信号リードＤＭＷＡＣ
（６−，０）はタイミング波形発生器１１８（第１Ａ図
）から接続される。 上記マイクロプロセッサはリードＣＡＲ（２−０）およ
びＡ（４−０）で指定されたアドレスで１１ビツトワー
ド（ビット０−１０）を接続メモリ部分１０７Ａおよび
１０７Ｂ中に、書込み制御論理回路１０９Ａおよび１０
９Ｂにより指定された時間に書き込む。上記書込み制御
論理回路１０９Ａおよび１０９Ｂは上記補助メモリに書
込み命令を出力する。接続メモリのビット１０は直列出
力リンクに送り出される８ビツトワードのソースとして
データメモリもしくは接続メモリのビット７−〇のいず
れかを選択するために使用される。ビット１０の状態に
応じて、ビット７−０はリードＣＭＤＲ（７−Ｑ）およ
びマルチプレクサ１１０を経由して出力データマニピュ
レータへ伝送されるべきワードを形成するか、まだは対
応するチャンネルタイムの間に対応する出力リンクに伝
達されるデータメモリ中にストアされた２５６の８ビツ
トワードの一つを選択する。前述したように、ビット１
０は、マルチプレクサ１１０の状態を交替させる、オア
ゲート１１２を通過し、出力データマニピュレータ１０
４へそこを通って通過することを可能にする特別なデー
タ源を定義する。 接続メモリのヒツト９は外部回路をコントロールするた
めに使用される。このヒツトは接続メモリのデータレジ
スタ部１１０Ｂから受信され、クロックタイミング′１
ｇ１ｃ４８８を有するリタイミングレジスタ１１３で位
相が修正されるとともに、リードＸＣで外部回路を制御
するために利用される。 ビット８は飲続メモリのデータレジスタ部１１０Ｂから
、リタイミングレジスタ１１３、論理回路１２０を通し
て、直列／並列コンバータ１１４に入力し、直列のビッ
トが直列／並列コンノく一夕１１４によって８ビット並
列の形に変換きれ、それは出力駆動制御レジスタ１１５
にストアされる。 出力信号は出力イネーブル制御ロジック１１６に印加さ
れ、該出力イネーブル制御ロジック１１６から上記出力
（言号が出力ドライステートドライバ１０６のゲートに
印加される。対応する出力リンクに対するトライステー
トドライバの伝送および出力インピーダンスの状態はそ
れにより規定される。 ビット１０が零であるとき、上記接続メモリのビット７
−〇は、上記接続メモリの位置に対応するチャンネルタ
イムの間に、データメモリワードのいずれのものが上記
接続メモリの位置に対応する直列出力リンクに送り出さ
れるべきであるかを規定する。従って、ビット１０が零
であるときは、ビット７−０はアドレス信号であって、
それはリードＣＭＤＲ（７−０）からマルチプレクサ１
１１を門してデータメモリ１０２のＡＤ大入力印加され
る。 ビット１０が１であるとき、上記接、読メモリのビット
７−０は、該接続メモリの位置に対応するチャンネルタ
イムの間に、」−１記接続メモリの位置に対応する１白
り１］出力リンクに送り出されるべきデータワードであ
る。このワードは前記したようにマルチプレクサ１１０
を通勤する。 マイクロプロセッサコントローラはそれによりフレーム
、チャンネノベおよびビットタイミングと１百列力・ら
並列への変換に関してそれ自身に関係なくデータメモリ
から直列人力リンクを読む。接続メモリに書き込むこと
により、上記マイクロプロセッサコントローラはタイミ
ングおよび並列−直列変換に関してそれ自身間（糸する
ことなく直列出力リンクを経由してデータワードを伝送
することができる。 さらに説明を進める前に、本発明の物理的および一般的
なＵ）作の見地から概観することは有益なことである。 前に任意したように、本発明の構成は音声とデータタイ
ツ、と空間分割クロスポイントマトリックスとの組合せ
である。好ましい実輔例における構成、即ち、複数の成
功したプロトタイプに関しては、ＣＭＯ５の集積回路チ
ップにより組み立てられた。上記チップはクロック、マ
イクロプロセッサと入力および出力ライン、およびフレ
ームパルスソースをインターフニススル。第１図および
第１Ａ図において訂及されたものに対応する上記プロト
タイプのチップは第２Ｂ図に示されている。 リードＦＰに印加される信号は入力信号のだめのフレー
ムパルスである。リードＣ２４４は２４４ナノセコンド
のクロック入力である。リード５１０−８１７は直列Ｐ
ＣＭ入力０−７であり、また、リード５００−５０７は
直列ＰＣＭ出力０−７である。リードＯＤＥは外１部ソ
ースからの出力ドライバイネーブル入力であって、それ
＋４出カドライステートドライバの全てをイネーブルと
する。リードＸＣは外部制御出力である。マイクロプロ
セッサコントローラをインタフェースするために、リー
ドＤＳはデータストローブ用であり、Ｒ／Ｗは読出しお
よび古込み用であり、Ｉ） Ｉ’ Ａ ＣＫはデータ伝
送の俺′認用であり、ＣＦ、はチップイネーブル用であ
り、リードＤ ７− Ｄ Ｑはデータラインであり、−
またリードＡ５−ＡＱはアドレスラインである。 全ての他のタイミングおよび要求される同期波形を発生
させるためにタイミング波形発生器１１８により使用さ
れるクロツク１ｄ号はリードＣ２４４に印加でれる。 チップのピンに閂１〜て要１灼（ｓ ｕｍｍａ ｒ ｙ
）で前ｉホしたｊ幾能を山背すると、入力ピン５１０
−５１７は上記チップに対する８個の入力リンクである
。 毎’３２．０４８メガヒツトでクロックされる直列ディ
ジタル１．−ｉ号は各リンクに入力するとともに３２バ
イトブロツク中のデータメモリ１０２にストアされる。 各フレームパルスは８個の入力リンクの各々に対して３
２バイトのストレージ（ｓｔｏｒａｇｅ）に対応する。 上記直列データはバイトに変換され、各バイトは１チヤ
ンネルタイムに対応する。 リード５００−５０７は上記チップからの８個の出力ピ
ンである。上記高力は寸だ８ビツトの直列データの流れ
で、毎秒２．０４８メガビツトでクロックされる。上記
出力は、もし出力ドライバがイネーブルされているなら
ば、１２５マイクロセコンド毎に連続的にリフレッシュ
される。この出力データのソースは、入力リンクからか
、もしくは接続メモリからのいずれかのデータメモリと
してコントローラマイクロプロセッサにより規定され、
それは並列バスから供給される。 リードＯＤＥは出力ドライバをイネーブルもしくはディ
スエイプルとするハードウェアのピンである。その尼た
る目的はその出力がともに接続されている複数のクロス
ポイント（ｃｒｏｓｓｐｏｉｎｔ）マトリックスチップ
の間の競合を回避する手段を与えることである。パワー
アップに関して、例えば、上記出力ドライバはディスエ
イプルすることができ、そして上記マイクロプロセッサ
コントローラはそれらが内部的にセットアツプされた後
に制御された通路（ｗａｙ）の出力をイネーブルするた
めに入ノＪ／出力ラッチに書き込むことができる。 外８１ｉ ’４１ ａｉｌす＝トＸＣは接続メモリ部１
０７Ｂのビット９からの出力である。このビットは上記
マイクロプロセッサコントローラによりセントアップさ
れるがそのヒ・ントは才寺定のリックもしくはチャンネ
ルタイプに対してアクティブとなる。その第１の機能は
例えはアレー状に配列される個々のクロスポイントマト
リックスチップをイネーブルするとともに、−巡（１ｏ
ｏｐ−ａｒｏｕｎｄ） テア、トを与えることである。 外部に要求される回路はこのようにして最小に減縮され
る。 １）Ｓ、 Ｒ／Ｗ、 Ｉ）ＴＡＣＫ、およびＧＥのリー
ドはハードウェアのプロトコール（ｐｒｏｔｏｃｏｌ）
ピンであって、これらは種々のマイクロプロセッサに上
記チップをインタフェースするために使用される。 リードＤ７−ＤＱは上記チップの並列データラインで、
制御およびデータ情報を上記チップに書き込むために使
用される。リードＡ５−ＡＱは」−記チツブの６つのア
ドレスラインで、アドレスおよび制御情報のだめに使用
される。 このように、上記チップ上の主なエレメントは、８人カ
ライン（８ページとして配例される）の各々に対してバ
・イト当り８ビツトからなる３２バイトにより一般に構
成されるデータメモリ、８ページの各々に対してバイト
当り１１ビツトからなる３２バイトとしてアレンジされ
た接続メモリ、およびアドレスレジスタ（コントローラ
インタフェースに関して述べられる）である。上記接続
メモリの各々のページの低（ｌｏｗ）および高（ｈｉｇ
ｈ）バイトは特別な形態のデータのために保持される。 本発明の動作の詳細な記述は上に言及された回路ユニッ
トの各々に関して以下に見い出されるであろう。特定の
形態がポピユラーでよく知られたＬＳタイプの集積回路
チップに関して記述されるであろう。本発明の構成ユニ
ットの動作を理解するだめに、タイミング信号の記述を
最初に行う。 タイミング波形発生器の構造設計は、−たん種々の波形
のタイミングが知られると、多数の容易に設計される形
態を取ることができる。発生する波形の記述および本発
明の動作は次の如くである。 第１図および第１Ａ図の参照が有用である。 第１に、第１Ａ図に関して述べられたタイミング波形炙
−生器１１８に関して、外部マスタクロック人力Ｃ２４
４＋は上記波形発生器に２４４ナノセコンド（ｎＳ）の
間隔（サイクルタイムが２４４ナノセコンド）のクロッ
クパルスを与える。加えて、２４４ナノセコンドのパル
ス巾を有する正方向（ｐｏｓ ｉｔ ｉｖｅ−ｇｏｉｎ
ｇ）のフレームパルスが各フレームの始めにタイミンク
波形発生器に印加されるが、上記フレームパルスｆｄｃ
２４４＋のクロックパルスの正方向部分の後縁に、即ち
、クロック→カイ、クルに中、Ｕが合わされる。上記フ
レームパルスは従って長さが完全な１クロツクサイクル
、即ち、１クロツクザイクルのデユティサイクルの長さ
である。 種々のクロック信号がＣ２４４＋クロツク信号とフレー
ムパルス、Ｃ２４４＋、Ｃ４８８＋、Ｃ４４８、Ｃ９７
６−１−１Ｃ９７６−およびＣ３９０４＋から導かれる
。これらのクロック信号は文字ゝＣ′の後の数字とす／
セコンドにおいて等しいサイクルタイムを有し、かつ、
正方向もしくばその反対方向の極性は＋もしくは−によ
り表示される。 ３Ｂ図のタイミングダイヤグラムを参照して記述される
。 波形およびタイミングシーケンスの各々はその呼称、左
から右への時間の流れ、即ち、右から左への波形の流れ
に関して図の左側に添付されている。 最上位の波形は外部から受信されるフレームパルスＦＰ
＋である。」１記フレームパルスは本システムのリファ
レンスポイントであって、前記したようＫ、２４４ナノ
セコンドの巾である。上ｄ己フレームパルスの中心はフ
レームの境界を形成する。 −に記パルスはもちろん各々の完全なフレームの境界で
現れ、本発明の一部を形成しない外部ソースから発生さ
れる。 上記フレームパルス波形の次の下の波形は外部から受信
されるＣ２４４＋のクロック信号である。 この信号は２４４ナノセコンドのサイクルタイムと５０
パーセントのデユティサイクルを有する。 クロックパルスの正方向部分の後縁は上記フレームパル
スの中間点に中心が合わせられる。 次の波形は受信されたＣ４８８＋のクロックパルスであ
って、４８８ナノセコンドのサイクル周期を有する。上
記クロックパルスの立上りのエツジは上記フレームパル
スの中心と一致する。 その次の波形はＣ９７６十のクロックパルスで、９７６
ナノセコンドの周期を有する。上記クロックパルスの正
方向部分の後縁は上記フレームパルスの中心と一致する
。 夫々のクロックパルスは５０パーセントのデユティサイ
クルを有するべきである。 その次の波形ＰＣＭＩＮ（０−７）は入力データマニピ
ユレータ部１０１Ａおよび１０’ｌＢへの特別なＰＣＭ
入力ラインの各ビットのタイミングを示す。この波形の
各タイム周期（ｔ ｉｍｅ ｐｅｒｉｏｄｓ）は１ビツ
トを含み、かつ、Ｃ９７６＋のクロック信号の各半サイ
クルであって、４８８ナノセコンドである。例として、
４番目ないし１１番目のタイム周期はチャンネル零の零
ビットを通して７番日を搬送し、次の８つのタイム周期
は１チヤンネルの７を通してビット７を搬送する、等々
。 次のタイムシーケンスはＩＤＭＩＣ＋リードの信号を示
し、該信号は上記入力データマニピユレータ部１０１Ａ
および１０１Ｂに印加される。この信号は、５０パーセ
ントのデユティサイクルで、４８８ナノセコンドのサイ
クル周期を有する。この信号の立」二りのエツジはｐＣ
ＭＩＮ（ｏ−フル信号の各ビットの始まりの後、ビット
周期の３／４にタイミングを合わされるべきであり、こ
れはスタートの後にそのパルスの３／４でビットのサン
プリングを行う。 その次のタイミングシーケンスは、ビットの３／４だけ
シフトした、サンプリング後のデータタイミングを示す
。各ビットの始りばＩ ＤＭ Ｉ Ｃ＋の信号のパルス
の各々の前縁と同時に始まる。データとタイミングはこ
のようにしてＰＣＭＩＮラインからの（後述する）入力
データマニピュレータの入力８ビツトのシフトレジスタ
部分の中にシフトされるようにデータのタイミングを示
している。 一旦、完全なチャンネルがサンプルされるとともに信号
が入力８ビツトシフトレジスタの第１ステージにストア
されると、それは第２チヤンネルのビットのだめの瘍所
を作るために上記入力データマニピュレータの第２ステ
ージ中にシフトされる。この手続をクロックする信号は
Ｄ Ｍ Ｌ Ｄリードで与えられ、このＤＭＬＤ信号は
フレームパルス′のセンタに中心が合わされた４８８ナ
ノセコンドのパルスであυ、零（もしくは少くとも上位
の）ビットタイムの間に８ビツト毎に１度現れる。 並列にストアされる入力データマニピュレータのデータ
は、データメモリ中に、一度に８並列ビットで、転送さ
れる。上記データマニピュレータおよびデータメモリは
前に注意したようによシ迅速なデータ伝送に供するため
に夫々２つに分割される。従って、一度に２つの入力か
らの入力は上記データメモリ中に転送される。そのタイ
ミングは入力ＤＭＱおよび入力ＤＭＩと符号が付けられ
た２つのタイミングダイヤグラム中に示され、−Ｆ記信
号はＩＤＭＯＤ（７−０）＋およびＩＤＭＩＤ（７−０
）十のリードに現れる。各タイムの境界は特別に表示さ
れたチャンネルおよびリンクがその間に」１記データメ
モリに記録するだめに利用される間隔を示している。 右への第２ＤＭＬＤ＋パルスがハイレベルテするときは
、入力リンク０−７の全てに対するチャンネル室からの
全てのデータは上記入力データマニピュレータ中を通過
して並列に変換される。入力データマニピュレータ（後
述）の２つのセクションの各々に対する双方向性の４つ
のシフトレジスタは順序通りその出力を与える。例えば
、最初にチャンネル零、リンク零およびチャンネル零、
およびリンク４のデータが９７６ナノセコンドの期間の
間に利用でき、以下、チャンネル零、リンク１とチャン
ネル零、リンク５のデータが、チャンネル零、リンク２
とチャンネル零、リンク６のデータが、チャンネル零、
リンク３とチャンネル零、リンク７のデータが順次続く
。この点で、ＤＭＬＤパルスの中心が現れ、チャンネル
１のデータが利用されようとしていることを示している
。 これに続いて、チャンネル１、リンク零とチャンネル１
、リンク４のデータが利用可能になり、以下、チャンネ
ル１、リンク１とチャンネル１、リンク５のデータ、等
々が続く。このシーケンスはチャンネル３１、リンク３
とチャンネル３１、リンク７のデータまで連続し、次に
チャンネル零、リンク零とチャンネル零、リンク４のデ
ータ等が続く。 次の２つのタイミングシーケンスはデータメモリのサイ
クルを示し、第１のタイミングシーケンスはＰＣＭＩＮ
（０−３）のリンクに関するデータを取り扱うデータメ
モリの半分のだめのものであυ、まだ、第２のタイミン
グシーケンスハＰＣＭＩＮ（４−７）のリンクに関する
データを取シ扱うだめのものである。入力ＤＭＱおよび
入力ＤＭ１の期間に対応する各タイムインターバルは４
つのシーケンス期間に分割され、第１と第３のシーケン
スは読出しのだめのものであり、第２のシーケンスは書
込みのだめのものであり、寸だ、第４のシーケンスはコ
ントローラアクセスのだめのものである。２つのバイト
は２つのメモリの各半分に書き込まれるため、外の２バ
イトは読み出され、１つのメモリ部分のみが１度にアク
セスされる。従って、フレーム当シ３２回繰り返えされ
る８つの書込みおよび８つの読出しサイクルを有する４
つのタイムスロットが存在する。 書込みサイクルを考えると、上方のタイミングダイヤグ
ラムは書込みチャンネル零、該チャンネルの利用可能時
間の間のリンク零および入力ＤＭＯのタイミングダイヤ
グラムのリンクを表わしている。下方のタイミングダイ
ヤグラムはチャンネル零の書込みサイクル、このソース
からのデータが利用できる時間の間のリンク４を示して
いる。 各書込みサイクルはこのように入力ＤＭＱおよび入力Ｄ
Ｍ１の時間のデータ入力期間の４分の１の時間領域の第
２番目に位置する。 再ヒ、ＤＭＬＤパルスの中心と一致して、リンクのシー
ケンスの読出しサイクルが起る。前に注意したように、
各チャンネルおよびリンクの利用可能期間の間に２つの
読出しサイクルが存在する。 例えば、２つのＤＭＬＤパルス間のインターバルの間に
、チャンネル２のリンク０−７がデータメモリの各半分
から読み出さ′れる。これにはチャンネル３のリンク０
−７等が続く。 第４番目のサイクルはデータメモリへアクセスするよう
にコントローラにタイミングを与えるが、その間に前記
した目的のためにデータを書きこむことができる。 ＤＡＴＡＩ Ｎと付されたその次のタイミングシーケン
スはそれによってデータメモリからのデータが出力デー
タマニピュレータ中ヘストロープされるタイミングを示
している。上記データは１読出しサイクルによりシフト
された出力データマニピュレータ中ヘストロープされる
。従って、例えば、チャンネル２、リンク零に関連して
読み出されるデータは２サイクルの間に出力データマニ
ピユレータの入力ステージ中にストローブされるが、そ
のシーケンスはチャンネル２、最初のリンク零、それか
らリンク１、リンク２、等からリンク７、チャンネル３
、リンク０−７、等が続く。このデータはＤＭＩ、Ｄパ
ルスのタイミングで出力データマニピュレータの第２ス
テージに転送され、それは出力ＤＭのタイミングダイヤ
グラムのＤＡＴＡ、ＩＮ波形の下に便宜のだめに再生さ
れる。 ＰＣＭ出力のタイミングダイヤグラムがＰＣＭ０ＵＴと
符号が付されて、次に示されている。チニピュレータの
第１セクシヨンになければならないので、昌カリンクの
バイトは入力タイミングと同様のＤＭＬＤパルスの中心
で始まる。従って、チャンネル２のデータは第３番目の
ＤＭＬＤパルスの中心で始まり、最上位のビットは最初
に伝送される。読み出されるメモリエレメントは出力チ
ャンネルのデータタイミングは入力チャンネルのデータ
タイミングに一致する（タイミングダイヤグラムＰＣＭ
０ＵＴ（０−７）十をＰＣＭＩＮ（０−７）＋と比較せ
よ。）ことが注意されるべきである。しかしながら、タ
イミングインターバルの間に含まれる特定のデータは、
前述したように、接続メモリ内にストアされたアドレス
により選択されたものである。 次の２つのタイミングダイヤグラム（ＳＤＭＷ＋）（Ｃ
２４４，＋）および（ＳＣ：Ｒ／Ｗ＋）（Ｃ２４４＋）
は夫々データメモリのサイクルカウンタ（ライトデータ
メモリ）および接続メモリサイクルカウンタ（リード接
続メモリ）のためのタイミングクロックである。書込み
は夫々のパルスの前縁で行われ、また、読出しは夫々の
パルスの後縁で発生する。これらのパルスのｐＪＪ縁ハ
Ｉ Ｄ Ｍ Ｉ Ｃパルスの前縁と同期している。 データメモリのライトアクセスカウンタの入力ビット６
−０のタイミングはＤＭＷＡ Ｃ（６−０）＋のタイミ
ングダイヤグラムに示されている。 チャンネル零、リンク零に対するタイムインターバルは
第２番目のＤ Ｍ Ｌ Ｄパルス上に中心が存在し、そ
の各タイム周期は９７６ナノセコンドの長さである。チ
ャンネル零のリンク０−３のだめのｌみアクセスコント
ロールに続いて、チャンネル１のリンク０−３、・・・
、チャンネル３１のリンク０−３が続く。 接続メモリ用のタイミングダイヤグラムが続き、４サイ
クルが９７６ナノセコンド内に含まれる。 第１番目および第３番目のサイクルは読出しサイクルで
あシ、第２番目のサイクルはコントロールアクセス用に
予備に保留され、また、最後のサイクルは使用されない
。 続くシーケンスにおいて、接続メモリのデータレジスタ
ＣＭＤＲ（１０−０）からのデータの供給が図示されて
いる。接続メモリデータレジスタ１１０Ａは２つのサイ
クルに対する接続メモリからのデータメモリの番地指定
を遅らせる。各々の読出しサイクルは１サイクルだけシ
フトされることが見られ、かつ、間隔は１サイクルだけ
拡大され（即ち、データメモリアドレス）は接続メモリ
から読み出され、２サイクルの間に接続メモリデータレ
ジスタ中に保持され、レジスタサイクル（最後の読出し
サイクル）の最後の半分はデータメモリ中の対応するア
ドレスの読出し時間に相応している。対応のだめ、ＣＭ
Ｉ）Ｒ（１０−０）の最後の半サイクルをデータメモリ
の読出しサイクルと比較せよ。 このように、１チヤンネルの間隔の間に、４つのコント
ローラのアクセスサイクルと８つの読出しサイクルがあ
り、その間にデータメモリのアドレスはデータメモリを
含む回路によりスイッチ機能に影響を与えるために引き
出される。 接続メモリからのビット８−１０は出力ドライステート
ドライバ、もしくはＸＣリードに接続される装置の制御
のために使用されることは前に注意した。チャンネルタ
イムｎの間に、それらはりタイミングレジスタ１１３中
に読み呂され、チャンネルタイムｎ ＋ ｌ中にそれら
は直列／並列変換器１１４で並列に変換され、またチャ
ンネルタイムｎ −１−２の間にそれらは保持された後
、（リタイミングレジスタの出力から直接利用可能であ
る外部制御ビットを除いて）出力イネーブル制御ロジッ
クを直接制御するために使用される。ＣＭＤＲリタイミ
ングレジスタ（Ｒｅｔｉｍｉｎｇ Ｒｅｇｉｓｔｅｒ）
／ＸＣ＋、ＤＡＴＡ ＩＮフイーデングアウトプット
ドライハコントｏ −／Ｌ／ （Ｆｅｅｄｉｎｇ ０ｕ
ｔｐｕｔ ＤｒｉｖｅｒＣｏｎｔｒｏｌ）ＯＤＣ（７−
０）＋Ｌｚジスタおよび０ＤＣ（７−Ｑ’）十のタイミ
ングダイヤグラムはこれらのプロセスを示している。Ｃ
ＭＤＲ（１０−０）からのタイミングはＤＡＴＡ Ｉ
Ｎフィーテング（Ｆｅｅｄｉｎｇ）ＯＤＣ（７−０）＋
レジスタ中のデータの遅延、および出力ドライバ制御レ
ジスタ１１５の出力信号のＯＤＣ（７−０）十のタイミ
ングに追随してＩサイクル遅延される。後者は完全なチ
ャンネル間隔の間に広がっており、チャンネル零の周期
はＰＣＭＩＮとＰＣＭ０ＵＴのチャンネル零、ビット７
−０のインターバルの間に広がり、チャンネル１は次の
チャンネルインターバルの間に広がる、等々。 その次のタイミングダイヤグラムは接続メモリがアドレ
スカウンタのビット（７−０）を読み出すタイミング、
ＣＭＲＡＣ（７−０）＋の波形を示している。そのイン
ターバルとタイミングはＰＣＭＩＮおよびＰＣＭ０ＵＴ
の冑ンターバルと同期しており、各々の前縁は上記の接
続メモリに対応する読出しサイクルの前縁と一致する。 一方、最後のタイミングダイヤグラムは便宜上０２４４
＋クロツクパルスの繰り返しである。最後から２番目の
波形、クロックＣ３９０４は３，９０４ナノセコンドの
周期および５０％のデユティサイクルを有する。各方向
パルスの前縁はフレームパルスの中心と一致し、また１
サイクルは１フレームに対応する。 マイクロプロセッサのインタフェースのアドレスの復号
（ｄｅｃｏｄｉｎｇ）はできるだけ速いことが望ましい
が、これはこの時間が制御用マイクロプロセッサの最大
のクロックレートを決定するからである。加えて、Ｃ２
４４＋クロツクの後縁からＰＣＭ０ＵＴ（０−７）十へ
の遅延はできるだけ小さくすべきであるが、それは、こ
の時間がここに記述される種類の２つの通信用スイッチ
ングマトリックスの間の最大距離を定めるからである。 要約すると、チャンネルＸ、リンクＹ、ＰＣＭ人カリン
クＹ（ＰＣＭＩＮＹ＋）のチャンネルＸの間に受信され
る８ビツトのＰＣＭワードはデータメモリ中にそのため
に予め設けられた場所に書き込まれる。２５６Ｘ８のデ
ータメモリは要求される記憶スピードを減少させるため
に、１２８×８の半分づつに分離される。データメモリ
の半分はＰＣＭ入力リンク０−３（ＰＣＭＩｏ−３（Ｐ
Ｃ＋）から受信されるワードをストアし、また、他の半
分はＰＣＭ入力リンク４−７（４−７（ＰＣ’４−７）
＋）に受信されるワードをストアする。 チャンネルＸ、リンクＹに対する読出しサイクルの間に
、ＰＣＭ出力リンすＹ（ＰＣＭ０ＵＴＹ＋）のチャンネ
ルＸ中に伝送されるべき８ビツトのＰＣＭワードはデー
タメモリの半分のいずれか一方から、接続メモリにより
指定された位置から読み出される。 接続メモリのビット１０はＰＣＭ呂カリカリンクＣＰＣ
Ｍ０ＵＴ−７）＋）に伝送されるべきワードのだめのソ
ースとしてデータメモリもしくは接続メモリのピッ）（
７−０）のいずれかを選択する。接続メモリのビット９
は外部回路を制御するために利用される。ビット８は出
力ＰＣＭリンクのだめのトライステートドライバを制御
し、また、ビット（７−０）は送出されるべきワードを
形成するかまたは各チャンネルタイムの間に各ＰＣＭ出
力リンクに送り出されるべきデータメモリ中の２５６の
入力ＰＣＭワードの一つを指定する。 もし望むならば、ビット９は外部直列制御信号の流れと
して外部ピンＸＣから出力させることができる。 さて、第４図にも゛どると、コントローラインタフェー
スの好ましい形態の構造が示されている。 送受信器（ｔｒａｎｓｃｅｉｖｅｒ） ４０１ （それ
はＬ５２４５タイプのものであり得る）はその一方がデ
ータバスのり−ドＤＯ−Ｄ７に接続されるとともに、そ
の他方がアドレスレジスタ４０２（それはＬ８３７４タ
イプのものである）の入力０−７および類似のタイプの
コントローラ読出しデータレジスタ４０３の出力に接続
される。コントローラアドレスレジスタの出力ＣＡＲ（
７−０）＋は次のように、ビットＯ−２指定メモリペー
ジ選択とテスト配列選択とに分割される。ビット３と４
はメモリ選択ビットであり、まだビット５−７はモード
選択用である。 ビットライン０−２はマルチプレクサ１０８と１１１（
第１図）に接続され、ビットライン５と６は直列／並列
コンバータ１１４の入力でロジック回路に接続され、ビ
ットライン７はオア（ＯＲ）ゲート１１２の入力に接続
され、また、ビットライン０−７は後述するメモリおよ
びデータマニピュレータに接続される。 データメモリバスＤＭＤ（７−０）のビットライン７−
０および接続メモリのデータバスＣＭＤ（７−０）のビ
ットライン７−０はマルチプレクサ４０４（これはＬ５
２５３タイプのものであり得る）の入力に接続される。 このことはマルチプレクサ４０４がコントローラマイク
ロプロセッサにより特定のアドレス指定に基づいて接続
メモリもしくはデータメモリを読み出し可能にする。 コントローラインク又エースのアドレス人力ＡＯ−Ａ１
は受信用バッファ４０５の対応する入力に接続され、ま
たアドレス人力Ａ２−Ａ３は受信用バッファ４０６の対
応する入力に接続される。 良く知られたＣ Ｆ、−およびＲ／Ｗのコントローラマ
イクロプロセッサからのリードは、クロックソースＣ２
４４＋、フレームパルスソースＦ ｌ）−およびソース
Ｅ＋に沿って、受信用バッファ４０５の対応する入力に
もまた接続される。上記受信用バッファはＬ５２４１タ
イプのものであり得る。 受信用バッファ４０５の４つの出力は出力ビツトライン
０−４を与えるとともに受信用バッファ４０６からの４
つの出力はビットライン５−８を与え、付加的な出力は
クロックＣ２４４＋とフレームパルスＦＰ＋である。も
し必要ならば、インバータがＦ Ｐ −４−ＩＪ−ド中
にその正しい極性を保障するだめに接続することができ
る。 第８番目のビットラインはアンド（Ａ、ＮＤ）ゲート４
０７０入力に接続され、その出力はマルチプレクサ４０
４のアドレス人力ＡＯおよびＡ１に並列に接続された２
ビツトラインである。アンド（ＡＮＤ）ゲート４０７の
第２番目の入力はマルチプレクサのセレクトラインＭＳ
Ｑ＋およびＭＳ１＋に夫々接続される。これらのライン
はロジック回路４０８の出力に接続され、該ロジック回
路４０８はいずれかのリードがアドレスレジスタ４０２
からの出力であるＣＡＲ３、ＣＡＲ４、およびＣＡＲ７
のビットラインに受信されるビット、および読出しもし
くは書込み（Ｒ／Ｗ）を指定する受信用バッファ４０５
からのビットライン３からのいま一つの入力によりイネ
ーブルとなる。ロジック回路４０８は後にもつと詳しく
説明する。 いま一つのロジック回路はメモリレディ（ｍｅｍｏｒｙ
ｒｅａｄｙ） （ＭＲ＋ ）、制御用接続メモリ低バイ
ト書込み（ＣＣＭＬＢＷ＋）、制御用接続メモ形高バイ
ト書込み（ＣＣＭＨＢＷ＋）およびＣＲＤＲＣＫ＋リー
ドに出力を与える。ＭＲ＋リード、ＣＥ−ビットライン
に信号を供給するために、受信用バッファ４０５からの
ビット２はインバータ４０９を通してナントゲート４１
０．４１１および４１２の各々の一つの入力に接続され
る。受信用バッファ４０５のビット３ラインおよび受信
用バッファ４０６のビット８ラインに夫々接続されだＡ
５＋およびＲ／Ｗビットラインはノア（ＲＯＲ）ゲート
４１３の入力に接続され、該ノアゲート４１３の出力は
アンドゲート４１１の第２の入力に接続され、該アンド
ゲート４１１の出力はバッファ４１４を通してナントゲ
ート４１０の第２の入力に接続され、まだ、Ｒ／ Ｗ
ＩＪ−ドはナントゲート４１２の第２の入力に接続され
る。受信用バッファ４０５からのビット４ラインに接続
されたＥ＋リードは３つのゲート４１０．４１１および
４１２の全てに接続される。ナントゲート４１２の出力
はリードＤＢＤと符号付けされており、このリードＤＢ
Ｄは送受信機４０１の方向制御（ＤＩＲ）入力に接続さ
れ、該送受信機４０１はその入力における論理レベルに
応じて一方向もしくは他方向にデータ伝送を行う。 ナントゲート４１０の出ノＪはインバータ４１５を通し
てオアゲート４１６の一つの入力に接続されるが、該オ
アゲート４１６の出力はメモリレディリードＭＲ＋であ
る。 同期制御器の読出し／書込みリード（ＳＣＲ／Ｗ−１−
）および６２４４＋リードはナントゲート４１７の３つ
の入力のうちの２つに接続される。該ナントゲート４１
７の第３番目の入力のソースについては後に簡単に説明
する。ナントゲート４１７の出力はポジイティブエツジ
トリガのフリップフロップ４１８のクロック入力に接続
され、該フリップフロップ４１８のデータ入力は正（ｐ
ｏｓｉｔｉｖｅ）の電源に接続されている。フリップフ
ロップ４１８のｑ出力はいま一つの７リツプ７０ツブ４
１９のデータ入力に接続され、そのクロック入力はタイ
ミングソースＣ４８８Ａ−に接続されている！上記フリ
ップ７０ツブ４１９の９出力はオアゲート４１６の第２
番目の入力に接続される。フリップ７０ツブ４１８およ
び４１９のクリヤリードは前記したＥ＋リードに接続さ
れる。リードＭＲ＋はバッファ４２０を通してリードＭ
Ｒ−で制御用マイクロプロセッサへ伝送するために、タ
イプＬＳ２４１の如き受信機４２１の入力に接続される
。 制御用アドレスレジスタ４０２のクロック入力はナント
ゲート４１０の出力に接続される。上記回路は上記マイ
クロプロセッサがリードサイクルの初期化したことを検
出し、ウィンド（ｗｉｎｄｏｗ）が開放されるまで上記
マイクロプロセッサをホールドし、それから受信用バッ
ファ４２１を経由して上記マイクロプロセッサへのＭＲ
リードにロジック信号を供給する。 制御用読出しデータレジスタのだめのクロックパルスは
ＣＲＤＲＣＫ＋ｌＪ−ドに受はされる。これは次のよう
に導かれる。アンドゲート４１１の出力４１１はフリッ
プフロップ４２２のデータ入力に接続され、該フリップ
フロップ４２２はタイミングソースＣ９７６＋に接続さ
れるクロック入力を有する。そのクリヤ入力ばＥ＋ｌＪ
−ドに接続される。 フリップフロップ４２２のｑ出力はアンドゲート４２３
の入力の−っに接続され、該アントゲ−ｈ ４２３のい
ま一つの入力はフリップフロップ４１８の一９出力に接
続されている。アンドゲート４２３の出力は、アンドゲ
ート４２４の一つの入力と、前記したナントゲート４１
７の第３番目の入力に接続される。アンドゲート４２４
の第２番目の入力はＲ／Ｗリード（受信用バッファ４０
５からのビットライン）に接続される。アンドゲート４
２４の出力はナントゲート４２５の一つの入力に接続さ
れ、該ナントゲート４２５の出力は、制御用読出しデー
タレジスタ４０３のクロック入力に接続された、ＣＲＤ
ＲＣＫ ＋ ！Ｊ−ドである。 ナントゲート４２５の第２番目の入力はタイミングクロ
ックソースＣ２４４＋に接続され、また、第３番目の入
力は前記したＳ ＣＲ／Ｗ ＋）−ドに接続される。 制御用接続低バイトおよび高バイト書込み（ＣＣＭ Ｌ
ＲＷ＋およびＣＣＭＨＢＷ−１−′″）信号は次のよ
うに導かれる。アンドゲート４２３の出力はアンドゲー
ト４２６の一つの入力に接続され、該アンドゲート４２
６のいま一つの入力はインバータ・４２７を通してＲ／
Ｗリードに接続されている。 アンドゲート４２６の出力はアンドゲート４２８および
４２９の各々の入力の一つの入力に接続されるが、これ
らアンドゲート４２８および４２９の出力は夫々ＣＣＭ
ＬＢＷ＋およびＣＣＭＨＢＷ十リードである。 アンドゲート４０７からのビット１ラインの出力はアン
ドゲート４３０と４３１の両方の一つの入力に接続され
、その夫々の出ノＪはアンドゲート４２８および４２９
の対応する第２番目の入力に接続されている。第２番目
のアンドゲート４０７のビット零ラインの出力はアンド
ゲート４３１の一つの入力に接続さるとともに、インバ
ータ４３２を通してアンドゲート４３０の第２番目の入
力に接続される。 説明を完了するために、論理回路４０８について述べる
。上記した論理に適合する説明的な真理値表を確立する
ことは当業者には自明のことであると信じられ、従って
、詳細には説明しない。Ｒ／Ｗリードは、該リードから
の信号がインバータ４２７全通して反転されてナントゲ
ート４３４の一つの入力に印加される一方、ナントゲー
ト４３３の一つの入力に接続される。各々のナントゲー
ト４３５および４３６の一つの入力は夫々＠３番［］お
よび第４番目のビットＣＡＲラインに接続されている。 ナントゲート４３３および４３４の″第２番目の入力は
第７番日のビットラインＣＡ Ｒ７に接続゛されるが、
該ラインはインバータ４３７を通してナントゲート４３
５および４３６の第２番目の入力に接続される。 ナントゲート４３３と４３５の出力はナンドゲ−Ｉ−４
３８の対応する入力に接続され、一方、ナントゲート４
３４および４３６の出力はナンドゲ−１−４３９の対応
する入力に接続される。後者のゲートの出力は、前記し
た、アンドゲート４０７の入゛力に接続されたメモリ選
択リードＭＳＱ＋およびＭＳＨ＋である。 マイクロプロセッサは（後述する３つの付加的な「モー
ド選択」ビットとともに）リードＤＱ−Ｄ７に５ビツト
コードを印加するが、この５ビツトコードは３ビットＤ
ｏ−Ｄ２を有し、これら３ビツトｌ） Ｑ −Ｄ ２は
データメモリ中の３２バイトページ、接続メモリの低バ
イトページもしくは接続メモリの高バイトページの８か
ら１つを選択する。第４番目および第５番［］のビット
Ｄ３およびＤ４はデータメモリ、接続メモリの低バイト
ページもしくは接続メモリのハイバイトページのいずれ
かを選択する。データメモリを選択するには、ビットＩ
） ４は零でビットＤ３を１とし、接続メモリの低バイ
トページを選択するには、ビットＤ４が１でビットＤ
３を零とし、接続メモリの高バイトページを選択するに
は、ピッ）Ｄ３とＤ４をともに１とする。 一旦アドレスレジスタ４０２が、３つのモードビットと
同様に、特別なメモリ中で、３２バイトメモリのページ
のいずれがアクセスされるかを指定するデータを含んで
いると、選択されたメモリページ内の特別なバイトが呼
び出されねばならない。アドレスラインＡＱ−Ａ５はバ
イト選択アドレスを搬送する。ビットＡ５が零であると
きは、リードＤＱ−Ｄ７のデータはアドレスレジスタ中
にロードされる。しかしながら、ビットＡ５が１である
ときは、ページ上の３２バイトのうちの１つはアドレス
レジスタＡＱ−Ａ４により選択される。 データメモリが選択されると、接続メモリはデータメモ
リの出力（これは、例えば、ＰＣＭ音声のスイッチング
のために使用される）に対する出力リンクおよびチャン
ネルを指定する。アドレスが接続メモリの高バイトを選
択すると、接続メモリの高バイト位置にストアされてい
るデータは直列出力ソースを選択し、出力ドライバをイ
ネーブルとするかまたは、第１図のリードＸＣに外部制
御信号を書き込む。ピッ）ＡＯ−Ａ４により選択された
アドレスはチャンネル（即ち、０−３１）により出力を
選択する。ピッ１−Ｄ２は直列出力のソースがどこから
来るべきであるかを決定する。 即ち、Ｄ２＝Ｏのときは、それはデータメモリから来る
。データの位置のポインタは接続メモリの低位バイト中
にストアされ、それは入力するページ（リンク）および
バイト（チャンネル）を選択する。Ｄ２−１のときは、
データが上記接続メモリの低位バイトから出力バイトチ
ャンネルへ直接に入力する。 接続メモリの低位バイト位置はこのようにしてデータメ
モリのいずれかのポインタであるワードをストアするか
、または直列出力ドライバを通して直列出力リンクに送
出される実際のデータをス（第１図の１０１Ａおよびｌ
０ＩＢ）が示されてイル。ＰＣＭ入力信号はＰＣＭＩ
ＮＱ −ＰＣＭｌＮ７リードにより８ビット直列シフト
レジスタ５０１（それはＬ５１６４タイプであり得る）
に印加される。シフトレジスタ５０１のクロック人力ミ
ングダイヤグラムの上から６番目のタイミングダイヤグ
ラムに関連して前に説明した。ＰＣＭ入力信号はこのよ
うにして個々のＰＣＭ入カラインに対応するシフトレジ
スタの各々にシフトされる。 シフトレジスタ５０１への出力は３２ビツトのバスを形
成し、４本のラインからなるグループは８つの４ビツト
のシフトレジスタ５０２Ａの４つの入力に接続されてい
る。同様に、８ビツトの直列シフトレジスタ５０１Ｂの
出力は３２ビツトのバスを形成し、４ビツトラインから
なるグルプが８つの４ビツトシフトレジスタ５０２Ｂの
入力に接続されている。１つの４ビツトシフトレジスク
の４ビツトラインは零番目、８番目、１６番日、および
２４番目の並列ビットラインに接続され、第２番目の４
ビツトシフトレジスタの入力は、３２ビツトバスの１番
日、９番目、１７番日および２５番日に接続され、・・
・・・・、第８番目の４ビツトシフトレジスタは、シフ
トレジスタ５０１Ａの出力に接続された３２ビツトの並
列バスの７番日、１５番日、２３番目および３１番日の
ビットラインに接続されている。４ビツトシフトレジス
タ５０２Ａのデータ入力は同様にシフトレジスタ５０１
Ｂの３２ビット並列の出力バスに接続される。 イヤグラム（同図の上から８番目の波形）を参照して説
明したＤ Ｍ Ｌ Ｄタイミング波形信号源に接続され
る。シフトレジスタ５０２への第２のシフト人力ＳＱは
この図面のシフトレジスタのクリヤ入力とともに正の電
源（５ｕｐｐｌｙ ５ｏｕｒｃｅ） に接続される。 シフトレジスタ５０２Ａと５０２Ｂのり四ツク入力はク
ロック源のタイミング信号Ｃ９７６−に接続される。 シフトレジスタ５０２Ａ（７）Ｑ３出力は、入力データ
マニピュレータの１／２の一方からの入力データマニピ
ュレータのデータビットを搬送する８ビット並列のバス
、ＩＤＭＯＤ（７−０）＋バス（第１図では１０１Ａと
記されている）の個々のビットラインに接続される。同
様に、シフトレジスタ５０２ＢのＱ３出力ばＩＤＭＩＤ
（７−０）＋バス（第１図では１０１Ｂと記されている
）に入力マニピュレータのデータビットの他の１／２を
！送する８ビツトラインに接続される。第１図を参照し
て説明したように、これらの２つのバスはデータメモリ
１０２の一方と他方の１／２の８ビット並列入力に接続
される。 直列シフトレジスタ５０１Ａおよび５０１Ｂはこのよう
にして個々の直列ラインの直列のＰＣＭデータを受信す
ることができ、また、上記シフトレジスタを経由して二
対の３２ビツトのバスの個々の８ビツトラインにデータ
を出力する。これらのビットは、最初に最上位のビット
から、４ビツトシフトレジスタへ並列に読み呂され、始
めに一つのシフトレジスタ（ビットライン３ｌ−２４）
からの８ビツト出力の個々のビットが、次いで、次の入
力シフトレジスタ（ビットライン２３−１．６）の８番
目のビットが、次いで、その次のシフトレジスタ（ビッ
トライン１５−８ ）の８番目のビットが、次いで、最
初のシフトレジスタ（ビットライン７−０）の８番目の
ビットが夫々読み出される。これらの信号は４ビツトの
シフトレジスタを通してシフトされるとともに、８木の
並列ビットラインを有するＩＤＭＯＤ（７−０）＋とＩ
ＤＭ Ｉ Ｄ （７−０）＋バスに出力され、これら信
号は上記ビットラインからデータメモリに印加されハ マニピュレータを示しており、上記入力マルチプレクサ
はデータメモリもしくは接続メモリのいずれかから信号
を通すとともに、また、出力ドライステートドライバか
ら信号を通す。入力マルチプレクサユニットは一対のマ
ルチプレクサ６０１Ａおよび６０１Ｂを有する。これら
のマルチプレクサは夫々入力ターミナルＩＤ０−４ＤＯ
とＩＤ１−４ＤＩの２組の４ビツトラインの１紐から４
ビツトを選択することができる。マルチプレクサ６０１
Ａと６０１Ｂの入力ターミナルはＤＭＤ （７−〇）バ
スのビットライン７−４および３−０に夫々接続される
が、それは、第１図から、データメモリ１０２のデータ
出力であることが想起される。同様に、マルチプレクサ
６０１Ａおよび６０１Ｂの入力ターミナルＩＤｌ−４Ｄ
１はＣＭＤＲ（７−０）バスの７−４および３−０ビッ
トラインに接続されるが、それは接続メモリデータレジ
スタの最下位８ビツト出力ビツトラインに接続されるデ
ータバスであるととが想起される。 マルチプレクサ６０１Ａおよび６０１Ｂのアドレス入力
はともにオアゲート６０２の出力に接続され、該オアゲ
ート６０２は制御用アドレスレジスタ４０２（第４図）
の出力に接続されるＣＡＲ（７−０）バスのビットライ
ン６に接続される１つの入ツノを有し、また、そのいま
一つの入力はＣＭｌ）ＲＩＯ＋タイミング信号（タイミ
ングダイヤグラム参照）に接続される。 マルチプレクサ６０１Ａと６０１Ｂの４つの出力は８ビ
ツトラインバスにより、８ビツトシフトレジスタ６０３
に接続され、各々のシフトレジスタの一つの入力は上記
した８ビツトバスのビットラインの一つに接続されてい
る。各々のシフトレジスタ６０３のクロック入力はタイ
ミング波形源Ｃ４８８Ｂ−に接続される。 各々のシフトレジスタ６０３は８つの出力を有し、みん
なで６４の出力を形成する。これらは６４ビツトライン
のバスを経由して８ビツトシフトレジスタ６０４の入力
に接続され、各々のシフトレジスタの各入力は６４ライ
ンバスの異なるビットラインに接続されている。そのフ
ォーマットハ次の通りである。即ち、シフトレジスタ６
０４の各々の入力Ｄ７はビットライン０，１．２、・・
・、７に夫々接続され、入力Ｄ６はビットライン８．９
、・・・、１５に接続され、・・・・・・、入力ＤＱけ
ビットライン５６．５７、・・・、６３に接続される。 シフトレジスタ６０４のＬＤ（ロード）入力はＤＭＬＤ
タイミング信号波形源（タイミングダイヤグラム参照）
に接続される。 シフトレジスタ６０４のＱ７出力は８ビツトのバスの個
々のビットラインに接続され、この８ビツトのバスはト
ライステートドライバ６０５の対応する入力に接続され
る。トライステートドライバ６０５の出力はＰＣＭ出力
ラインＰＣＭ０ＵＴＯ＋−ＰＣＭＯＵ、Ｔ７＋を形成す
る。トライステートドライバの各々のイネーブル人力は
アンドゲート６０６の対応する出力に接続され、各々の
ゲートは、第４図の受信用バッファ４２］を構成する、
出力ドライバイネーブル（ＯＤＥ＋）リードに共通に接
続される一つの入力を有し、一方、アンドゲート６０６
の個々のいま一つの入力は出力ドライバ制御レジスタ（
第１図）から出力ドライバ接続（ＯＤＣ＋）バスの対応
するビットラインに接続される。 データメモリおよび接続メモリデータレジスタからのデ
ータ信号はこのようにしてマルチプレクサ６０１Ａおよ
び６０１ＢのＤＭＤ（’７−０）およびＣＭＤＲ（７−
Ｄ）入力に印加される。ＣＭＤ’ＲＩＱ＋タイミング波
形によりタイミングが取られ、上記ソースのいずれかか
らのデータがＣＡＲ（７−０）バスのビットライン６の
信号により選択される。このデータは８ビット並列バス
の出力でありそれはシフトレジスタ６０３の個々の入力
に印加される。このデータはそれからシフトレジスタ６
０３および６０４に接続している６４ビツトラインのバ
スに印加され、Ｃ４８８＋タイミング波形のクロックレ
ートでシフトレジスタ６０４中に上記データがシフトさ
れる。上記データは８ビツトの出力バスにロードされ、
アンドゲート６０６を通してイネーブルされるトライス
テートドライバ６０５を通してＰＣＭ０ＵＴ□ −ＰＣ
Ｍ０ＵＴ７ラインへ印加するだめにトライステートドラ
イバ６０５に印加される。イネーブルとされる特定のト
ライステートドライバはＱＤＣ（７−０）バスに印加さ
れるデータワードにより選択され、その各ビットライン
はアンドゲート６０６を通過する。イネーブル信号はＯ
ＤＥリードの信号と同期してアンドゲート６０６を通過
する。 第７図はデータメモリおよび該データメモリへの入力マ
ルチプレクサ（第１図で番号１１１と付されている）を
示している。 その入力回路は４つのＬＳ２５３タイプのマルチプレク
サ回路により組み立てもことができるマルチプレクサで
ある。アドレスＡＯ１Ａ１人力はクロックソースＣ９７
６＋およびＣ４８８Ｂに夫々接続される。第１図を参照
して述べたように、マルチプレクサへの入力の１つはバ
スＤＭＷＡＣ（６−０）のデータメモリの書込みアドレ
スカウンタのビットライン６−０である（タイミングダ
イヤグラム参照）。ビットライン６および５は１つのマ
ルチプレクサの入力１．ＤＯおよび２ＤＯに接続され、
ビットライン４および３は２つ目のマルチプレクサの入
力ＩＤＯおよび２ＤＯＫ接続され、ビットライン２は３
番目のマルチプレクサの入力ＩＤＯに接続され、また、
ビットライン１およびＯは４つ目の入力ＩＤＯおよび２
ＤＯに接続される。従ってマルチプレクサのＤＱ大入力
アドレス指定でＤＭＷＡＣタイミング波形が通過するこ
とになる。 マルチプレクサへの第２の入力は接続メモリデータレジ
スタＣＭＤＲ（７−０）十からの出力バスである。ビッ
トライン４および３は夫々第１のマルチプレクサのＩＤ
Ｉ（およびＩＤ３）および２Ｄ１（および）２Ｄ３人力
に接続され、ビットライン２および１は第２のマルチプ
レクサのＩＤ１（およびＩＤ３）および２Ｄ１（および
２Ｄ３）入力に接続され、ビットライン０および７は第
３のマルチプレクサのＩＤＩ（およびＩＤ３）および２
Ｄ１（および２Ｄ３）入力に接続され、また、ビットラ
イン６および５は夫々第４番日のマルチプレクサのＩＤ
１（およびＩＤ３）および２ＤＩ（および２Ｄ３）入力
に接続される。従ってＤｌおよびＤ３人力がアドレス指
定されると、接続メモリデータレジスタからの接続メモ
リは」１記マルチプレクサを通過する。 ＣＡ、Ｒ（７−Ｑ〜）バスのビットライン０．１および
２ばまた上記第３および第４のマルチプレクサに接続さ
れる。前記したことから想起されるように、これらのビ
ットは制御用マイクロプロセッサから直接受信され、テ
スト構成（ｃｏｎ ｆ ｉ ｇｕ Ｉ ａ ｔｉｏｎ）
およびメモリページを選択する。ビットライン２は第３
のマルチプレクサの２Ｄ２人力に接続され、また、ビッ
トライン１および０は第４のマルチプレクサのＩＤ２お
よび２Ｄ２人力に接続される。 受は用バッファ４０５および４ｏ６（第４図）のアドレ
ス出力に接続されるバスｃｘ（Ｂ−０）は第り第２およ
び第３のマルチプレクサに接続される。ビットライン７
および６は第１のマルチプレクサの入力ＩＤ２および２
Ｄ２に接続され、ビットライン５および１は第２のマル
チプレクサの入力ＩＤ１および２Ｄ２に接続され、また
、ビットラインＯは第３のマルチプレクサの入力ＩＤ２
に接続される。従って、上記マルチプレクサのＤ２人力
がイネタプルされると、ページおよびワードデータは上
記マルチプレクサを通過する。 ４つの」１記マルチプレクサの各々の２つの出力は８ビ
ツトバスの個々のビットラインに接続され、これは出力
イネーブル入力とともにランダムアクセスメモリ（ＲＡ
Ｍ）の８アドレス入力の７に接続される。アドレス入力
ＡＯおよびＡ１は８ビツトのバスのＯおよび１のビット
フィンに接続され、」１記バスはマルチプレクサ７０１
に接続され、まだ、アドレス入力Ａ３、−Ａ７は上記８
ビツトのバスのビットライン３−７に夫々接続される。 ランダムアクセスメモリ７０２のＡ２人力は接地される
。最初の２つのＲＡＭメモリの出力イネーブル入力は８
ビツトのバスのビットライン２に接続され、一方、最後
の２つのＲＡＭメモリの他の出力イネーブルはインバー
タ７０３を通して８とットバスノヒットライン２に接続
される。４つのチップのライトイネーブルＷＥ入力はア
ンドゲート７０４の出力に接続され、その−っの入力は
Ｃ２４４＋クロツクソースに接続され、また、そのいま
一つの入力ばＳＤＭＷ十タイミング信号源（タイミング
ダイヤグラム参照）に接続される。第１の２つのＲＡ、
、Ｍメそりの各々のデータ入力Ｄｏ−Ｄ３は８ピットノ
ハスＩＤＭＱＤに接続されるとともに、第３および第４
のＲＡＭメモリのデータ入力接続される。 各々のＲＡＭメモリはＬ５２０８タイプのＲＡＭチップ
を使用できる。８つのチップは１２８×１６ビツトのデ
ータメモリを構成する。データメモリの１２８Ｘ８の半
分（アドレスビット２ ＝ Ｏ）を構成する第１の２つ
のチップはラインＰＣＭＩＮ（０−３）半に受信される
データのために用意されており、一方、データメモリの
１２８Ｘ８の半分（アドレスビット２−１）を構成する
第２の２つのチップはＰＣＭＩＮ（４−７）＋リードに
受信されるデータのために用意される。 データメモリの半分の各々の４ビツトの出力ターミナル
は８ビツトのバスＤＭＤ （７−Ｑ ）十に接続され、
上記８ビツトのバスＤＭＤ （７−Ｑ ）＋は制御用マ
イクロプロセッサによシ読出すために制御用マルチプレ
クサ４０４（第４図参照）、−タ人力にデータ信号を搬
送する。 マルチプレクサ回路８０１、例えばチップタイプＬＳ２
５７の一対の２人力は上記接続メモリの読出しアドレス
ガウンタのバスＣＭＲＡＣ（７−０）（タイミングダイ
ヤグラム参照）のビットライン７−０に夫々接続される
それらのＩＤ０−４ＤＯ人力を有する。一つのマルチプ
レクサチップの入力ＩＤｌ−４ＤＩは、ワード選択アド
レスを受信するために、他のマルチプレクサチップのＩ
Ｄ１人力とともにＣＩ（Ｂ−０）バス（第４図参照）の
ビットライン７．６．５．１および０に夫々接続される
。いま一つのマルチプレクサの入力２Ｄ１．３Ｄ１およ
び４Ｄ１はメモリページ選択（およびテスト構成（ｃｏ
ｎｆ ｉｇｕｌａｔ １ｏｎ）選択）データ信号を受信
するためのＣＡＲ（７−０）バスのビットライン２−０
に接続される。上記マルチプレクサのＤＱ大入力選択さ
れると、そのために、巡回読出しアドレス計数ビットが
選択されるとともに上記マルチプレクサを通して伝送さ
れ、また、上記Ｄ１人力が選択されると、ページおよび
ワードデータが選択される。 ２つのマルチプレクサチップのアドレス入力ばＣ４８８
８−クロックタイミングソースに接続される。 マルチプレクサの８つの出力は８ビツトバスを経由して
各々のランダムアクセスメモリ８０２の８人力に接続さ
れる。本発明のうまく作動したプロトタイプでは３つの
４ビツトメモリが使用された。送受信機４０１（第４図
）からの８出力ビツトラインは次のように接続メモリの
データ入力に直接、接続される。第１のメモリチップは
ビットライン７−４に接続されるそのＤＱ−Ｄ３人力を
有し、第２のメモリの入力ＤＱ−０３はビットライン３
−０に接続され、また、最後のメモリの入ノＪＤＯ−Ｄ
２は送受信機（ｔｒａｎｓｃｅｉｖｅｒ４０１ ）に接
続されたＣＤ（７−Ｑ）バスのビットライン０−２に接
続される。 最初の２つのメモリチップのライトイネーブル（ｗｒｉ
ｔｅ ｅｎａｂｌｅ） ＷＥ大入力アンドゲート８０３
の出力に接続され、その１人力はＣＣＭ Ｌ Ｂ Ｗ（
制御用接続メモリ低バイト書込みｃｏｎ ｔ ｒｏ ｌ
ｌ ｅ ｒｃｏｎｎｅｃｔｉｏｎ ｍｅｍｏｒｙ
ｌｏｗ ｂｙｔｅ ｗｒｉｔｅ）リード１；４図参照
）に接続され、他の入力はＳＣＲ／Ｗ＋Ｃ２４４＋リー
ドグダイヤグラム参照）に接続され、まだ、その３つ目
の入力ばＣ２４４クロツクソースに接続される。３番目
の上記メモリチップのライトイネーブルＷＥ入力はアン
ドゲート８０４の出力に接続され、該アンドゲート８０
４はＳＣＲ／Ｗ＋およびＣ２４４＋リードに夫々接続さ
れた２つの入力を有し、また、その３番目の入力は上記
ＣＣＭＨＢＷ（制御用接続メモリ低バイト書込み）リー
ド（第４図参照）に接続される。 、 最初の２つのメモリチップの各々の４ビツト出力
は８ビツトバスの個々のビットラインに接続され、各ビ
ットラインは、ＬＳ３７４タイプであり得る、８ビツト
レジスタ８０５の対応する入力に接続されている。レジ
スタ８０５の８ビツトラインｉｆ続メモリデ一タレジス
タ出力バスＣＭＤＲ（７−０）に指定され、それはデー
タメモリ（第しているマルチプレクサに接続される。 このように、制御用マイクロプロセッサからの直接のデ
ータもしくはページのいずれか、ワードおよびメモリア
ドレスのデータはマルチプレクサ８０１ｔＭＬで、アド
レスメモリ８０２に入力する。メモリ内にストアされた
特定のデータはマイクロプロセッサコントローラからリ
ードＣＤ７−０および送受信機（ｔｒａｎｓｃｅｉｖｅ
ｒ）４０１を経由してメモリ８０２中に送られる。アド
レス指定されたデータはレジスタ８０５中に送られ、デ
ータメモリのいずれかをアドレス指定するか、捷たはデ
ータを直接、出力データマニピュレータと出力３状態ド
ライバを通してデータマニピュレータの入力に接続した
マルチプレクサを経由してＰＣＭ出力ラインに供給され
る。 接続メモリからの３つの最下位桁ビットは出力ドライバ
の制御のために使用されるとともにチップ外制御（ｏｆ
ｆ−ｃｈｉｐ ｅｘｔｅｒｎａｌ ｃｏｎｔｒｏｌ）を
与えることはｉＴに注意した。後者はここにともに説明
したタイプの時分割スイッチングマトリックスにおいて
非常に有用であることが見い出されている。これらの３
つの最下位桁ビットは次のように操作される。 第３のメモリチップ８０２のＱＯ−Ｑ２出力は夫々３つ
のフリップフロップ８０６．８０７および８０９に接続
され、これらはＣ４８８Ｂ−クロックソースにともに接
続されたそれらのクロック入力を有している。ＱＯ，Ｑ
ｌおよびＱ２出力は壕だリードＣＭ Ｄ ８−１−１Ｃ
Ｍ８−１−１ＣおよびＣＭＤ１０＋ｌＪ−ドに接続され
、これらは一つのマルチプレクサ４０４の２Ｄ３、ＩＤ
３人力およびい捷一つのマルチプレクサ４０４の２Ｄ３
人力に接続されることが注意されるべきである。このよ
うにｌ〜で制御用マイクロプロセッサは直接、接続メモ
リ８０２から出力したデータの下位３ビツトを読み出す
ことができる。 フリップフロップ８０９の９出力はＣＭＤＲ］Ｏ＋リッ
プフロップ８０７の９出力はフリップフロップ８１０の
データ入力に接続され、その−Ｑ高出力インバータ８１
１を通してＸＣＣ高出力リード接続される。このリード
は外部制御の目的のためにチップ外（ｏｆｆ−ｃｈｉｐ
）制御端子として使用される。 フリップフロップ８０６のＱ出力はフリップフロップ８
１２のデータ入力に接続される。フリップフロップ８０
６．８０７、および８０９の全てのクロック入力はタイ
ミング波形源Ｃ４８８Ｂ−に接続され、まだフリップフ
ロップ８１０と８１２のクロック入力は上記Ｃ４ｇ８Ｂ
十波形源に接続される。５つの上記フリップフロップの
クリヤＣＬＲおよびｐｓ大入力正電源に接続される。 Ｃ：’ＡＲ（７−０）バスのビットライン５および６、
およびフリップフロップ８１０と８１２のＱ出力は次の
真理値表を与えるように設計される論理口；洛に接続さ
れる。多くの他の設計を利用することができ従って特定
の回路の記述は当業者に想到される。上記表において、
フリップ７０ツブ８１２のＱ出力はＣＭＤＲＢ＋を指示
し、またフリップフロップ８１０のＱ出力はＣＭＤＲｇ
＋を指示する。論理回路８１３の出力はＯＤＣ＋を指示
する。 第１表 Ｃ ＣＭＭ４ ＡＡＤＤＫ Ｑ ＲＲＲＲｆ（Ｉ） ６５９８Ｚ Ｃ ＋＋＋＋＋ ＋ ｏｏｏｏｏ 。 ００００１ ０ ０００１０ １ ０００１１ １ ００１．０００ ００１０１ ０ ００１１０ １ ００１１１ １ ０１０００ ０ ０１００１ ０ ０１０１０ １ ０１０１１ １ ０１１００ ０ ０１１０１ ０ ０１１１０ ０ １ＸＸＸＸ １ 論理回路８１３のＯＤＣ＋出力は、ＬＳ１６４タイプで
あり得る、直列／並列コンバータ８１４ニ接続される。 コンバータ８１４の並列出力はレジスタ８１５の対応す
る入力に接続され、該レジスタはまたクロック源Ｃ３９
０４＋からのクロッ）の個々の入力に接続される。 ３番目のメモリチップ８０２からの３つの下位出力ビッ
トはフリップフロップ８０６．８０７および８０９に印
加される。これらは接続メモリのビット１０−８のだめ
にデータレジスタとして機能する。フリップフロップ８
０６および８０７からの出力である２つのビットはりタ
イミングレジスタとして機能するフリップフロップ８１
２と８１０に印加される。フリップフロップ８１０の−
Ｑ高出力上記した外部制御信号を与える。２つのフリッ
プフロップ８１２および８１０からのｑ出力は、ＣＡＲ
（７−０）バス（第４図）のモード選択ビット５と６お
よび４キロヘルツクロツク信号とともに、トライステー
トドライバ６５を制御するために、レジスタ８１５で変
換された直列出力信号を並列信号にするように結合され
る。 」二層マトリックスの制御は次のように遂行される。 制御用インタフェースＣ第４図）のアドレスレジスタは
それによシ接続メモリの高位バイト、接続メモリの低位
バイトおよびデータメモリがアドレス指定される手段で
ある。上記アドレスレジスタはアドレスＡ３−０でアド
レス指定される。そのときに上記アドレスレジスタに書
き込まれるデータの性質はチップに対する次の読出しも
しくは書込みに関して指定される特定のメモリおよびペ
ージを選択する。 次の指定はＡ３−１により行われる。例えば、もしチッ
プイネーブルＣＥが９Ｄｏｏｏなるチップアドレスに対
応するように設定されると、６Ｄ０００に対する書込み
はアドレスレジスタを呼び出し、また、９Ｄｏ２ｏ （
Ａ５＝１による）に対する読出しはメモリバイトの一つ
を呼出す。 要約すると、出力データは接続メモリもしくはデータメ
モリからマイクロプロ七′ンサにより選択される。接続
メモリはデータメモリの出力に対する出力リンクおよび
チャンネルを指定し、後者は、例えば、ＰＣＭ信号の音
声スイ・ンチングのために使用される。 アドレスレジスタが書き込まれると、前記したようにア
ドレスリードはＡ５＝０である。リードＤ Ｏ−’Ｄ
７ ノデータはアドレスレジスタに印加される。前記し
たように、リードＤＯ７Ｄ２は、（選択されたメモリ中
の）３Ｚノ＜イトページの、８から１を選択する。デー
タＤ３およびＤ４はデータメモリ、接続メモリの低位ノ
くイト、もしくは次の読出しもしくは書込み動作に関す
る接続メモ１ノの高位バイトを選択することができる（
また、もし００により指定されると、チップをテストモ
ードにすることができる）。データビットＤ５−Ｄ７は
モードビットである。 ここでピッ）Ｄ６およびＤ７が０に等しければ、これら
のビットはインアクティブ（ｉｎａｃｔｉｖｅ）である
。 Ｄ７−１である場合は、チップをデータモードにする、
即ち、常時、接続メモリの高位バイトのデータビット２
−１で、接続メモリの低位バイトは直列出力源（ｓｏｕ
ｒｃｅ）を指定する。それはまた直列出力ドライバを常
時オンとするとともに、常時、接続メモリの高位バイト
データＯ＝１とする。 データＤ５−０である場合は、外部制御（ＸＣ）は適当
なリンクおよびチャンネルに対する出力である。ＸＣビ
ットは接続メモリのデータビット１である。ｘＣ出力は
対応するドライバの状態から独立している。 データビットＤ５＝１は使用されない。 データビットＤ４およびＤ３が夫々０，０に等しい場合
、これはテストモードであシ通常の運転には使用されな
い。データビットが夫々０，１である場合は、これはデ
ータメモリが次の読出し動作を呼び出すことを示す。ビ
ットが１，０である場合は上記接続メモリの低位バイト
は次の読出しもしくは書込み動作を呼び出し、また、も
しデ−タビットが１．１である場合は、接続メモリの高
位バイトは次の読出しもしくは書込み動作を呼び出すこ
とを示す。 データビットＤＱ−Ｄ２は選択されたメモリ中の８つの
３２バイトページのうちの１つを選択する。 要約すると、メモリのページ（リンク）およびタイプは
上に注意したアドレスレジスタに書き込まれたデータに
より選択される。バイト（チャンネル）は、Ａ３−１で
あるとき、アドレスビットＡ４−ＡＱによシ選択され、
これらアドレスビットＡ４−ＡＯは次のデータメモリの
読出し命令にヨリアドレス指定される。従ってチャンネ
ル５、リンク６を読み出されると、次の命令が実行され
る（読者はマイクロプロセッサの動作とコーディングに
精通していることを仮定する。）。かかる動作の説明が
以下に与えられるときは、第１の行（ｃｏｌｕｍｎ）は
二−モニック（ｍｎ ｅｍｏ ｎ ｉ ｃ ）であり、
第２の行はマシンコードであり、また第３の行はその記
述（ｄｉｓｃｒｉｐｔｏｒ）である３つの行の中に与え
られるであろう。指示（ｄｅｓｉｇｎａｔｉｏｎ）は６
８０９マイクロプロセツサの命令セットに対して与えら
れており、それはその完全な情報どともに、モトローラ
（ＭＯＴＯＲＯＬＡ ＩＮＣ，、）社から得ることが
できる。 ＬＤＡ ｓ９ １６ データメモリ 、リン
ク６ＳＴＡ ！；Ｄｏｏｏ アドレスレジス
タに書込めＩ、ＤＳ ｇＤｏ２５ データメモ
リを読出せ、チャンネル５ （Ａ５＝１ 。 Ａ４−ＡＯ＝ＯＯ１０１） 接続メモリの高位バイトは直列出力源（ｓｏｕｒｃｅ
）を選択し、出力ドライバをイネーブルとし、また外部
制御（ＸＣ）ビットに書込むだめに使用される。メモリ
のページ（リンク）およびタイプはアドレスレジスタに
書き込まれたデータにより選択される。次の書込みは、
もし接続メモリの高位バイトがアドレス指定されると、
出力バイト（チャンネル）０−３１を選択すべきである
、即ち、アドレスビットＡ３−１である場合、アドレス
ビットＡＱ−Ａ４は３２の出力バイト（チャンネル）を
選択することができる。同時にデータビットＤ３−Ｄ７
は読出しに対しては零（０’ ｓ ）を搬送すべきで、
書込みに対しては「注意しない（’ｄｏｎ’ｔｃａｒｅ
ｓ’）Ｊを搬送すべきである。データビットＤ２の状態
は直列出力のソースがどこから来るべきであるかを決定
する、即ち、Ｄ２＝０は直列出力のソースがデータメモ
リから来ることを決定する。データメモリのポインタは
接続メモリの低位バイトに位置している。接続メモリの
低位バイトの」三位３ビットはデータメモリ中の入力す
るページ（リンク）を選択するとともに下位５ビツトは
入力するバイトＣチャンネル）を選択する。データビッ
トＤ２＝１である場合、直列出力のソースは直接、接続
メモリの低位バイトから入力するものである。 本発明の上記動作はそれがコントローラとコントローラ
との間の通信を容易にすることから重要なものであって
、このことは結合されているかまたは分離されているデ
ータと音声に対する分布処理スイッチング回路網を確立
することにおいて主として重要であることが期待される
。 データビットＤ１は外部制御（ＸＣ）ビットであって、
このビットは接続メモリの高位バイトのアドレスのアド
レスビットＡ４−ＡＱにょシ選択されるチャンネルタイ
ムおよびアドレスレジスタへの以前の書込みにより選択
されるページ（リンク）のために出力される。 データビットＤＯは直列出力リンクのトライステートド
ライバの制御ビットである。もしＤＱ＝１ならば、上記
ドライバはアドレスビットＡ、４−ＡＯで指定されるチ
ャンネルタイムおよヒアドレスレジスタへの以前の書込
みにおいて指定された出力リンクに対してターンオンさ
れる。外部制御ピンＯＤＥはもしそれらが物理的にディ
スエイプル（ｄｉｓａｂｌｅ）とされるならばドライバ
をターンオンするだめのソフトウェアによるいかなる試
みも無効にする。 接続メモリの低位バイトはデータメモリへのポインタ、
もしくはアドレス指定された直列出力ドライバの伝送さ
れるべき実際のデータのいずれかを示す。このバイトの
呼出しは接続メモリの低位バイトおよび物理的な出力リ
ンクを選択するためにアドレスレジスタに書き込むこと
により遂行される。接続メモリの低位バイトへの次の書
込みはアドレスビットＡ４−ＡＱの出力チャンネル（ハ
イド）を選択する。データバイトのフォーマットはデー
タとして、もしくはデータメモリへのポインタとしてそ
れを使用すべき意図に依存する。 −Ｊ−記バイトがポインタとして使用されると、それは
入力ページ（リンク）指定器としてデータビットＤ７−
Ｄ５を使用するとともに入力バイト（チャンネル）指示
器としてビットＤ４−ＤＯを使用することにより入力ペ
ージ（リンク）およびバイト（チャンネル）を選択する
。 もし上記バイトが並列データであるならば、そのときは
データバイトは選択されたリンクに送り出される。 次の例は本発明がどのように制御されるかの理解を容易
にするであろう。各々の例に対して記載された３つの行
（ｃｏｌｕｍｎ）は、夫々、ニーモニツク、マシンコー
ドおよびその記述（ｄｅｓｃｒｉｐｔｏｒ）である。命
令セットは６８０９タイプのマイクロプロセッサに関す
るものである。６８ｏ２もしくは６８００の如き、他の
形態のマイクロプロセッサを使用することもできること
はもちろん期待される。言及されたＤＸチップは本発明
である。 例１−データメモリからのバイトの読出しＬＤＸ ＃
Ｉ）ＸＡＤＲ： ＤＸチップのアドレスを取り込め ＬＤＡ ＃ＬＩＮＫ ：物理リンク（ページ）を
取り込め Ｌ Ｄ Ｂ ＃ ＣＩ−（Ａ Ｎ Ｌ ；バイト（
チャンネルタイム）を取り込め ＯＲＡ ｚｐ６Ｂ ： Ｍｏｄｅ＝ＯＯＯ，接続
メモリ次の読出し ＳＴＡ Ｘ ニアドレスレジスタに書込め
ＡＢＸ ：チャンネルをＡ４−ＡＱに置
け ＬＤＡ ９２ｏ、Ｘ ：データバイト（Ａ ｓ
＝ １）を読出せ 例２−接続メモリの低位バイトへのバイトの書込み ＬＤＸ ＃！？ＤＯＯＯ： ＤＸＸチップアドレスＬ
ＤＡ ＃ＬＩＮＫ ：リンクナンバを取り込めＯＲ
Ａ ＃＄１０ ：接続メモリの低位バイトを選択せよ
ｍｏｄｅ＝Ｑ□Ｑ ＳＴＡ 、Ｘ ニアドレスレジスタに書き込
め ＬＤＢ ＠ＣＨＡＮＬ ：バイトナンバを取り込め
ＡＢＸ’ ：出力チャンネル→Ａ４−ＡＱ
ＬＤＢ ＤＡＴＡ ：データを取り込めＳＴＢ
＃Ｉ２０．Ｘ ：接続メモリの低位バイトへ書き込
め ＯＲＡ ５ｅ１８ ：接続メモリの高位バイトを
選択せよｍｏｄｅ＝０００ ＬＤＸ ＃Ｄ０００ ＝Ｄｘチップノアドレスをロー
ドせよ ＳＴＡ 、Ｘ ニアドレスレジスタに書き込
め ＬｏＢ ＃ＣＨＡＮＬ ：バイトナンバを取シ込め
ＡＢＸ ： 出カーｆ−ヤ７
ネ７１ｚ−＋Ａ ４− Ａ、 ＱＬＤＢ ＠５
：接続メモリー直列出カッ＝−ス１イ３カドライバ
オン ＳＴＢ ｘｇ２ｏ、Ｘ ：接続メモリの高位バイト
を書き込め 例３−３２バイトメツセージの読出し データメモリのページからコントローラのＲＡＭ中への
３２バイトの読出し ＬＤＡ ＃ＰＡＧＥ ：ページナンバを取り込め
ＬＤＸ ＃ＤＸＡＤＲ，： Ｄ Ｘチップアドレスを
取り込め ＬＤＶ ＲＡＭ ：ポインタをＲＡＭへ取シバ
込め ＬＥＡＹ ３２．Ｙ ：ＲＡＭの終端を選択せ
よＯＲＡ ｄ８８ ； Ｎｏｎ−ｒｅ
ｇモード、データメモリＳＴＡ Ｘ ：ア
ドレスレジスタニ書キ込め ＬＥＡＸ ６４．Ｘ ：メッセージの最後のバイト
を選択せよ ＬＤＢ ＃３２ ：チャンネルヵウンタをイ
ニシャライズせよ ＬＤＡ −Ｘ ：データバイトを読み出せＳ
ＴＡ、 −Ｙ ：バイトをストアし、テーブ
ルポインタを更新せよ りＥＣＢ ＢＮＥ ＲＤＭＳＣ； ：行われないならば戻れ
例４−音声チヤンネルルーチン 入力チャンネルの接続と出力チャンネルおよびリンクへ
のリンク ＬＤＸ ＃ＤＸＡＤＲ：Ｄ Ｘ Ａ Ｄ Ｄ Ａを取
シ込めＬＤＡ ＃Ｉ、ＫＯＵＴ ：出力リンクを取
り込めＯＲＡ ａｌｌｏ ：接続メモリの低位
バイトを選択せよＭｏｄｅ＝０００ ＳＴＡ Ｘ ニアドレスレジスタに書き込
め ＬＤＡ ＠ＬＫＩＮ ：入力リンクを取り込めＬ
ＳＬＡ ＬＳＬＡ ＬＳＬＡ ５ＬＡ ＬＳＬＡ ：入力リンク→Ｄ７−Ｄ５０
ＲＡ ＩＮＣＨＮＬ ：入力チャンネル→Ｄ４
−ＤＯＬＤＢ ０ＵＴＣＨ：出力チャンネルを取り込
め ＡＢＸ ：７−ジ（Ｍｅ ｒ ｇｅ ）
ビットＳＴＡ ３２．Ｘ ’ ＬＤＡ ＃ＬＫＯＵＴ ：出力リンクを取り込めＯ
ＲＡ ｇａ１８ ：接続メモリ高位バイト、Ｍｏ
ｄｅ＝ＯＯＯ ５ＴＡ Ｘ ニアドレスレジスタに書き込
め １、、ＤＢ ＃ｌ ５ＴＢ ３２．Ｘ ：データメモリ出力をイネ
ーブルせよドライバオン 例５−巡回欠陥試験 巡回試験は組織的にドライバをイネーブルとするように
ＸＣ出力を使用することにより実行することができ、上
記ドライバは総合的なチェックのためにＤＸチップの出
力を他のチップへ巡回させる。例えば、リンク５のため
に連続的にＸＣ出力をイネーブルするためには、ＸＣは
３２チヤンネルタイムの各々の間、セットされねばなら
ない。 ＬＤＸ ＃ＤＸＡＤＲ：ＤＸチップアドレスを取り込
め ＬＤＡ ＃！１ｉ１８ ：Ｍｏｄｅ＝ＯＯＯ、接
続メモリ高位バイト ＯＲＡ ＃５ ：リンク５を選択せよＳＴＡ
Ｘ ： アドレスレジスタに書き
込めＬＤＡ ＃２ ；ＸＣＣピット−ＤＢ＃
３２ ：ループヵウンタをイニシャライズせよ ＬＥＡＸ ３２ 、 Ｘ ： 接続メモリの高位バ
イトを選択せよ ＳＴＪ、、 、Ｘ＋ ：接続メモリの高位バイ
トを書き込め、ＸＣ＝Ｉ ＤＥＣＢ ：ループヵウンタを更新せよ
りＮＥ ＬＯＯＰ ：全チャンネルを更新せよ
しての使用は上記説明から明らかになるであろう。 しかしながら出力ドライステートドライバをイネーブル
とするだめの能力は」二層回路を非ブロッキング（ｎｏ
ｎ−ｂｌｏｃｋｉｎｇ）回路網中に配列されるようにす
るため、先行技術のものよりもスイッチング能力が大巾
に増大する。外部制御（ＸＣ）の使用は回路網中の任意
の回路チップの巡回試験を可能にする。 音声スイッチングへの応用においては、バイトは信号レ
ベルとして解釈され、一方、メツセージスイッチングへ
の応用においてはデータメモリは並列データとして入力
バイトを解釈する。制御用マイクロプロセッサは他のコ
ントローラからの入力としてデータメモリを解釈する。 同様に、接続メモリは他のコントローラのために予定さ
れた並列データ源として使用される。このように、各コ
ントローラは他のコントローラと上記チップとの間の多
重通信用の専用チップを有する。一つのプロセッサから
のデータメモリは他のプロセッサの接続メモリに接続す
ることができ、また、その逆に接続することができる。 物理的に、出力３状態ドライバは」−記チツブから離れ
ているので、このことは８つの入力と８つの出力ライン
が８つの多重チャンネルを構成することを意味する。 上記構成により、制御用マイクロプロセッサは並列／直
列および直列／並列変換に関係なく通信することができ
る。このように専用のプロセッサ間通信は予め定められ
た定式文（ｐｒｏｔｏｃｏ＋ ）を使用する手段を与え
ることができる。 メツセージスイッチとして使用されると、」二層装置は
コントローラ間の情報を制御するか、または周辺装置と
コントローラとの間もしくは周辺装置間で低速データを
回送する。回路スイッチとして使用されると、ＰＣＭの
符号化された音声もしくは高速データは周辺装置の間に
経路が定められるか、周辺装置とシステムコントローラ
との間の大量のデータの経路が定められる。 上記回路チップはまたその接続メモリへ書き込むことに
よ！ｌ１２値ドライブポイントを制御するかまたはその
データメモリを読み出すことによってセンスポイントを
スキキンするために使用することができる。この場合適
切なタイミングが制御およびスキャンポイントのインタ
フェースに対して与えられなければならない。しかしな
がら、トランク（ｔｒｕｎｋ）の状態、ラインもしくは
他の周辺装置の回：＠の状態は直接、モニタおよび／ま
たは（ａｎｄｌｏｒ）制御することができる。データメ
モリ中の各々のビットは接続メモリの各々のビットにお
ける装置のスキャンポイントに対応するとともに制御ポ
イントに対応することができる。これは相対的に少い直
列リンク上の大数の周辺制御信号の操作を可能にする。 本発明は、ポピユラーなバイポーラタイプのチップに関
連して説明したが、好捷しくけＣＭＯ５技術を使用して
、単一のデツプの中に全てを集積することもできる。い
ったん単一のチップ中に集積されると、この新規な構成
に対するコストは非常に低下し、その結果、それは以前
不可能と考えられていた新規な回路設計を可能ならしめ
るために、分布スイッチングおよび制御に利用されてい
る種々のものに使用することができるものと考えられる
。このことは特に、同一のラインのＰＣＭスイッチデー
タによシ多重化されたコントローラとコントローラ間の
通信を可能にするとともに、かかる通信およびスイッチ
されたデータの通過を可能とするのみならず、外部制御
リードにより他の同様の回路の制御も寸だ可能とする本
回路に適している。 本発明を理解している当業者ならば、本発明の原理を使
用して、他の実施例、設計変更、等に想到することがで
きる。全ては添付の特許請求の範囲で定義される本発明
の範囲内に含まれるものと考えられる。
第１図および第１Ａ図は夫々本発明のブロックダイヤグ
ラム、第２Ａ図は信号のタイミングダイヤグラム、第２
Ｂ図は本発明が単一のチップに集ミング波形のダイヤグ
ラム、第４図は本発明の制御用インタフェース部分のロ
ジックダイヤグラム第５Ｂ図および第５Ｃ図は夫々 メモリおよびその補助回路部分のダイヤグラムであり、
哨７図は本発明のデータメモリおよび入力ダイヤグラム
である。 １０１Ａ、１０１Ｂ・・入力データマニピュレータ、１
０２Ａ、 １０２Ｂ、、、データメモリ、１０３Ａ、
１０３Ｂ・・・ウェイトコントロールロジック、１０４
・・・出力データマニピュレータ、１０６・・・出力ド
ライステートドライバ、１０７Ａ、１０７Ｂ・・・接続
メモリ、１０８・・・２：１マルチプレクサ、１．０９
Ａ、］、０９Ｂ・・・ウェイトコントロールロジック、
ｌｌ０Ａ、ＩＩＱＢ・・・接続メモリデータレジスタ、
１１３・・・リタイミングレジスタ、１１４・・・直列
／並列変換器、１１５・・・出力ドライバ制御レジスタ
、１１６・・・出力イネーブル制御ロジック。 特 許 出 ｉ 人 ミテル・コーポレーション第１
Ａ図 第２Ｂ図 第２Ａ図 第５０図
ラム、第２Ａ図は信号のタイミングダイヤグラム、第２
Ｂ図は本発明が単一のチップに集ミング波形のダイヤグ
ラム、第４図は本発明の制御用インタフェース部分のロ
ジックダイヤグラム第５Ｂ図および第５Ｃ図は夫々 メモリおよびその補助回路部分のダイヤグラムであり、
哨７図は本発明のデータメモリおよび入力ダイヤグラム
である。 １０１Ａ、１０１Ｂ・・入力データマニピュレータ、１
０２Ａ、 １０２Ｂ、、、データメモリ、１０３Ａ、
１０３Ｂ・・・ウェイトコントロールロジック、１０４
・・・出力データマニピュレータ、１０６・・・出力ド
ライステートドライバ、１０７Ａ、１０７Ｂ・・・接続
メモリ、１０８・・・２：１マルチプレクサ、１．０９
Ａ、］、０９Ｂ・・・ウェイトコントロールロジック、
ｌｌ０Ａ、ＩＩＱＢ・・・接続メモリデータレジスタ、
１１３・・・リタイミングレジスタ、１１４・・・直列
／並列変換器、１１５・・・出力ドライバ制御レジスタ
、１１６・・・出力イネーブル制御ロジック。 特 許 出 ｉ 人 ミテル・コーポレーション第１
Ａ図 第２Ｂ図 第２Ａ図 第５０図
Claims (1)
- 【特許請求の範囲】 （１）時分割スイッチングマトリックスであって、（−
） 複数の入力ラインに関して第１のシーケンスに従
って直列のタイムスロットに分割された信号を受信する
だめの手段と、 ■）第２のシーケンスに従って複数の出力ラインへ上記
信号を切り換えるだめのスイッチング手段と、 （Ｃ） 制御信号を受信するだめの手段と、（ｄ）
第１の形態の上記制御信号の受信により上記第２のシ
ーケンスを確ケするように」二層スイッチング手段を制
御するとともに、第２の形態の上記制御信号の受信によ
り第３の形態の上記制御信号を上記複数の出力ラインに
出力すべく上記スイッチング手段を制御するだめの手段
と、を含む時分割スイッチングマトリックス。 （２）さらに、上記制御信号を受信およびストアするだ
めの接続メモリをＲむとともに、上記第３の形態の上記
１１１（１旬１１′ｄ吋を上記スイッチング手段に予め
定められたｉ４′： ２の形態の制御信号の接続メモリ
による受信に関連して供給するだめの手段を含む特許請
求の範囲第１項記載の時分割スイッチングマトリックス
。 （３）上記スイッチング手段は上記第１のシーケンスの
信号を受信およびストアするだめのデータメモリをａ゛
み、さらに」１記データメモリからの一連の信号と」−
記接続メモリからの上記第３の形態の制御［信号を上記
旧］御信号の」−記第２の形態により定義される１−記
出力ラインへ交ムｆに切り換えるだめの手段を含む特許
請求の範囲第２項記載の時分割スイッチングマトリック
ス。 （４）」−記スイツチング手段は」ユ記第１の一連の信
号を受信およびストアするためのデータメモリを含み、
さらに接続メモリ中にストアされた上記第１の形態の制
御信号の制御の下に上記第２の形態の制用］信号の第１
タイプの受信によシ上記第２のシーケンスに従ってデー
タメモリから上記出力ラインへ信号を供給するとともに
、上記接続メモリから上記出力ラインへ上記第２の形態
の制御信号の第２タイプの受画により供給するための手
段を含む特許請求の範囲第２項記載の時分割スイッチン
グマトリックス。 （５）信号を供給するだめの上記手段はデータメモリか
ら信号を受信するだめの第１の複数入力と接続メモリか
ら信号を受信するだめの第２の複数入力を有するマルチ
プレクサを有し、接続メモリから上記マルチプレクサへ
信号出力を印加するだめの手段と、上記制御信号を接続
メモリに供給するとともに上記接続メモリの一連の読出
しを発生させるための手段とを含む特許請求の範囲第４
項記載の時分割スイッチングマトリックス。 （６）各々の出力ラインはトライステート（ｔｒｉ−ｓ
ｔａｔｅ）ドライバと、該トライステートドライバを制
御するだめの制御ロジックと、信号を−」１記接続メモ
リから制御ロジックへ各々の上記トライステートドライ
バの状態を制御するために予め定められたタイムインタ
ーバルの間に供給するための手段とを含む持＋Ｆｆ ｒ
清水の範囲第１項、第３項または第５項のいずれか−に
記載の時分割スイッチングマトリックス。 （７） 受ｔｇ （７） ｌ’ｃめのＬ段はデータメ
モリ中ヘスドアするために第１の一連の１訂号を並列の
形態に変換するだめの手段を含み、さらに並列の形でデ
ータメモリから１ｉｉ号出力を受信するとともにそれら
を上記出力ライン、各々の出力ラインと直列なトライス
テートドライバに供給するだめの手段と、上記ドライバ
を接続メモリからの信号出力により上記ドライバを１ｔ
ｉｉｌ ＩＩするための１段とを含む特１７’ｆｉｉ−
Ｒ求の範囲第３項、第４積重だは第５項のいずれか−に
７ｉ２＋ｌｉの時分割ス身ツチンクマトリックス。 ６）予備の他領１ラインを含み、予め定められた部分の
上記制御信号を上記の予備の制御ラインへそこに接続さ
れる外部回路の制御のために供給するだめの手段を含む
特許請求の範囲第１項、第３項または〜′５５項のいず
れか−に紀・威の時分割スイッチングマトリックス。 （９）時分割スイッチングマトリックスであって、（ａ
） 複数の入力ラインから時分割多重信号を受部する
とともにこれら信号を順次並列の形態に変換するだめの
直列から並列への変換手段と、■）上記並列の形態の信
号を受信するとともにこれら信号を予め定められたプラ
ンに従ってストアするだめのデータメモリ手段と、 （Ｃ） アドレスおよびデータビットを含むコントロ
ール信号を複数の７１１１ ｇ４］ラインから受信する
だめの手段と、 （ｄ） 上記アドレスビットにより規定される部分に
」−記データピットをストアするための接続メモリと、 （ｅ） 複数の並列ビットから形成されるデータワー
ドを出力するため、上記接続メモリを順次に読み出すだ
めの手段と、 （ｆ） データメモリから出力信号を受信するために
接続された一方の入力バスと、第１の予め定められた場
所の上記データワ７ドを受信するために接続されたいま
一つの入力バス、の一対の入力バスを有するマルチプレ
クサ手段と、 （ｇ）上記データワードの第２の予め定められた部分を
上記マルチプレクサ手段の制御入力へ供給し、それによ
り上記マルチプレクサ手段はデータメモリからの信号も
しくは上記データワードの上記第１の予め定められた部
分のいずれかを−Ｆ記データワードの第２の予め定めら
れた部分により制御されるタイム周期の間に出力さする
手段と、（１１）上記マルチプレクサ手段の出力は号を
受（８するとともに複数の出力ラインへの印加のだめに
上記曽号を直列の形態に変換するだめの並列から直列へ
の変換１段と、 を含む時分割スイッチングマトリックス。 Ｑｏ） さらに各々が対応する出力ラインと直列に接
続された複数のトライステートゲートと、上記接続メモ
リからの」記データワードの第３の予め定められた部分
の、′１１１ｊ御の下に上記トライステートゲートを制
御するだめの手段とを含み、それにより任、音のタイム
インターバルのｌｉ！１に各々の上記出力ラインの伝送
状嘘が制御可能である特許請求の範囲第９項５ａｌｔ戊
の時分割スイッチングマトリックス。 （１１） 時分割スイッチングマトリックスであって
、（ａ） 複数の入力ラインから時分割多重入力信号
を受信するための手段と、 （＋））予め定められたプランに従って上記人力信号を
ストアするだめのデータメモリ手段と、（Ｃ） 制御
信号を受信するだめの手段と、（ｄ） 上記データメ
モリから複数の出力ラインへ」１記制御信号によシ定義
されたプランに従って出力するとともに、」−記制御信
号により定義されたプランに従って、上記制御信号の予
め定められた部分を上記出力ラインに出力するだめに上
記マトリックスを制御するだめの手段と、 を含む時分割スイッチングマトリックス。 （Ｊ２）上記制御手段は」１記データメモリからの信号
の代りに」−記制御信号の予め定められた部分を」二層
出カラインへ出力する手段を含む特許請求の範囲第１１
項記載の時分割スイッチングマ） ＩＪラックス ０３）予備の出力ラインを含むとともに、上記制曲］信
号のさらに予め定められた部分を上紀予［１ｉｆｊの出
）Ｊラインへ供イー１するだめの手段を含む特許請求の
範囲第１２項（旧戊の時分割スイッチングマトリックス
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA000385726A CA1171946A (en) | 1981-09-11 | 1981-09-11 | Time division switching matrix |
| CA385726 | 1981-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856599A true JPS5856599A (ja) | 1983-04-04 |
| JPH0141078B2 JPH0141078B2 (ja) | 1989-09-01 |
Family
ID=4120929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57158734A Granted JPS5856599A (ja) | 1981-09-11 | 1982-09-11 | 時分割スイツチングマトリツクス |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4510597A (ja) |
| JP (1) | JPS5856599A (ja) |
| CA (1) | CA1171946A (ja) |
| DE (1) | DE3232600A1 (ja) |
| ES (1) | ES8401697A1 (ja) |
| FR (1) | FR2513057A1 (ja) |
| GB (1) | GB2110507B (ja) |
| IT (1) | IT1152394B (ja) |
| MX (1) | MX152298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63212294A (ja) * | 1987-01-23 | 1988-09-05 | マイテル・コーポレーション | デジタル信号処理システム |
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| CA1199394A (en) * | 1983-02-18 | 1986-01-14 | Conrad Lewis | Switching system with separate supervisory links |
| CA1203875A (en) * | 1983-06-16 | 1986-04-29 | Mitel Corporation | Switching system loopback test circuit |
| CA1203876A (en) * | 1983-06-29 | 1986-04-29 | Conrad Lewis | Peripheral control for a digital telephone system |
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- 1981-12-03 US US06/327,196 patent/US4510597A/en not_active Expired - Lifetime
-
1982
- 1982-09-02 DE DE19823232600 patent/DE3232600A1/de active Granted
- 1982-09-10 MX MX194362A patent/MX152298A/es unknown
- 1982-09-10 IT IT23213/82A patent/IT1152394B/it active
- 1982-09-10 FR FR8215751A patent/FR2513057A1/fr active Pending
- 1982-09-10 ES ES515618A patent/ES8401697A1/es not_active Expired
- 1982-09-10 GB GB08225839A patent/GB2110507B/en not_active Expired
- 1982-09-11 JP JP57158734A patent/JPS5856599A/ja active Granted
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