DE3782436T2 - Steuerungsystem fuer fliessbandverarbeitung. - Google Patents

Steuerungsystem fuer fliessbandverarbeitung.

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DE3782436T2 DE8787907525T DE3782436T DE3782436T2 DE 3782436 T2 DE3782436 T2 DE 3782436T2 DE 8787907525 T DE8787907525 T DE 8787907525T DE 3782436 T DE3782436 T DE 3782436T DE 3782436 T2 DE3782436 T2 DE 3782436T2
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Description

  • Die Erfindung bezieht sich auf ein Steuerungssystem für Fließbandverarbeitung, das in Serie geschaltete Verarbeitungsmodule und Warteschlangen aufweist, und insbesondere auf solch ein Steuersystem, das Unterbrechungssteuerkreise aufweist, die den entsprechenden Verarbeitungsmodulen hinzugefügt sind, um die Verarbeitungsgeschwindigkeit zu verbessern, die andererseits herabgesetzt würde auf grund der unterschiedlichen Verarbeitungszeiten der Module.
  • Ein Beispiel eines bekannten Steuerungssystems für die Verarbeitung einer großen Anzahl von Daten mit einer hohen Geschwindigkeit ist in Blockform in Fig. 3 gezeigt. In Fig. 3 sind mit 1, 2 und 3 Verarbeitungsmodule für die Verarbeitung von Daten bezeichnet, wobei jedes Verarbeitungsmodul einen Prozessor und einen Speicher mit geringer Kapazität aufweist, 4 und 5 sind Zwischenspeicher, die als Warteschlangen bezeichnet sind und die normalerweise FIFO (first-in-first-out) Vorrichtungen aufweisen, 11 und 13 sind Signale für Datenfülle zur Bestätigung, ob die Daten in den Warteschlangen 4, 5 auf die nächsten Verarbeitungsmodule übertragen sind oder nicht, und 12 und 14 sind Datenbestätigungssignale zur Bestätigung, ob die erforderlichen Daten zu den Warteschlangen 4, 5 übertragen worden sind und dort gespeichert sind, wenn die nächsten Verarbeitungsmodule 2, 3 die Daten lesen.
  • Eingabedaten werden durch die drei Verarbeitungsmodule 1, 2 und 3 verarbeitet und dann als Ausgabedaten ausgegeben. Solch ein Datenfluß ist in Fig. 4 gezeigt. Die rechteckigen Rahmen in Fig. 4 zeigen die Verarbeitung der Daten in den entsprechenden Verarbeitungsmodulen an. Die durchgezogenen Linien stellen die Übertragung der Daten von den Verarbeitungsmodulen 1, 2 und 3 dar, und die gestrichelten Linien zeigen das Lesen der Daten durch die Verarbeitungsmodule 1, 2 und 3 an.
  • Der Betrieb des Systems wird so durchgeführt, daß die Verarbeitungsmodule gleiche Anteile an der Datenverarbeitung aufweisen. Wenn die Verarbeitungsmodule die Daten mit gleichen Geschwindigkeiten verarbeiten, wird der gesamte Verarbeitungsprozeß des Systems gleichmäßig durchgeführt werden.
  • Wenn das Verarbeitungsmodul B2 seinen Bn-ten Verarbeitungszyklus vollendet hat und versucht, die verarbeiteten Daten auf die Warteschlange 5 zu übertragen, und wenn das Verarbeitungsmodul C3 seinen Cn-ten Verarbeitungszyklus durchführt, aber noch nicht vollendet hat, werden die verarbeiteten Daten, wie in Fig. 4 gezeigt, in der Warteschlange B5 nicht auf das Verarbeitungsmodul C3 übertragen, so daß das Verarbeitungsmodul B2 seine verarbeiteten Daten nicht auf die Warteschlange B5 übertragen kann. Deshalb muß das Verarbeitungsmodul B2 warten, bis der Verarbeitungszyklus in dem Verarbeitungsmodul C3 beendet ist, womit die Verarbeitungsoperation des Verarbeitungsmoduls B2 unterbrochen ist.
  • Wenn die Verarbeitungszeit von einem der Verarbeitungsmodule zu lange ist, können somit die in dem vorangehenden Verarbeitungsmodul verarbeiteten Daten nicht auf das folgende Verarbeitungsmodul übertragen werden, wodurch das vorangehende Verarbeitungsmodul seine Verarbeitungsoperation stoppen muß.
  • Ein System dieses allgemeinen Typs ist in der JP-A-57- 182837 gezeigt, das ein Mittel aufweist zur Steuerung des Eingangs in und des Ausgang der Daten aus den Warteschlangen, um ein Zusammentreffen des Eingangs und des Ausgangs zu vermeiden. Der Erfindung liegt die Aufgabe zugrunde, ein Steuerungssystem für die Fließbandverarbeitung zu schaffen, das zu Verarbeitungsmodulen zugefügte Unterbrechungssteuerkreise zur Verbesserung der Verarbeitungsgeschwindigkeit aufweist, die andererseits herabgesetzt werden würde aufgrund des Unterschiedes zwischen den unterschiedlichen Verarbeitungszeiten der Verarbeitungsmodule.
  • Um die oben genannten Probleme zu eliminieren, ist gemäß einem ersten Aspekt der Erfindung ein Steuerungssystem vorgesehen, das mehrere in Reihe geschaltete Verarbeitungsmodule und Warteschlangen aufweist, wobei jedes Verarbeitungsmodul einen internen Speicher zum Halten von Daten für oder nach Verarbeitung aufweist, und das gekennzeichnet ist durch Unterbrechungssteuerkreise, die mit den entsprechenden Verarbeitungsmodulen verbunden sind, und ein Mittel zur Anwendung eines Anforderungssignals zur Unterbrechung auf den Unterbrechungssteuerkreis, der mit einem der Verarbeitungsmodule verbunden ist zur Anwendung eines Unterbrechungssignals auf dieses Verarbeitungsmodul, um Daten in seinem internen Speicher aus einer diesem Verarbeitungsmodul vorausgehenden Warteschlange einzulesen, wenn das vorausgehende Verarbeitungsmodul versucht, Daten in die Warteschlange zu übertragen, und die Daten in der Warteschlange noch nicht durch das eine Verarbeitungsmodul gelesen worden sind.
  • Gemäß einem zweiten Aspekt der Erfindung ist ein Steuerungssystem vorgesehen, das mehrere in Serie geschaltete Verarbeitungsmodule und Warteschlangen aufweist, wobei jedes Verarbeitungsmodul einen internen Speicher zum Halten von Daten für oder nach Verarbeitung aufweist, und das gekennzeichnet ist durch Unterbrechungssteuerkreise, die mit den entsprechenden Verarbeitungsmodulen verbunden sind, und einem Ausgabemittel zur Anwendung eines Startsignals zur Unterbrechung auf den Unterbrechungssteuerkreis von einem der Verarbeitungsmodule zu Anwendung eines Unterbrechungssignals auf dieses Verarbeitungsmodul, um verarbeitete Daten von seinem internen Speicher auf eine diesem Verarbeitungsmodul folgende Warteschlange zu übertragen, wenn das weiterfolgende Verarbeitungsmodul versucht, Daten aus der Warteschlange zu lesen, und keine Daten in der Warteschlange gespeichert sind.
  • Ein Ausführungsbeispiel wird im folgenden anhand von Zeichnungen näher erläutert.
  • Fig. 1 zeigt ein Blockdiagramm einer Ausgestaltung der Erfindung.
  • Fig. 2 zeigt ein Ablaufdiagramm der Ausgestaltung der Erfindung.
  • Fig. 3 zeigt ein Blockdiagramm eines bekannten Steuerungs- Systems.
  • Fig. 4 zeigt ein Ablaufdiagramm des bekannten Steuerungs- Systeme.
  • In Fig. 1 sind die Verarbeitungsmodule zur Verarbeitung von Daten mit 1, 2, 3 bezeichnet, wobei jedes Modul einen Prozessor und einen Speicher mit geringer Kapazität aufweist, die als Warteschlangen bezeichneten Zwischenspeicher sind mit 4, 5 bezeichnet und enthalten normalerweise FIFO (first-in-first-out) Vorrichtungen, 11, 13 sind Signale für Datenfülle zur Bestätigung, ob die Daten in den Warteschlangen 4, 5 auf die nächsten Verarbeitungsmodule übertragen sind oder nicht, und 12, 14 bezeichnen Datenbestätigungssignale zur Bestätigung, ob die erforderlichen Daten auf die Warteschlangen 4, 5 übertragen und dort gespeichert worden sind, wenn die nächsten Verarbeitungsmodule 2, 3 die Daten lesen. Übertragungsanforderungssignale sind mit 18a bis 18d bezeichnet. Unterbrechungssteuerkreise 21, 22, 23 sind vorgesehen für die Unterbrechung der Verarbeitungsmodule 1 bis 3 in Abhängigkeit von den Signalen aus den Warteschlangen A4, B5. Torschaltungen 24, 25, 27 sind vorgesehen für die Steuerung der Signale aus den Warteschlangen 4, 5 mit einem Freigabesignal E.
  • Im folgenden wird der Betrieb des Steuerungssystems für die Fließbandverarbeitung beschrieben. Fig. 2 zeigt ein Ablaufdiagramm der Ausgestaltung nach Fig. 1. Die Bezugsziffern in Fig. 2 sowie deren Bedeutungen sind die gleichen wie diejenigen von Fig. 4. Somit zeigen die rechteckigen Rahmen das Verarbeiten der Daten in den entsprechenden Verarbeitungsmodulen an, wobei die durchgezogenen Linien die Übertragung der Daten auf die Warteschlangen darstellen und die gestrichelten Linien die Übertragung (read-in) von neuen Daten auf die Verarbeitungsmodule anzeigen.
  • Es wird beispielsweise angenommen, daß das Verarbeitungsmodul B2 seinen Bn-ten Verarbeitungszyklus vollendet hat und versucht, die verarbeiteten Daten auf die Warteschlange B5 an einem Punkt P zu übertragen, während das Verarbeitungsmodul C3 noch seinen Cn-ten Verarbeitungszyklus durchführt, und die vorhergehenden Daten in der Warteschlange B5 verbleiben. Die Warteschlange B5 gibt nun ein Übertragungsanforderungssignal heraus, welches durch die Torschaltung 27 auf den Unterbrechungssteuerkreis C23 gesandt wird, der dann das Verarbeitungsmodul C3 unterbricht. Das Verarbeitungsmodul C3 unterbricht seinen Cnten Verarbeitungszyklus und liest die Daten aus der Warteschlange B5 ein. Nach Vollendung der Datenleseoperation wird das Signal für Datenfülle 13 abgeschaltet, und das Verarbeitungumodul B2 beginnt die verarbeiteten Daten auf die Warteschlange B5 für den nächsten Verarbeitungsprozeß zu übertragen. Das Verarbeitungsmodul C3 bearbeitet dann die restlichen Anteile des Cn-ten Verarbeitungszyklus. Wie oben beschrieben, arbeitet der Unterbrechungssteuerkreis, um das nächstfolgende Verarbeitungsmodul, sogar wenn dieses noch einen Verarbeitungszyklus durchführt, zu befähigen, Daten nach einer Unterbrechung einzulesen, so daß das vorhergehende Verarbeitungsmodul seine verarbeiteten Daten übertragen kann. Damit wird das gesamte System daran gehindert, seine Verarbeitungsgeschwindigkeit herabzusetzen.
  • In ähnlicher Weise werden keine Daten auf die Warteschlange B5 übertragen, wodurch das Bestätigungssignal 14 zur Datenübertragung abgeschaltet ist, wenn der Verarbeitungszyklus in dem Verarbeitungsmodul C früher beendet ist. Falls jedoch verarbeitete Daten in einem internen Speicher des Verarbeitungsmoduls B2 vorhanden sind, kann die Übertragung dieser verarbeiteten Daten angefordert werden. Die Warteschlange B5 gibt dann ein Übertragungsanforderungssignal heraus, welches über die Torschaltung 26 auf den Unterbrechungssteuerkreis B22 angewendet wird, der seinerseits das Verarbeitungsmodul B2 unterbricht. Das Verarbeitungsmodul B2 überträgt jetzt seine verarbeiteten Daten aus dem internen Speicher auf die Warteschlange B5. Nachdem die Daten übertragen worden sind, wird das Datenbestätigungssignal 14 angeschaltet, um das Verarbeitungsmodul C3 zu befähigen, Daten aus der Warteschlange B5 einzulesen.
  • Die Beziehung zwischen den Verarbeitungsmodulen A1, B2 ist die gleiche wie die oben beschriebene Beziehung zwischen den Verarbeitungsmodulen B2, C3. Die gleiche Schaltungsanordnung kann verwendet werden, wenn die Zahl der Verarbeitungsmodule ansteigt. Wenn eine Sperrbedingung zur Unterbrechung zwischen den Verarbeitungsmodulen vorliegt, ist das Freigabesignal E auf ein logisches "0" Niveau gesetzt, um jeden Unterbrechungsbetrieb zwischen diesen Verarbeitungsmodulen zu sperren.
  • Gemäß obiger Beschreibung kann eine Übertragung von Daten aus einer Warteschlange auf ein Verarbeitungsmodul durch einen Unterbrechungssteuerkreis unterbrochen werden, sogar dann, wenn dieses Verarbeitungsmodul noch Daten verarbeitet, so daß Daten aus dem vorhergehenden Verarbeitungsmodul übertragen werden können. Somit ist die gesamte Verarbeitungsgeschwindigkeit des Systems verbessert bzw. ein Herabsetzen der Verarbeitungsgeschwindigkeit wird verhindert, ohne daß der Verarbeitungszyklus des vorhergehenden Verarbeitungumoduls unterbrochen wird.
  • Wenn der Verarbeitungszyklus in dem folgenden Verarbeitungsmodul früher beendet ist, kann das vorhergehende Verarbeitungsmodul derart unterbrochen werden, daß keine Übertragung von verarbeiteten Daten aus seinem internen Speicher erfolgt, womit ein Absinken der Verarbeitungsgeschwindigkeit des nächstfolgenden Verarbeitungsmoduls verhindert wird.

Claims (2)

1. Steuerungssystem für die Fließbandverarbeitung mit mehreren, in Serie geschalteten Verarbeitungsmodulen (1-3) und Warteschlangen (4, 5), wobei jedes Verarbeitungsmodul einen internen Speicher zum Halten von Daten für oder nach Verarbeitung aufweist, gekennzeichnet durch Unterbrechungssteuerkreise (21-23), die mit den entsprechenden Verarbeitungsmodulen verbunden sind, und ein Mittel zur Anwendung eines Anforderungssignals (18) zur Unterbrechung auf den Unterbrechungssteuerkreis, der mit einem der Verarbeitungsmodule (2) verbunden ist zur Anwendung eines Unterbrechungssignals (16) auf dieses Verarbeitungsmodul, um Daten in seinen internen Speicher aus einer diesem Verarbeitungsmodul vorausgehenden Warteschlange (4) einzulesen, wenn das vorausgehende Verarbeitungsmodul (1) versucht, Daten in die Warteschlange (4) zu übertragen, und die Daten in der Warteschlange noch nicht durch das eine Verarbeitungsmodul (2) gelesen worden sind.
2. Steuersystem mit mehreren, in Serie geschalteten Verarbeitungsmodulen (1-3) und Warteschlangen (4, 5), wobei jedes Verarbeitungsmodul einen internen Speicher zum Halten von Daten für oder nach Verarbeitung aufweist, gekennzeichnet durch Unterbrechungssteuerkreise (21-23), die mit den entsprechenden Verarbeitungsmodulen verbunden sind, und einem Ausgabemittel (18) zur Anwendung eines Startsignals (18) zur Unterbrechung auf den Unterbrechungssteuerkreis (22) von einem der Verarbeitungsmodule zur Anwendung eines Unterberechungssignals (17) auf dieses Verarbeitungsmodul (2), um verarbeitete Daten von seinem internen Speicher auf eine diesem Verarbeitungsmodul folgende Warteschlange (5) zu übertragen, wenn das nächstfolgende Verarbeitungsmodul (3) versucht, Daten aus der Warteschlange (5) zu lesen, und keine Daten in der Wartschlange gespeichert sind.
Steuersystem nach Anspruch 1 und Anspruch 2.
DE8787907525T 1986-11-12 1987-11-11 Steuerungsystem fuer fliessbandverarbeitung. Expired - Fee Related DE3782436T2 (de)

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DE3782436D1 DE3782436D1 (de) 1992-12-03
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8817911D0 (en) * 1988-07-27 1988-09-01 Int Computers Ltd Data processing apparatus
JPH02228735A (ja) * 1989-03-01 1990-09-11 Matsushita Electric Ind Co Ltd パイプライン回路
JP2642250B2 (ja) * 1990-12-21 1997-08-20 川崎製鉄株式会社 論理回路のテストパターンの検査方法
JP3527259B2 (ja) * 1993-04-12 2004-05-17 松下電器産業株式会社 映像信号処理装置及び処理方法
KR0140674B1 (ko) * 1993-04-12 1998-06-15 모리시다 요이치 영상신호처리장치 및 처리방법
JP5487776B2 (ja) * 2009-07-29 2014-05-07 日本電気株式会社 通信制御装置及びそれに用いる呼処理輻輳制御方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1506972A (en) * 1976-02-06 1978-04-12 Int Computers Ltd Data processing systems
JPS55500390A (de) * 1978-06-09 1980-07-03
JPS57182837A (en) * 1981-05-07 1982-11-10 Victor Co Of Japan Ltd Digital data connecting device

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EP0321568A4 (de) 1989-02-06
JPS63123130A (ja) 1988-05-26

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