JP3006768B2 - Ｒａｍテスト用記録回路 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は高密度に集積された記録素子、例えばDRAMに
対するRAMテストの所要時間を大幅に短縮することので
きるRAMテスト用記録回路に関する。
対するRAMテストの所要時間を大幅に短縮することので
きるRAMテスト用記録回路に関する。
（従来の技術） 従来から、記録素子の製造において記録素子の集積度
の増加に対応して各種の厳密な製造管理が要求されてき
た。
の増加に対応して各種の厳密な製造管理が要求されてき
た。
例えば、記録素子の製造工程時において埃及び汚染物
質などが記録素子に付着しないようにしなければならな
い。
質などが記録素子に付着しないようにしなければならな
い。
しかしながら、記録素子の集積度が増加するにつれて
埃及び汚染物質などが付着することが多くなるので、記
録素子の不良率の増加は避け難いことである。
埃及び汚染物質などが付着することが多くなるので、記
録素子の不良率の増加は避け難いことである。
そこで、記録素子の内部に記録素子の品質テスト、即
ちRAMテストを行うことのできる回路を設け、製造され
た記録素子に対しRAMテストを行っていた。
ちRAMテストを行うことのできる回路を設け、製造され
た記録素子に対しRAMテストを行っていた。
しかし、記録素子の集積度が高くなるほどRAMテスト
に要する時間が長くなるという欠点があった。
に要する時間が長くなるという欠点があった。
その理由は、従来のRAMテストは所定のビット群、例
えば４ビット、８ビット、あるいは16ビットを一括した
単位で行い、テスト用の並列データをRAMテスト対象で
あるRAMに内蔵された入出力ラインを介して上記RAMに書
き込み、次いで上記RAMから読み出し、書き込み及び読
み出しデータを比較して相違点の有無を調べ、上記RAM
の品質検査を行うものであるからである。
えば４ビット、８ビット、あるいは16ビットを一括した
単位で行い、テスト用の並列データをRAMテスト対象で
あるRAMに内蔵された入出力ラインを介して上記RAMに書
き込み、次いで上記RAMから読み出し、書き込み及び読
み出しデータを比較して相違点の有無を調べ、上記RAM
の品質検査を行うものであるからである。
この場合、RAMテストに要する時間はRAMの集積度を上
記のビット群単位で除算した値、即ち集積度／ビット群
単位に比例して増加していた。
記のビット群単位で除算した値、即ち集積度／ビット群
単位に比例して増加していた。
そこで、データを並列に書き込む方式の欠点を解決す
るために、入出力ラインを用いることなく直接にビット
ラインに電荷を２進符号“0"、“1"からなるデータとし
て書き込み、上記電荷を上記ビットラインに接続するメ
モリセルに移送及び保持し、かつ上記ビットライン及び
メモリセルからなる回路を並列に多数設け、複数のデー
タを一度に記録する高速RAMテスト方式（extended flas
h DRAM testing method）が用いられている。
るために、入出力ラインを用いることなく直接にビット
ラインに電荷を２進符号“0"、“1"からなるデータとし
て書き込み、上記電荷を上記ビットラインに接続するメ
モリセルに移送及び保持し、かつ上記ビットライン及び
メモリセルからなる回路を並列に多数設け、複数のデー
タを一度に記録する高速RAMテスト方式（extended flas
h DRAM testing method）が用いられている。
しかしながら、上述した方式では、データが伝播する
ビットライン間、即ち第１ビットラインと第２ビットラ
インの間に電圧差を生じさせるものであるため、データ
“0"が書き込まれる第１ビットラインとデータ“1"が書
き込まれる第２ビットラインが交互に配列されることに
なり、ビットラインに接続するメモリセルの全てに同一
のデータ“0"あるいは“1"を書き込むことができなかっ
た。
ビットライン間、即ち第１ビットラインと第２ビットラ
インの間に電圧差を生じさせるものであるため、データ
“0"が書き込まれる第１ビットラインとデータ“1"が書
き込まれる第２ビットラインが交互に配列されることに
なり、ビットラインに接続するメモリセルの全てに同一
のデータ“0"あるいは“1"を書き込むことができなかっ
た。
（発明が解決しようとする課題） 上述の如く、記録素子に対し記録素子に内蔵された入
出力ラインを用いてRAMテストを行うと、記録素子の集
積度が高くなるほどRAMテストに要する時間が長くなる
という欠点があった。
出力ラインを用いてRAMテストを行うと、記録素子の集
積度が高くなるほどRAMテストに要する時間が長くなる
という欠点があった。
それで、入出力ラインを用いることなく、直接にビッ
トラインに電荷を与えてデータを記録する高速RAMテス
ト方式が用いられているが、同一のデータを同時に書き
込むことができないという問題があった。
トラインに電荷を与えてデータを記録する高速RAMテス
ト方式が用いられているが、同一のデータを同時に書き
込むことができないという問題があった。
そこで、本発明は上記従来技術の問題点を解消するも
ので、その目的とするところは、大幅にRAMテストの所
要時間を短縮でき、かつ同一のデータを同時に書き込む
ことができるRAMテスト用記録回路を提供することであ
る。
ので、その目的とするところは、大幅にRAMテストの所
要時間を短縮でき、かつ同一のデータを同時に書き込む
ことができるRAMテスト用記録回路を提供することであ
る。
［発明の構成］ （課題を解決するための手段） 上記課題を解決するために本発明は、２進符号のデー
タが伝播する第１ビットライン及び第２ビットラインか
らなる一対のビットライン（2a,2b）と、第１ビットラ
インを伝播するデータを記録する第１メモリセル（MS
1）及び第２ビットラインを伝播するデータを記録する
第２メモリセル（MS2）とから形成される記録単位部（6
a,6b,6c,6d）を並列に多段に設け、各記録単位部の第１
ビットライン（2a）及び第２ビットライン（2b）を、互
いに相異なるデータを入出力する一対の入出力ラインの
第１入出力ライン（７）及び第２入出力ライン（８）に
それぞれ接続し、この入出力ライン（7,8）から入力さ
れるデータを各記録単位部に記録し、かつ記録されたデ
ータを入出力ラインに出力するようにしたRAMテスト用
記録回路において、 奇数段目の記録単位部（6a,6b）の第１ビットライン
（2a）及び偶数段目の記録単位部（6c,6d）の第２ビッ
トライン（2b）を連結する第１連結部（12）と、 奇数段目の記録単位部（6a,6b）の第２ビットライン
（2b）及び偶数段目の記録単位部（6c,6d）の第１ビッ
トライン（2a）を連結する第２連結部（13）と、 これら第１及び第２連結部（12,13）を介して各記録
単位部の一対のビットライン（2a,2b）に２進符号デー
タとなる電荷を与え各ビットラインの電位を設定するビ
ットライン電位設定部（５）とを備え、 前記記録単位部（6a,6b,6c,6d）は、該記録単位部を
構成する一対のビットライン（2a,2b）間を短絡用MOSト
ランジスタ（M5）で連結しビットラインを等電位化する
等電位化部を備え、 前記ビットライン電位設定部（５）は、高電位の電荷
を通す第1MOSトランジスタ（M7）及び電荷を逃がす第2M
OSトランジスタ（M8）を第１連結部（12）に接続し、か
つ高電位の電荷を通す第3MOSトランジスタ（M9）及び電
荷を逃がす第4MOSトランジスタ（M10）を第２連結部（1
3）に接続して形成され、データを各記録単位部に記録
するとき該データに応じて定まる状態信号（Ａ〜Ｄ）に
より第1MOSトランジスタ乃至第4MOSトランジスタ（M7〜
M10）を選択的に導通状態あるいは非導通状態にするこ
とを特徴とする。
タが伝播する第１ビットライン及び第２ビットラインか
らなる一対のビットライン（2a,2b）と、第１ビットラ
インを伝播するデータを記録する第１メモリセル（MS
1）及び第２ビットラインを伝播するデータを記録する
第２メモリセル（MS2）とから形成される記録単位部（6
a,6b,6c,6d）を並列に多段に設け、各記録単位部の第１
ビットライン（2a）及び第２ビットライン（2b）を、互
いに相異なるデータを入出力する一対の入出力ラインの
第１入出力ライン（７）及び第２入出力ライン（８）に
それぞれ接続し、この入出力ライン（7,8）から入力さ
れるデータを各記録単位部に記録し、かつ記録されたデ
ータを入出力ラインに出力するようにしたRAMテスト用
記録回路において、 奇数段目の記録単位部（6a,6b）の第１ビットライン
（2a）及び偶数段目の記録単位部（6c,6d）の第２ビッ
トライン（2b）を連結する第１連結部（12）と、 奇数段目の記録単位部（6a,6b）の第２ビットライン
（2b）及び偶数段目の記録単位部（6c,6d）の第１ビッ
トライン（2a）を連結する第２連結部（13）と、 これら第１及び第２連結部（12,13）を介して各記録
単位部の一対のビットライン（2a,2b）に２進符号デー
タとなる電荷を与え各ビットラインの電位を設定するビ
ットライン電位設定部（５）とを備え、 前記記録単位部（6a,6b,6c,6d）は、該記録単位部を
構成する一対のビットライン（2a,2b）間を短絡用MOSト
ランジスタ（M5）で連結しビットラインを等電位化する
等電位化部を備え、 前記ビットライン電位設定部（５）は、高電位の電荷
を通す第1MOSトランジスタ（M7）及び電荷を逃がす第2M
OSトランジスタ（M8）を第１連結部（12）に接続し、か
つ高電位の電荷を通す第3MOSトランジスタ（M9）及び電
荷を逃がす第4MOSトランジスタ（M10）を第２連結部（1
3）に接続して形成され、データを各記録単位部に記録
するとき該データに応じて定まる状態信号（Ａ〜Ｄ）に
より第1MOSトランジスタ乃至第4MOSトランジスタ（M7〜
M10）を選択的に導通状態あるいは非導通状態にするこ
とを特徴とする。
また、上記構成において、ビットライン電位設定部
（５）の第1MOSトランジスタ乃至第4MOSトランジスタ
（M7〜M10）が、記録単位部を構成する一対のビットラ
イン間に電位差を発生させるようにしてもよい。
（５）の第1MOSトランジスタ乃至第4MOSトランジスタ
（M7〜M10）が、記録単位部を構成する一対のビットラ
イン間に電位差を発生させるようにしてもよい。
更にまた、上記構成において、ビットライン電位設定
部（５）が、プリチャージ電位の電荷を通す第5MOSトラ
ンジスタ（M11）及び第6MOSトランジスタ（M12）を第１
連結部（12）及び第２連結部（13）にそれぞれ接続して
形成され、記録単位部にデータを記録する前に前記第5M
OSトランジスタ（M11）及び第6MOSトランジスタ（M12）
を導通させ該記録単位部の全てのビットラインをプリチ
ャージするようにしてもよい。
部（５）が、プリチャージ電位の電荷を通す第5MOSトラ
ンジスタ（M11）及び第6MOSトランジスタ（M12）を第１
連結部（12）及び第２連結部（13）にそれぞれ接続して
形成され、記録単位部にデータを記録する前に前記第5M
OSトランジスタ（M11）及び第6MOSトランジスタ（M12）
を導通させ該記録単位部の全てのビットラインをプリチ
ャージするようにしてもよい。
（作用） 本発明のRAMテスト用記録回路では、互いに相異なる
２進符号データを入出力する一対の入出力ラインを介
し、第１ビットラインに接続する第１メモリセル及び第
２ビットラインに接続する第２メモリセルに相異なるデ
ータを記録する従来のRAMテスト用記録回路に対し、ビ
ットライン連結部及びビットライン電位設定部が新たに
設けられ、入出力ラインを用いることなく第１メモリセ
ル及び第２メモリセルに同一のデータが記録される。
２進符号データを入出力する一対の入出力ラインを介
し、第１ビットラインに接続する第１メモリセル及び第
２ビットラインに接続する第２メモリセルに相異なるデ
ータを記録する従来のRAMテスト用記録回路に対し、ビ
ットライン連結部及びビットライン電位設定部が新たに
設けられ、入出力ラインを用いることなく第１メモリセ
ル及び第２メモリセルに同一のデータが記録される。
即ち、ビットライン連結部は奇数段目の記録単位部の
第１ビットライン及び偶数段目の記録単位部の第２ビッ
トラインを連結する第１連結部と、奇数段目の記録単位
部の第２ビットライン及び偶数段目の記録単位部の第１
ビットラインを連結する第２連結部とを有し、第１連結
部あるいは第２連結部の一方にビットライン電位設定部
で設定された電位、例えばデータ“1"であるＨレベルが
与えられると第１ビットラインに接続する第１メモリセ
ル及び第２ビットラインに接続する第２メモリセルは同
時に同一のデータを記録する。
第１ビットライン及び偶数段目の記録単位部の第２ビッ
トラインを連結する第１連結部と、奇数段目の記録単位
部の第２ビットライン及び偶数段目の記録単位部の第１
ビットラインを連結する第２連結部とを有し、第１連結
部あるいは第２連結部の一方にビットライン電位設定部
で設定された電位、例えばデータ“1"であるＨレベルが
与えられると第１ビットラインに接続する第１メモリセ
ル及び第２ビットラインに接続する第２メモリセルは同
時に同一のデータを記録する。
ここで、ビットライン電位設定部は第１連結部に接続
する高電位設定用の第1MOSトランジスタ及び零電位設定
用の第2MOSトランジスタと、第２連結部に接続する高電
位設定用の第3MOSトランジスタ及び零電位設定用の第4M
OSトランジスタとを備え、かつメモリセルに記録するべ
きデータに応じて定まる状態信号により第1MOSトランジ
スタ乃至第4MOSトランジスタは選択的に導通状態あるい
は非導通状態となり、第１連結部あるいは第２連結部は
選択的に高電位あるいは零電位に設定される。
する高電位設定用の第1MOSトランジスタ及び零電位設定
用の第2MOSトランジスタと、第２連結部に接続する高電
位設定用の第3MOSトランジスタ及び零電位設定用の第4M
OSトランジスタとを備え、かつメモリセルに記録するべ
きデータに応じて定まる状態信号により第1MOSトランジ
スタ乃至第4MOSトランジスタは選択的に導通状態あるい
は非導通状態となり、第１連結部あるいは第２連結部は
選択的に高電位あるいは零電位に設定される。
従って、本発明では入出力ラインを用いることなく直
接にビットラインを介してメモリセルにデータを記録す
るので、データの記録は速やかに行うことができる。
接にビットラインを介してメモリセルにデータを記録す
るので、データの記録は速やかに行うことができる。
また、高速ビットラインは第１ビットライン及び第２
ビットラインを連結しているので、ビットライン電位設
定部で設定された電位からなるデータは高速ビットライ
ンを介して第１メモリセル及び第２メモリセルに同一の
データとして同時に記録することができる。
ビットラインを連結しているので、ビットライン電位設
定部で設定された電位からなるデータは高速ビットライ
ンを介して第１メモリセル及び第２メモリセルに同一の
データとして同時に記録することができる。
（実施例） 以下本発明の実施例を図面を参照して説明する。
第１図に本発明の一実施例に係わるRAMテスト用記録
回路を示す。
回路を示す。
図示するように、RAMテスト用記録回路は電荷の有無
により２進符号“0"、“1"からなるデータを記録するデ
ータ記録部1a、1b、…を多数並列に配置し（本実施例で
はデータ記録部1a及びデータ記録部1bのみを示す。）デ
ータ記録部1a、1b、…のデータ伝送路である一対のビッ
トライン2a、2bを遮断あるいは短絡させるビットライン
切替部３と、データ記録部1a、1b、…の一対のビットラ
イン2a、2bを連結するビットライン連結部４と、データ
記録部1a、1b、…の一対のビットライン2a、2bの電位を
設定するビットライン電位設定部５から構成される。
により２進符号“0"、“1"からなるデータを記録するデ
ータ記録部1a、1b、…を多数並列に配置し（本実施例で
はデータ記録部1a及びデータ記録部1bのみを示す。）デ
ータ記録部1a、1b、…のデータ伝送路である一対のビッ
トライン2a、2bを遮断あるいは短絡させるビットライン
切替部３と、データ記録部1a、1b、…の一対のビットラ
イン2a、2bを連結するビットライン連結部４と、データ
記録部1a、1b、…の一対のビットライン2a、2bの電位を
設定するビットライン電位設定部５から構成される。
データ記録部1a、1b、…は記録単位部6a、6b、6c、6d
を４段並列にそれぞれ設けて構成される。
を４段並列にそれぞれ設けて構成される。
最上段の記録単位部6aは互いに異なるデータが伝送さ
れる入出力ライン７、８にそれぞれ接続するビットライ
ン2a及びビットライン2bと、ビットライン2a、2bを入出
力ライン７、８からそれぞれ切り離す切離用MOSトラン
ジスタM1、M2と、ビットライン2aとビットライン2bの間
の電位差を増幅するセンスアンプ９と、電位を増幅され
たビットライン2a、2bの電荷をそれぞれ吸収することに
よりデータを記録するメモリセルMS1、MS2とからなる。
れる入出力ライン７、８にそれぞれ接続するビットライ
ン2a及びビットライン2bと、ビットライン2a、2bを入出
力ライン７、８からそれぞれ切り離す切離用MOSトラン
ジスタM1、M2と、ビットライン2aとビットライン2bの間
の電位差を増幅するセンスアンプ９と、電位を増幅され
たビットライン2a、2bの電荷をそれぞれ吸収することに
よりデータを記録するメモリセルMS1、MS2とからなる。
第２段目の記録単位部6bは、記録単位部6aが入出力ラ
イン７、８に接続するのに対し、入出力ライン10、11に
接続される。
イン７、８に接続するのに対し、入出力ライン10、11に
接続される。
第３段目の記録単位部6cは記録単位部6aの構成に対
し、メモリセルMS1、MS2とビットライン2a、2cとの接続
関係を逆にしたものである。即ち、ビットライン2aには
メモリセルMS2が接続し、ビットライン2bにはメモリセ
ルMS1が接続する。また、同様に第４段目の記録単位部6
dは記録単位部6bの構成に対し、メモリセルMS1、MS2と
ビットライン2a、2bとの接続関係を逆にしている。即
ち、ビットライン2aにはメモリセルMS2が接続し、ビッ
トライン2bにはメモリセルMS1が接続する。
し、メモリセルMS1、MS2とビットライン2a、2cとの接続
関係を逆にしたものである。即ち、ビットライン2aには
メモリセルMS2が接続し、ビットライン2bにはメモリセ
ルMS1が接続する。また、同様に第４段目の記録単位部6
dは記録単位部6bの構成に対し、メモリセルMS1、MS2と
ビットライン2a、2bとの接続関係を逆にしている。即
ち、ビットライン2aにはメモリセルMS2が接続し、ビッ
トライン2bにはメモリセルMS1が接続する。
ここで、メモリセルMS1はMOSトランジスタS1とキャパ
シタC1とを直列接続してなる。また、メモリセルMS2は
メモリセルMS1がMOSトランジスタS1を有するのに対しMO
SトランジスタS2を有するものである。
シタC1とを直列接続してなる。また、メモリセルMS2は
メモリセルMS1がMOSトランジスタS1を有するのに対しMO
SトランジスタS2を有するものである。
そして、ワードラインW/L1がデータ記録部1a、1b、…
の全てのメモリセルMS1のMOSトランジスタS1のゲート側
に接続する共通なラインとなっている。また、ワードラ
インW/L2がデータ記録部1a、1b、…の全てのメモリセル
MS2のMOSトランジスタS2のゲート側に接続する共通なラ
インとなっている。
の全てのメモリセルMS1のMOSトランジスタS1のゲート側
に接続する共通なラインとなっている。また、ワードラ
インW/L2がデータ記録部1a、1b、…の全てのメモリセル
MS2のMOSトランジスタS2のゲート側に接続する共通なラ
インとなっている。
即ち、MOSトランジスタS1はワードラインW/L1からの
信号を受けて導通しビットライン2aあるいはビットライ
ン2bとキャパシタC1との間で電荷が交換される態様とな
っている。また、MOSトランジスタS2はワードラインW/L
2からの信号を受けて導通しビットライン2aあるいはビ
ットライン2bとキャパシタC1との間で電荷が交換される
態様となっている。
信号を受けて導通しビットライン2aあるいはビットライ
ン2bとキャパシタC1との間で電荷が交換される態様とな
っている。また、MOSトランジスタS2はワードラインW/L
2からの信号を受けて導通しビットライン2aあるいはビ
ットライン2bとキャパシタC1との間で電荷が交換される
態様となっている。
また、切離用MOSトランジスタM1、M2は、そのゲート
側にカラム選択ラインCSLを接続し、このカラム選択ラ
インCSLからのカラム選択信号を受けて導通状態あるい
は非導通状態となる。
側にカラム選択ラインCSLを接続し、このカラム選択ラ
インCSLからのカラム選択信号を受けて導通状態あるい
は非導通状態となる。
ビットライン切替部３はデータ記録部1a、1b、…の全
てのビットライン2a、2bに対しそれぞれ直列に接続する
MOSトランジスタM3、M4と、上記ビットライン2aとビッ
トライン2bを短絡させるMOSトランジスタM5とから構成
される。
てのビットライン2a、2bに対しそれぞれ直列に接続する
MOSトランジスタM3、M4と、上記ビットライン2aとビッ
トライン2bを短絡させるMOSトランジスタM5とから構成
される。
ビットライン連結部４はデータ記録部1a、1b、…の記
録単位部6a、6bのビットライン2a及びデータ記録部1a、
1b、…の記録単位部6c、6dのビットライン2bを連結する
高速ビットライン12と、データ記録部1a、1b、…の記録
単位部6a、6bのビットライン2b及びデータ記録部1a、1
b、…の記録単位部6c、6dのビットライン2aを連結する
高速ビットライン13とから構成される。
録単位部6a、6bのビットライン2a及びデータ記録部1a、
1b、…の記録単位部6c、6dのビットライン2bを連結する
高速ビットライン12と、データ記録部1a、1b、…の記録
単位部6a、6bのビットライン2b及びデータ記録部1a、1
b、…の記録単位部6c、6dのビットライン2aを連結する
高速ビットライン13とから構成される。
ビットライン電位設定部５はビットライン短絡指令部
14と、ビットライン2a、2bへ書き込むべきデータとなる
電荷を発生する書込データ発生部15と、ビットライン2
a、2bへプリチャージ電位VBLを供給するプリチャージ電
位供給部16とから構成される。
14と、ビットライン2a、2bへ書き込むべきデータとなる
電荷を発生する書込データ発生部15と、ビットライン2
a、2bへプリチャージ電位VBLを供給するプリチャージ電
位供給部16とから構成される。
ビットライン短絡指令部14は高速ビットライン12と高
速ビットライン13を短絡するMOSトランジスタM6からな
る。即ち、ビットライン2a、2bへのプリチャージに先立
ちMOSトランジスタM6はそのゲート側に等電位信号φEQ
を受けて導通し高速ビットライン12と高速ビットライン
13を短絡し等電位にする態様となっている。
速ビットライン13を短絡するMOSトランジスタM6からな
る。即ち、ビットライン2a、2bへのプリチャージに先立
ちMOSトランジスタM6はそのゲート側に等電位信号φEQ
を受けて導通し高速ビットライン12と高速ビットライン
13を短絡し等電位にする態様となっている。
また同時に、ビットライン短絡指令部14は等電位信号
φEQをビットライン切替部３のMOSトランジスタM5のゲ
ート側へ送り、MOSトランジスタM5を導通しビットライ
ン2a及びビットライン2bを等電位にする態様となってい
る。
φEQをビットライン切替部３のMOSトランジスタM5のゲ
ート側へ送り、MOSトランジスタM5を導通しビットライ
ン2a及びビットライン2bを等電位にする態様となってい
る。
書込データ発生部15は一方の端子が高速ビットライン
12に接続するMOSトランジスタM7、M8と、一方の端子が
高速ビットライン13に接続するMOSトランジスタM9、M10
と、データ書込時及びプリチャージ時にMOSトランジス
タM5、M6を導通させるパルスφFWの入力端子17から構成
される。
12に接続するMOSトランジスタM7、M8と、一方の端子が
高速ビットライン13に接続するMOSトランジスタM9、M10
と、データ書込時及びプリチャージ時にMOSトランジス
タM5、M6を導通させるパルスφFWの入力端子17から構成
される。
MOSトランジスタM7、M9は他方の端子が電位Vccの電源
に接続され、MOSトランジスタM8、M10は他方の端子が接
地電位Vssの端子に接続される。また、MOSトランジスタ
M7乃至M10のゲート側にはRAMテストに用いるテストデー
タ（“0"あるいは“1"）に応じて定まる状態信号Ａ乃至
Ｄが入力される。つまり、テストデータに応じてMOSト
ランジスタM7、乃至MOSトランジスタM10のうち少なくと
も１のMOSトランジスタが導通し、高速ビットライン12
ないし高速ビットライン13を介してビットライン2aない
しビットライン2bは電源電位Vccないし接地電位Vssにな
る態様となっている。
に接続され、MOSトランジスタM8、M10は他方の端子が接
地電位Vssの端子に接続される。また、MOSトランジスタ
M7乃至M10のゲート側にはRAMテストに用いるテストデー
タ（“0"あるいは“1"）に応じて定まる状態信号Ａ乃至
Ｄが入力される。つまり、テストデータに応じてMOSト
ランジスタM7、乃至MOSトランジスタM10のうち少なくと
も１のMOSトランジスタが導通し、高速ビットライン12
ないし高速ビットライン13を介してビットライン2aない
しビットライン2bは電源電位Vccないし接地電位Vssにな
る態様となっている。
プリチャージ電位供給部16は高速ビットライン12、13
にプリチャージ電位VBLを与えるプリチャージ端子18
と、高速ビットライン12に対し直列に接続されるMOSト
ランジスタM11と、高速ビットライン13に対し直列に接
続されるMOSトランジスタM12とからなる。さらに、MOS
トランジスタM11及びMOSトランジスタM12はそのゲート
側にビットライン2a、2bをプリチャージするとき送信さ
れる状態信号Ｅをそれぞれ受けて導通し、高速ビットラ
イン12、13を介してデータ記録部1a、1b、…のビットラ
イン2a、2bへプリチャージ電位VBLを与える態様となっ
ている。
にプリチャージ電位VBLを与えるプリチャージ端子18
と、高速ビットライン12に対し直列に接続されるMOSト
ランジスタM11と、高速ビットライン13に対し直列に接
続されるMOSトランジスタM12とからなる。さらに、MOS
トランジスタM11及びMOSトランジスタM12はそのゲート
側にビットライン2a、2bをプリチャージするとき送信さ
れる状態信号Ｅをそれぞれ受けて導通し、高速ビットラ
イン12、13を介してデータ記録部1a、1b、…のビットラ
イン2a、2bへプリチャージ電位VBLを与える態様となっ
ている。
以上の構成に基づき、RAMテスト用記録回路の動作を
説明する。
説明する。
まず、従来のRAMテストを行う場合、状態信号Ａ乃至
ＤによりMOSトランジスタM7乃至M10は非導通状態とな
る。また、MOSトランジスタM3、４は非導通状態に維持
され、データ記録部1a、1b、…はビットライン電位設定
部５から遮断される。そして、MOSトランジスタM1、M2
はカラム選択ラインCSLからカラム選択信号を受けて導
通し、ビットライン2a、2b及びセンスアンプ９は入出力
ライン７、８あるいは入出力ライン10、11と電気的に接
続する。
ＤによりMOSトランジスタM7乃至M10は非導通状態とな
る。また、MOSトランジスタM3、４は非導通状態に維持
され、データ記録部1a、1b、…はビットライン電位設定
部５から遮断される。そして、MOSトランジスタM1、M2
はカラム選択ラインCSLからカラム選択信号を受けて導
通し、ビットライン2a、2b及びセンスアンプ９は入出力
ライン７、８あるいは入出力ライン10、11と電気的に接
続する。
このような状態で、例えば入出力ライン７がＨレベル
のデータ“1"を伝播し入出力ライン８がＬレベルのデー
タ“0"を伝播する場合、データ記録部1a、1b、…の記録
単位部6aにおいてデータ“1"がビットライン2aへ伝播し
データ“0"がビットライン2bへ伝播する。すると、セン
スアンプ９はビットライン2aの電位がＨレベルへ変化し
ビットライン2bの電位がＬレベルへ変化するのを検出
し、ビットライン2aとビットライン2bの間の電位差を増
幅する。次いで、ビットライン2aのデータ“1"はメモリ
セルMS1へ移送されビットライン2bのデータ“0"はメモ
リセルMS2へ移送されデータの書き込みが終了する。即
ち、メモリセルMS1はワードラインW/L1からの信号を受
けてMOSトランジスタS1を導通させキャパシタC1にビッ
トライン2aの電荷を移送し蓄える。また、メモリセルMS
2はワードラインW/L2からの信号を受けてMOSトランジス
タS2を導通させるがキャパシタC1には電荷が蓄えられな
い。
のデータ“1"を伝播し入出力ライン８がＬレベルのデー
タ“0"を伝播する場合、データ記録部1a、1b、…の記録
単位部6aにおいてデータ“1"がビットライン2aへ伝播し
データ“0"がビットライン2bへ伝播する。すると、セン
スアンプ９はビットライン2aの電位がＨレベルへ変化し
ビットライン2bの電位がＬレベルへ変化するのを検出
し、ビットライン2aとビットライン2bの間の電位差を増
幅する。次いで、ビットライン2aのデータ“1"はメモリ
セルMS1へ移送されビットライン2bのデータ“0"はメモ
リセルMS2へ移送されデータの書き込みが終了する。即
ち、メモリセルMS1はワードラインW/L1からの信号を受
けてMOSトランジスタS1を導通させキャパシタC1にビッ
トライン2aの電荷を移送し蓄える。また、メモリセルMS
2はワードラインW/L2からの信号を受けてMOSトランジス
タS2を導通させるがキャパシタC1には電荷が蓄えられな
い。
次にデータの読み出し時には、メモリセルMS1はワー
ドラインW/L1からの信号を受けてMOSトランジスタS1を
導通させ、キャパシタC1に蓄えられた電荷はビットライ
ン2aへ放電される。すると、センスアンプ９はビットラ
イン2aの電位変化を検出して増幅し、ビットライン2aの
増幅された電位を入出力ライン７へ伝える。
ドラインW/L1からの信号を受けてMOSトランジスタS1を
導通させ、キャパシタC1に蓄えられた電荷はビットライ
ン2aへ放電される。すると、センスアンプ９はビットラ
イン2aの電位変化を検出して増幅し、ビットライン2aの
増幅された電位を入出力ライン７へ伝える。
なお、このような動作は通常のDRAM素子の動作と同じ
である。
である。
また、記録単位部6aでの動作として説明したが他の全
ての記録単位部でも同様である。
ての記録単位部でも同様である。
次に、本発明の一実施例である高速にRAMテストを行
う時の動作を説明する。
う時の動作を説明する。
本実施例ではMOSトランジスタM1、M2はカラム選択ラ
インCSLからカラム選択信号を受けて非導通状態とな
る。つまり、全ての入出力ラインはビットライン2a、2b
と遮断される。
インCSLからカラム選択信号を受けて非導通状態とな
る。つまり、全ての入出力ラインはビットライン2a、2b
と遮断される。
このような状態でプリチャージサイクルが実行される 即ち、状態信号Ａ乃至ＤによりMOSトランジスタM7乃
至M10は非導通状態となる。また、書込データ発生部15
のパルスφFWの入力端子17からパルスφFWが入力されMO
SトランジスタM3、M4が導通する。
至M10は非導通状態となる。また、書込データ発生部15
のパルスφFWの入力端子17からパルスφFWが入力されMO
SトランジスタM3、M4が導通する。
次いで、ビットライン短絡指令部14が等電位信号φEQ
をMOSトランジスタM5、M6へそれぞれ送信し、MOSトラン
ジスタM5、M6をそれぞれ導通させる。すると、高速ビッ
トライン12と高速ビットライン13及びビットライン2aと
ビットライン2bは短絡され等電位になる。次いで、状態
信号Ｅを受けてMOSトランジスタM11、M12が導通しプリ
チャージ電位VBL（０＜VBL＜Vcc）がプリチャージ端子1
8から高速ビットライン12、13及びビットライン2a、2b
へ印加される。
をMOSトランジスタM5、M6へそれぞれ送信し、MOSトラン
ジスタM5、M6をそれぞれ導通させる。すると、高速ビッ
トライン12と高速ビットライン13及びビットライン2aと
ビットライン2bは短絡され等電位になる。次いで、状態
信号Ｅを受けてMOSトランジスタM11、M12が導通しプリ
チャージ電位VBL（０＜VBL＜Vcc）がプリチャージ端子1
8から高速ビットライン12、13及びビットライン2a、2b
へ印加される。
上述したプリチャージサイクルが終了すると、MOSト
ランジスタM5、M6、M11、及びM12は非導通状態に変えら
れ、データ記録サイクルへ移行する。
ランジスタM5、M6、M11、及びM12は非導通状態に変えら
れ、データ記録サイクルへ移行する。
データ記録サイクルでは、例えばRAMテスト用のテス
トデータ“1"に合わせてメモリセルMS1に電荷を充電し
データ“1"の書き込みがなされる。
トデータ“1"に合わせてメモリセルMS1に電荷を充電し
データ“1"の書き込みがなされる。
即ち、データ記録部1a、1b、…へデータの書き込み時
ローアドレス（row address）によって例えばワードラ
インW/L1が選択され、メモリセルMS1はワードラインW/L
1からの信号を受けて全てのMOSトランジスタS1を導通さ
せる。上記MOSトランジスタS1群はビットライン2aある
いはビットライン2bを介して高速ビットライン12に連結
するものである。
ローアドレス（row address）によって例えばワードラ
インW/L1が選択され、メモリセルMS1はワードラインW/L
1からの信号を受けて全てのMOSトランジスタS1を導通さ
せる。上記MOSトランジスタS1群はビットライン2aある
いはビットライン2bを介して高速ビットライン12に連結
するものである。
このような状態で、書込データ発生部15のパルスφFW
の入力端子17からパルスφFWが入力されMOSトランジス
タM3、M4が導通する。
の入力端子17からパルスφFWが入力されMOSトランジス
タM3、M4が導通する。
次いで、テストデータ“1"に合わせて状態信号Ａ乃至
ＤがMOSトランジスタM7乃至M10のゲート側へ入力され
る。すると、MOSトランジスタM7、M10は導通し、MOSト
ランジスタM8、M9は非導通状態となる。それで、高速ビ
ットライン12はMOSトランジスタM7を介して電位Vccの電
源に接続し、例えば電位Vccに印加される。また、高速
ビットライン13はMOSトランジスタM10を介して接地電位
Vssの端子に接続し、例えば零電位になる。
ＤがMOSトランジスタM7乃至M10のゲート側へ入力され
る。すると、MOSトランジスタM7、M10は導通し、MOSト
ランジスタM8、M9は非導通状態となる。それで、高速ビ
ットライン12はMOSトランジスタM7を介して電位Vccの電
源に接続し、例えば電位Vccに印加される。また、高速
ビットライン13はMOSトランジスタM10を介して接地電位
Vssの端子に接続し、例えば零電位になる。
高速ビットライン12の電位Vccは記録単位部6a、6bの
ビットライン2a及び記録単位部6c、6dのビットライン2b
へ伝えられる。即ち、記録単位部6a、6bのビットライン
2a及び記録単位部6c、6dのビットライン2bはプリチャー
ジ電位VBL（VBL＜Vcc）から電位Vccへ印加される。
ビットライン2a及び記録単位部6c、6dのビットライン2b
へ伝えられる。即ち、記録単位部6a、6bのビットライン
2a及び記録単位部6c、6dのビットライン2bはプリチャー
ジ電位VBL（VBL＜Vcc）から電位Vccへ印加される。
同様に高速ビットライン13の零電位は記録単位部6a、
6bのビットライン2b及び記録単位部6c、6dのビットライ
ン2aへ伝えられる。即ち、記録単位部6a、6bのビットラ
イン2b及び記録単位部6c、6dのビットライン2aはプリチ
ャージ電位VBL（０＜VBL）から零電位になる。
6bのビットライン2b及び記録単位部6c、6dのビットライ
ン2aへ伝えられる。即ち、記録単位部6a、6bのビットラ
イン2b及び記録単位部6c、6dのビットライン2aはプリチ
ャージ電位VBL（０＜VBL）から零電位になる。
この時、センスアンプ９はビットライン2a、2bの電位
変化を検出しビットライン2a、2bの電位差を増幅する。
即ち、記録単位部6a、6bのビットライン2a及び記録単位
部6c、6dのビットライン2bの電位を増幅する。このよう
に電位を増幅されたビットライン2a、2bはワードライン
W/L1からの信号を受けるメモリセルMS1を接続するの
で、上記ビットライン2a、2bの電荷はメモリセルMS1の
上記信号を受けて導通したMOSトランジスタS1を介して
速やかにキャパシタC1に蓄えられる。つまり、キャパシ
タC1にデータ“1"を意味する電荷が保持されることによ
りデータ“1"が記録される。また、このデータ“1"の記
録は、ビットライン2a及びビットライン2bに接続する全
てのメモリセルMS1において同時に実行されるものであ
る。
変化を検出しビットライン2a、2bの電位差を増幅する。
即ち、記録単位部6a、6bのビットライン2a及び記録単位
部6c、6dのビットライン2bの電位を増幅する。このよう
に電位を増幅されたビットライン2a、2bはワードライン
W/L1からの信号を受けるメモリセルMS1を接続するの
で、上記ビットライン2a、2bの電荷はメモリセルMS1の
上記信号を受けて導通したMOSトランジスタS1を介して
速やかにキャパシタC1に蓄えられる。つまり、キャパシ
タC1にデータ“1"を意味する電荷が保持されることによ
りデータ“1"が記録される。また、このデータ“1"の記
録は、ビットライン2a及びビットライン2bに接続する全
てのメモリセルMS1において同時に実行されるものであ
る。
このように高速データ記録サイクル（extended flash
writing cycle）が終了するとデータの読出及び検査サ
イクルへ移行する。
writing cycle）が終了するとデータの読出及び検査サ
イクルへ移行する。
即ち、ワードラインW/L1へ信号が再度送信されてMOS
トランジスタS1が導通し、キャパシタC1の電荷は読出デ
ータとしてビットラインを介して図示されていないが適
宜の検査回路に送られ、テストデータと比較される。比
較の結果、読出データがテストデータと一致する場合RA
Mテストの対象となったRAMの記録単位部は正常とみなさ
れる。読出データがテストデータと一致しない場合、上
記RAMは不良とみなされる。
トランジスタS1が導通し、キャパシタC1の電荷は読出デ
ータとしてビットラインを介して図示されていないが適
宜の検査回路に送られ、テストデータと比較される。比
較の結果、読出データがテストデータと一致する場合RA
Mテストの対象となったRAMの記録単位部は正常とみなさ
れる。読出データがテストデータと一致しない場合、上
記RAMは不良とみなされる。
このようにデータの読出及び検査サイクルが終了する
と再び前述したプリチャージサイクルが実行される。
と再び前述したプリチャージサイクルが実行される。
従って、本実施例では入出力ラインを経由することな
くビットラインを介してメモリセルに直接にデータを記
録することができるので、データを速やかに記録でき
る。
くビットラインを介してメモリセルに直接にデータを記
録することができるので、データを速やかに記録でき
る。
また、上記データのメモリセルへの記録は同時に行う
ことができるので、データの記録は更に素早くでき、RA
Mテストに要する時間を大幅に減ずることができる。
ことができるので、データの記録は更に素早くでき、RA
Mテストに要する時間を大幅に減ずることができる。
さらに、１の高速ビットラインはビットライン2a及び
ビットライン2bを連結するので、このビットライン2a及
びビットライン2bに接続するメモリセル、即ちメモリセ
ルMS1あるいはメモリセルMS2に同一のデータを上記高速
ビットラインを介して同時に記録することができる。
ビットライン2bを連結するので、このビットライン2a及
びビットライン2bに接続するメモリセル、即ちメモリセ
ルMS1あるいはメモリセルMS2に同一のデータを上記高速
ビットラインを介して同時に記録することができる。
換言すれば、ビットライン2aあるいはビットライン2b
に接続するメモリセルに限ることなく、ワードラインW/
L1からの信号を受ける全てのメモリセルMS1、あるいは
ワードラインW/L2からの信号を受ける全てのメモリセル
MS2に同一のデータを同時に記録することができる。
に接続するメモリセルに限ることなく、ワードラインW/
L1からの信号を受ける全てのメモリセルMS1、あるいは
ワードラインW/L2からの信号を受ける全てのメモリセル
MS2に同一のデータを同時に記録することができる。
さらにまた、本実施例ではデータを記録する特別の回
路がビットラインに設けられていない従来のDRAMの配置
を変えることなく、かつデータ記録部内にデータを記録
する回路を追加することなくデータ記録部外にビットラ
イン連結部を介してデータを記録する回路であるビット
ライン電位設定部を設けたので、DRAMの配置は複雑にな
ることがない。また、一対のビットライン間を短絡した
場合全てのビットラインが速やかに等電位になると共に
安定した電位を維持することができる。
路がビットラインに設けられていない従来のDRAMの配置
を変えることなく、かつデータ記録部内にデータを記録
する回路を追加することなくデータ記録部外にビットラ
イン連結部を介してデータを記録する回路であるビット
ライン電位設定部を設けたので、DRAMの配置は複雑にな
ることがない。また、一対のビットライン間を短絡した
場合全てのビットラインが速やかに等電位になると共に
安定した電位を維持することができる。
以上のRAMテスト用記録回路の動作説明ではテストデ
ータとして“1"の場合について行ったが、テストデータ
として“0"の場合も同様である。
ータとして“1"の場合について行ったが、テストデータ
として“0"の場合も同様である。
即ち、テストデータが“0"である場合、ワードライン
W/L1へ信号を送信してメモリセルMS1内のMOSトランジス
タS1を導通させ、次いでMOSトランジスタM8、M9を導通
させMOSトランジスタM7、M10を非導通にする。すると、
高速ビットライン12は零電位になり高速ビットライン13
はVcc電位になる。それで、メモリセルMS1のキャパシタ
C1にはMOSトランジスタS1を介してデータ“0"を示す零
電位が保持される。
W/L1へ信号を送信してメモリセルMS1内のMOSトランジス
タS1を導通させ、次いでMOSトランジスタM8、M9を導通
させMOSトランジスタM7、M10を非導通にする。すると、
高速ビットライン12は零電位になり高速ビットライン13
はVcc電位になる。それで、メモリセルMS1のキャパシタ
C1にはMOSトランジスタS1を介してデータ“0"を示す零
電位が保持される。
また、データ記録サイクルでは必ずしもMOSトランジ
スタM7及びM10の両方を同時に導通させる必要はなく一
方のMOSトランジスタのみを導通させても良い。
スタM7及びM10の両方を同時に導通させる必要はなく一
方のMOSトランジスタのみを導通させても良い。
その理由は、上記一方のMOSトランジスタが導通する
前に高速ビットライン12、13は電位VBL（０＜VBL＜Vc
c）にプリチャージされているので、一方のMOSトランジ
スタが導通すると上記MOSトランジスタに接続するビッ
トラインが零電位あるいはVcc電位へ変化し、センスア
ンプ９がこの電位変化を検出してビットライン2aとビッ
トライン2bの間の電位差を増幅するからである。
前に高速ビットライン12、13は電位VBL（０＜VBL＜Vc
c）にプリチャージされているので、一方のMOSトランジ
スタが導通すると上記MOSトランジスタに接続するビッ
トラインが零電位あるいはVcc電位へ変化し、センスア
ンプ９がこの電位変化を検出してビットライン2aとビッ
トライン2bの間の電位差を増幅するからである。
さらに、メモリセルMS1にデータ“1"を記録させた
が、メモリセルMS2にデータ“1"を記録させても同様で
ある。
が、メモリセルMS2にデータ“1"を記録させても同様で
ある。
さらにまた、プリチャージ電位VBLはVcc電位より低い
としたが、プリチャージ電位VBLをVcc電位以上としても
良い。プリチャージ電位VBLがVcc電位と等しい場合、ビ
ットラインをプリチャージ後ビットラインにVcc電位を
印加してもビットラインの電位は変化しない。これはデ
ータ“1"をメモリセルに記録する所用時間が零であると
みなせる。また、プリチャージ電位VBL及びVcc電位は正
電位であるとしたが、負電位でも良い。この場合Vcc電
位はＬレベル、即ち“0"データを意味し、零電位はＨレ
ベル、即ち“1"データを意味する。
としたが、プリチャージ電位VBLをVcc電位以上としても
良い。プリチャージ電位VBLがVcc電位と等しい場合、ビ
ットラインをプリチャージ後ビットラインにVcc電位を
印加してもビットラインの電位は変化しない。これはデ
ータ“1"をメモリセルに記録する所用時間が零であると
みなせる。また、プリチャージ電位VBL及びVcc電位は正
電位であるとしたが、負電位でも良い。この場合Vcc電
位はＬレベル、即ち“0"データを意味し、零電位はＨレ
ベル、即ち“1"データを意味する。
本発明は、上記実施例に限定されるものではなく、適
宜の設計的変更により、適宜の態様で実施し得るもので
ある。
宜の設計的変更により、適宜の態様で実施し得るもので
ある。
［発明の効果］ 以上説明したように本発明によれば、奇数段目の記録
単位部の第１ビットライン及び偶数段目の記録単位部の
第２ビットラインを連結する第１連結部、並びに奇数段
目の記録単位部の第２ビットライン及び偶数段目の記録
単位部の第１ビットラインを連結する第２連結部とから
なるビットライン連結部と、該ビットライン連結部を介
して各記録単位部の一対のビットラインに２進符号デー
タとなる電荷を与え各ビットラインの電位を設定するビ
ットライン電位設定部とを備え、このビットライン電位
設定部は、高電位の電荷を通す第1MOSトランジスタ及び
電荷を逃がす第2MOSトランジスタを第１連結部に接続
し、かつ高電位の電荷を通す第3MOSトランジスタ及び電
荷を逃がす第4MOSトランジスタを第２連結部に接続して
形成され、データを各記録単位部に記録するとき該デー
タに応じて定まる状態信号により第1MOSトランジスタ乃
至第4MOSトランジスタを選択的に導通状態あるいは非導
通状態になるようにしたため、入出力ラインを経由する
ことなく直接にビットラインへデータを書き込むことが
可能であり、かつ同時にデータをメモリセルに記録でき
るので、大幅にRAMテストの所要時間を短縮でき、かつ
同一のデータを第１ビットライン及び第２ビットライン
に接続するメモリセル群に同時に記録することができ
る。
単位部の第１ビットライン及び偶数段目の記録単位部の
第２ビットラインを連結する第１連結部、並びに奇数段
目の記録単位部の第２ビットライン及び偶数段目の記録
単位部の第１ビットラインを連結する第２連結部とから
なるビットライン連結部と、該ビットライン連結部を介
して各記録単位部の一対のビットラインに２進符号デー
タとなる電荷を与え各ビットラインの電位を設定するビ
ットライン電位設定部とを備え、このビットライン電位
設定部は、高電位の電荷を通す第1MOSトランジスタ及び
電荷を逃がす第2MOSトランジスタを第１連結部に接続
し、かつ高電位の電荷を通す第3MOSトランジスタ及び電
荷を逃がす第4MOSトランジスタを第２連結部に接続して
形成され、データを各記録単位部に記録するとき該デー
タに応じて定まる状態信号により第1MOSトランジスタ乃
至第4MOSトランジスタを選択的に導通状態あるいは非導
通状態になるようにしたため、入出力ラインを経由する
ことなく直接にビットラインへデータを書き込むことが
可能であり、かつ同時にデータをメモリセルに記録でき
るので、大幅にRAMテストの所要時間を短縮でき、かつ
同一のデータを第１ビットライン及び第２ビットライン
に接続するメモリセル群に同時に記録することができ
る。
第１図は本発明の一実施例に係わるRAMテスト用記録回
路を示す回路図である。 1a、1b、……データ記録部 2a、2b……ビットライン ３……ビットライン切替部 ４……ビットライン連結部 ５……ビットライン電位設定部 6a、6b、6c、6d……記録単位部 ７、８、10、11……入出力ライン ９……センスアンプ 12、13……高速ビットライン 14……ビットライン短絡指令部 15……書込データ発生部 16……プリチャージ電位供給部 M1、M2……切離用MOSトランジスタ M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、S1、S2
……MOSトランジスタ MS1、MS2……メモリセル C1……キャパシタ W/L1、W/L2……ワードライン
路を示す回路図である。 1a、1b、……データ記録部 2a、2b……ビットライン ３……ビットライン切替部 ４……ビットライン連結部 ５……ビットライン電位設定部 6a、6b、6c、6d……記録単位部 ７、８、10、11……入出力ライン ９……センスアンプ 12、13……高速ビットライン 14……ビットライン短絡指令部 15……書込データ発生部 16……プリチャージ電位供給部 M1、M2……切離用MOSトランジスタ M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、S1、S2
……MOSトランジスタ MS1、MS2……メモリセル C1……キャパシタ W/L1、W/L2……ワードライン
フロントページの続き (72)発明者 チョー スー―イン 大韓民国 ソウル セオチョー‐ク セ オチョー‐ドン ハンヤン アパートメ ント ６‐1111 (56)参考文献 特開 平１−134799（ＪＰ，Ａ) 特開 平１−133297（ＪＰ，Ａ) 特開 平１−12900（ＪＰ，Ａ)
Claims (3)
- 【請求項１】２進符号のデータが伝播する第１ビットラ
イン及び第２ビットラインからなる一対のビットライン
と、第１ビットラインを伝播するデータを記録する第１
メモリセル及び第２ビットラインを伝播するデータを記
録する第２メモリセルとから形成される記録単位部を並
列に多段に設け、各記録単位部の第１ビットライン及び
第２ビットラインを、互いに相異なるデータを入出力す
る一対の入出力ラインの第１入出力ライン及び第２入出
力ラインにそれぞれ接続し、この入出力ラインから入力
されるデータを各記録単位部に記録し、かつ記録された
データを入出力ラインに出力するようにしたRAMテスト
用記録回路において、 奇数段目の記録単位部の第１ビットライン及び偶数段目
の記録単位部の第２ビットラインを連結する第１連結部
と、 奇数段目の記録単位部の第２ビットライン及び偶数段目
の記録単位部の第１ビットラインを連結する第２連結部
と、 これら第１及び第２連結部を介して各記録単位部の一対
のビットラインに２進符号データとなる電荷を与え各ビ
ットラインの電位を設定するビットライン電位設定部と
を備え、 前記記録単位部は、該記録単位部を構成する一対のビッ
トライン間を短絡用MOSトランジスタで連結しビットラ
インを等電位化する等電位化部を備え、 前記ビットライン電位設定部は、高電位の電荷を通す第
1MOSトランジスタ及び電荷を逃がす第2MOSトランジスタ
の第１連結部に接続し、かつ高電位の電荷を通す第3MOS
トランジスタ及び電荷を逃がす第4MOSトランジスタを第
２連結部に接続して形成され、データを各記録単位部に
記録するとき該データに応じて定まる状態信号により第
1MOSトランジスタ乃至第4MOSトランジスタを選択的に導
通状態あるいは非導通状態にする ことを特徴とするRAMテスト用記録回路。 - 【請求項２】ビットライン電位設定部の第1MOSトランジ
スタ乃至第4MOSトランジスタは記録単位部を構成する一
対のビットライン間に電位差を発生させることを特徴と
する請求項１記載のRAMテスト用記録回路。 - 【請求項３】ビットライン電位設定部はプリチャージ電
位の電荷を通す第5MOSトランジスタ及び第6MOSトランジ
スタを第１連結部及び第２連結部にそれぞれ接続して形
成され、記録単位部にデータを記録する前に前記第5MOS
トランジスタ及び第6MOSトランジスタを導通させ該記録
単位部の全てのビットラインをプリチャージすることを
特徴とする請求項１記載又は請求項２記載のRAMテスト
用記録回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890008004A KR920001081B1 (ko) | 1989-06-10 | 1989-06-10 | 램 테스트시 고속기록회로 |
| KR89-8004 | 1989-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0312900A JPH0312900A (ja) | 1991-01-21 |
| JP3006768B2 true JP3006768B2 (ja) | 2000-02-07 |
Family
ID=19286974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2028136A Expired - Fee Related JP3006768B2 (ja) | 1989-06-10 | 1990-02-07 | Ｒａｍテスト用記録回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5140553A (ja) |
| JP (1) | JP3006768B2 (ja) |
| KR (1) | KR920001081B1 (ja) |
| CN (1) | CN1015031B (ja) |
| DE (1) | DE4003673A1 (ja) |
| FR (1) | FR2648267B1 (ja) |
| GB (1) | GB2232774B (ja) |
| IT (1) | IT1248748B (ja) |
| NL (1) | NL9000270A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60195455A (ja) * | 1984-03-19 | 1985-10-03 | Toray Ind Inc | 血液処理剤 |
| KR920009059B1 (ko) * | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
| JP2838425B2 (ja) * | 1990-01-08 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2704041B2 (ja) * | 1990-11-09 | 1998-01-26 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
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1989
- 1989-06-10 KR KR1019890008004A patent/KR920001081B1/ko not_active IP Right Cessation
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1990
- 1990-01-26 US US07/470,834 patent/US5140553A/en not_active Expired - Lifetime
- 1990-02-05 NL NL9000270A patent/NL9000270A/nl not_active Application Discontinuation
- 1990-02-07 JP JP2028136A patent/JP3006768B2/ja not_active Expired - Fee Related
- 1990-02-07 GB GB9002706A patent/GB2232774B/en not_active Expired - Lifetime
- 1990-02-07 DE DE4003673A patent/DE4003673A1/de active Granted
- 1990-02-07 FR FR909001401A patent/FR2648267B1/fr not_active Expired - Lifetime
- 1990-06-07 IT IT02056490A patent/IT1248748B/it active IP Right Grant
- 1990-06-09 CN CN90104916A patent/CN1015031B/zh not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| FR2648267B1 (fr) | 1994-03-04 |
| GB2232774B (en) | 1994-01-12 |
| GB2232774A (en) | 1990-12-19 |
| DE4003673A1 (de) | 1990-12-20 |
| IT9020564A0 (it) | 1990-06-07 |
| NL9000270A (nl) | 1991-01-02 |
| DE4003673C2 (ja) | 1992-08-27 |
| CN1049742A (zh) | 1991-03-06 |
| JPH0312900A (ja) | 1991-01-21 |
| US5140553A (en) | 1992-08-18 |
| IT9020564A1 (it) | 1991-12-07 |
| CN1015031B (zh) | 1991-12-04 |
| KR910001780A (ko) | 1991-01-31 |
| IT1248748B (it) | 1995-01-27 |
| KR920001081B1 (ko) | 1992-02-01 |
| GB9002706D0 (en) | 1990-04-04 |
| FR2648267A1 (fr) | 1990-12-14 |
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Legal Events
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|---|---|---|---|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 10 |
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