JPH11163292A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 クロスポイント型メモリセルが集積されたメ
モリセルアレイを有しながらも、リストア動作が不要で
さらにビット線の充放電も１サイクルに１回のみで動作
可能な半導体集積回路装置を提供すること。 【解決手段】 ワード線(WL)と、セグメントビット線(S
BL) と、ワード線(WL)とビット線(SBL) との交差点全て
に配置されたメモリセル(C1 、C2) と、対応するビット
線(SBL) に接続されたマスタービット線(MBL) とを具備
し、ビット線(SBL) およびビット線(MBL) を２つの第
１、第２のブロックに分割し、第１のブロックに属する
ビット線対(MBL1 、/MBL1)を第１のセンスアンプ(SA1)
に、第２のブロックに属するビット線対(MBL2 、/MBL2)
を第２のセンスアンプ(SA2) にそれぞれ折り返し型ビッ
ト線方式で接続する。さらにビット線(MBL1 、/MBL1)の
一方と、ビット線(MBL2 、/MBL2)の一方とを互いに転送
ゲート２を介して接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック型Ｒ
ＡＭ（ＤＲＡＭ）セルを集積・配置した半導体集積回路
装置に係わり、特にクロスポイント型メモリセルでのア
レイ構成法に関する。

【０００２】

【従来の技術】ＭＯＳ型半導体記憶装置のうちＤＲＡＭ
は、これを構成するメモリセルが比較的簡素なため、最
も高集積化が進んでいる。この様な高集積化の背景に
は、微細加工技術の進歩とメモリセルの３次元化が挙げ
られる。しかしながら、光による微細露光技術の限界、
並びにメモリセルの３次元化に伴う複雑なプロセスイン
テグレーション技術の限界等が見え始め、４Ｇビット以
降の超高集積化を実現するには新たなブレイクスルーが
必要になりつつある。

【０００３】以下に、この問題を詳細に説明する。図１
３（Ａ）は、折り返し型ビット線（Ｆｏｌｄｅｄ Ｂｉ
ｔｌｉｎｅ）方式のセル配置を模式的に示したものであ
る。図１３（Ｂ）は、図１３（Ａ）中の破線枠１３Ｂ内
を拡大して示したものである。

【０００４】図１３（Ａ）に示すように、ワード線ＷＬ
とビット線ＢＬの全交差点のうち１／２の領域にメモリ
セルＭを配置することで、ひとつのセンスアンプＳＡに
入力されるビット線対を折り返し型に配設する。この折
り返し型ビット線方式は雑音耐性に優れているため、６
４Ｋビット以降から、現在量産が開始され始めた６４Ｍ
ビットまでのメモリセル配置法の主流である。

【０００５】ところが図１３（Ｂ）に示すように、この
方式を採用した場合のメモリセル領域は最低でもワード
線ＷＬ２本分とビット線ＢＬ１本分の面積が必要になる
ため、最少加工寸法をＦとすると、４Ｆ×２Ｆ＝８Ｆ²
の面積が限界縮少面積となる。従って、将来的な高集積
の要求に対して、これを実現する新たなブレイクスルー
としては、１セル当たり８Ｆ² 以下のセル面積で実現可
能なセルが必須となることは言うまでもない。

【０００６】このひとつの解決策が、６４Ｋビットまで
の集積度で一般的に採用されていた開放型ビット線（Ｏ
ｐｅｎ Ｂｉｔｌｉｎｅ）方式のセル配置法である。図
１４（Ａ）は、開放型ビット線方式のセル配置を模式的
に示したものである。図１４（Ｂ）は、図１４（Ａ）中
の破線枠１４Ｂ内を拡大して示したものである。

【０００７】開放型ビット線方式のセル配置は、図１４
（Ａ）に示すように、ワード線ＷＬとビット線ＢＬの全
ての交差点にメモリセルを配置することを特徴としてい
る。これによりひとつのセンスアンプＳＡ１あるいはＳ
Ａ２に接続されるビット線対は、センスアンプを中央に
して左右方向に配設されることになる。

【０００８】このような開放型ビット線方式は、雑音耐
性に劣ることやセンスアンプ回路をビット線ピッチにレ
イアウトする必要から厳しいデザインルールが必要なこ
となどのデメリットを有するが、図１４（Ｂ）に示すよ
うに、メモリセル領域はワード線ＷＬ並びにビット線Ｂ
Ｌそれぞれ１本分の配設面積しか必要としないため、メ
モリセル面積の大幅縮少が可能なポテンシャルを持った
セル配置法である。

【０００９】具体的には、最少加工寸法をＦとすると１
セルあたり２Ｆ×２Ｆ＝４Ｆ² の面積が限界縮少面積と
なる。これは、同一集積度を実現すると仮定した場合、
折り返し型ビット線方式に比べ、理想的には１／２のメ
モリセル面積でこれを実現できることを意味し、高集積
化にとって大きなブレイクスルーとなり得る。

【００１０】限界縮小面積が２Ｆ×２Ｆ＝４Ｆ² となる
クロスポイント型のメモリセルの例としては、例えば図
１５（Ａ）、（Ｂ）に示すＳＧＴ(Surrounding Gate Tr
ansistor) セルがある。図１５（Ａ）はＳＧＴセルの斜
視図、図１５（Ｂ）はＳＧＴセルのビット線（BIT LIN
E）に沿った断面図である。ＳＧＴセルは、例えばK.Sun
ouchi et al. IEDM 89-23 "A Surrounding Gate Transi
stor(SGT) Cell for 64/256Mbit DRAMs "にその開示が
ある。

【００１１】このような背景をもとに、理想的には４Ｆ
² のセル面積を持つ、いわゆるクロスポイント型メモリ
セルを、従来の開放型ビット線配置法ではなく、雑音耐
性の高い折り返し型ビット線方式に近い形でアレイを構
成することが、実用化に向けての大きなキーポイントに
なってきている。

【００１２】このような課題を満足させるために、例え
ばＨ．Ｈｉｄａｋａ等により提案されているＤＳＢ（Ｄ
ｉｖｉｅｄ／Ｓｈａｒｅｄ Ｂｉｔｌｉｎｅ）センス方
式（IEEE Journal Solid-state Circuits, Vol.26, No.
4, April 1991, pp473-478,"A Divided/Shared Bit-Lin
e Sensing Scheme for ULSI DRAM Cores"）がある。

【００１３】図１６（Ａ）は、Ｈ．Ｈｉｄａｋａ等によ
り示されたＤＳＢセンス方式のコア回路を概略的に示す
図である。ＤＳＢセンス方式は、図１６（Ａ）に示すよ
うに、全ワード線（Ｗ１，Ｗ２，・・・）と全ビット線
（ＢＬ１， /ＢＬ１，ＢＬ１’， /ＢＬ１’，・・・）
の交差点にメモリセル（Ｃ１，Ｃ２，・・・）を配置し
ながらも、折り返し型ビット線方式と同程度の雑音耐性
を実現できる手法である。特徴的なところは、ビット線
対がアレイ中央で２つのブロック（ｂｌｏｃｋ＃１，ｂ
ｌｏｃｋ＃２）に分割されており、さらにビット線対の
一方（ /ＢＬ１， /ＢＬ１’）に転送ゲート（Ｇ１）を
挿入した点にある。

【００１４】この転送ゲート（Ｇ１）は、メモリセルか
ら記憶情報をビット線に読み出した時には導通状態に制
御され、かつこの読み出し動作に続くセンスアンプ動作
時には非導通状態に制御される。これにより、クロスポ
イント型メモリセルを集積しながらも、雑音耐性の高い
折り返し型ビット線方式にアレイを構成することが可能
となる。

【００１５】以下、これを具体的に説明する。なお、図
１６（Ｂ）は、Ｈ．Ｈｉｄａｋａ等により示された従来
の折り返し型ビット線方式のコア回路を概略的に示す図
である。

【００１６】図１７（Ａ）はＨ．Ｈｉｄａｋａ等によっ
て示されたＤＳＢセンス方式のコア回路を概略的示した
図、図１７（Ｂ）はメモリセル（Ｃ１，Ｃ２）からビッ
ト線へデータを読み出した際のビット線電位を示す波形
図である。

【００１７】図１７（Ａ）に示すように、ワード線（Ｗ
１）が立ち上がりクロスポイント型のメモリセル（Ｃ
１，Ｃ２）からビット線（ＢＬ， /ＢＬ）にデータが読
み出されたとする。この時、先に述べた通り、転送ゲー
ト（Ｇ１）は導通状態にあるので、転送ゲート（Ｇ１）
が挿入された側のビット線容量はＣｂとなる。これに対
し、転送ゲート（Ｇ１）が挿入されていないビット線側
の容量はＣｂ／２となっている。

【００１８】ゆえに、図１７（Ｂ）に示すように、ＶＣ
Ｃ／２ビット線プリチャージ方式を仮定すると、メモリ
セルＣ１、Ｃ２の記憶情報の組み合わせにしたがって、
各ビット線の電圧はそれぞれ変動し、セルアレイの左右
に配設されたセンスアンプ（ＳＡ１，ＳＡ２）に入力さ
れる。

【００１９】図１７（Ｃ）には、この時のセンスアンプ
への入力微小信号電圧（ΔＶＢ、ΔＶＢ’）をメモリセ
ルＣ１、Ｃ２の記憶情報の組み合わせによってまとめた
図が示されている。

【００２０】図１７（Ｃ）に示すように、メモリセルＣ
１の記憶情報はΔＶＢとしてセンスアンプＳＡ１に、メ
モリセルＣ２の記憶情報はΔＶＢ’としてセンスアンプ
ＳＡ２に入力される。さらに、各センスアンプに入力さ
れる信号電圧量も、従来の折り返し型ビット線方式の場
合に比べて、最悪条件で同等か最高で３倍の信号量が入
力されることになり、センスマージンの向上も期待でき
る。

【００２１】以上、説明した通り、ＤＳＢセンス方式の
利点はビット線対の容量を利用してセンスアンプに入力
する参照電圧を自動的に生成する点にある。メモリセル
からの読み出しが完了した後、転送ゲートＧ１は非導通
状態に制御される。その後センスアンプ活性化信号( Φ
ｓ）により、センスアンプが活性化される。この時の動
作は従来の折り返し型ビット線方式の場合のセンス方式
と全く同一なため、高雑音耐性が実現できる。

【００２２】図１８（Ａ）〜（Ｃ）はそれぞれ、Ｈ．Ｈ
ｉｄａｋａ等により示された読み出し動作、センス動
作、センス動作に続いて必要なリストア動作の一連のシ
ーケンスを模式的に示したものである。

【００２３】まず、図１８（Ａ）に示すように転送ゲー
ト（Ｇ１）を導通状態として”読み出し動作”を行い、
続いて同図（Ｂ）に示すように、転送ゲート（Ｇ１）を
非導通状態として”センス動作”を行う。図１８（Ｃ）
には、ＤＳＢセンス方式では必ず必要となる”リストア
動作”を示している。これは、センスアンプＳＡ２で検
知・増幅されたメモリセルＣ２の記憶情報を再書き込み
するために必須となる重要なサイクルである。具体的に
は、転送ゲートＧ１を再度導通状態に制御すると同時
に、センスアンプＳＡ１近傍の転送ゲートＧ２を非導通
状態として、センスアンプＳＡ２での検知・増幅情報を
メモリセルＣ２に再書き込みを行うシーケンスである。

【００２４】図１９（Ａ）はＨ．Ｈｉｄａｋａ等によっ
て示された具体的な回路図を、同図（Ｂ）にはその動作
タイミング図を示した。ここでも”センス動作（Ｓｅｎ
ｓｅ）”に続いて”リストア動作（Ｒｅｓｔｏｒｅ）”
が必要な様子が示されている。具体的には、各ビット線
がそれぞれ高レベル／低レベルまで振幅しセンス動作が
完了した後、時間Ｔ３で信号Φ２と信号Φ１を制御して
転送ゲートＧ２を非導通、転送ゲートＧ１を導通状態に
し、センスアンプを介してビット線を再度充放電する事
で、メモリセルＣ２への再書き込みを行う”リストア
（Ｒｅｓｔｏｒｅ）”動作を行っている。この後、ワー
ド線（Ｗ１）を非活性とした後、時間Ｔ４で再度信号Φ
１とΦ２を制御してセンスアンプ回路を介してビット線
を充放電したのち、全ビット線を短絡させる”プリチャ
ージ動作（Ｐｒｅｃｈａｒｇｅ）”を行い、全ビット線
をＶＣＣ／２に初期設定を行っている。

【００２５】このように、ＤＳＢセンス方式はクロスポ
イント型のメモリセルを採用した場合においても、従来
の折り返し型ビット線方式のセンス方式と同様な動作が
可能で、雑音耐性に優れているが、従来の折り返し型ビ
ット線方式には不要な”リストアサイクル”が必要なこ
と、さらにはリストア動作に移行する直前、並びにリス
トア動作完了の際に転送ゲートＧ１並びにＧ２をクロッ
ク動作させる必要があるため、このクロックのタイミン
グマージンの確保にも余分な時間が必要となるなど高速
サイクルタイムの実現には適さない。加えて、特に図１
９（Ｂ）に示されるように、ビット線対の充放電が最悪
で３回発生し、ビット線充放電による消費電力の増大と
いう問題点がある。

【００２６】

【発明が解決しようとする課題】以上のように、従来の
ＤＳＢセンス方式においては、クロスポイント型のメモ
リセルにおいても雑音耐性を向上させることが可能なセ
ルアレイ構成法でありながら、リストア動作が必要なた
め高速サイクルタイムの実現が困難であり、さらに最悪
でビット線の充放電が３回必要でこの分消費電力が大き
くなるという事情がある。

【００２７】この発明は、上記の事情に鑑みて為された
もので、クロスポイント型メモリセルが集積されたメモ
リセルアレイを有しながらも、リストア動作が不要でさ
らにビット線の充放電も１サイクルに１回のみで動作可
能な半導体集積回路装置を提供することを目的とする。

【００２８】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置では、メモリセ
ルアレイと、前記メモリセルアレイの特定のメモリセル
群を選択駆動するための複数本のワード線と、前記メモ
リセルアレイの特定のメモリセルとデータの授受を行う
ための複数本の第１のビット線と、前記複数本のワード
線と前記複数本の第１のビット線との交差点全てに配置
されたメモリセルと、前記第１のビット線と同一方向に
配設され、かつ異なる配線層で構成され、対応する前記
第１のビット線に接続された複数本の第２のビット線と
を具備する。そして、前記複数本の第１のビット線およ
び前記複数本の第２のビット線は少なくとも第１、第２
のブロックに分割され、前記第１のブロックに属する前
記第２のビット線は対を為して第１のセンスアンプに、
前記第２のブロックに属する前記第２のビット線は対を
為して第２のセンスアンプにそれぞれ、折り返し型ビッ
ト線方式で接続し、前記第１のブロックに属する前記第
２のビット線対の一方と、前記第２のブロックに属する
前記第２のビット線対の一方とを互いに転送ゲートを介
して接続したことを特徴としている。

【００２９】また、前記第１のブロックに属する前記第
１のビット線は対を為し、前記第１のブロックに属する
第１のビット線対の一方は前記第１のブロックに属した
前記第２のビット線対の一方に接続され、その他方は前
記第２のブロックに属する前記第２のビット線対の他方
に接続され、前記第２のブロックに属する前記第１のビ
ット線は対を為し、前記第２のブロックに属する第１の
ビット線対の一方は前記第２のブロックに属する前記第
２のビット線対の一方に接続され、その他方は前記第１
のブロックに属する前記第２のビット線対の他方に接続
されていることを特徴としている。

【００３０】また、前記第１のブロックに属する前記第
１のビット線対の他方と、前記第２のブロックに属する
前記第１のビット線対の他方とは、前記第１、第２のブ
ロックそれぞれで互いに同じ位置に配置されていること
を特徴としている。

【００３１】これらのような構成を有する半導体集積回
路装置によれば、複数本のワード線と複数本の第１のビ
ット線との交差点全てに配置されて、理想的には４Ｆ²
のセルサイズを有すクロスポイント型のメモリセルを、
雑音耐性の高い折り返し型ビット線方式と同一な構成で
アレイ化することが可能となる。

【００３２】加えて、ビット線を、メモリセルアレイ内
でメモリセルに接続される第１のビット線と、望ましく
はメモリセルアレイ上方に配置されてメモリセルとは第
１のビット線を介して接続される第２のビット線とを含
む階層構造とし、かつ第２のビット線をメモリセルアレ
イ内で第１、第２のブロックに分割し、各々第１、第２
のセンスアンプに接続する。これにより、一つのワード
線に接続され、かつ隣り合うビット線に接続されるよう
な２つのメモリセルからデータを同時に読み出しても、
これらのデータを、第１のブロックに属する第２のビッ
ト線を介して第１のセンスアンプ、および第２のブロッ
クに属する第２のビット線を介して第２のセンスアンプ
それぞれに振り分けることができる。

【００３３】これにより、従来のＤＳＢセンス方式では
必要であったリストア動作が完全に不要となる。リスト
ア動作の排除により、リストア動作の直前と終了の際に
発生していた転送ゲートの２回の駆動が不要となり、高
速性に寄与する。

【００３４】さらに、従来のＤＳＢセンス方式では必要
であったアレイ端でのセンスアンプとビット線の間の転
送ゲートが不要となり、チップサイズの縮少化にも寄与
する。

【００３５】さらに、従来１サイクル中に最悪で３回必
要であったセンスアンプを介してのビット線の充放電が
１回で可能となるため、従来に比べて６０〜７５％程度
の低消費電力化が実現できる。

【００３６】また、前記第１のブロックに属する前記第
１のビット線対の他方と、前記第２のブロックに属する
前記第１のビット線対の他方とは、前記第１、第２のブ
ロックそれぞれで互いにずれあった位置に配置されてい
ることを特徴としている。

【００３７】このような構成を有する半導体集積回路装
置によれば、上記の効果に加えて第１のブロックに属す
る第１のビット線対の他方と、第２のブロックに属する
第１のビット線対の他方とを、第１、第２のブロックそ
れぞれで互いにずらしあうことで、これら第１のビット
線対の他方どうしを、メモリセルアレイ上で互いに交差
させずに済む。第１のビット線対の他方どうしの交差が
解消される分、第１のブロックと第２のブロックとを互
いに分離するための領域に要する面積の増加を抑制で
き、例えば記憶容量の大規模化に伴うようなチップサイ
ズの増大傾向を抑制することができる。

【００３８】また、前記転送ゲートは、少なくとも外部
入力アドレスにより選択された前記ワード線が活性化さ
れる時刻よりも所望の時間の前から、前記第１、第２の
センスアンプが活性化される時刻よりも所望の時間だけ
前の一定時間の間、導通状態にあることを特徴としてい
る。

【００３９】また、前記転送ゲートは、前記センスアン
プが活性化される時刻よりも所望の時間だけ前に非導通
状態となった後、外部入力信号のレベルが変化して前記
第２のビット線対がプリチャージ状態になることに同期
して、再び導通状態に制御されることを特徴としてい
る。

【００４０】これらの構成によれば、この発明に係る半
導体集積回路装置を動作させるための動作タイミングの
一例が与えられる。また、前記転送ゲートは、前記セン
スアンプが活性化される時刻よりも所望の時間だけ前に
非導通状態となった後、そのまま非導通状態を保持し、
次のサイクルにおける前記ワード線が活性化される時刻
よりも所望の時間の前に導通状態になるように制御され
ることを特徴としている。

【００４１】この構成によれば、この発明に係る半導体
集積回路装置を動作させるための動作タイミングの一例
が与えられるとともに、転送ゲートを、ワード線が活性
化される時刻よりも所望の時間の前に導通状態にするの
で、転送ゲートを“オン”、“オフ”させた際に、フロ
ーティング状態となった第２のビット線に発生するカッ
プリングノイズを相殺することができる。

【００４２】また、前記第１のセンスアンプと前記メモ
リセルアレイとを電気的に接続する第２の転送ゲートを
さらに具備し、外部アドレスによるブロック活性化信号
に従って、前記転送ゲート並びに前記第２の転送ゲート
の導通状態を制御することを特徴としている。

【００４３】このような構成を有する半導体集積回路装
置によれば、メモリセルアレイを、第１、第２のブロッ
ク毎に動作させるための一構成例が与えられる。また、
前記メモリセルアレイとは異なった第２のメモリセルア
レイと、前記第１のセンスアンプと前記第２のメモリセ
ルアレイとを電気的に接続する第３の転送ゲートとをさ
らに具備し、前記第１センスアンプを、前記メモリセル
アレイと前記第２のメモリセルアレイとで互いに共有し
たことを特徴としている。

【００４４】このような構成を有する半導体集積回路装
置によれば、一つのセンスアンプを、２つのメモリセル
アレイで共有できるので、センスアンプ数の削減等が達
成され、センスアンプを形成する領域の面積の増加を抑
制でき、例えば記憶容量の大規模化に伴うようなチップ
サイズの増大傾向を抑制することができる。

【００４５】

【発明の実施の形態】（第１の実施形態）図１は、この
発明の第１の実施形態に係わるＤＲＡＭが有するメモリ
セルアレイの構成を概略的に示した構成図である。

【００４６】図１に示すように、図中○で示すメモリセ
ルとセンスアンプ（ＳＡ１，ＳＡ２）との間でデータの
やり取りを行うビット線は階層構造となっており、上層
のビット線としてのマスタービット線（Ｍａｓｔｅｒ
Ｂｉｔｌｉｎｅ：ＭＢＬ）と下層のビット線としてのセ
グメントビット線（Ｓｅｇｍｅｎｔｅｄ Ｂｉｔｌｉｎ
ｅ：ＳＢＬ）とがそれぞれ配設される。

【００４７】さらに、全てのワード線（ＷＬ１，ＷＬ
２，・・・）とセグメントビット線（ＳＢＬ１， /ＳＢ
Ｌ１，・・・）の交差点にはメモリセルが集積・配置さ
れ、理想的には４Ｆ² のセル面積を有するクロスポイン
ト型メモリセルが集積・配置される。

【００４８】一方、階層構造を有するビット線対は、セ
グメントビット線ＳＢＬ、マスタービット線ＭＢＬとも
メモリセルアレイの中央部において２つのブロックに分
割されている。分割されたマスタービット線ＭＢＬのう
ち、ＭＢＬ１と /ＭＢＬ１とが対となりアレイ左側に配
置されたセンスアンプ（ＳＡ１）へ接続され、同様にＭ
ＢＬ２と /ＭＢＬ２とが対となりアレイ右側に配置され
たセンスアンプ（ＳＡ２）へ接続されている。

【００４９】さらに、左右２組のマスタービット線ＭＢ
Ｌ対のうち、片方のマスタービット線（図１では /ＭＢ
Ｌ１と /ＭＢＬ２に相当）相互間には、制御信号（ＤＩ
ＶＩＤ）により制御される転送ゲート２が挿入された構
成を持つ。加えて、左右２組のセグメントビット線ＳＢ
Ｌ対のうち、片方のセグメントビット線ＳＢＬ（図１で
はＳＢＬ１とＳＢＬ２に相当）は、直接マスタービット
線ＭＢＬへ接続される。他方のセグメントビット線ＳＢ
Ｌ（図１では /ＳＢＬ１と /ＳＢＬ２に相当）は、アレ
イの中央で分割されたブロックの逆側のブロックのマス
タービット線ＭＢＬに接続される。すなわち、セグメン
トビット線 /ＳＢＬ１は マスタービット線 /ＭＢＬ２
へ、セグメントビット線 /ＳＢＬ２はマスタービット線
/ＭＢＬ１へ、それぞれ交差して接続された構成とな
る。

【００５０】図２は、図１に示したメモリセルアレイに
おいて、ワード線（ＷＬ１）が活性化されビット線にメ
モリセル（Ｃ１、Ｃ２）の記憶情報が読み出された際の
ビット線波形を模式的に示したものである。

【００５１】メモリセルからデータを読み出す時には、
従来例と同様に制御信号（ＤＩＶＩＤ）は高レベルに保
持され、その結果、マスタービット線 /ＭＢＬ１と /Ｍ
ＢＬ２とが互いに接続された状態となる。

【００５２】ゆえに、ビット線電位の組み合わせは、メ
モリセルＣ１、Ｃ２の記憶情報の組み合わせにしたがっ
て、４種の場合が存在する。具体的には、図２に示すよ
うに、＜＜Ｃ１／Ｃ２＝Ｌ／Ｌ＞＞の組み合わせの場
合、ＭＢＬ１は−２Ｖｓだけ電位降下をおこし、 /ＭＢ
Ｌ１は−Ｖｓの電位降下が起こる。一方、ＭＢＬ２は電
位変動が発生せず、 /ＭＢＬ２は /ＭＢＬ１と接続され
ているため−Ｖｓの電位降下が発生する。

【００５３】ここで、Ｖｓは、Ｃｓをメモリセル容量、
Ｃｂをマスタービット線（ＭＢＬ）とセグメントビット
線（ＳＢＬ）の容量の和、すなわちＭＢＬ１、ＭＢＬ
２、ＳＢＬ１およびＳＢＬ２それぞれの容量の和、ＶＣ
Ｃを電源電圧とすると、 Ｖｓ＝（Ｃｓ×ＶＣＣ／２）／（Ｃｂ＋Ｃｓ）・・・（１） で表される信号量である。

【００５４】＜＜Ｃ１／Ｃ２＝Ｌ／Ｌ＞＞以外のＣ１／
Ｃ２の記憶情報の組み合わせの場合も、図２に示すよう
に各ビット線の波形は変化する。図３は、これらのビッ
ト線の電位変化を、センスアンプに入力される信号量と
してまとめたものである。ｄｅｌｔａ ＶＢ１はセンス
アンプＳＡ１に入力される信号量を、ｄｅｌｔａ ＶＢ
２はセンスアンプＳＡ２に入力される信号量を表す。

【００５５】図３に示すように、メモリセルＣ１／Ｃ２
の記憶情報の組み合わせにしたがって、最悪でも絶対値
としてＶｓ以上の信号量がセンスアンプに入力される。
これは従来例の説明の際に用いた図１７（Ｃ）と同様の
値となり、この実施形態においても、従来のＤＳＢセン
ス方式と同様に、ビット線対の容量を利用してセンスア
ンプに入力する参照電圧を自動的に生成することが可能
である。

【００５６】さらには、折り返し型ビット線方式におけ
るセンス動作と全く同様の動作を行える回路構成を持つ
ことから、高雑音耐性を有することも従来のＤＳＢセン
ス方式と同様である。

【００５７】図４は、図１に示すメモリセルアレイから
データを読み出す時の動作タイミングの一例を示す。図
４に示すように、外部制御信号であるロウアドレススト
ローブ信号 /ＲＡＳが時刻ｔ１で立ち下がると、ロウア
ドレスがチップ内に取り込まれ、このアドレスに従って
活性化されるべきアレイのビット線対のイコライズが解
除され（図示せず）、このアレイ内の全てのビット線が
プリチャージ回路から切り離され、フローティング状態
となる。

【００５８】これに続いて、時刻ｔ３で活性化されるべ
きブロック内の特定のワード線（この場合はＷＬ１を想
定）が活性化され、メモリセルＣ１からの情報がセグメ
ントビット線ＳＢＬ１を介してマスタービット線ＭＢＬ
１に微小信号として現れる。同時にメモリセルＣ２から
の情報がセグメントビット線 /ＳＢＬ１を介してマスタ
ービット線 /ＭＢＬ２に微小信号として現れる。なお、
マスタービット線 /ＭＢＬ２に現れた微小信号は転送ゲ
ート２を介してマスタービット線 /ＭＢＬ１にも伝わ
る。

【００５９】これに続いて、時刻ｔ４で転送ゲート制御
信号ＤＩＶＩＤが低レベルに遷移され、アレイの中央か
らマスタービット線 /ＭＢＬ１と、マスタービット線 /
ＭＢＬ２とが互いに分割される。

【００６０】これに続いて、時刻ｔ５でセンスアンプが
活性化され、センスアンプＳＡ１でマスタービット線対
（ＭＢＬ１、 /ＭＢＬ１）の微少電位差を、また、セン
スアンプＳＡ２でマスタービット線対（ＭＢＬ２、 /Ｍ
ＢＬ２）の微小電位差をそれぞれ、検知・増幅する。

【００６１】この時、メモリセルＣ１、Ｃ２がそれぞれ
“Ｌ”の情報を記憶していたならば、センスアンプＳＡ
１はＭＢＬ１を低レベル、 /ＭＢＬ１を高レベルとする
ように微小電位差を増幅する。一方、センスアンプＳＡ
２はＭＢＬ２を高レベル、 /ＭＢＬ２を低レベルとする
ように微小電位差を増幅する。

【００６２】また、メモリセルＣ１が“Ｌ”、メモリセ
ルＣ２が“Ｈ”の情報を記憶していたならば、センスア
ンプＳＡ１はＭＢＬ１を低レベル、 /ＭＢＬ１を高レベ
ルとするように微小電位差を増幅する。一方、センスア
ンプＳＡ２はＭＢＬ２を低レベル、 /ＭＢＬ２を高レベ
ルとするように微小電位差を増幅する。

【００６３】また、メモリセルＣ１が“Ｈ”、メモリセ
ルＣ２が“Ｌ”の情報を記憶していたならば、センスア
ンプＳＡ１はＭＢＬ１を高レベル、 /ＭＢＬ１を低レベ
ルとするように微小電位差を増幅する。一方、センスア
ンプＳＡ２はＭＢＬ２を高レベル、 /ＭＢＬ２を低レベ
ルとするように微小電位差を増幅する。

【００６４】また、メモリセルＣ１、Ｃ２がそれぞれ
“Ｈ”の情報を記憶していたならば、センスアンプＳＡ
１はＭＢＬ１を高レベル、 /ＭＢＬ１を低レベルとする
ように微小電位差を増幅する。一方、センスアンプＳＡ
２はＭＢＬ２を低レベル、 /ＭＢＬ２を高レベルとする
ように微小電位差を増幅する。

【００６５】なお、図４には、この４種のビット線電位
の変化のうち、メモリセルＣ１、Ｃ２がそれぞれ“Ｈ”
の情報を記憶していた場合を図示する。このように、全
てのビット線が所望の電位まで駆動された後、メモリセ
ルＣ１の情報をメモリセルアレイの外に読み出すのであ
ればセンスアンプＳＡ１を選択し、メモリセルＣ２の情
報をメモリセルアレイの外に読み出すのであればセンス
アンプＳＡ２を選択し、メモリセルＣ１、Ｃ２それぞれ
の情報をパラレルにメモリセルアレイの外に読み出すの
であればセンスアンプＳＡ１およびＳＡ２の双方を選択
する。このようにして、メモリセルＣ１、Ｃ２の情報は
メモリセルアレイの外に取り出すことができる。

【００６６】この後、時刻ｔ６でロウアドレスストロー
ブ信号 /ＲＡＳが立ち上がると、チップ内部に取り込ま
れたアドレスがクリアされる。これに続いて時刻ｔ７で
ワード線（ＷＬ１）が非活性となる。

【００６７】さらに、時刻ｔ８で全てのビット線が短絡
されると同時に転送ゲート制御信号（ＤＩＶＩＤ）も高
レベルに遷移し、チップ内部が完全に初期化される。図
５は、図１に示すメモリセルアレイからデータを読み出
す時の動作タイミングの他の例を示す。

【００６８】図５に示す動作タイミングが、図４に示し
た動作タイミングと異なるところは、転送ゲート制御信
号（ＤＩＶＩＤ）の動作タイミングであり、特にロウア
ドレスストローブ信号 /ＲＡＳが高レベルのとき、転送
ゲート制御信号（ＤＩＶＩＤ）は低レベルに保持され
る。

【００６９】転送ゲート制御信号（ＤＩＶＩＤ）が高レ
ベルに活性化されるのは、時刻ｔ２であり、ビット線が
完全にフローティングとなった後である。これは、時刻
ｔ４で転送ゲート制御信号（ＤＩＶＩＤ）が低レベルに
なる際、転送ゲート用ＭＯＳトランジスタのゲート容量
により、ビット線に負のカップリングノイズが発生する
ものを、あらかじめ時刻ｔ２によるゲート信号線（ＤＩ
ＶＩＤ）の活性化で相殺させることを目的としたもので
ある。

【００７０】他の動作は、図４に示した動作タイミング
と実質的に同様である。図４並びに図５に示したよう
に、この発明においては従来のＤＳＢセンス方式では必
要であったリストア動作が完全に不要であることがわか
る。これは、ビット線を階層構造とすることにより、メ
モリセルＣ２の記憶情報を検知・増幅するセンスアンプ
ＳＡ２がＲＡＳアクティブの最中にメモリセルＣ２に接
続された状態に保持できることによる。これにより、リ
ストア動作の直前と終了の際に発生していた転送ゲート
の２回の駆動が不要となり、高速性に寄与する。さら
に、従来のＤＳＢセンス方式では必要であったアレイ端
でのセンスアンプとビット線の間の転送ゲートが不要と
なり、チップサイズの縮少化にもつながる。さらに、従
来１サイクル中に最悪で３回必要であったセンスアンプ
を介してのビット線の充放電が１回で可能となり、低消
費電力に大きく貢献する。具体的には、従来のＤＳＢセ
ンス方式の場合の電源からの供給電荷量を算出すると、
以下のようになる。

【００７１】＜＜センス動作時＞＞ ｎ×Ｃｂ／２×ＶＣＣ／２・・・（２） ＜＜リストア動作時＞＞ ２／ｎ×Ｃｂ／２×ＶＣＣ・・・（３） 従って、１サイクル中では（２）と（３）との和とな
り、 ｎ×Ｃｂ×ＶＣＣ／２ ・・・（４） の電源からの電荷の供給が必要になる。ここで、ｎは１
サイクルで充電されるビット線の本数、Ｃｂはビット線
容量、ＶＣＣは電源電圧である。

【００７２】一方、本発明における電源からの供給電荷
量は（２）式に相当する部分のみであるため、５０％に
低減可能である。但し、本実施形態の場合、ビット線が
階層構造であるため、従来のＤＳＢセンス方式のそれに
比べマスタービット線分ビット線容量が大きくなる。但
し、マスタービット線には直接メモリセルの拡散層が接
続されないこと、さらには、上層の配線層でこれを構成
することが可能なこととあいまって、マスタービット線
の容量はセグメントビット線に比べ２０〜５０％程度ま
で低減可能である。従って、階層ビット線方式の採用に
よるビット線容量増大を考慮しても、ビット線充放電に
伴う消費電力を従来のＤＳＢセンス方式の６０〜７５％
にまで低減可能である。

【００７３】図６は、この発明に係るＤＲＡＭの具体的
な一回路例を示す回路図である。メモリセルはセグメン
トビット線（ＳＢＬ）とワード線（ＷＬ１、・・・）の
全ての交差点に配設されるクロスポイント型のメモリセ
ルである。セグメントビット線（ＳＢＬ）はアレイの中
央部で、これより上層の配線層で構成されるマスタービ
ット線（ＭＢＬ）に接続される。さらに、アレイの中央
部には左右のマスタービット線（ＭＢＬ）の電気的な接
続関係を制御するＮＭＯＳ転送ゲートが配置され、信号
ＤＩＶＩＤで駆動される。アレイの左右には制御信号 /
ＳＡＮ、ＳＡＰで活性化されるセンスアンプ回路ＳＡ
１、ＳＡ２、信号ＥＱＬで制御されるビット線プリチャ
ージ回路１１−１、１１−２、特定のビット線データを
ＩＯ線に選択的に接続するために信号ＣＳＬで制御され
るＩＯゲート１２−１、１２−２がそれぞれ配置されて
いる。

【００７４】図６に示す具体的な回路は、図７あるいは
図８に示す動作タイミングで動作される。図７は、図６
に示す具体的な回路の読み出し動作時の動作タイミング
の一例を示す図である。

【００７５】図７に示すように、時刻ｔ１で外部制御信
号であるロウアドレスストローブ信号 /ＲＡＳが立ち下
がると、ロウアドレスがチップ内部に取り込まれる。こ
れに続いて、時刻ｔ２で取り込まれたアドレスに従って
活性化されるべきアレイの信号ＥＱＬが立ち下がり、活
性化されるべきアレイのビット線対のイコライズが解除
され、このアレイ内の全てのビット線がプリチャージ回
路１１−１、１１−２から切り離され、フローティング
状態となる。

【００７６】これに続いて、時刻ｔ４で活性化されるべ
きブロック内の特定のワード線（この場合はＷＬ１を想
定）が活性化され、メモリセルＣ１からの情報がセグメ
ントビット線ＳＢＬ１を介してマスタービット線ＭＢＬ
１に微小信号として現れる。同時にメモリセルＣ２から
の情報がセグメントビット線 /ＳＢＬ１を介してマスタ
ービット線 /ＭＢＬ２に微小信号として現れる。なお、
マスタービット線 /ＭＢＬ２に現れた微小信号は転送ゲ
ート２を介してマスタービット線 /ＭＢＬ１にも伝わ
る。

【００７７】これに続いて、時刻ｔ５で転送ゲート制御
信号ＤＩＶＩＤが低レベルに遷移され、アレイの中央か
らマスタービット線 /ＭＢＬ１と、マスタービット線 /
ＭＢＬ２とが互いに分割される。

【００７８】これに続いて、時刻ｔ６で制御信号 /ＳＡ
Ｎが低レベル（例えばＶＳＳ）に、制御信号ＳＡＰが高
レベル（例えばＶＣＣ）に遷移し、センスアンプ回路Ｓ
Ａ１、ＳＡ２がそれぞれ活性化される。センスアンプＳ
Ａ１はマスタービット線対（ＭＢＬ１、 /ＭＢＬ１）の
微少電位差を、また、センスアンプＳＡ２はマスタービ
ット線対（ＭＢＬ２、 /ＭＢＬ２）の微小電位差をそれ
ぞれ、検知・増幅する。この時、メモリセルＣ１、Ｃ２
の記憶情報の組み合わせに従ったマスタービット線ＭＢ
Ｌ１、 /ＭＢＬ１、ＭＢＬ２、 /ＭＢＬ２電位の変化
は、図４を参照して説明したものと同様となる。

【００７９】なお、図７には、図４と同様にメモリセル
Ｃ１、Ｃ２がそれぞれ“Ｈ”の情報を記憶していた場合
を図示する。センスアンプ回路ＳＡ１、ＳＡ２がそれぞ
れ活性化された後、時刻ｔ７で信号ＣＳＬ１が高レベル
に遷移し、ＩＯゲート１２−１が活性化され、マスター
ビット線対（ＭＢＬ１、 /ＭＢＬ１）がＩＯ線対（ＩＯ
１、 /ＩＯ１）に接続される。このようにして、メモリ
セルＣ１の情報は、マスタービット線対（ＭＢＬ１、/
ＭＢＬ１）に読み出され、センスアンプ回路ＳＡ１で増
幅されて、 ＩＯ線対（ＩＯ１、 /ＩＯ１）に伝えられ
る。

【００８０】この後、時刻ｔ８で信号ＣＳＬ１が低レベ
ルに遷移し、マスタービット線対（ＭＢＬ１、 /ＭＢＬ
１）とＩＯ線対（ＩＯ１、 /ＩＯ１）との接続が断たれ
る。また、ロウアドレスストローブ信号 /ＲＡＳが立ち
上がると、チップ内部に取り込まれたアドレスがクリア
される。

【００８１】これに続いて、時刻ｔ９でワード線（ＷＬ
１）が非活性となる。さらに、時刻ｔ１０で制御信号 /
ＳＡＮ、ＳＡＰをそれぞれイコライズレベルに遷移させ
てセンスアンプ回路ＳＡ１、ＳＡ２を非活性とする。ま
た、信号ＥＱＬを高レベルに遷移させて全てのビット線
を短絡する。さらに転送ゲート制御信号（ＤＩＶＩＤ）
を高レベルに遷移させることで、チップ内部が完全に初
期化される。

【００８２】図８は、図６に示す具体的な回路の読み出
し動作時の動作タイミングの他の例を示す図である。図
８に示す動作タイミングが、図７に示した動作タイミン
グと異なるところは、転送ゲート制御信号（ＤＩＶＩ
Ｄ）の動作タイミングであり、特にロウアドレスストロ
ーブ信号 /ＲＡＳが高レベルのとき、転送ゲート制御信
号（ＤＩＶＩＤ）は低レベルに保持される。

【００８３】転送ゲート制御信号（ＤＩＶＩＤ）が高レ
ベルに活性化されるのは、時刻ｔ３であり、ビット線が
完全にフローティングとなった後である。これにより、
時刻ｔ５で転送ゲート制御信号ＤＩＶＩＤが低レベルに
なる際に、転送ゲート用ＭＯＳトランジスタのゲート容
量によってビット線に負のカップリングノイズが発生す
る事情を、あらかじめ時刻ｔ３によるゲート信号線ＤＩ
ＶＩＤの活性化で相殺することができる。

【００８４】他の動作は、図７に示した動作タイミング
と実質的に同様である。 （第２の実施形態）図９は、この発明の第２の実施形態
に係わるＤＲＡＭが有するメモリセルアレイの構成を概
略的に示す構成図である。

【００８５】第２の実施形態が、第１の実施形態と特に
異なるところは、セグメントビット線とマスタービット
線との接続方法にある。図１に示した第１の実施形態で
は、セグメントビット線 /ＳＢＬ１および /ＳＢＬ２は
それぞれ、実際のアレイ上では実質的に同一線上に並
び、同様にマスタービット線 /ＭＢＬ１および /ＭＢＬ
２もそれぞれ、実質的に同一線上に並ぶ。換言すれば、
セグメントビット線 /ＳＢＬ１および /ＳＢＬ２は、左
右のブロックでそれぞれ同じ位置に配置される。同様に
マスタービット線 /ＭＢＬ１および/ＭＢＬ２もまた、
左右のブロックでそれぞれ同じ位置に配置される。

【００８６】このため、転送ゲート２を挟んで紙面左側
のブロックに配置されたセグメントビット線 /ＳＢＬ１
を紙面右側のブロックに配置されたマスタービット線 /
ＭＢＬ２に接続し、紙面右側のブロックに配置されたセ
グメントビット線 /ＳＢＬ２を紙面左側のブロックに配
置されたマスタービット線 /ＭＢＬ１に接続するために
は、セグメントビット線 /ＳＢＬ１と /ＳＢＬ２とをア
レイの中央部で互いに交差させなければならない。この
交差部分においては、別途、接続用の配線層が必要であ
り、例えば左右のブロックを分割するための分割領域の
面積が増大する。

【００８７】これに対して、第２の実施形態では、転送
ゲート２を挟んで紙面左側のブロックに配置されたセグ
メントビット線 /ＳＢＬ１を、紙面右側のブロックに配
置されたマスタービット線ＭＢＬ２に接続し、紙面右側
のブロックに配置されたセグメントビット線ＳＢＬ２
を、紙面左側のブロックに配置され、マスタービット線
ＭＢＬ２とは互いに配置位置がずれあったマスタービッ
ト線 /ＭＢＬ1 に接続する。そして、セグメントビット
線 /ＳＢＬ１とマスタービット線ＭＢＬ２との相互接続
ノードＮ１とセグメントビット線ＳＢＬ２とマスタービ
ット線 /ＭＢＬ１との相互接続ノードＮ２との間に、ゲ
ートに転送ゲート制御信号ＤＩＶＩＤを受け、転送ゲー
ト２を構成するＭＯＳトランジスタを直列に接続する。

【００８８】このような第２の実施形態であると、セグ
メントビット線 /ＳＢＬ１とＳＢＬ２とを、転送ゲート
２を構成するＭＯＳトランジスタのチャネルを介して交
差できるので、セグメントビット線どうしをアレイ上で
交差させる必要をなくすことができる。このため、アレ
イの中央部に設けられてアレイを左右のブロックに分割
する領域の面積の増加を抑制でき、チップ面積の増大を
最小限に抑制できる。

【００８９】このような第２の実施形態においても、第
１の実施形態と同様にクロスポイント型メモリセルを採
用した場合においても雑音耐性に優れ、かつ高速性並び
に低消費電力特性を兼ね備えたＤＲＡＭを実現すること
ができる。

【００９０】（第３の実施形態）図１０は、この発明の
第３の実施形態に係わるＤＲＡＭが有するメモリアレイ
の構成を概略的に示す構成図である。

【００９１】第３の実施形態が、第１並びに第２の実施
形態と異なるところは、マスタービット線とセンスアン
プ回路の間に新たな転送ゲート３１ｎ、３１ｎ−１、３
１ｎ＋１を配設した点にある。

【００９２】これらの転送ゲート３１ｎ、３１ｎ−１、
３１ｎ＋１を選択的に制御することで、隣接するメモリ
アレイ（例えばＡＲＲＡＹｎ−１とＡＲＲＡＹｎ）でセ
ンスアンプ回路を共有化している。

【００９３】具体的には、ＡＲＲＡＹｎが活性化された
場合には、ＩＳＯｎを高レベルから低レベルに変化させ
ることで、センスアンプＳＡ１とＡＲＲＡＹｎ−１が、
センスアンプＳＡ２とＡＲＲＡＹｎ＋１がそれぞれ切り
離される。

【００９４】また、ＡＲＲＡＹｎ−１が活性化された場
合にはＩＳＯｎ−１を、ＡＲＲＡＹｎ＋１が活性化され
た場合にはＩＳＯｎ＋１を同様に高レベルから低レベル
に遷移させることで、全てのセンスアンプが隣接する２
つのアレイで共有化可能となる。これにより、センスア
ンプ回路数の低減が可能となり、クロスポイント型のメ
モリセルの採用とあいまって大幅なチップサイズの縮少
が可能となる。

【００９５】図１１は、図１０に示す回路の動作タイミ
ングの一例を示す図である。外部制御信号であるロウア
ドレスストローブ信号 /ＲＡＳが時刻ｔ１で立ち下がる
と、ロウアドレスがチップ内に取り込まれ、このアドレ
スに従って活性化されるべきアレイのイコライズが解除
され（図示せず）、このアレイ内の全てのビット線が図
示せぬプリチャージ回路から切り離されフローティング
状態となる。

【００９６】これと同期して、時刻ｔ２において活性化
アレイ情報に基づいて活性化アレイに隣接する非活性ア
レイをセンスアンプから切り離すためＩＳＯｎが低レベ
ルに遷移する。

【００９７】これに続いて、時刻ｔ４で活性化されるべ
きブロック内の特定のワード線（ＷＬ）が活性化され、
ビット線に微小信号が現れる。これに続いて、時刻ｔ５
で転送ゲート制御信号ＤＩＶＩＤが低レベルに遷移し、
アレイの中央からマスタービット線対が分割される。

【００９８】これに続いて、時刻ｔ６でセンスアンプが
活性化され、マスタービット線対の微少電位差を検知・
増幅する。全てのビット線が所望の電位まで駆動された
後、時刻ｔ７でロウアドレスストローブ信号 /ＲＡＳが
立ち上がると、チップ内部に取り込まれたアドレスがク
リアされる。

【００９９】これに続いて、時刻ｔ８でワード線（Ｗ
Ｌ）が非活性となる。さらに、時刻ｔ９で全てのビット
線が短絡されると同時に転送ゲート制御信号（ＤＩＶＩ
Ｄ）も高レベルに遷移し、さらに活性アレイに隣接する
アレイもＩＳＯｎが高レベルに遷移する事で再びセンス
アンプへ接続され、チップ内部が完全に初期化される。

【０１００】図１２は、図１０に示す回路の動作タイミ
ングの他の例を示す図である。図１２に示す動作タイミ
ングが図１１に示す動作タイミングと異なるところは、
転送ゲート制御信号ＤＩＶＩＤの動作タイミングであ
り、特にロウアドレスストローブ信号 /ＲＡＳが高レベ
ルのとき、転送ゲート制御信号ＤＩＶＩＤは、低レベル
に保持される。高レベルに活性化されるのは時刻ｔ３で
あり、ビット線は完全にフローティングとなった後であ
る。

【０１０１】これにより、時刻ｔ５で転送ゲート制御信
号ＤＩＶＩＤが低レベルになる際の転送ゲート用ＭＯＳ
トランジスタでのゲート容量により、ビット線に負のカ
ップリングノイズが発生する事情を、あらかじめ時刻ｔ
３によるゲート信号線（ＤＩＶＩＤ）の活性化で相殺さ
せることができる 上記第１〜第３の実施形態によれば、理想的には４Ｆ²
のセルサイズを有すクロスポイント型のメモリセルを雑
音耐性の高い折り返し型ビット線方式と同一な構成でア
レイ化することが可能となる。加えて、従来のＤＳＢセ
ンス方式では必要であったリストア動作が完全に不要と
なる。これは、ビット線を階層構造とする事により、メ
モリセル記憶情報を検知・増幅するセンスアンプがＲＡ
Ｓアクティブの最中にメモリセルに接続された状態に保
持できることによる。リストア動作の排除により、リス
トア動作の直前と終了の際に発生していた転送ゲートの
２回の駆動が不要となり、高速性に寄与する。さらに、
従来のＤＳＢセンス方式では必要であったアレイ端での
センスアンプとビット線の間の転送ゲートが不要とな
り、チップサイズの縮少化にも寄与する。さらに、従来
１サイクル中に最悪で３回必要であったセンスアンプを
介してのビット線の充放電が１回で可能となるため、従
来に比べて６０〜７５％程度の低消費電力化が実現でき
る。

【０１０２】以上、この発明を、第１〜第３の実施形態
を例にとり説明したが、この発明は上述した第１〜第３
の実施形態に限定されるものではなく、この発明の主旨
を逸脱しない範囲で種々変形して実施することが出来
る。

【０１０３】また、特にＤＲＡＭを中心に、この発明を
説明してきたが、この発明はメモリセル情報を検知・増
幅するビット線センスアンプとしてダイナミック型差動
増幅器を採用したＦＲＡＭやＰＲＯＭ等、ＤＲＡＭ以外
のメモリにおいても適応可能である。

【０１０４】

【発明の効果】以上説明したように、この発明によれ
ば、クロスポイント型メモリセルが集積されたメモリセ
ルアレイを有しながらも、リストア動作が不要でさらに
ビット線の充放電も１サイクルに１回のみで動作可能な
半導体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施形態に係わるＤＲ
ＡＭが有するメモリセルアレイの構成図。

【図２】図２はこの発明の第１の実施形態に係わるＤＲ
ＡＭのデータを読み出した際のビット線波形を示す図。

【図３】図３はこの発明の第１の実施形態に係わるＤＲ
ＡＭの微小信号(delta VB1,delta VB2) とメモリセルの
記憶情報（Ｃ１／Ｃ２）との関係を示す図。

【図４】図４は図１に示すメモリセルアレイからデータ
を読み出す時の動作タイミングの一例を示す図。

【図５】図５は図１に示すメモリセルアレイからデータ
を読み出す時の動作タイミングの他の例を示す図。

【図６】図６はこの発明に係るＤＲＡＭの具体的な一回
路例を示す回路図。

【図７】図７は図６に示す具体的な回路の読み出し動作
時の動作タイミングの一例を示す図。

【図８】図８は図６に示す具体的な回路の読み出し動作
時の動作タイミングの他の例を示す図。

【図９】図９はこの発明の第２の実施形態に係わるＤＲ
ＡＭが有するメモリセルアレイの構成図。

【図１０】図１０はこの発明の第３の実施形態に係わる
ＤＲＡＭが有するメモリアレイの構成図。

【図１１】図１１は図１０に示す回路の動作タイミング
の一例を示す図。

【図１２】図１２は図１０に示す回路の動作タイミング
の他の例を示す図。

【図１３】図１３（Ａ）は折り返し型ビット線方式のセ
ル配置を模式的に示した図、図１３（Ｂ）は図１３
（Ａ）中の破線枠１３Ｂ内を拡大して示した図。

【図１４】図１４（Ａ）は折り返し型ビット線方式のセ
ル配置を模式的に示した図、図１４（Ｂ）は図１４
（Ａ）中の破線枠１４Ｂ内を拡大して示した図。

【図１５】図１５（Ａ）はＳＧＴセルの斜視図、図１５
（Ｂ）はＳＧＴセルの断面図。

【図１６】図１６（Ａ）は従来のＤＳＢセンス方式のコ
ア回路を概略的に示した図、図１６（Ｂ）は従来の折り
返し型ビット線方式のコア回路を概略的に示した図。

【図１７】図１７（Ａ）は従来のＤＳＢセンス方式のコ
ア回路を概略的に示した図、図１７（Ｂ）はデータを読
み出した際のビット線波形を示す図、図１７（Ｃ）は入
力微小信号（ΔＶＢ、ΔＶＢ’）とメモリセルの記憶情
報（Ｃ１／Ｃ２）との関係を示す図。

【図１８】図１８（Ａ）〜（Ｃ）はそれぞれ従来のＤＳ
Ｂセンス方式のシーケンスを模式的に示した図。

【図１９】図１９（Ａ）は従来のＤＳＢセンス方式の具
体的な回路図、図１９（Ｂ）はその動作タイミング図。

【符号の説明】

２…転送ゲート、 １１−１、１１−２…プリチャージ回路、 １２−１、１２−２…ＩＯゲート、 ３１ｎ、３１ｎ−１、３１ｎ＋１…転送ゲート。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイと、 前記メモリセルアレイの特定のメモリセル群を選択駆動
   するための複数本のワード線と、 前記メモリセルアレイの特定のメモリセルとデータの授
   受を行うための複数本の第１のビット線と、 前記複数本のワード線と前記複数本の第１のビット線と
   の交差点全てに配置されたメモリセルと、 前記第１のビット線と同一方向に配設され、かつ異なる
   配線層で構成され、対応する前記第１のビット線に接続
   された複数本の第２のビット線とを具備し、 前記複数本の第１のビット線および前記複数本の第２の
   ビット線は少なくとも第１、第２のブロックに分割さ
   れ、 前記第１のブロックに属する前記第２のビット線は対を
   為して第１のセンスアンプに、前記第２のブロックに属
   する前記第２のビット線は対を為して第２のセンスアン
   プにそれぞれ折り返し型ビット線方式で接続され、 前記第１のブロックに属する前記第２のビット線対の一
   方と、前記第２のブロックに属する前記第２のビット線
   対の一方とが互いに転送ゲートを介して接続されている
   ことを特徴とする半導体集積回路装置。
2. 【請求項２】 前記第１のブロックに属する前記第１の
   ビット線は対を為し、前記第１のブロックに属する第１
   のビット線対の一方は前記第１のブロックに属した前記
   第２のビット線対の一方に接続され、その他方は前記第
   ２のブロックに属する前記第２のビット線対の他方に接
   続され、 前記第２のブロックに属する前記第１のビット線は対を
   為し、前記第２のブロックに属する第１のビット線対の
   一方は前記第２のブロックに属する前記第２のビット線
   対の一方に接続され、その他方は前記第１のブロックに
   属する前記第２のビット線対の他方に接続されているこ
   とを特徴とする請求項１に記載の半導体集積回路装置。
3. 【請求項３】 前記第１のブロックに属する前記第１の
   ビット線対の他方と、前記第２のブロックに属する前記
   第１のビット線対の他方とは、前記第１、第２のブロッ
   クそれぞれで互いに同じ位置に配置されていることを特
   徴とする請求項２に記載の半導体集積回路装置。
4. 【請求項４】 前記第１のブロックに属する前記第１の
   ビット線対の他方と、前記第２のブロックに属する前記
   第１のビット線対の他方とは、前記第１、第２のブロッ
   クそれぞれで互いにずれあった位置に配置されているこ
   とを特徴とする請求項２に記載の半導体集積回路装置。
5. 【請求項５】 前記転送ゲートは、少なくとも外部入力
   アドレスにより選択された前記ワード線が活性化される
   時刻よりも所望の時間の前から、前記第１、第２のセン
   スアンプが活性化される時刻よりも所望の時間だけ前の
   一定時間の間、導通状態にあることを特徴とする請求項
   １に記載の半導体集積回路装置。
6. 【請求項６】 前記転送ゲートは、前記センスアンプが
   活性化される時刻よりも所望の時間だけ前に非導通状態
   となった後、外部入力信号のレベルが変化して前記第２
   のビット線対がプリチャージ状態になることに同期し
   て、再び導通状態に制御されることを特徴とする請求項
   ５に記載の半導体集積回路装置。
7. 【請求項７】 前記転送ゲートは、前記センスアンプが
   活性化される時刻よりも所望の時間だけ前に非導通状態
   となった後、そのまま非導通状態を保持し、次のサイク
   ルにおける前記ワード線が活性化される時刻よりも所望
   の時間の前に導通状態になるように制御されることを特
   徴とする請求項５に記載の半導体集積回路装置。
8. 【請求項８】 前記第１のセンスアンプと前記メモリセ
   ルアレイとを電気的に接続する第２の転送ゲートをさら
   に具備し、 外部アドレスによるブロック活性化信号に従って、前記
   転送ゲート並びに前記第２の転送ゲートの導通状態を制
   御することを特徴とする請求項１に記載の半導体集積回
   路装置。
9. 【請求項９】 前記メモリセルアレイとは異なった第２
   のメモリセルアレイと、 前記第１のセンスアンプと前記第２のメモリセルアレイ
   とを電気的に接続する第３の転送ゲートとをさらに具備
   し、 前記第１センスアンプを、前記メモリセルアレイと前記
   第２のメモリセルアレイとで互いに共有したことを特徴
   とする請求項８に記載の半導体集積回路装置。