JPS61183955A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61183955A JPS61183955A JP60023227A JP2322785A JPS61183955A JP S61183955 A JPS61183955 A JP S61183955A JP 60023227 A JP60023227 A JP 60023227A JP 2322785 A JP2322785 A JP 2322785A JP S61183955 A JPS61183955 A JP S61183955A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit line
- word line
- memory cell
- pitch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高密度大容盪ダイナミック形ランダムアクセ
スメモリ（ＤＲＡＭ）のメモリセルアレイ構成シ：関し
、１交点式、即ち対称形ビット線形式でのセンス回路ピ
ツｙ−ヲ大きくとることのできる構成をもつ半導体記憶
装置（二関するものである。
スメモリ（ＤＲＡＭ）のメモリセルアレイ構成シ：関し
、１交点式、即ち対称形ビット線形式でのセンス回路ピ
ツｙ−ヲ大きくとることのできる構成をもつ半導体記憶
装置（二関するものである。
本発明は、高密度メモリセルアレイに適した対称形ビッ
ト線形式で、一つのセンス回路と複数個゛のメモリセル
が接続した左右のビット線からなる対称形ビット線回路
単位？２次元アレイ状Ｃ二配列し、ワード線方向５二隣
賃Ｔるこの回路単位をビット線方向（二回路単位のビッ
ト線方向の間隔（１ピッチ）の１／！ピッチずらして配
列し、かつワード線方向に隣接するメモリセルを同一の
ワード線で活性化Ｔる構成で、センス回路ピッｙ″？ピ
ット線ピッチ即もメモリセルピッチの２倍Ｃ二とること
ができ、極小メモリセルを用いても容易（ニセンス回路
乞レイアウトすることができ、４Ｍｂあるいは１６Ｍｂ
メモリのような高密度大容量メモリ（二適したメモリセ
ルアレイ構成となる半導体記憶装置である。
ト線形式で、一つのセンス回路と複数個゛のメモリセル
が接続した左右のビット線からなる対称形ビット線回路
単位？２次元アレイ状Ｃ二配列し、ワード線方向５二隣
賃Ｔるこの回路単位をビット線方向（二回路単位のビッ
ト線方向の間隔（１ピッチ）の１／！ピッチずらして配
列し、かつワード線方向に隣接するメモリセルを同一の
ワード線で活性化Ｔる構成で、センス回路ピッｙ″？ピ
ット線ピッチ即もメモリセルピッチの２倍Ｃ二とること
ができ、極小メモリセルを用いても容易（ニセンス回路
乞レイアウトすることができ、４Ｍｂあるいは１６Ｍｂ
メモリのような高密度大容量メモリ（二適したメモリセ
ルアレイ構成となる半導体記憶装置である。
大容量化の進むダイナミック形ランダムアクセスメモリ
（以下ＤＲＡＭと記憶。）では、メモリセル面積の縮小
が着実Ｃ二図られており、現在研究開発されたＩ Ｊｔ
ＯＤＲＡＭのメモリセル面積は約２０μｍ”と小さい。
（以下ＤＲＡＭと記憶。）では、メモリセル面積の縮小
が着実Ｃ二図られており、現在研究開発されたＩ Ｊｔ
ＯＤＲＡＭのメモリセル面積は約２０μｍ”と小さい。
第５図はこのメモリセルのレイアウトの一例であり、２
個のメモリセルが描かれている。
個のメモリセルが描かれている。
２−１．２−２はピット線対（ＢＬとＥＬ ）、４はワ
ード線、１２は拡散層領域、１６はキャパシタ用磁極（
セルプレート）、１４は高密度化のため導入された溝で
あり、この溝の側壁の薄い絶縁膜で形成されるＭＯＳキ
ャパシタ（二電荷を蓄積するか否かで情報の記憶？司る
。このメモリセルレイアクトは、現在よく使われている
２交点式、即ち折返し形ビット線形式のためのものであ
る。この形式では、１個のメモリセル領域のや（二、ス
イッチトランジスタを形成する１本のワード線と通過ワ
ード線、計２本のワード琢が必要となる。この２本の配
線領域は、更Ｃ；高密度化されたメモリセル乞想定した
場盆、メモリセル寸法の縮小？妨げる要因となる。言い
替えると、極小メモリセルＣ二おいては、メモリセルと
信号？やりとりする１本のビット線とメモリセルの選択
を行う１本のワード線のみで構成できるメモリセルアレ
イ構成、即ち対称形（１交点式とも呼ぶ。）ビット線形
式が望まれる。一方、この対称形ビット線形式は従来よ
り数多く使用されている構成であるが、高密度化に際し
て次の問題がある。
ード線、１２は拡散層領域、１６はキャパシタ用磁極（
セルプレート）、１４は高密度化のため導入された溝で
あり、この溝の側壁の薄い絶縁膜で形成されるＭＯＳキ
ャパシタ（二電荷を蓄積するか否かで情報の記憶？司る
。このメモリセルレイアクトは、現在よく使われている
２交点式、即ち折返し形ビット線形式のためのものであ
る。この形式では、１個のメモリセル領域のや（二、ス
イッチトランジスタを形成する１本のワード線と通過ワ
ード線、計２本のワード琢が必要となる。この２本の配
線領域は、更Ｃ；高密度化されたメモリセル乞想定した
場盆、メモリセル寸法の縮小？妨げる要因となる。言い
替えると、極小メモリセルＣ二おいては、メモリセルと
信号？やりとりする１本のビット線とメモリセルの選択
を行う１本のワード線のみで構成できるメモリセルアレ
イ構成、即ち対称形（１交点式とも呼ぶ。）ビット線形
式が望まれる。一方、この対称形ビット線形式は従来よ
り数多く使用されている構成であるが、高密度化に際し
て次の問題がある。
第６図は対称形ビット線形式の構成の従来例であり、５
で示Ｔマルチプレクチ付センス回路の両側に２−１．２
−２で示すピット線対（ＢＬ、 ＢＬ）を配置し、４で
示すワード線を選択することＣ；より、３で示すメモリ
セルから２−１なるビット線上１：続出された微小信号
を、２−２なるビット線上に同時Ｅ：現れた参照信号を
もとＣ二５のセンス回路で増幅し、６で示Ｔコラムデコ
ーダからの出カフ（二よりマルチプレックスされて９−
１．９−２で示すデータＨＣＤ、Ｄ＞上Ｉ：続出され、
８の入出力回路に情報が伝えられる。しかしながらこの
対称形ビット層形成Ｃ二おいては、センス回路５のピッ
チをビット線ピッチ、即ちメモリセルの縦方向のピッチ
と等しくする必要がある。センス回路５は、後述するよ
うＣ二少なくともフリツプフロツプ回路を必艷とするの
で、更Ｃ；高密度化した、例えば５〜１０μがの極小メ
モリセルを用いる場合Ｃ二はセンス回路５をそのピッチ
内≦二抑えることは不可能Ｉ：近いと言える。
で示Ｔマルチプレクチ付センス回路の両側に２−１．２
−２で示すピット線対（ＢＬ、 ＢＬ）を配置し、４で
示すワード線を選択することＣ；より、３で示すメモリ
セルから２−１なるビット線上１：続出された微小信号
を、２−２なるビット線上に同時Ｅ：現れた参照信号を
もとＣ二５のセンス回路で増幅し、６で示Ｔコラムデコ
ーダからの出カフ（二よりマルチプレックスされて９−
１．９−２で示すデータＨＣＤ、Ｄ＞上Ｉ：続出され、
８の入出力回路に情報が伝えられる。しかしながらこの
対称形ビット層形成Ｃ二おいては、センス回路５のピッ
チをビット線ピッチ、即ちメモリセルの縦方向のピッチ
と等しくする必要がある。センス回路５は、後述するよ
うＣ二少なくともフリツプフロツプ回路を必艷とするの
で、更Ｃ；高密度化した、例えば５〜１０μがの極小メ
モリセルを用いる場合Ｃ二はセンス回路５をそのピッチ
内≦二抑えることは不可能Ｉ：近いと言える。
従来の対称形ビット線形式で４Ｍ１ｔあるいは１６ＭＡ
級の高密度大容量ＤＲＡＭのメモリセルアレイを構成し
ようとした場合、メモリセル自体の面積の縮小が因れて
も、配線ピッチあるいはセンス回路ピッチ等により制限
を受け、充分な高密度化が図れないという問題があった
。
級の高密度大容量ＤＲＡＭのメモリセルアレイを構成し
ようとした場合、メモリセル自体の面積の縮小が因れて
も、配線ピッチあるいはセンス回路ピッチ等により制限
を受け、充分な高密度化が図れないという問題があった
。
本発明は、従来の問題を解決するために、対称形ビット
線形式の回路単位を１個または複数個ワード線方向に並
べた回路グループを、ワード線方向には回路単位１／２
ピッチだけビット線方向にずらして隣接させるように２
次元状に配列しゲート紛方向に隣接するメモリセルを同
一のワード線で活性化するように構成したことを特徴と
している。
線形式の回路単位を１個または複数個ワード線方向に並
べた回路グループを、ワード線方向には回路単位１／２
ピッチだけビット線方向にずらして隣接させるように２
次元状に配列しゲート紛方向に隣接するメモリセルを同
一のワード線で活性化するように構成したことを特徴と
している。
本発明の構成（二より、センス回路ピッｙ−ｔピット線
ピッチ、即ちメモリセルピッチの２倍シーとることがで
き、極小メモリセルを用いても容易（ニセンス回路をレ
イアウトすることができ、４Ｍｂまたは１６Ｍｂメモリ
のような高密度大容量メモリ（二適したメモリセルアレ
イ構成となる。以下図面Ｃ二より説明する。
ピッチ、即ちメモリセルピッチの２倍シーとることがで
き、極小メモリセルを用いても容易（ニセンス回路をレ
イアウトすることができ、４Ｍｂまたは１６Ｍｂメモリ
のような高密度大容量メモリ（二適したメモリセルアレ
イ構成となる。以下図面Ｃ二より説明する。
第１図は本発明の実施例（１）であり、１は対称形ビッ
ト線形式の回路単位であり、２−１．２−２のビット線
対（ＢＬ、ＢＬ） 、 ５のメモリセル、４のワード線
、および５のマルデプレクナ付センス回路（以下センス
回路という。）Ｃ二より構成する。またマルチプレフナ
付センス回路５の回路例としては第２図に示す一実施例
のよう（二、１１の増幅部と、７のコラムセレクト信号
Ｃ二よＩＪ９−１．９−２（Ｄｆ −タ線（Ｄ、Ｄ）上
（ニセンス後のビット線信号？伝えるマルチプレクチか
ら構成される。また第１図の中の６はコラムデコーダ、
１０は２次元状に配列された回路単位１の左端および右
端でのバランス用メモリセル群である。第１図のよう（
二回路単位１を１／２ピッチずつずらして配列すると、
センス回路５のピッチはメモリセル３のピッチの２倍と
することができる。
ト線形式の回路単位であり、２−１．２−２のビット線
対（ＢＬ、ＢＬ） 、 ５のメモリセル、４のワード線
、および５のマルデプレクナ付センス回路（以下センス
回路という。）Ｃ二より構成する。またマルチプレフナ
付センス回路５の回路例としては第２図に示す一実施例
のよう（二、１１の増幅部と、７のコラムセレクト信号
Ｃ二よＩＪ９−１．９−２（Ｄｆ −タ線（Ｄ、Ｄ）上
（ニセンス後のビット線信号？伝えるマルチプレクチか
ら構成される。また第１図の中の６はコラムデコーダ、
１０は２次元状に配列された回路単位１の左端および右
端でのバランス用メモリセル群である。第１図のよう（
二回路単位１を１／２ピッチずつずらして配列すると、
センス回路５のピッチはメモリセル３のピッチの２倍と
することができる。
なお、この実施例では一つの回路単位を配列の１要素と
したが、ワード線方向Ｃ二対称形状の二つの回路単位を
配列の１要素ｆ二しても、センス回路ピッチはメモリセ
ルピッチの２倍となる。更を二、複数個の回路単位を配
列の１要素として同様に構成することもできる。
したが、ワード線方向Ｃ二対称形状の二つの回路単位を
配列の１要素ｆ二しても、センス回路ピッチはメモリセ
ルピッチの２倍となる。更を二、複数個の回路単位を配
列の１要素として同様に構成することもできる。
ところでこのような構成における回路単位１での一つの
ビット線に接続されるメモリセルの個数は、その個数に
より決定されるビット巌容量Ｃｊとメモリセル容＊Ｃｓ
の比で左右されるビット線信号電圧がセンス感度Ｃ；対
して充分大きいよう＝ Ｅ％定される。ＭＡ級メモリに
おいては、高密度メモリセルのため（二Ｃｓの値が小さ
くなると考えられるので、このピットａあたりのメモリ
セル数は、ＣＢの値を小さく抑えるためにあまり大きく
することはできず、例えば６４あるいは１２８個という
ような個数となる。従って、例えば４Ｍｂ ＤＲＡＭで
ビット線方向Ｃ二２に個、ワード線方向ｃ ２ Ｋ個単
純にメモリセルな配列させた場合を考えると、この回路
単位１は、ビット線方向（二８〜１６個並ぶことになる
０この場合、１０で示すバランス用メモリセル群全体の
全メモリセルアレイに占める面積割合は１／１６〜１／
３２と小さな値になり、面積的【：はほとんど問題とな
らない。
ビット線に接続されるメモリセルの個数は、その個数に
より決定されるビット巌容量Ｃｊとメモリセル容＊Ｃｓ
の比で左右されるビット線信号電圧がセンス感度Ｃ；対
して充分大きいよう＝ Ｅ％定される。ＭＡ級メモリに
おいては、高密度メモリセルのため（二Ｃｓの値が小さ
くなると考えられるので、このピットａあたりのメモリ
セル数は、ＣＢの値を小さく抑えるためにあまり大きく
することはできず、例えば６４あるいは１２８個という
ような個数となる。従って、例えば４Ｍｂ ＤＲＡＭで
ビット線方向Ｃ二２に個、ワード線方向ｃ ２ Ｋ個単
純にメモリセルな配列させた場合を考えると、この回路
単位１は、ビット線方向（二８〜１６個並ぶことになる
０この場合、１０で示すバランス用メモリセル群全体の
全メモリセルアレイに占める面積割合は１／１６〜１／
３２と小さな値になり、面積的【：はほとんど問題とな
らない。
また、この領域もメモリセル領域とするために、センス
回路列をアレイの左端、右端＋： 更Ｃ設け、この領域
でのメモリセル信号１：対する基準電圧を別途設ける構
成も考えられる。
回路列をアレイの左端、右端＋： 更Ｃ設け、この領域
でのメモリセル信号１：対する基準電圧を別途設ける構
成も考えられる。
次１：、本発明の池の実施例（２）を第３図に示す。
ここで、５−１ は′＠４図に一実施例を示すよう直
：各ビット線とスイッチを介して接続されたセンス回路
であり、この例ではトランジスタＱｌ−Ｑ４でスイッチ
の役目を果たしている。また、５−２は、同様ζ二第４
に示すごとく、５−１のセンス回路に加えて、この出力
を９−１．９−２で示すデータ線（Ｄ、Ｄ） にコラム
セレクト信号７を用いて伝えるマルチプレク４ｊ−を付
加した回路である。このような第３図の実施例（２）の
構成は、第１図の実施例（１）の回路単位１のセンス回
路とビット線対ｔスイッチｒ介して接続し、かつこのビ
ット線対の他端を、隣ＭＴる回路単位１（二属するセン
ス回路ぽニスイツテ？介して接続すること（二より、基
本的Ｃ二形成できる。
：各ビット線とスイッチを介して接続されたセンス回路
であり、この例ではトランジスタＱｌ−Ｑ４でスイッチ
の役目を果たしている。また、５−２は、同様ζ二第４
に示すごとく、５−１のセンス回路に加えて、この出力
を９−１．９−２で示すデータ線（Ｄ、Ｄ） にコラム
セレクト信号７を用いて伝えるマルチプレク４ｊ−を付
加した回路である。このような第３図の実施例（２）の
構成は、第１図の実施例（１）の回路単位１のセンス回
路とビット線対ｔスイッチｒ介して接続し、かつこのビ
ット線対の他端を、隣ＭＴる回路単位１（二属するセン
ス回路ぽニスイツテ？介して接続すること（二より、基
本的Ｃ二形成できる。
この実施例（２）での回路動作を、第６図中のワード線
４ が選択された場４＆ヲ例（二とり次Ｃ二説明する。
４ が選択された場４＆ヲ例（二とり次Ｃ二説明する。
このとき、ワード線４（；接続された全メモリセルのデ
ータは各々のピット線上Ｃ二現れる。その中の二つのメ
モリセル５．５＋’ニー看目して説明すると、ビット線
上（二現れた二つのメモリセルデータは、ワード線が立
上がる以前オフ状態であったスイッチ？選択的（ニオン
状態にすることＣ二より、例えば３のデータは右側の５
−２のセンス回路Ｃ二、３のデータは左側の５−１ の
センス回路（二法えられる。
ータは各々のピット線上Ｃ二現れる。その中の二つのメ
モリセル５．５＋’ニー看目して説明すると、ビット線
上（二現れた二つのメモリセルデータは、ワード線が立
上がる以前オフ状態であったスイッチ？選択的（ニオン
状態にすることＣ二より、例えば３のデータは右側の５
−２のセンス回路Ｃ二、３のデータは左側の５−１ の
センス回路（二法えられる。
こ（Ｄ 動ｒｉ：と同時（二、５−２．５−１ のセ
ンス回路ハ、それぞれ他方のビット線２−２ 、および
２−１ともスインｆ−を介して接続状態となり、参照信
号が設定される。その後センス回路５−１’ 、 ５−
２’が駆動され、３’ 、 ５’のメモリセルデータは
それぞれ５−２’ 、 ５−１で増幅され、センス回路
５−２ 内のマルチプレクサ（二より、メモリセル３の
信号が８の入出力回路Ｃ二伝えられる。またメモリセル
３の増幅後の信号は３′のメモリセルＣ二再書込みされ
る。
ンス回路ハ、それぞれ他方のビット線２−２ 、および
２−１ともスインｆ−を介して接続状態となり、参照信
号が設定される。その後センス回路５−１’ 、 ５−
２’が駆動され、３’ 、 ５’のメモリセルデータは
それぞれ５−２’ 、 ５−１で増幅され、センス回路
５−２ 内のマルチプレクサ（二より、メモリセル３の
信号が８の入出力回路Ｃ二伝えられる。またメモリセル
３の増幅後の信号は３′のメモリセルＣ二再書込みされ
る。
ナオ、出力したいデータがメモリセル３′のメモリセル
データの場合は、センス回路５−１ ．５−２のスイッ
チ？制御すること１；より、メモリセル３のメモリセル
データン５−２のセンス回路へ、メモリセル３のメモリ
セルデータを５−１のセンス回路へ伝えでやｎばよい。
データの場合は、センス回路５−１ ．５−２のスイッ
チ？制御すること１；より、メモリセル３のメモリセル
データン５−２のセンス回路へ、メモリセル３のメモリ
セルデータを５−１のセンス回路へ伝えでやｎばよい。
このような構成では、センス回路ピッチがビット線ピッ
を即ちメモリセルピッチの２倍Ｃ二設定できるのみなら
ず、マルチプレクサを一つおきのセンス回路列（二配置
丁ればよ（、面積の削減が図れる。
を即ちメモリセルピッチの２倍Ｃ二設定できるのみなら
ず、マルチプレクサを一つおきのセンス回路列（二配置
丁ればよ（、面積の削減が図れる。
以上述べたようＣ二、本発明は、高密度メモリセルアレ
イに適した対称形ビット線形式で、一つのセンス回路と
複数個のメモリセ、ルが接続した左右のビット線からな
る対称形ビット線回路単位馨２次元アレイ状（二配列さ
せ、ワード線方向（二隣接するこの回路単位ｔビット線
方向Ｃ二１／２ピッチずらして配列させ、かつワード線
方向に隣接するメモリセルを同一のワード線で活性化す
る構成であるので、センス回路ピツｙ−ヲピツト線ピッ
チ即ちメモリセルピッチの２倍ζ二とることができ、極
小メモリセルを用いても容易Ｃニセンス回路？レイアク
トすることができ、４Ｍｂあるいは１６Ｍｂメモリのよ
うな高密度大容量メモリシニ適したメモリセルアレイ構
成となる利点がある。
イに適した対称形ビット線形式で、一つのセンス回路と
複数個のメモリセ、ルが接続した左右のビット線からな
る対称形ビット線回路単位馨２次元アレイ状（二配列さ
せ、ワード線方向（二隣接するこの回路単位ｔビット線
方向Ｃ二１／２ピッチずらして配列させ、かつワード線
方向に隣接するメモリセルを同一のワード線で活性化す
る構成であるので、センス回路ピツｙ−ヲピツト線ピッ
チ即ちメモリセルピッチの２倍ζ二とることができ、極
小メモリセルを用いても容易Ｃニセンス回路？レイアク
トすることができ、４Ｍｂあるいは１６Ｍｂメモリのよ
うな高密度大容量メモリシニ適したメモリセルアレイ構
成となる利点がある。
第１図は本発明の実施例（１）、第２図は実施例（１）
の中のマルチプレフナ？含むセンス回路例、第３図は本
発明の他の実施例（２）、第４図は実施例（２）の要部
回路例、第５図は従来のメモリセルのレイアワト例、第
６図は対称形ピッ）ＩＪ形式の従来例である。 １９１．対称形ピッ）Ｍ回路単位、２−１．２−２・・
・ビット線対、３・・・メモリセル、４・０．ワード線
、５００．センス回路（マルチプレクサを含む）、５−
１・・・ヤｙユ回路（スイッチを含む）、５−２・・・
センス回路（スイッチとマルチプレクチを含む）、６・
・、コラムデコーダ、７・・・コラムセレクト信号、８
・・・入出力回路、９−１．９−２・・・データ線対、
１０・・・バランス用メモリセル群、１１・・・増幅部
、１２・・・拡散層領域、１５・・・キャパシタ用電極
（セルプレート）、１４・・・溝 特許出願人 日本電信電話公社 代理人 弁理士 玉蟲久五部（外２名）本発明の実施例
（１） 第１図 ２−１．２−２ ： ビット１ｌＡｎ ９−１
、９−２ ： テ”９ｍ対実施例（１）のセンス回路 第２図 本光明の爽１ｆｐ、例（２） ５−１．５−２ ： センス回１！ｒｌｌ：ｊ？ｆ？Ｌ
ＦＢ実施例（２）の要部回路 第４図 従来のメモリセルのレイアウト １５ 図 ２−１，２二２二ビツトＦＩＡ井 ９−１．９−２
： ラゞ−タ線対従来の対称形ヒ′：升線形式のメ
モリセルアレイ第 ６ 図
の中のマルチプレフナ？含むセンス回路例、第３図は本
発明の他の実施例（２）、第４図は実施例（２）の要部
回路例、第５図は従来のメモリセルのレイアワト例、第
６図は対称形ピッ）ＩＪ形式の従来例である。 １９１．対称形ピッ）Ｍ回路単位、２−１．２−２・・
・ビット線対、３・・・メモリセル、４・０．ワード線
、５００．センス回路（マルチプレクサを含む）、５−
１・・・ヤｙユ回路（スイッチを含む）、５−２・・・
センス回路（スイッチとマルチプレクチを含む）、６・
・、コラムデコーダ、７・・・コラムセレクト信号、８
・・・入出力回路、９−１．９−２・・・データ線対、
１０・・・バランス用メモリセル群、１１・・・増幅部
、１２・・・拡散層領域、１５・・・キャパシタ用電極
（セルプレート）、１４・・・溝 特許出願人 日本電信電話公社 代理人 弁理士 玉蟲久五部（外２名）本発明の実施例
（１） 第１図 ２−１．２−２ ： ビット１ｌＡｎ ９−１
、９−２ ： テ”９ｍ対実施例（１）のセンス回路 第２図 本光明の爽１ｆｐ、例（２） ５−１．５−２ ： センス回１！ｒｌｌ：ｊ？ｆ？Ｌ
ＦＢ実施例（２）の要部回路 第４図 従来のメモリセルのレイアウト １５ 図 ２−１，２二２二ビツトＦＩＡ井 ９−１．９−２
： ラゞ−タ線対従来の対称形ヒ′：升線形式のメ
モリセルアレイ第 ６ 図
Claims (2)
- （１）メモリセルと信号をやりとりする１本のビット線
と、メモリセルの選択を行う１本のワード線とで構成す
る対称形ビット線形式によるメモリセルアレイ構成の半
導体記憶装置において、１個のセンス回路と、前記セン
ス回路に接続されたビット線対と、前記ビット線対のそ
れぞれに接続された複数個のメモリセルとからなる回路
を回路単位とし、 前記回路単位を１個または複数個を、前記ビット線と前
記メモリセルを介して交差配置するワード線方向に並べ
て回路グループを構成し、前記回路グループを前記ワー
ド線方向に、前記ビット線方向に対して１／２ピッチず
らして隣接して２次元状に配置し、 前記ワード線方向に隣接するメモリセルを同一のワード
線で活性化する ことを特徴とする半導体記憶装置。 - （２）前記センス回路は、 前記ビット線との接続を開閉し、かつ 前記ワード線方向に隣接する回路単位に属するビット線
との接続を開閉するスイッチ を含んでなることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023227A JPS61183955A (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023227A JPS61183955A (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183955A true JPS61183955A (ja) | 1986-08-16 |
Family
ID=12104741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60023227A Pending JPS61183955A (ja) | 1985-02-08 | 1985-02-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192994A (ja) * | 1987-10-02 | 1989-04-12 | Matsushita Electric Ind Co Ltd | ダイナミック型ランダムアクセスメモリ |
| US5025294A (en) * | 1988-06-29 | 1991-06-18 | Fujitsu Limited | Metal insulator semiconductor type dynamic random access memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100232A (en) * | 1978-01-24 | 1979-08-07 | Nec Corp | Integrated memory |
| JPS5690491A (en) * | 1979-12-21 | 1981-07-22 | Hitachi Ltd | Memory |
-
1985
- 1985-02-08 JP JP60023227A patent/JPS61183955A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54100232A (en) * | 1978-01-24 | 1979-08-07 | Nec Corp | Integrated memory |
| JPS5690491A (en) * | 1979-12-21 | 1981-07-22 | Hitachi Ltd | Memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192994A (ja) * | 1987-10-02 | 1989-04-12 | Matsushita Electric Ind Co Ltd | ダイナミック型ランダムアクセスメモリ |
| US5025294A (en) * | 1988-06-29 | 1991-06-18 | Fujitsu Limited | Metal insulator semiconductor type dynamic random access memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0055572B1 (en) | A semiconductor memory device | |
| KR100215595B1 (ko) | 다이나믹형 반도체 기억장치 | |
| JP2792211B2 (ja) | 半導体記憶装置 | |
| JP3129336B2 (ja) | 半導体記憶装置 | |
| KR20030041817A (ko) | 반도체기억장치 | |
| JPS63183691A (ja) | 半導体記憶装置 | |
| JPH01171195A (ja) | メモリ装置 | |
| US6094390A (en) | Semiconductor memory device with column gate and equalizer circuitry | |
| JPH05152544A (ja) | 半導体メモリセル | |
| JPS61183955A (ja) | 半導体記憶装置 | |
| TW201812755A (zh) | 記憶體架構 | |
| JPH08297967A (ja) | 三重ポートを有する半導体メモリ装置 | |
| US7333387B2 (en) | Device and method for selecting 1-row and 2-row activation | |
| KR100191791B1 (ko) | 반도체 메모리 장치를 위한 메모리 셀 레이아웃구조 | |
| US5933380A (en) | Semiconductor memory device having a multilayered bitline structure with respective wiring layers for reading and writing data | |
| JPH05283655A (ja) | マスクｒｏｍ | |
| JP2010027094A (ja) | 半導体記憶装置 | |
| JP3350241B2 (ja) | 半導体記憶装置 | |
| JP2902666B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPS6134792A (ja) | 半導体記憶装置 | |
| JPS6366791A (ja) | 半導体記憶装置 | |
| JPS61217994A (ja) | 半導体記憶装置 | |
| JPH0794597A (ja) | ダイナミック型半導体記憶装置 | |
| JPH1093048A (ja) | 半導体記憶装置 | |
| JP2002217385A (ja) | 半導体集積回路装置 |