JPH11317081A - 小型で、低電圧の、雑音余裕のあるメモリセル - Google Patents
小型で、低電圧の、雑音余裕のあるメモリセルInfo
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- JPH11317081A JPH11317081A JP11051933A JP5193399A JPH11317081A JP H11317081 A JPH11317081 A JP H11317081A JP 11051933 A JP11051933 A JP 11051933A JP 5193399 A JP5193399 A JP 5193399A JP H11317081 A JPH11317081 A JP H11317081A
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Abstract
ム可能ロジックデバイスの制限を克服すること。 【解決手段】 データ信号を受け取るための入力と、さ
らに出力とを有するラッチと、ラッチの該出力を制御す
るために、制御信号に応答して、ラッチを所定電位に選
択的に結合するためのスイッチと、を含むメモリセル。
Description
に関する。特に、本発明は、プログラム可能ロジックデ
バイスおよび他の電子構成要素に用いられるメモリセル
に関する。
O)スタティックランダムアクセスメモリ(SRAM)
連鎖の単純化された模式図を示す。FIFO SRAM
連鎖は、当該技術で周知であり、例えば、これも当該技
術で周知であるプログラム可能ロジックデバイス(PL
D)内で用いられる。図1に示すFIFO SRAM連
鎖(710)において、各SRAMセル(720)は、
比較的弱く、後方向に向けられたフィードバックインバ
ータ(724)と閉ループで直列に接続された、比較的
強く前方向に向けられたドライバインバータ(722)
を含む。NMOSパスゲート(714)によって上から
伝わる信号がない場合、各フィードバックインバータ
(724)は、すぐ上にあるパスゲート(714)によ
って伝えられた最終信号によって残された、順方向イン
バータとも呼ばれ得る関連のドライバインバータ(72
2)をどのような状態でも保持するのに十分強い。一
方、各フィードバックインバータ(724)は、すぐ上
にあるパスゲート(714)によって伝えられるあらゆ
る信号に、関連するドライバインバータ(722)が応
答するのを防止するためには十分強くない。各セルに対
して、ドライバインバータ(722)およびフィードバ
ックインバータ(724)は、集合的に動作して単一の
2進数(ビット)を格納する。
(712)を介して、FIFO連鎖(710)に連鎖の
最初で付与される。最初に、全てのパスゲート(71
4)は、アドレス線ADDRL−1からADDRL−N
のそれぞれに伝送されるアドレス信号ADDR−1から
ADDR−Nによって使用可能にされる。これは、第1
のプログラミングデータビットが、(これが通過する連
続的な各ドライバインバータ(722)によって反転さ
れた)連鎖全体を通過してセル(720−N)まで到達
して格納されることを可能にする。
DDR−N信号を論理0に変更することによってオフに
する。よって、線(712)からの次のプログラミング
データビットは、連鎖を通過して(図示しないが、他の
セル(720)の全てと同様である)セル(720−
N)のすぐ上のセル(720−(N−1))に到達して
格納される。次いで、セル(720−(N−1))の上
のNMOSパスゲート(714)はオフになり、次のプ
ログラミングデータビットがデータ入力線(712)に
付与される。このプロセスは、セル(720)の全てが
プログラムされ、全てのパスゲート(714)がオフに
なるまで続く。各セル(720)は、データ出力線を介
して、格納したデータを出力する。データ出力信号は、
連鎖(710)を含むPLDの動作の様々な局面を制御
するのに用いられ得る。
信号を用いて検証され、パスゲート(714)を下から
上に向かって進行的に使用可能にし得る。これは、セル
(720)のデータが検証リード線(716)を介して
下から上に向かって次々に読み出されるのを可能にす
る。
に、連鎖(710)をプログラムまたは検証するために
は、各NMOSパスゲート(714)は、論理0信号お
よび論理1信号の両方を効果的に通過させることができ
なくてはならない。回路構成要素が(半導体製造の発達
する技術進歩の結果可能になっているように)非常に小
さく形成されており、それによってVCC(論理1信号
に用いられる電圧)が低減された場合、NMOSパスゲ
ート(714)は、パスゲートが望ましくなく大きく形
成されていない限り、下のフィードバックインバータ
(724)の論理0出力を上書きするのに十分強い論理
1信号を伝えることができなくなり得る。よって、NM
OSパスゲートが論理1を通過させる効果を低減する上
述の条件下では、PMOSパスゲートは、論理0をうま
く通過させない。よって、FIFO SRAM連鎖は、
PLDなどの製品におけるプログラム可能要素として用
いるにはそれほど良好ではなくなってくる。
の欠点は、(1)比較的大きな供給電圧が必要であるこ
と、(2)比較的大量のダイス領域が必要であること
(なぜなら、フィードバックインバータ(724)は比
較的大きなチャネル長を有する弱いデバイスであり、ア
クセストランジスタ(714)は比較的幅が大きく、比
較的導電性のあるデバイスであるからである。)そし
て、(3)アドレス線上の雑音故障(noise glitch)な
どの雑音に影響されすいこと、である。
e-immune)、かつ小型であり、大きな供給電圧が必要で
ない、ランダムアクセスメモリ(RAM)を開発するの
が、極めて望ましい。
よび関連するプログラム可能ロジックデバイスの制限を
克服することが望ましい。
であり、その目的は上記のような問題点を克服して、現
在のFIFOセルおよび関連するプログラム可能ロジッ
クデバイスの制限の克服したメモリセルを提供すること
である。
めの入力と、さらに出力とを有するラッチと、該ラッチ
の該出力を制御するために、制御信号に応答して、該ラ
ッチを所定電位に選択的に結合するためのスイッチと、
を含むメモリセルが提供される。
記制御信号に応答して、前記ラッチ出力を前記所定電位
に結合するためのものであってもよい。
を前記ラッチ入力に結合するためのパッシングゲートを
さらに含んでもよい。
第1のスイッチングトランジスタと、前記データ信号に
応答する第2のスイッチングトランジスタと、を含み、
該第2のスイッチングトランジスタが、該第1のスイッ
チングトランジスタと直列に結合されてもよい。
第1のスイッチングトランジスタと、前記データ信号に
応答するインバータと、を含み、該インバータの出力
が、該第1のスイッチングトランジスタに結合され、前
記所定電位を与えてもよい。
メモリセルの一部分であってもよい。
線と、前記ラッチの入力ノードと、該ラッチの出力ノー
ドと、パスゲートトランジスタと、をさらに含み、該パ
スゲートトランジスタのゲートが該行選択線に接続さ
れ、該パスゲートトランジスタがオンにされると該ラッ
チの該入力ノードが該データ入力線に電気的に接続され
るように、該パスゲートトランジスタが、該データ入力
線と、該ラッチの該入力ノードとに接続され、該スイッ
チがオンにされると該ラッチの該出力ノードが該所定電
位に電気的に接続されるように、前記スイッチが、該ラ
ッチの該出力ノードと、前記所定電位との間に接続され
てもよい。
るゲートを有する第1のスイッチングトランジスタと、
前記データ入力線に接続されるゲートを有する第2のス
イッチングトランジスタと、を含み、該行選択線に制御
信号が与えられ且つ該データ入力線にデータ信号が与え
られると該スイッチがオンになるように、該第1のスイ
ッチングトランジスタおよび該第2のスイッチングトラ
ンジスタが、該ラッチの該出力ノードと該所定電位との
間に直列に接続されてもよい。
のスイッチングトランジスタと、前記データ入力線に接
続されるインバータとを含み、該インバータの出力が、
該第1のスイッチングトランジスタに結合され、前記所
定電位を与えてもよい。
い。
てもよい。
い。
ジスタを含み、さらに、該ラッチが、順方向インバータ
と、該順方向インバータに接続されるフィードバックイ
ンバータとを含み、該フィードバックインバータは、該
フィードバックインバータの、前記所定電位への選択的
な接続および切り離しを行い、それにより前記メモリセ
ルの前記出力を制御するための該グランドアクセストラ
ンジスタを含んでもよい。
タ入力ノードと、アドレス線に接続されるアクセストラ
ンジスタゲートと、前記順方向インバータおよび前記フ
ィードバックインバータに接続されるアクセストランジ
スタ出力ノードとを有するアクセストランジスタをさら
に含んでもよい。
あるとき、前記アクセストランジスタと、前記フィード
バックインバータの選択されたトランジスタとが、電圧
分割器を形成し、前記順方向インバータの入力ノード上
で不慮に起こる論理ハイ電圧が、該順方向インバータの
トリップ電圧未満であってもよい。
てもよい。
リア線と、アクセストランジスタ入力ノードと、アクセ
ストランジスタ出力ノードと、アクセストランジスタ制
御ゲートとを有するアクセストランジスタと、をさらに
含み、該アクセストランジスタ入力ノードが、該データ
線に接続され、該アクセストランジスタ制御ゲートが、
該アドレス線に接続され、前記順方向インバータが、順
方向インバータ入力ノードおよび順方向インバータ出力
ノードを含み、該順方向インバータ入力ノードが、該ア
クセストランジスタ出力ノードに接続され、さらに、該
フィードバックインバータが、フィードバックインバー
タ入力ノードと、フィードバックインバータ出力ノード
と、フィードバックインバータ制御ノードとを含み、該
フィードバックインバータ入力ノードが、該順方向イン
バータ出力ノードに接続され、該フィードバックインバ
ータ出力ノードが、該アクセストランジスタ出力ノード
に接続され、該フィードバックインバータ制御ノード
が、該グローバルクリア線に接続されてもよい。
スイッチを有するメモリセルであって、スイッチはデー
タ信号および制御信号に応答する、メモリセル。本発明
のある実施形態において、スイッチは、ゲートがメモリ
セルのデータ入力線に接続されたデータ選択線プルダウ
ントランジスタと、ゲートがロウ選択線に接続されたロ
ウ選択線プルダウントランジスタとを含む。データ入力
線プルダウントランジスタおよびロウ選択線プルダウン
トランジスタは互いに結合され、両トランジスタがオン
になると、ラッチセルの出力が所定のロー電圧への接続
によって引き下げられるようになっている。
は、ロウ選択線プルダウントランジスタおよびプルダウ
ンインバータを含む。ロウ選択線プルダウントランジス
タのゲートは、ロウ選択線に接続される。ロウ選択線プ
ルダウントランジスタのソースは、ラッチセルの出力に
接続される。ロウ選択線プルダウントランジスタのドレ
インは、プルダウンインバータの出力に接続される。プ
ルダウンインバータの入力は、データ入力線に接続され
る。ロウ選択線上で受信した制御信号に応答してロウ選
択線プルダウントランジスタがオンになったときに、ラ
ッチセルの出力はプルダウンインバータの所定の出力に
接続される。
は、ゲートがメモリセルのデータ入力線に接続されたデ
ータ選択線プルアップトランジスタと、ゲートがロウ選
択線に接続されたロウ選択線プルアップトランジスタと
を含む。データ入力線プルアップトランジスタおよびロ
ウ選択線プルアップトランジスタは互いに結合され、両
トランジスタがオンになると、ラッチセルの出力が所定
のハイ電圧への接続によってハイに引き上げられるよう
になっている。
は、ロウ選択線プルアップトランジスタおよびプルアッ
プインバータを含む。ロウ選択線プルアップトランジス
タのゲートは、ロウ選択線に接続される。ロウ選択線プ
ルアップトランジスタのソースは、ラッチセルの出力に
接続される。ロウ選択線プルアップトランジスタのドレ
インは、プルアップインバータの出力に接続される。プ
ルアップインバータの入力は、データ入力線に接続され
る。ロウ選択線上で受信した制御信号に応答してロウ選
択線プルアップトランジスタがオンになったときに、ラ
ッチセルの出力はプルアップインバータの所定の出力に
接続される。
ダムアクセスメモリセルは、データ線、アドレス線およ
びグローバルクリア線を含む。アクセストランジスタ
は、アクセストランジスタ入力ノード、アクセストラン
ジスタ出力ノードおよびアクセストランジスタ制御ゲー
トを有する。アクセストランジスタ入力ノードは、デー
タ線に接続され、アクセストランジスタ制御ゲートは、
アドレス線に接続される。セルは、順方向インバータ入
力ノードおよび順方向インバータ出力ノードを有する順
方向インバータをも含む。順方向インバータ入力ノード
は、アクセストランジスタ出力ノードに接続される。フ
ィードバックインバータは、フィードバックインバータ
入力ノード、フィードバックインバータ出力ノードおよ
びフィードバックインバータ制御ノードを含む。フィー
ドバックインバータ入力ノードは、順方向インバータ出
力ノードに接続され、フィードバックインバータ出力ノ
ードは、アクセストランジスタ出力ノードに接続され、
フィードバックインバータ制御ノードは、グローバルク
リア線に接続される。フィードバックインバータは、フ
ィードバックインバータをグランドに対して選択的に接
続および分離することによりランダムアクセスメモリセ
ルの出力を制御するグランドアクセストランジスタを含
む。本構成によって、フィールドプログラム可能ロジッ
クデバイスおよび書込みアクセス時間およびプログラミ
ング時間が決定的ではない他の用途のために最適化され
た、小型で、低電圧且つ雑音余裕のあるランダムアクセ
スメモリセルが可能になる。
法であって、スイッチが、データ信号および制御信号に
応答してラッチセルの出力を所定電位に結合する、メモ
リセルへの書き込み方法とが開示される。1つの実施形
態では、スイッチは、2つのトランジスタを含み、第1
のトランジスタはデータ信号に応答し、第2のトランジ
スタは制御信号に応答し、これらの2つのトランジスタ
は、両方のトランジスタがオンであるときにラッチの出
力が所定電位に接続されるように結合される。別の実施
形態では、スイッチは、トランジスタおよびインバータ
を含み、トランジスタは制御信号に応答し、インバータ
は、データ信号入力と、ラッチセルの出力との間で、デ
ータ信号に接続される。
リセルは、データ線、アドレス線、およびグローバルク
リア線を含む。アクセストランジスタは、アクセストラ
ンジスタ入力ノード、アクセストランジスタ出力ノー
ド、およびアクセストランジスタ制御ゲートを有する。
アクセストランジスタ入力ノードはデータ線に接続さ
れ、アクセストランジスタ制御ゲートはアドレス線に接
続される。セルはまた、順方向インバータ入力ノードお
よび順方向インバータ出力ノードを有する順方向インバ
ータを含む。順方向インバータ入力ノードは、アクセス
トランジスタ出力ノードに接続される。セルはまた、フ
ィードバックインバータを含む。フィードバックインバ
ータは、フィードバックインバータ入力ノード、フィー
ドバックインバータ出力ノード、およびフィードバック
インバータ制御ノードを含む。フィードバックインバー
タ入力ノードは順方向インバータ出力ノードに接続さ
れ、フィードバックインバータ出力ノードはアクセスト
ランジスタ出力ノードに接続され、フィードバックイン
バータ制御ノードはグローバルクリア線に接続される。
フィードバックインバータは、フィードバックインバー
タの、グランドへの選択的な接続および切り離しを行
い、それによりランダムアクセスメモリセルの出力を制
御するためのグランドアクセストランジスタを含む。
グラム可能ロジックデバイスで使用されるFIFOセル
を提供する。以下の記述において、本発明が十分に理解
され得るように多くの詳細が述べられている。しかし、
これら特定の詳細は本発明を実行するために必要ではな
いことは、当業者であれば理解され得る。さらに、本発
明が不明確になるのを避けるために、周知の要素、デバ
イス、プロセス工程などは記述されない。
を理解するのを補助するために、類似の構成要素には同
じ参照番号が与えられる。
トランジスタ(22)と線入力プルダウントランジスタ
(24)とを有するFIFOセル(2)の模式図であ
る。FIFOセル(2)は単一のパスゲートトランジス
タ(4)およびラッチセル(6)を有する。典型的に
は、パスゲートトランジスタ(4)はNMOSトランジ
スタである。パスゲートトランジスタ(4)のゲートは
行選択線(8)に接続される。パスゲートトランジスタ
(4)のソースはデータ入力線(10)に接続される。
パスゲートトランジスタ(4)のドレインはラッチセル
(6)の入力に接続される。パスゲートトランジスタ
(4)がオンになると、すなわちNMOSトランジスタ
のゲートがハイになり、トランジスタが信号を通すこと
が可能になると、データ入力線(10)はラッチセル
(6)の入力に電気的に接続される。このようにして、
行選択線(8)はパスゲートトランジスタ(4)を「オ
ン」にして、デジタル「1」またはデジタル「0」がラ
ッチセル(6)に書き込まれ得るようにするために使用
される。
出力が他方のインバータの入力に接続されるように交差
連結されるドライバインバータ(12)とフィードバッ
クインバータ(14)とからなる。ラッチセル(6)は
入力ノード(16)を有し、これは、ドライバインバー
タ(12)の入力、およびフィードバックインバータ
(14)の出力に接続する。出力ノード(18)は、ド
ライバインバータ(12)の出力、およびフィードバッ
クインバータ(14)の入力に接続する。インバータは
標準CMOSインバータであり、それぞれが典型的には
NMOSトランジスタとPMOSトランジスタとからな
る。
ソースは出力ノード(18)に接続される。行選択プル
ダウントランジスタ(22)のゲートは行選択線(8)
に接続される。行選択プルダウントランジスタ(22)
のドレインはデータ入力線プルダウントランジスタ(2
4)に接続される。データ入力線プルダウントランジス
タ(24)のゲートはデータ入力線(10)に接続され
る。データ入力線プルダウントランジスタ(24)のド
レインは、ロー電圧(26)に、典型的には電気的にグ
ランドに接続される。このようにして、行選択プルダウ
ントランジスタ(22)およびデータ入力線プルダウン
トランジスタ(24)はスイッチとして作用して、ラッ
チセルの出力ノード(18)をロー電圧(26)に接続
する。
をグランドに接続するが、他の実施態様では、所定のロ
ー電圧を提供する電圧源に接続され得る。
Oセルは、1つのセルのデータアウト線が隣のセルのデ
ータ入力線に接続されるような類似セルの連鎖として接
続される。連鎖を通るデータの進行は、各セルに対する
行選択線に印加される制御信号によって制御される。
タル「1」(またはロジック「1」)が書き込まれると
きは、デジタル「1」を表すハイ電圧がデータ入力線
(10)からセルに入力される。パスゲートトランジス
タ(4)がオンとなって、ハイ電圧によって表される制
御信号を行選択線(8)からNMOSパスゲートトラン
ジスタ(4)のゲートに印加することによって、セルへ
の書き込みが可能となる。パスゲートトランジスタ
(4)がオンになると、ラッチセル(6)の入力ノード
(16)の電圧が高くなる。このハイ電圧はドライバイ
ンバータ(12)に入力される。ドライバインバータ
(12)からの出力はロー電圧であり、これがフィード
バックインバータ(14)に入力され、また出力ノード
(18)を引き下げる。
め、データ入力線プルダウントランジスタ(24)がオ
ンになる。行選択線(8)からの制御信号がハイ電圧で
あるため、行選択線プルダウントランジスタ(22)が
オンになる。行選択線プルダウントランジスタ(22)
およびデータ入力線プルダウントランジスタ(24)の
両方がオンになると、出力ノード(18)はグランド
(26)に電気的に接続される。このようにして、出力
ノード(18)の電圧は、出力ノード(18)を、電気
的グランド(26)などのロー電圧に接続することによ
って、およびドライバインバータ(12)のロー電圧出
力によって引き下げられる。出力ノード(18)が引き
下げられると、ロー電圧はフィードバックインバータ
(14)に入力される。従って、フィードバックインバ
ータ(14)の出力はハイ電圧であり、これは入力ノー
ド(16)を引き上げる。従って、フィードバックイン
バータは入力ノード(16)のハイ電圧を維持する。こ
のようにして、ラッチセル(6)にデジタル「1」が書
き込まれる。
を供給することによって、デジタル「0」(またはロジ
ック「0」)が、図2に示されるFIFOセル(2)に
書き込まれる。行選択線(8)のハイ電圧の形態の制御
信号により、NMOSパスゲートトランジスタ(4)が
オンになり、ロー電圧が、パスゲートトランジスタ
(4)を通ってラッチセル(6)の入力ノード(16)
に伝えられる。入力ノード(16)のロー電圧はドライ
バインバータ(12)に入力される。ドライバインバー
タ(12)はハイ電圧を出力ノード(18)およびフィ
ードバックインバータ(14)に出力する。フィードバ
ックインバータ(14)は入力ノード(16)にロー電
圧を出力する。従って、フィードバックインバータは入
力ノード(16)のロー電圧を維持する。データ入力線
(10)がロー電圧であるため、デジタル「0」をラッ
チセル(6)に書き込むとき、データ入力線プルダウン
トランジスタ(24)はクローズで維持される。データ
入力プルダウントランジスタ(24)がクローズである
と、ラッチセル(6)の出力ノード(18)はグランド
(26)から電気的に絶縁される。これにより、デジタ
ル「0」をラッチセルに書き込むとき、ラッチセル
(6)の出力ノード(18)がハイであることが可能と
なる。
書き込まれていた場合、デジタル「1」のセルへの書込
みは、入力ノード(16)においてロー電圧を克服しな
ければならない。このロー電圧は、フィードバックイン
バータ(14)によって支持される。セルを「フリップ
(flip)」するために、出力ノード(18)は、行選択
線プルダウントランジスタ(22)およびデータ入力線
プルダウントランジスタ(24)を共にオンにし、それ
によって、出力ノード(18)をグランド(26)に接
続することによって引き下げられる。出力ノード(1
8)が一旦引き下げられると、フィードバックインバー
タ(14)の出力は、ハイ電圧になる。フィードバック
インバータ(14)から出力されるハイ電圧は、データ
入力線(10)からのハイ電圧と共に、入力ノード(1
6)を引き上げる。入力ノード(16)が一旦引き上げ
られると、ラッチセル(6)は、「フリップ」され、デ
ジタル「1」は、FIFOセル(2)に書き込まれる。
このように、「1」は、ラッチセル(6)にラッチされ
る。
従来のFIFOセルに対していくつかの利点を有する。
ラッチセルをグランドに接続して、ラッチセルの出力ノ
ードをプルダウンすることによってデジタル「1」を書
き込むときにセルがフリップされるので、ドライバイン
バータは、セルをうまくフリップするためにフィードバ
ックインバータに必要以上のパワーを与える必要はな
い。これは、短チャネルCMOSトランジスタをフィー
ドバックインバータ(14)に用いることができるよう
にするという利点を有する。従って、これによって、フ
ィードバックインバータの面積は減少し得る。
チセルが、パスゲートトランジスタを介する低減された
電流を用いてフリップされ得るので、従来のFIFOセ
ルと比較して、パスゲートトランジスタが、より高いイ
ンピーダンスで構築され得ることである。これによっ
て、より小さなNMOSトランジスタがパスゲートトラ
ンジスタに用いられ得る。
ドバックインバータにおいて用い、より小さなNMOS
トランジスタをパスゲートトランジスタに用いることに
よって、セルの全面積は、2つのプルダウントランジス
タをさらに含んだとしても、減少し得る。さらに、本設
計によって、デジタル「1」およびデジタル「0」を共
にセルに書き込む際のセルの効率的かつ信頼のおける動
作が可能になる。
ントランジスタ(22)およびプルダウンインバータ
(28)を有するFIFOセルの模式図である。行選択
線プルダウントランジスタ(22)のゲートは、行選択
線(8)に接続される。行選択線プルダウントランジス
タ(22)のソースは、ラッチセル(6)の出力ノード
(18)に接続される。行選択プルダウントランジスタ
(22)のドレインは、プルダウンインバータ(28)
の出力に接続される。プルダウンインバータ(28)の
入力は、データ入力線(10)に接続される。プルダウ
ンインバータは、標準インバータであり、NMOSおよ
びPMOSトランジスタから形成される。ドライバイン
バータ(12)、フィードバックインバータ(14)、
入力ノード(16)、および出力ノード(18)を有す
るラッチセル(6)の構成は、図2を参照しながら上述
した通りである。同様に、パスゲートトランジスタ
(4)のソース、ドレインおよびゲートの接続は、図2
を参照しなが上述した通りである。
(2)に書き込む際、ハイ電圧は、データ入力線(1
0)に提供される。パスゲートトランジスタ(4)は、
ハイ電圧によって示される行選択線(8)上の制御信号
をNMOSパスゲートトランジスタ(4)のゲートに提
供することによってオンにされる。データ入力線(1
0)からのハイ電圧は、オンパスゲートトランジスタ
(4)を通過し、ラッチセル(6)の入力ノード(1
6)を引き上げる。入力ノード(16)のこのハイ電圧
は、ドライバインバータ(12)に入力される。ドライ
バインバータ(12)は、ロー電圧を出力ノード(1
8)およびフィードバックインバータ(14)に出力す
る。フィードバックインバータ(14)は、ハイ電圧を
入力ノード(16)に出力する。このように、フィード
バックインバータ(14)は、入力ノード(16)のハ
イ電圧を維持する。データ入力線(10)のハイ電圧
は、プルダウンインバータ(28)に入力され、プルダ
ウンインバータ(28)はロー電圧を出力する。行選択
線(8)からの制御信号のハイ電圧は、行選択線プルダ
ウントランジスタ(22)のゲートに入力される。これ
によって、行選択線プルダウントランジスタ(22)が
オンになり、ラッチセル(6)の出力ノード(18)が
プルダウンインバータ(28)の出力に接続される。プ
ルダウンインバータ(28)の出力がロー電圧であるた
め、行選択線プルダウンインバータをオンにすること
は、ラッチセル(6)の出力ノード(18)の電圧を引
き下げるように作用する。
(2)に書き込む際に、ロー電圧は、データ入力線(1
0)に提供される。パスゲートトランジスタ(4)は、
ハイ電圧によって示される行選択線(8)上の制御信号
をNMOSパスゲートトランジスタのゲートに提供する
ことによってオンにされる。データ入力線(10)から
のロー電圧は、オンパスゲートトランジスタ(4)を通
過し、ラッチセル(6)の入力ノード(16)を低下さ
せる。入力ノード(16)のこのロー電圧は、ドライバ
インバータ(12)に入力される。ドライバインバータ
(12)は、ハイ電圧を出力ノード(18)およびフィ
ードバックインバータ(14)に出力する。フィードバ
ックインバータ(14)は、ロー電圧を入力ノード(1
6)に出力する。このように、フィードバックインバー
タ(14)は、入力ノード(16)のロー電圧を維持す
る。データ入力線(10)のロー電圧は、プルダウンイ
ンバータ(28)に入力され、プルダウンインバータ
(28)は、ハイ電圧を出力する。行選択線(8)から
のハイ電圧は、行選択線プルダウントランジスタ(2
2)のゲートに入力される。これによって、行選択線プ
ルダウントランジスタ(22)がオンにされ、ラッチセ
ル(6)の出力ノード(18)がプルダウンインバータ
(28)の出力に接続される。プルダウンインバータ
(28)の出力はハイ電圧であるため、行選択線プルダ
ウンインバータをオンにすることは、ラッチセル(6)
の出力ノード(18)の電圧をハイに駆動するように作
用する。
(2)のラッチセル(6)に予め書き込まれている場
合、デジタル「1」のラッチセルへの書込みは、フィー
ドバックインバータ(14)によって支持される入力ノ
ード(16)におけるロー電圧を克服しなければならな
い。セルを「フリップ」するために、行選択プルダウン
トランジスタ(22)は、オンにされ、それによって、
出力ノード(18)は、プルダウンインバータ(28)
から出力されるロー電圧に接続される。プルダウンイン
バータ(28)からのロー電圧は、出力ノード(18)
を低下させる。出力ノードのこのロー電圧は、フィード
バックインバータ(14)に入力される。フィードバッ
クインバータ(14)は、ハイ電圧を入力ノード(1
6)に出力し、このハイ電圧は、データ入力線(10)
からのハイ電圧と共に、入力ノード(16)を引き上げ
る。これは、デジタル「1」がセルに書き込まれるよう
に、ラッチセルを「フリップ」する。
トランジスタを有するFIFOセル(2)の模式図であ
る。FIFOセル(2)は、図2のFIFOセルと同じ
であるが、PMOSトランジスタから形成されたパスゲ
ートトランジスタ(4)を有する点で異なる。FIFO
セル(2)はまた、ラッチセル(6)の出力ノード(1
8)を電圧源(34)に接続する行選択線プルアップト
ランジスタ(30)およびデータ入力線プルアップトラ
ンジスタ(32)を有する点で、図2のFIFOセルと
は異なる。図2のFIFOセルとは異なり、行選択線プ
ルアップトランジスタ(30)およびデータ入力線プル
アップトランジスタ(32)はどちらも、PMOSトラ
ンジスタから形成される。電圧源(34)は、Vcc等
の所定のハイ電圧を提供する。データ入力線プルアップ
トランジスタ(32)のゲートは、データ入力線(1
0)に接続される。データ入力線プルアップトランジス
タ(32)のソースは、電圧源(34)に接続される。
データ入力線プルアップトランジスタ(32)のドレイ
ンは、行選択線プルアップトランジスタ(30)のソー
スに接続される。行選択線プルアップトランジスタ(3
0)のゲートは、行選択線(8)に接続する。行選択線
プルアップトランジスタ(30)のドレインは、FIF
Oセル(2)のラッチセル(6)の出力ノード(18)
に接続する。このようにして、行選択プルアップトラン
ジスタ(30)およびデータ入力線プルアップトランジ
スタ(32)はスイッチとして作用して、ラッチセルの
出力ノード(18)をハイ電圧(34)に接続する。ド
ライバインバータ(12)およびフィードバックインバ
ータ(14)はどちらも、NMOSトランジスタおよび
PMOSトランジスタからなる標準的なCMOSインバ
ータである。
書き込みがハイ電圧により達成され、デジタル「1」を
表示し、データ入力線(10)上のセルに入力する。P
MOSパスゲートトランジスタ(4)がオンになると、
ロー電圧により表示される制御信号を行選択線(8)か
らPMOSパスゲートトランジスタ(4)のゲートへ与
えることによるセルへの書き込みが可能になる。パスゲ
ートトランジスタ(4)をオンにすると、ラッチセル
(6)の入力ノード(16)の電圧が上昇する。入力ノ
ード(16)を入力するハイ電圧は、ドライバインバー
タ(12)に入力される。次にドライバインバータ(1
2)からの出力は、フィードバックインバータ(14)
に入力され且つ出力ノード(18)を引き下げるロー電
圧である。フィードバックインバータ(14)は、入力
ノード(16)を上昇させるハイ電圧を出力する。この
ようにして、デジタル「1」は、フィードバックインバ
ータ(14)によって維持される。行選択線(8)から
のロー電圧は、行選択線プルアップトランジスタ(4)
のゲートに入力される。PMOS行選択線プルアップト
ランジスタ(30)のゲート上のロー電圧である制御信
号は、トランジスタをオンにし、ラッチセル(6)の出
力ノード(18)をデータ入力線プルアップトランジス
タ(32)のドレインに接続する。データ入力線(1
0)のハイ電圧は、データ入力線プルアップトランジス
タ(32)のゲートに入力される。PMOSデータ入力
線プルアップトランジスタ(32)のゲート上のハイ電
圧がトランジスタをクローズすることにより、ラッチセ
ル(6)を電圧源(34)から電気的に分離する。この
ように、デジタル「1」はラッチセル(6)に書き込ま
れる。
に、デジタル「0」が既にデジタル「1」の書き込まれ
たラッチセルに書き込まれる場合、ラッチセル(6)を
「フリップする」のに困難が生じる。この困難は、パス
ゲートトランジスタ(4)が充分な電流を通過させ、フ
ィードバックインバータ(14)によって維持される入
力ノード(16)のロー電圧を克服することができない
ために発生する。この困難を克服するために、行選択線
プルアップトランジスタ(30)およびデータ入力線プ
ルアップトランジスタ(32)が、出力ノードをハイ電
圧に接続することによって出力ノード(18)を引き上
げるために使用される。ハイ電圧は電圧源(34)によ
って表示される。デジタル「0」をラッチセル(6)に
書き込むために、ロー電圧が行選択線(8)から入力さ
れ、PMOSパスゲートトランジスタ(4)をオンにす
る。データ入力線(10)からパスゲートトランジスタ
(4)に入力されたロー電圧は、パスゲートトランジス
タ(4)を介してラッチセル(6)の入力ノード(1
6)に達する。入力ノード(16)におけるロー電圧
は、ドライバインバータ(12)に入力される。ドライ
バインバータ(12)の出力はハイ電圧であり、ハイ電
圧は出力ノード(18)およびフィードバックインバー
タ(14)に入力される。フィードバックインバータ
(14)は、ロー電圧を入力ノード(16)およびドラ
イバインバータ(12)に出力する。このようにして、
フィードバックインバータ(12)は、入力ノード(1
6)の場合にロー電圧を維持する。行選択線(8)から
のロー電圧は行選択線プルアップトランジスタ(4)の
ゲートに入力される。上述のように、PMOS行選択線
プルアップトランジスタ(30)のゲート上のロー電圧
である制御信号は、トランジスタをオンにし、ラッチセ
ル(6)の出力ノード(18)をデータ入力線プルアッ
プトランジスタ(32)のドレインに電気的に接続す
る。データ入力線(10)のロー電圧は、データ入力線
プルアップトランジスタ(32)ゲートに入力される。
PMOSデータ入力線プルアップトランジスタ(32)
のゲートでのロー電圧がトランジスタをオンにすること
により、出力ノード(18)と電圧源(34)との間の
接続を完成する。電圧源(34)からのハイ電圧は、ラ
ッチセル(6)の出力ノード(18)を引き上げる。出
力ノード(18)のハイ電圧は、フィードバックインバ
ータ(14)に入力される。フィードバックインバータ
(14)は、ロー電圧を入力ノード(16)に出力す
る。フィードバックインバータ(14)から出力された
ロー電圧は、データ入力線(10)からのロー電圧とと
もに、出力ノード(16)を下げ且つラッチセル(6)
をフリップする。このようにして、デジタル「0」はラ
ッチセル(6)に書き込まれる。
ジスタおよびプルアップインバータを有するFIFOセ
ル(2)の模式図である。図5に示すFIFOセル
(2)は図3に示すFIFOセルとは、パスゲートトラ
ンジスタ(4)および行選択線プルアップトランジスタ
(30)にPMOSトランジスタを用いる点で異なる。
行選択線プルアップトランジスタ(30)のゲートは、
行選択線(8)に接続する。ラッチセル(6)の出力ノ
ード(18)は、行選択線プルアップトランジスタ(3
0)のドレインに接続する。行選択線プルアップトラン
ジスタ(30)のソースは、プルアップインバータ(3
6)の出力に接続する。プルアップインバータ(36)
の入力は、データ入力線(10)に接続する。
「1」を書き込む際には、データ入力線(10)にハイ
電圧を与える。ロー電圧で表される制御信号を、行選択
線(8)を介してPMOSパスゲートトランジスタ
(4)のゲートに与えることによって、PMOSパスゲ
ートトランジスタ(4)をオンにする。データ入力線
(10)からのハイ電圧は、オンパスゲートトランジス
タ(4)を通過して、ラッチセル(6)の入力ノード
(16)を引き上げる。この入力ノード(16)のハイ
電圧は、ドライバインバータ(12)に入力される。ド
ライバインバータ(12)はロー電圧を出力ノード(1
8)およびフィードバックインバータ(14)に出力す
る。フィードバックインバータ(14)は、ハイ電圧を
入力ノード(16)に出力する。このようにして、フィ
ードバックインバータ(14)は、入力ノード(16)
のハイ電圧を維持する。データ入力線(10)のハイ電
圧はプルアップインバータ(36)に入力され、プルア
ップインバータ(36)はロー電圧を出力する。行選択
線(8)からの制御信号のロー電圧は、行選択線プルア
ップトランジスタ(30)のゲートに入力される。これ
により、PMOS行選択線プルアップトランジスタ(3
0)がオンになり、ラッチセル(6)の出力ノード(1
8)がプルアップインバータ(36)の出力に接続され
る。プルアップインバータ(36)の出力がロー電圧で
あるので、行選択線プルアップインバータをオンにする
ことは、ラッチセル(6)の出力ノード(18)の電圧
を引き下げるように作用する。このようにして、デジタ
ル「1」がラッチセル(6)に書き込まれる。
「0」を書き込む際には、データ入力線(10)にロー
電圧を与える。ロー電圧を行選択線(8)を介してパス
ゲートトランジスタのゲートに与えることによって、P
MOSパスゲートトランジスタ(4)をオンにする。デ
ータ入力線(10)からのロー電圧は、オンパスゲート
トランジスタ(4)を通過して、ラッチセル(6)の入
力ノード(16)をローにする(lowers)。この入力ノー
ド(16)のロー電圧は、ドライバインバータ(12)
に入力される。ドライバインバータ(12)はハイ電圧
を出力ノード(18)およびフィードバックインバータ
(14)に出力する。フィードバックインバータ(1
4)は、ロー電圧を入力ノード(16)に出力する。こ
のようにして、フィードバックインバータ(14)は、
入力ノード(16)のロー電圧を維持する。データ入力
線(10)のロー電圧はプルアップインバータ(28)
に入力され、プルアップインバータ(28)はハイ電圧
を出力する。行選択線(8)からの制御信号のロー電圧
は、行選択線プルアップトランジスタ(30)のゲート
に入力される。これにより、PMOS行選択線プルアッ
プトランジスタ(30)がオンになり、ラッチセル
(6)の出力ノード(18)がプルアップインバータ
(36)の出力に接続される。プルアップインバータ
(36)の出力がハイ電圧であるので、行選択線プルア
ップインバータをオンにすることは、ラッチセル(6)
の出力ノード(18)の電圧を引き上げるように作用す
る。
(6)にデジタル「0」が予め書き込まれていた場合、
このセルへのデジタル「1」の書込みは、フィードバッ
クインバータ(14)によって維持されている入力ノー
ド(16)におけるロー電圧を克服しなければならな
い。このセルを「フリップ」させるためには、行選択プ
ルダウントランジスタ(30)をオンにすることによ
り、出力ノード(18)をプルダウンインバータ(3
6)からのロー電圧出力に接続する。プルダウンインバ
ータ(36)からのロー電圧は、出力ノード(18)を
引き下げる。出力ノード(18)のロー電圧は、フィー
ドバックインバータ(14)に入力される。フィードバ
ックインバータ(14)は、入力ノード(16)にハイ
電圧を出力する。フィードバックインバータ(14)か
らのハイ電圧は、データ入力線(10)からのハイ電圧
とともに、入力ノード(16)を引き上げ、これによ
り、ラッチセル(6)をフリップさせる。
ッチセルの出力ノードにおけるスイッチを介した所定の
電圧への接続を有するが、図6〜図10に示す本発明の
別の実施形態の場合、フィードバックインバータを所定
の電位に接続することによって、ラッチセルのフィード
バックインバータに接続されたスイッチを使用してラッ
チセルの出力を制御することも可能である。
成された三つのRAMセル230A、230Bおよび2
30Cを示す。各RAMセル230は、図示したよう
に、データ線およびグローバルクリア線(NCLR)の
間に接続される。また、各RAMセルは、アクセストラ
ンジスタTN1に接続されるアドレス線(ADDRL)
への接続を含む。アクセストランジスタTN1は、ドラ
イバインバータとも呼ばれ得る標準的な順方向インバー
タ232およびフィードバックインバータ234に接続
される。フィードバックインバータ234は、トランジ
スタTP1、TN2およびTN3を含む。フィードバッ
クインバータ234は、フィードバックインバータ23
4をグラウンドに対して選択的に接続および分離するス
イッチとして作用するグラウンドアクセストランジスタ
TN3を含み、これにより、下記のようにRAMセルの
出力を制御する。
バータは、グラウンドアクセストランジスタTN3を含
んでいるというよりも、グラウンドアクセストランジス
タTN3に接続されていると言えることが当業者には理
解されるであろう。従って、本発明は、フィードバック
インバータが、TN3のようなグラウンドアクセストラ
ンジスタを含むのではなく、TN2およびTN3の間の
接続と同一またはこれに等価な方法でTN3のようなグ
ラウンドアクセストランジスタに接続される実施形態を
包含する。
に接続された入力ノードと、アドレス線(ADDRL)
に接続された制御ゲートと、順方向インバータ232の
入力ノード(IN)に接続された出力ノードとを含む。
フィードバックインバータ234は、順方向インバータ
232の出力ノードに接続された入力ノードを含む。フ
ィードバックインバータ234は、順方向インバータ2
32の入力ノードに接続された出力ノードをも含む。
モードおよびプログラミングモードで動作する。グロー
バルクリアモードの場合、全てのRAMセルの出力はロ
ーに駆動される。これは、以下のように行う。グローバ
ルデータ線をデジタルハイ値に駆動し、グローバルクリ
ア線(NCLR)をローに駆動する。グローバルクリア
線(NCLR)上のロー信号によって、トランジスタT
N3がオフになり、フィードバックインバータがグラウ
ンドから切断される。これと同時に、アドレス線(AD
DRL)をデジタルハイ信号で駆動する。このアドレス
線によってトランジスタTN1がオンになり、これによ
り、データ線上のデジタルハイ信号が順方向インバータ
232に対する入力ノードを充電してデジタルハイ値に
することが可能になる。これにより、順方向インバータ
232の出力がローになる。この信号シーケンスを図7
に示す。
り、高コンダクタンス接続トランジスタTN1を有する
必要がないことに留意されたい。さらに、弱フィードバ
ックインバータ(weak feedback inverter)を必要とし
ない。従って、従来の高コンダクタンスを有する比較的
大きなアクセストランジスタおよび弱フィードバックイ
ンバータが不要となり、これにより、より小型のRAM
セルが可能となる。本発明のRAMセルは、最小サイズ
のデバイスで実施可能である。動作電圧に対する制限的
な要因(limiting factor)は、TN1の閾値電圧であ
る。この電圧供給は、TN1の電圧トリップ点および電
圧閾値よりも大きくなくてはならない。
後、RAMセルは以下のようにプログラムされ得る。グ
ローバルクリア線(NCLR)がハイに駆動されること
により、グランドアクセストランジスタTN3をオンに
し、そのことによってグランドアクセストランジスタT
N3はグランドに接続される。
は、そのアドレス線がハイに駆動され、データ線は、R
AMセルに格納されるべき値の補数に駆動される。例え
ば、デジタルハイ値を格納するときは、データ線はロー
に駆動される。アドレス線(ADDRL)がハイに駆動
されることにより、トランジスタTN1がオンにされ、
従って、図8に示すようにデジタルロー値をインバータ
232の入力ノードに印加する。TP1およびTN1
は、TP1およびTN1の両方がアクティブにされたと
きに、入力ノードIN上の電圧がインバータ232のト
リップ点未満であることにより、出力ノードがハイにな
ることを可能にするようなサイズにされる。
き込む場合を示している。この動作は、このプロセスの
間トランジスタTN3がオンであることを除き、図7を
参照して説明したグローバルクリア段階と同様である。
トランジスタTN2がオフであるため、この動作中トラ
ンジスタTN3がオンであることは関係ない。
線およびNCLR線上の信号はハイに駆動され、アドレ
ス線はローに駆動される。この構成により、雑音余裕が
提供される。例えば、データ線上に信号故障(signal gl
itch)が発生しても、アクセストランジスタTN1がR
AMセルをデータ線から分離するため、データ損失が起
こらない。
ても、データ損失は起こらない。NCLR線上の信号故
障によりフィードバックインバータは一時的にグランド
から切り離されるが、トランジスタTN2がオフのまま
であるため、電荷は入力ノードIN上に捕捉されたまま
になる。
き、2つの場合が考えられる。RAMセル出力がゼロで
あれば、信号故障によりゼロ出力が駆動され続ける。す
なわち、もし信号故障のためにトランジスタTN1がオ
ンになると、データ線からのデジタルハイ値は、インバ
ータ232にその出力においてデジタルロー値を生成さ
せ続ける。RAMセル出力が1の場合、ノードINにお
ける電圧がインバータ232のトリップ点未満であるよ
うなサイズをトランジスタTN1、TN2およびTN3
が有していれば、アドレス線上の信号故障は出力の支障
にならない。すなわち、TN1、TN2およびTN3は
電圧分割器を形成する。各デバイスは、プログラムされ
た状態において、インバータ232のトリップ点未満の
電圧を生成するようなサイズにされる。この場合、イン
バータ232の出力には支障をきたさない。
ィードバックインバータ234Aの別の実施形態を示し
ている。フィードバックインバータ234Aは同じトラ
ンジスタを有しているが、トランジスタは異なる構成で
接続されている。フィードバックインバータ234Aの
総合的な機能は前述のフィードバックインバータ234
と同一である。
形態のRAMセル230を用いた、プログラム可能ロジ
ックデバイス240を示す。同図はより詳細には、デー
タ処理システム250内に埋め込まれたプログラム可能
ロジックデバイス240を示している。データ処理シス
テム250は、プロセッサ252、メモリ254、入力
/出力回路256、および周辺デバイス258という構
成要素のうち、1つ以上を含み得る。これらの構成要素
はシステムバス260によって互いに結合され、エンド
ユーザシステム264内に含まれる回路基板262上に
設けられている。
ジックおよびEPROMを用いる利点がある、コンピュ
ータネットワーキング、データネットワーキング、計測
(instrumentation)、映像処理、デジタル信号処理、ま
たはその他の任意の用途などの、非常に様々な用途にお
いて用いられ得る。デバイス240は、様々なロジック
機能を行うために用いられ得る。これらの機能は、デバ
イス240をプロセッサ252と協働するプロセッサま
たはコントローラとして用い得ることを包含し得る。デ
バイス240はまた、システム250内の共有リソース
へのアクセスを調停する(arbitrate)ためのアービター
(arbiter)としても用いられる。さらに別の実施例にお
いて、デバイス240はプロセッサ252とシステム2
50内の他の1つの構成要素との間のインターフェース
としても構成され得る。システム250は単なる例であ
り、本発明の真の範囲および趣旨は、請求項に示される
べきものであることに、留意されたい。
に格納された値が、メモリセルを(出力ノードまたはフ
ィードバックインバータにおいて)所定の電位に接続す
るスイッチによって制御されるような制御を可能にする
ことにより、セルのフィードバックインバータが必ずし
も比較的弱く構成されないために、メモリセルのサイズ
を減少することを可能にする。
語を用いて本発明の完全な理解を期した。しかし、特定
の細部は本発明の実施のためには必要でないことが当業
者には明らかである。他の場合として、本発明から不必
要に逸れることを避けるため、周知の回路およびデバイ
スをブロック図形態で示した。このように、本発明の特
定の実施形態の前記説明は、例示および説明目的で呈示
しているものである。これらが全てではなく、また本発
明を開示された厳密な形態に限定するものでもない。上
記の教示に鑑みて多くの改変および変形が可能であるこ
とが明らかである。上記実施形態は、本発明の原理およ
びその実用的な応用例を最もよく説明することによっ
て、当業者が本発明および様々な実施形態を、考えられ
る特定の使用に適する様々な改変とともに用いることを
可能にするために、選択され且つ記載されたものであ
る。本発明の範囲は、以下の請求の範囲およびその均等
物によって定義されることが意図される。
グラム可能ロジックデバイスの制限の克服したメモリセ
ルが提供される。本発明のメモリセルは、ラッチセルの
出力を制御するために制御信号に応答してラッチセルを
所定の電位に選択的に接続するスイッチを有する。短チ
ャネルCMOSトランジスタをフィードバックインバー
タに用い、より小さなNMOSトランジスタをパスゲー
トトランジスタに用いることが出来るので、セル面積を
減少できる。また、RAMセルが駆動された後、データ
線およびNCLR線上の信号はハイに駆動され、アドレ
ス線はローに駆動されるため、この構成に雑音余裕が提
供される。従って、小型で、低電圧且つ雑音余裕のある
ランダムアクセスメモリセルが提供される。
ある。
を有するFIFOセルの模式図である。
プルダウンインバータを有するFIFOセルの模式図で
ある。
を有するFIFOセルの模式図である。
プルアップインバータを有するFIFOセルの模式図で
ある。
のRAMセルを示す。
ルの動作を示す。
AMセルの動作を示す。
RAMセルの動作を示す。
インバータの代替的な実施形態を示す。
システムの一部を形成するフィールドプログラム可能ロ
ジックデバイスを示す。
Claims (17)
- 【請求項1】 データ信号を受け取るための入力と、さ
らに出力とを有するラッチと、 該ラッチの該出力を制御するために、制御信号に応答し
て、該ラッチを所定電位に選択的に結合するためのスイ
ッチと、を含む、メモリセル。 - 【請求項2】 前記スイッチが、前記データ信号および
前記制御信号に応答して、前記ラッチ出力を前記所定電
位に結合するためのものである、請求項1に記載のメモ
リセル。 - 【請求項3】 前記制御信号に応答して、前記データ信
号を前記ラッチ入力に結合するためのパッシングゲート
をさらに含む、請求項2に記載のメモリセル。 - 【請求項4】 前記スイッチが、 前記制御信号に応答する第1のスイッチングトランジス
タと、 前記データ信号に応答する第2のスイッチングトランジ
スタと、を含み、該第2のスイッチングトランジスタ
が、該第1のスイッチングトランジスタと直列に結合さ
れる、請求項2に記載のメモリセル。 - 【請求項5】 前記スイッチが、 前記制御信号に応答する第1のスイッチングトランジス
タと、 前記データ信号に応答するインバータと、を含み、該イ
ンバータの出力が、該第1のスイッチングトランジスタ
に結合され、前記所定電位を与える、請求項2に記載の
メモリセル。 - 【請求項6】 前記メモリセルが、FIFO連鎖の複数
のメモリセルの一部分である、請求項2に記載のメモリ
セル。 - 【請求項7】 データ入力線と、 行選択線と、 データ出力線と、 前記ラッチの入力ノードと、 該ラッチの出力ノードと、 パスゲートトランジスタと、をさらに含み、該パスゲー
トトランジスタのゲートが該行選択線に接続され、該パ
スゲートトランジスタがオンにされると該ラッチの該入
力ノードが該データ入力線に電気的に接続されるよう
に、該パスゲートトランジスタが、該データ入力線と、
該ラッチの該入力ノードとに接続され、 該スイッチがオンにされると該ラッチの該出力ノードが
該所定電位に電気的に接続されるように、前記スイッチ
が、該ラッチの該出力ノードと、前記所定電位との間に
接続される、請求項2に記載のメモリセル。 - 【請求項8】 前記スイッチが、 前記行選択線に接続されるゲートを有する第1のスイッ
チングトランジスタと、 前記データ入力線に接続されるゲートを有する第2のス
イッチングトランジスタと、を含み、 該行選択線に制御信号が与えられ且つ該データ入力線に
データ信号が与えられると該スイッチがオンになるよう
に、該第1のスイッチングトランジスタおよび該第2の
スイッチングトランジスタが、該ラッチの該出力ノード
と該所定電位との間に直列に接続される、請求項7に記
載のメモリセル。 - 【請求項9】 前記スイッチが、 制御信号に応答する第1のスイッチングトランジスタ
と、 前記データ入力線に接続されるインバータとを含み、該
インバータの出力が、該第1のスイッチングトランジス
タに結合され、前記所定電位を与える、請求項7に記載
のメモリセル。 - 【請求項10】 前記所定電位が、ロー電圧である、請
求項8または9に記載のメモリセル。 - 【請求項11】 前記ロー電圧が、電気的にグランドで
ある、請求項10に記載のメモリセル。 - 【請求項12】 前記所定電位が、ハイ電圧である、請
求項7に記載のメモリセル。 - 【請求項13】 前記スイッチが、グランドアクセスト
ランジスタを含み、さらに、該ラッチが、順方向インバ
ータと、該順方向インバータに接続されるフィードバッ
クインバータとを含み、該フィードバックインバータ
は、該フィードバックインバータの、前記所定電位への
選択的な接続および切り離しを行い、それにより前記メ
モリセルの前記出力を制御するための該グランドアクセ
ストランジスタを含む、請求項1に記載のメモリセル。 - 【請求項14】 データ線に接続されるアクセストラン
ジスタ入力ノードと、アドレス線に接続されるアクセス
トランジスタゲートと、前記順方向インバータおよび前
記フィードバックインバータに接続されるアクセストラ
ンジスタ出力ノードとを有するアクセストランジスタを
さらに含む、請求項13に記載のメモリセル。 - 【請求項15】 前記メモリセルがプログラムされた状
態であるとき、前記アクセストランジスタと、前記フィ
ードバックインバータの選択されたトランジスタとが、
電圧分割器を形成し、前記順方向インバータの入力ノー
ド上で不慮に起こる論理ハイ電圧が、該順方向インバー
タのトリップ電圧未満である、請求項14に記載のメモ
リセル。 - 【請求項16】 前記所定電位が、電気的にグランドで
ある、請求項13に記載のメモリセル。 - 【請求項17】 データ線と、 アドレス線と、 グローバルクリア線と、 アクセストランジスタ入力ノードと、アクセストランジ
スタ出力ノードと、アクセストランジスタ制御ゲートと
を有するアクセストランジスタと、をさらに含み、該ア
クセストランジスタ入力ノードが、該データ線に接続さ
れ、該アクセストランジスタ制御ゲートが、該アドレス
線に接続され、 前記順方向インバータが、順方向インバータ入力ノード
および順方向インバータ出力ノードを含み、該順方向イ
ンバータ入力ノードが、該アクセストランジスタ出力ノ
ードに接続され、 さらに、該フィードバックインバータが、フィードバッ
クインバータ入力ノードと、フィードバックインバータ
出力ノードと、フィードバックインバータ制御ノードと
を含み、該フィードバックインバータ入力ノードが、該
順方向インバータ出力ノードに接続され、該フィードバ
ックインバータ出力ノードが、該アクセストランジスタ
出力ノードに接続され、該フィードバックインバータ制
御ノードが、該グローバルクリア線に接続される、請求
項13に記載のメモリセル。
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US09/106.796 | 1999-02-05 | ||
US09/245,428 US6269020B1 (en) | 1998-02-26 | 1999-02-05 | FIFO configuration cell |
US09/245.428 | 1999-02-05 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11317081A true JPH11317081A (ja) | 1999-11-16 |
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Family Applications (1)
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Country | Link |
---|---|
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JP (1) | JPH11317081A (ja) |
DE (1) | DE69933600T2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0810553B2 (ja) * | 1986-06-13 | 1996-01-31 | 松下電器産業株式会社 | 記憶回路 |
US5325325A (en) * | 1990-03-30 | 1994-06-28 | Sharp Kabushiki Kaisha | Semiconductor memory device capable of initializing storage data |
JP2796644B2 (ja) * | 1990-09-20 | 1998-09-10 | 三菱電機株式会社 | 半導体論理回路装置 |
JPH05144273A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US5764564A (en) * | 1997-03-11 | 1998-06-09 | Xilinx, Inc. | Write-assisted memory cell and method of operating same |
US5870331A (en) * | 1997-09-26 | 1999-02-09 | Advanced Micro Devices, Inc. | Application-specific SRAM memory cell for low voltage, high speed operation |
-
1999
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- 1999-02-25 DE DE69933600T patent/DE69933600T2/de not_active Expired - Fee Related
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