KR100461970B1

KR100461970B1 - 면적 감소를 위한 래치 회로_

Info

Publication number: KR100461970B1
Application number: KR10-1998-0057235A
Authority: KR
Inventors: 이도영
Original assignee: 매그나칩 반도체 유한회사
Priority date: 1998-12-22
Filing date: 1998-12-22
Publication date: 2005-04-06
Also published as: KR20000041376A

Abstract

본 발명은 구현 시 요구되는 트랜지스터의 수를 최소화하여 구현 면적을 줄인, 면적 감소를 위한 래치 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 제어 신호에 응답하여 상기 래치 회로에 저장하기 위해 입력되는 입력 데이터 또는 상기 래치 회로의 출력단으로부터 피드백 입력되는 출력 데이터를 선택하여 상기 출력단으로 내보내는 선택 수단을 구비하며, 상기 선택 수단은, 상기 출력단 및 상기 입력 데이터를 입력받는 입력단 사이에 직렬 연결되며, 각각의 게이트로 상기 제어 신호를 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 상기 출력 데이터가 출력된다.

Description

면적 감소를 위한 래치 회로

본 발명은 디지털 회로에 관한 것으로서, 특히 디지털 회로에서 많이 사용되는 기억 소자 중의 하나인 래치 회로에 관한 것이다.

잘 알려진 바와 같이, 디지털 회로 특히 주문형 집적회로(ASIC)나 범용 집적회로(ASSP, Application Standard Specific Product) 등의 설계 시 많은 기억 소자들이 사용되고 있다.

최근 디지털 회로가 처리해야하는 데이터 용량이 점점 늘어나는 추세에 따라 그것을 기억하기 위한 래치와 같은 기억 소자들이 더 많이 필요하게 되고, 그로 인해 기억 소자 구현을 위한 하드웨어 면적이 크게 증가하게 된다. 따라서, 기억 소자를 보다 작은 면적으로 구현할 필요성이 대두된다.

도 1은 종래의 래치 회로도로서, 도면을 참조하여 종래의 래치 회로에 대한 구성 및 동작 원리를 다음에 설명한다.

종래의 래치 회로는 제어 신호(G, GN)에 응답하여 입력 신호(D)를 저장하기 위해 14개의 트랜지스터로 구현되는데, 더욱이 제어 신호(G)로부터 반전된 제어 신호(GN)를 생성하기 위해 2개의 트랜지스터로 구성된 인버터가 더 필요함으로써 총 16개의 트랜지스터로 구현된다.

다수의 트랜지스터로 구성된 종래의 래치 회로는 제어 신호(G)가 논리 "하이(high)"이고, 제어 신호(GN)가 논리 "로우(low)"일 때 입력 신호(D)를 소자에 라이트하고, 반면 제어 신호(G)가 논리 "로우"이고, 제어 신호(GN)가 논리 "하이"일 때 입력 신호(D)를 소자에 라이트하는 동작을 멈추고 그 이전에 라이트된 데이터를 계속 유지한다.

상기와 같이 이루어지는 종래의 래치 회로는 적어도 14개에서 16개 정도의 트랜지스터로 구현됨으로써, 구현 시 차지하는 면적이 크다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 구현 시 요구되는 트랜지스터의 수를 최소화하여 구현 면적을 줄인, 면적 감소를 위한 래치 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 구현 시 필요한 트랜지스터의 개수를 줄이기 위한 래치 회로에 있어서, 제어 신호에 응답하여 상기 래치 회로에 저장하기 위해 입력되는 입력 데이터 또는 상기 래치 회로의 출력단으로부터 피드백 입력되는 출력 데이터를 선택하여 상기 출력단으로 내보내는 선택 수단을 구비하며, 상기 선택 수단은, 상기 출력단 및 상기 입력 데이터를 입력받는 입력단 사이에 직렬 연결되며, 각각의 게이트로 상기 제어 신호를 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 상기 출력 데이터가 출력되는 것을 특징으로 한다.

또한, 본 발명은 구현 시 필요한 트랜지스터의 개수를 줄이기 위한 래치 회로에 있어서, 제어 신호에 응답하여 상기 래치 회로에 저장하기 위해 입력되는 입력 데이터 또는 상기 래치 회로의 출력단으로부터 피드백 입력되는 출력 데이터를 선택하여 상기 출력단으로 내보내는 선택 수단을 구비하며, 상기 선택 수단은, 상기 입력 데이터를 입력받는 입력단 및 상기 출력단 사이에 직렬 연결되며, 각각의 게이트로 상기 제어 신호를 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 상기 출력 데이터가 출력되는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명의 래치 회로는 2×1 멀티플렉서를 이용하여 보다 적은 수의 트랜지스터로 구현 가능하다.

도 2는 2×1 멀티플렉서로 구현된 본 발명에 따른 래치 회로의 간략화된 블록도이고, 도 3은 상기 도 2의 본 발명에 따른 래치 회로에 대한 간략한 동작 파형도이다.

도 2에 도시된 바와 같이, 본 발명에 따른 래치 회로는 제어 신호(C)에 응답하여 제1 입력 신호 또는 제2 입력 신호를 선택하여 출력 데이터(Data_out)로 내보내는 2×1 멀티플렉서(20)로 이루어지며, 이때 제1 입력 신호는 래치 회로에 저장하기 위해 입력되는 입력 데이터(Data_in)이고, 제2 입력 신호는 래치 회로의 출력단으로부터 피드백 입력되는 출력 데이터(Data_out)이다.

도 2 및 도 3을 참조하여, 상기 도 2의 본 발명에 따른 래치 회로의 동작을 다음에 설명한다.

제어 신호(C)가 논리 "하이"일 때 즉, 도 3의 t1 및 t3 사이의 구간에서 본 발명의 래치 회로는 제1 입력 신호로 인가되는 입력 데이터(Data_in)를 그대로 출력 데이터(Data_out)로 전달한다. 즉, t1 및 t2 사이의 구간에서 제어 신호(C)가 논리 "하이"이고, 입력 데이터(Data_in)가 논리 "로우"로 인가됨으로써 논리 "로우"의 출력 데이터(Data_out)가 출력된다. 또한, t2 및 t3 사이의 구간에서 제어 신호(C)가 논리 "하이"이고, 입력 데이터(Data_in)가 논리 "로우"에서 논리 "하이"로 천이되어 인가됨으로써 논리 "하이"의 출력 데이터(Data_out)가 출력된다.

그리고, 제어 신호(C)가 논리 "로우"일 때 즉, 도 3의 t3 및 t4 사이의 구간에서 본 발명의 래치 회로는 제어 신호(C)가 "로우"로 천이하는 순간 래치 회로에 저장된 값을 계속 유지하게 된다. 즉, 입력 데이터(Data_in)의 변화에 관계없이 항상 저장된 일정한 값을 출력 데이터(Data_out)로 내보내는 데, 도 3에서의 출력 데이터(Data_out)는 제어 신호(C)가 천이하는 t3에서의 논리 "하이" 데이터를 계속 유지한다.

한편, 본 발명의 래치 회로에서 사용되는 2×1 멀티플렉서는 트랜지스터의 수를 줄이기 위해 일반적으로 사용되는 멀티플렉서와는 다른 구조로 이루어진다.

도 4a 내지 도 4d는 본 발명의 여러 가지 실시예에 따른 래치 회로의 상세 회로도이다.

도 4a는 제어 신호(C)가 논리 "하이"레벨일 때 입력 데이터(Data_in)를 래치하는 레벨 하이 래치 회로의 일실시 회로도로서, 출력 데이터(Data_out)를 입력받아 반전하는 인버터(INV1)와, 입력 데이터(Data_in)를 입력받아 반전하는 인버터(INV2)와, 인버터(INV1)의 출력단 및 인버터(INV2)의 출력단 사이에 직렬연결되며 각각의 게이트로 제어 신호(C)를 입력받는 PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)와, PMOS 트랜지스터(PM1) 및 NMOS 트랜지스터(NM1)의 공통 드레인단으로부터 출력되는 신호를 반전하여 출력 데이터(Data_out)로 내보내는 인버터(INV3)로 이루어진다. 그러므로, 도 4a에 도시된 본 발명에 따른 래치 회로는 총 8개의 트랜지스터로 구현된다.

도 4a에 도시된 본 발명의 일실시예에 따른 레벨 하이 래치 회로는 제어 신호(C)가 논리 "하이"로 인가될 때 NMOS 트랜지스터(NM1)가 턴-온(turn-on)되어 인버터(INV2, INV3)를 통해 입력 데이터(Data_in)가 출력 데이터(Data_out)로 전달된다. 그리고, 제어 신호(C)가 논리 "로우"로 인가될 때는 NMOS 트랜지스터(NM1) 및 PMOS 트랜지스터(PM1)가 각각 턴-오프(turn-off), 턴-온되어 입력 데이터(Data_in)의 경로가 차단되고, 출력 데이터(Data_out)가 인버터(INV1, INV3)를 통해 피드백 전달되어 이전 레벨을 계속 유지한다.

도 4b는 제어 신호(C)가 논리 "로우"레벨일 때 입력 데이터(Data_in)를 래치하는 레벨 로우 래치 회로의 일실시 회로도로서, 입력 데이터(Data_in)를 입력받아 반전하는 인버터(INV4)와, 출력 데이터(Data_out)를 입력받아 반전하는 인버터(INV5)와, 인버터(INV4)의 출력단 및 인버터(INV5)의 출력단 사이에 직렬연결되며 각각의 게이트로 제어 신호(C)를 입력받는 PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM2)와, PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM2)의 공통 드레인단으로부터 출력되는 신호를 반전하여 출력 데이터(Data_out)로 내보내는 인버터(INV6)로 이루어진다. 따라서, 도 4b에 도시된 본 발명에 따른 래치 회로 역시 총 8개의 트랜지스터로 구현될 수 있다.

도 4b에 도시된 본 발명의 일실시예에 따른 레벨 로우 래치 회로는 제어 신호(C)가 논리 "로우"로 인가될 때 PMOS 트랜지스터(PM2)가 턴-온되어 인버터(INV4, INV6)를 통해 입력 데이터(Data_in)가 출력 데이터(Data_out)로 전달된다. 그리고, 제어 신호(C)가 논리 "하이"로 인가될 때는 PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM2)가 각각 턴-오프, 턴-온되어 입력 데이터(Data_in)의 경로가 차단되고, 출력 데이터(Data_out)가 인버터(INV5, INV6)를 통해 피드백 전달되어 이전 레벨을 계속 유지하게 된다.

다음으로, 도 4c는 제어 신호(C)가 논리 "하이" 레벨일 때 입력 데이터(Data_in)를 래치하는 레벨 하이 래치 회로의 일실시 회로도로서, 총 6개의 트랜지스터로 구현 가능하다.

도 4c에 도시된 바와 같이, 본 발명의 일실시예에 따른 레벨 하이 래치 회로는 출력 데이터(Data_out)를 출력하는 출력단과 입력 데이터(Data_in)를 입력받는 입력단 사이에 직렬연결되며 각각의 게이트로 제어 신호(C)를 입력받는 PMOS 트랜지스터(PM3) 및 NMOS 트랜지스터(NM3)와, PMOS 트랜지스터(PM3) 및 NMOS 트랜지스터(NM3)의 공통 드레인단으로부터 출력되는 신호를 연속 반전하여 출력 데이터(Data_out)로 내보내는 2개의 인버터(INV7, INV8)로 이루어진다.

도 4c에 도시된 본 발명의 일실시예에 따른 레벨 하이 래치 회로는 제어 신호(C)가 논리 "하이"로 인가될 때 NMOS 트랜지스터(NM3)가 턴-온되어 입력 데이터(Data_in)가 인버터(INV7, INV8)를 통해 출력 데이터(Data_out)로 전달된다. 그리고, 제어 신호(C)가 논리 "로우"로 인가될 때는 NMOS 트랜지스터(NM3) 및 PMOS 트랜지스터(PM3)가 각각 턴-오프, 턴-온되어 입력 데이터(Data_in)의 경로가 차단되고, 출력 데이터(Data_out)가 턴-온된 PMOS 트랜지스터(PM3)와 인버터(INV7, INV8)를 통해 피드백 전달되어 이전 레벨을 계속 유지한다.

마지막으로, 도 4d는 제어 신호(C)가 논리 "로우" 레벨일 때 입력 데이터(Data_in)를 래치하는 레벨 로우 래치 회로의 일실시 회로도로서, 총 6개의 트랜지스터로 구현 가능하다.

도 4d에 도시된 바와 같이, 본 발명의 일실시예에 따른 레벨 로우 래치 회로는 입력 데이터(Data_in)를 입력받는 입력단과 출력 데이터(Data_out)를 출력하는 출력단 사이에 직렬연결되며 각각의 게이트로 제어 신호(C)를 입력받는 PMOS 트랜지스터(PM4) 및 NMOS 트랜지스터(NM4)와, PMOS 트랜지스터(PM4) 및 NMOS 트랜지스터(NM4)의 공통 드레인단으로부터 출력되는 신호를 연속 반전하여 출력 데이터(Data_out)로 내보내는 2개의 인버터(INV9, INV10)로 이루어진다.

도 4d에 도시된 본 발명의 일실시예에 따른 레벨 로우 래치 회로는 제어 신호(C)가 논리 "로우"로 인가될 때 PMOS 트랜지스터(PM4)가 턴-온되어 입력 데이터(Data_in)가 인버터(INV9, INV10)를 통해 출력 데이터(Data_out)로 전달된다. 그리고, 제어 신호(C)가 논리 "하이"로 인가될 때는 PMOS 트랜지스터(PM4) 및 NMOS 트랜지스터(NM4)가 각각 턴-오프, 턴-온되어 입력 데이터(Data_in)의 경로가 차단되고, 출력 데이터(Data_out)가 턴-온된 NMOS 트랜지스터(PM4)와 인버터(INV9, INV10)를 통해 피드백 전달되어 이전 레벨을 계속 유지하게 된다.

한편, 상술한 바와 같이 이루어지는 본 발명의 래치 회로는 에스램(SRAM, Static Random Access Memory)의 단위 메모리 셀에 적용될 수도 있다.

도 5는 본 발명에 따른 래치 회로를 구비한 에스램 셀을 도시한 회로도로서, 정비트라인(B) 및 부비트라인(/B)과, 정 및 부비트라인(B, /B)에 일측이 각각 연결되며 게이트로 워드라인 신호(WD)가 인가되는 스위칭 트랜지스터(SW1, SW2)와, 제어 신호(C)에 응답하여 제1 입력 신호 또는 제2 입력 신호를 선택하여 출력하는 2×1 멀티플렉서(50)로 이루어지며, 이때 제1 입력 신호는 정비트라인(B)에 연결되어 입력되는 신호이고, 제2 입력 신호는 2×1 멀티플렉서(50)의 정출력단으로부터 입력되는 신호이다. 또한, 2×1 멀티플렉서(50)의 정출력단은 스위칭 트랜지스터(SW1)의 타측에 연결되며, 2×1 멀티플렉서(50)의 부출력단은 스위칭 트랜지스터(SW2)의 타측에 연결된다.

상기와 같이 구성되는 에스램 셀은, 리드 동작 시 논리 "하이" 레벨의 워드라인 신호(WD)에 의해 2×1 멀티플렉서(50)로 구성된 본 발명의 래치 회로에 저장된 신호가 정 및 부비트라인(B, /B)에 각각 인가됨으로써 이루어진다. 또한, 라이트 동작 시 2×1 멀티플렉서(50)가 논리 "하이"레벨의 제어 신호(C)에 따라 정비트라인(B)으로부터 입력되는 신호를 선택하여 출력함으로써 본 발명의 래치 회로에 데이터를 라이트하는 동작이 이루어진다. 이때, 라이트 동작 시 워드라인 신호(WD)로 논리 "하이" 레벨 신호를 인가하여 보다 빠른 라이트 동작을 수행할 수도 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 간단한 회로 구성의 2×1 멀티플렉서를 이용하여 래치 회로를 구현함으로써 종래의 래치 회로 구현 시 필요한 트랜지스터 개수의 절반만으로도 구현이 가능하여, 디지털 회로 설계 시 래치 회로가 차지하는 면적을 획기적으로 감소시킬 수 있는 탁월한 효과가 있다.

도 1은 종래의 래치 회로도.

도 2는 2×1 멀티플렉서로 구현된 본 발명에 따른 래치 회로의 간략화된 블록도.

도 3은 상기 도 2의 본 발명에 따른 래치 회로에 대한 간략한 동작 파형도.

도 4a 내지 도 4d는 본 발명의 여러 가지 실시예에 따른 래치 회로의 상세 회로도.

도 5는 본 발명에 따른 래치 회로를 구비한 에스램 셀을 도시한 회로도.

* 도면의 주요 부분에 대한 설명

PM1 내지 PM4 : PMOS 트랜지스터

NM1 내지 NM4 : NMOS 트랜지스터

INV1 내지 INV10 : 인버터

Claims

래치 회로에 있어서,

제어 신호에 응답하여 상기 래치 회로에 저장하기 위해 입력되는 입력 데이터 또는 상기 래치 회로의 출력단으로부터 피드백 입력되는 출력 데이터를 선택하여 상기 출력단으로 내보내는 선택 수단을 구비하며,

상기 선택 수단은,

상기 출력단 및 상기 입력 데이터를 입력받는 입력단 사이에 직렬 연결되며, 각각의 게이트로 상기 제어 신호를 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며,

상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 상기 출력 데이터가 출력되는 것을 특징으로 하는 래치 회로.
제 1 항에 있어서, 상기 선택 수단은,

상기 출력단 및 상기 PMOS 트랜지스터의 소스단 사이에 연결되며, 상기 출력 데이터를 입력받아 반전하는 제1 인버터;

상기 입력단 및 상기 NMOS 트랜지스터의 소스단 사이에 연결되며, 상기 입력 데이터를 입력받아 반전하는 제2 인버터; 및

상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 신호를 입력받아 반전하여 상기 출력 데이터로 내보내기 위한 제3 인버터

를 더 구비하는 것을 특징으로 하는 래치 회로.
제 1 항에 있어서, 상기 선택 수단은,

상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단과 상기 출력단 사이에 연결되어, 상기 공통 드레인단으로부터 출력되는 신호를 지연하여 상기 출력 데이터로 내보내기 위한 지연 수단을 더 구비하는 것을 특징으로 하는 래치 회로.
제 3 항에 있어서, 상기 지연 수단은,

직렬연결된 2개의 인버터를 구비하는 것을 특징으로 하는 래치 회로.
래치 회로에 있어서,

제어 신호에 응답하여 상기 래치 회로에 저장하기 위해 입력되는 입력 데이터 또는 상기 래치 회로의 출력단으로부터 피드백 입력되는 출력 데이터를 선택하여 상기 출력단으로 내보내는 선택 수단을 구비하며,

상기 선택 수단은,

상기 입력 데이터를 입력받는 입력단 및 상기 출력단 사이에 직렬 연결되며, 각각의 게이트로 상기 제어 신호를 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며,

상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 상기 출력 데이터가 출력되는 것을 특징으로 하는 래치 회로.
제 5 항에 있어서, 상기 선택 수단은,

상기 입력단 및 상기 PMOS 트랜지스터의 소스단 사이에 연결되며, 상기 입력 데이터를 입력받아 반전하는 제1 인버터;

상기 출력단 및 상기 NMOS 트랜지스터의 소스단 사이에 연결되며, 상기 출력 데이터를 입력받아 반전하는 제2 인버터; 및

상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 신호를 입력받아 반전하여 상기 출력 데이터로 내보내기 위한 제3 인버터

를 더 구비하는 것을 특징으로 하는 래치 회로.
제 5 항에 있어서, 상기 선택 수단은,

상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단과 상기 출력단 사이에 연결되어, 상기 공통 드레인단으로부터 출력되는 신호를 지연하여 상기 출력 데이터로 내보내기 위한 지연 수단을 더 구비하는 것을 특징으로 하는 래치 회로.
제 7 항에 있어서, 상기 지연 수단은,

직렬연결된 2개의 인버터를 구비하는 것을 특징으로 하는 래치 회로.