KR20000041376A - 면적 감소를 위한 래치 회로 - Google Patents
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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Abstract
Description
Claims (8)
- 래치 회로에 있어서,제어 신호에 응답하여 상기 래치 회로에 저장하기 위해 입력되는 입력 데이터 또는 상기 래치 회로의 출력단으로부터 피드백 입력되는 출력 데이터를 선택하여 상기 출력단으로 내보내는 선택 수단을 구비하며,상기 선택 수단은,상기 출력단 및 상기 입력 데이터를 입력받는 입력단 사이에 직렬 연결되며, 각각의 게이트로 상기 제어 신호를 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며,상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 상기 출력 데이터가 출력되는 것을 특징으로 하는 래치 회로.
- 제 1 항에 있어서, 상기 선택 수단은,상기 출력단 및 상기 PMOS 트랜지스터의 소스단 사이에 연결되며, 상기 출력 데이터를 입력받아 반전하는 제1 인버터;상기 입력단 및 상기 NMOS 트랜지스터의 소스단 사이에 연결되며, 상기 입력 데이터를 입력받아 반전하는 제2 인버터; 및상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 신호를 입력받아 반전하여 상기 출력 데이터로 내보내기 위한 제3 인버터를 더 구비하는 것을 특징으로 하는 래치 회로.
- 제 1 항에 있어서, 상기 선택 수단은,상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단과 상기 출력단 사이에 연결되어, 상기 공통 드레인단으로부터 출력되는 신호를 지연하여 상기 출력 데이터로 내보내기 위한 지연 수단을 더 구비하는 것을 특징으로 하는 래치 회로.
- 제 3 항에 있어서, 상기 지연 수단은,직렬연결된 2개의 인버터를 구비하는 것을 특징으로 하는 래치 회로.
- 래치 회로에 있어서,제어 신호에 응답하여 상기 래치 회로에 저장하기 위해 입력되는 입력 데이터 또는 상기 래치 회로의 출력단으로부터 피드백 입력되는 출력 데이터를 선택하여 상기 출력단으로 내보내는 선택 수단을 구비하며,상기 선택 수단은,상기 입력 데이터를 입력받는 입력단 및 상기 출력단 사이에 직렬 연결되며, 각각의 게이트로 상기 제어 신호를 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며,상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 상기 출력 데이터가 출력되는 것을 특징으로 하는 래치 회로.
- 제 5 항에 있어서, 상기 선택 수단은,상기 입력단 및 상기 PMOS 트랜지스터의 소스단 사이에 연결되며, 상기 입력 데이터를 입력받아 반전하는 제1 인버터;상기 출력단 및 상기 NMOS 트랜지스터의 소스단 사이에 연결되며, 상기 출력 데이터를 입력받아 반전하는 제2 인버터; 및상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 신호를 입력받아 반전하여 상기 출력 데이터로 내보내기 위한 제3 인버터를 더 구비하는 것을 특징으로 하는 래치 회로.
- 제 5 항에 있어서, 상기 선택 수단은,상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 공통 드레인단과 상기 출력단 사이에 연결되어, 상기 공통 드레인단으로부터 출력되는 신호를 지연하여 상기 출력 데이터로 내보내기 위한 지연 수단을 더 구비하는 것을 특징으로 하는 래치 회로.
- 제 7 항에 있어서, 상기 지연 수단은,직렬연결된 2개의 인버터를 구비하는 것을 특징으로 하는 래치 회로.
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Applications Claiming Priority (1)
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KR10-1998-0057235A KR100461970B1 (ko) | 1998-12-22 | 1998-12-22 | 면적 감소를 위한 래치 회로_ |
Publications (2)
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KR20000041376A true KR20000041376A (ko) | 2000-07-15 |
KR100461970B1 KR100461970B1 (ko) | 2005-04-06 |
Family
ID=19564616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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JPH05144273A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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KR100264204B1 (ko) * | 1997-12-03 | 2000-09-01 | 김영환 | 래치회로 |
-
1998
- 1998-12-22 KR KR10-1998-0057235A patent/KR100461970B1/ko not_active IP Right Cessation
Also Published As
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---|---|
KR100461970B1 (ko) | 2005-04-06 |
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