JPH0374417B2 - - Google Patents
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- JPH0374417B2 JPH0374417B2 JP60002328A JP232885A JPH0374417B2 JP H0374417 B2 JPH0374417 B2 JP H0374417B2 JP 60002328 A JP60002328 A JP 60002328A JP 232885 A JP232885 A JP 232885A JP H0374417 B2 JPH0374417 B2 JP H0374417B2
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- transistors
- gate
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- 230000007704 transition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- 238000004904 shortening Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3872—Precharge of output to prevent leakage
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
Description
【発明の詳細な説明】
産業上の利用分野
本発明はキヤリー（桁上げ）信号を高速に伝搬
する必要のあるデイジタル演算器などの中に用い
られるキヤリー信号伝搬回路に関し、特に
CMOSトランジスタで構成されたものに関する
ものである。
する必要のあるデイジタル演算器などの中に用い
られるキヤリー信号伝搬回路に関し、特に
CMOSトランジスタで構成されたものに関する
ものである。
従来の技術
CMOSトランジスタ構成のインクリメンタ／
デクリメンタに従来のキヤリー信号伝搬回路を応
用した例を第５図に示す。Ａ１′，Ａ２′，Ａ３′
はCMOSトランジスタ構成のNANDゲート、Ｂ
１′，Ｂ２′は同構成のNORゲートである。これ
らがチエーン状に構成された７′がキヤリー信号
伝搬回路である。１３〜１８はEXOR（排他的論
理和）ゲート、１９〜２３はEXNORゲートであ
る。２５〜３７はDFF（Ｄタイプフリツプフロツ
プ）である。第５図のインクリメンタ／デクリメ
ンタは、６ビツトの入力データＸ（x5，x4…x0）
とインクリメント／デクリメント選択信号DEC
とをクロツク信号Ｔ１に同期して入力〔X′（x5，
x4…x0）〕し、DECが“０”（低論理レベル）の
ときインクリメント、DEFが“１”（高論理レベ
ル）のときデクリメント処理したデータY′（y5′，
y4′…y0′）をクロツク信号Ｔ２に同期して出力デ
ータＹ（y5，y4…y0）を出力する機能を有する。
インクリメンタ／デクリメンタとして動作そのも
のは本発明とは直接関係が無いのと公知であるた
め詳しい説明は省略する。第６図に各部信号のタ
イムチヤートを示す。入力データＸと選択信号
DECはクロツクＴ１の立ち上りでラツチされ、
データX′，DEC′となる。演算（インクリメン
ト／デクリメント）処理された結果Y′はクロツ
クＴ２の立ち上りでラツチされるから許された演
算時間はほぼＴ１の立ち上りからＴ２のそれ迄の
時間に等しい。第５図のキヤリー信号伝搬回路
７′を見てわかる様に、最大の演算時間はゲート
（Ａ１′，Ｂ１′，…，Ａ３′）１段分の伝搬遅延時
間で決定される。第３図のａに、データ（x4″，
x3′，x2″，1″x0″）が（10101）の場合の各キヤ
リー信号1，c2，3，c4，5の波形を示す。第
３図における電源電圧VDDは5Vに設定してある。
通常、CMOSトランジスタ構成のゲートの回路
閾値電圧VTHCはVDD／２に設定される。従つて、
キヤリー信号1，c2，3，c4，5が変化を始め
るのは、それぞれx0″，1，c2，3，c4の信号が
接地電位（oV）あるいは電源電圧VDDからVDD／
２を横切る時点t1，t2，t3，t4，t5である。すなわ
ち、ゲート１段分の信号伝搬遅延時間（tN−
tN-1）は各ゲートの出力信号がVDD／２（VDD＝5V
のとき2.5V）の電圧範囲を遷移するのに要する
時間である。第５図の従来例では６ビツトのイン
クリメンタ／デクリメンタを例示を示している
が、実用的には８〜64ビツトのものが要求され、
演算時間を支配するキヤリー信号伝搬時間はビツ
ト数に比例して増大するから、上述のキヤリー信
号伝搬回路７′を構成するゲート１段分の信号伝
搬遅延時間がその演算器の演算速度を制限してい
ることになる。
デクリメンタに従来のキヤリー信号伝搬回路を応
用した例を第５図に示す。Ａ１′，Ａ２′，Ａ３′
はCMOSトランジスタ構成のNANDゲート、Ｂ
１′，Ｂ２′は同構成のNORゲートである。これ
らがチエーン状に構成された７′がキヤリー信号
伝搬回路である。１３〜１８はEXOR（排他的論
理和）ゲート、１９〜２３はEXNORゲートであ
る。２５〜３７はDFF（Ｄタイプフリツプフロツ
プ）である。第５図のインクリメンタ／デクリメ
ンタは、６ビツトの入力データＸ（x5，x4…x0）
とインクリメント／デクリメント選択信号DEC
とをクロツク信号Ｔ１に同期して入力〔X′（x5，
x4…x0）〕し、DECが“０”（低論理レベル）の
ときインクリメント、DEFが“１”（高論理レベ
ル）のときデクリメント処理したデータY′（y5′，
y4′…y0′）をクロツク信号Ｔ２に同期して出力デ
ータＹ（y5，y4…y0）を出力する機能を有する。
インクリメンタ／デクリメンタとして動作そのも
のは本発明とは直接関係が無いのと公知であるた
め詳しい説明は省略する。第６図に各部信号のタ
イムチヤートを示す。入力データＸと選択信号
DECはクロツクＴ１の立ち上りでラツチされ、
データX′，DEC′となる。演算（インクリメン
ト／デクリメント）処理された結果Y′はクロツ
クＴ２の立ち上りでラツチされるから許された演
算時間はほぼＴ１の立ち上りからＴ２のそれ迄の
時間に等しい。第５図のキヤリー信号伝搬回路
７′を見てわかる様に、最大の演算時間はゲート
（Ａ１′，Ｂ１′，…，Ａ３′）１段分の伝搬遅延時
間で決定される。第３図のａに、データ（x4″，
x3′，x2″，1″x0″）が（10101）の場合の各キヤ
リー信号1，c2，3，c4，5の波形を示す。第
３図における電源電圧VDDは5Vに設定してある。
通常、CMOSトランジスタ構成のゲートの回路
閾値電圧VTHCはVDD／２に設定される。従つて、
キヤリー信号1，c2，3，c4，5が変化を始め
るのは、それぞれx0″，1，c2，3，c4の信号が
接地電位（oV）あるいは電源電圧VDDからVDD／
２を横切る時点t1，t2，t3，t4，t5である。すなわ
ち、ゲート１段分の信号伝搬遅延時間（tN−
tN-1）は各ゲートの出力信号がVDD／２（VDD＝5V
のとき2.5V）の電圧範囲を遷移するのに要する
時間である。第５図の従来例では６ビツトのイン
クリメンタ／デクリメンタを例示を示している
が、実用的には８〜64ビツトのものが要求され、
演算時間を支配するキヤリー信号伝搬時間はビツ
ト数に比例して増大するから、上述のキヤリー信
号伝搬回路７′を構成するゲート１段分の信号伝
搬遅延時間がその演算器の演算速度を制限してい
ることになる。
発明が解決しようとする問題点
本発明は上述のような従来回路のキヤリー信号
伝搬遅延時間を大幅に短縮することによつて、デ
イジタル演算器の演算速度を飛躍的に向上させる
ために成されたものである。
伝搬遅延時間を大幅に短縮することによつて、デ
イジタル演算器の演算速度を飛躍的に向上させる
ために成されたものである。
問題点を解決するための手段
本発明は、キヤリー信号伝搬回路の中の
CMOSトランジスタ構成のNANDゲートとNOR
ゲートをプリチヤージ方式によるダイナミツク型
ゲートにすることによつて、キヤリー信号伝搬遅
延時間を大幅（約1/3〜1/8）に短縮することを実
現するものである。
CMOSトランジスタ構成のNANDゲートとNOR
ゲートをプリチヤージ方式によるダイナミツク型
ゲートにすることによつて、キヤリー信号伝搬遅
延時間を大幅（約1/3〜1/8）に短縮することを実
現するものである。
作 用
ダイナミツク型ゲートにすることで、回路閾値
電圧VTHCは、NANDゲート、NORゲートの場合
それぞれVth（Ｎチヤネル型MOSトランジスタの
閾値電圧）、VDD−Vtp（VtpはＰチヤネル型MOSト
ランジスタの閾値電圧）となる。これらの値は通
常Vth≒0.8V、Vtp≒0.8Vに設定されるため、電
源電圧VDDを5Vとしたとき、ゲート１段分の信号
伝搬遅延時間tpdは従来のゲートの場合と比べて、
少くとも0.8／2.5≒１／3.1となる。もう１つのtpd
短縮の作用は、ゲート入力容量が半分になるた
め、キヤリー信号伝搬経路の負荷容量CLが半減
して、ゲートの出力信号の立ち上り又は立ち下り
の速度（単位時間に遷移する電圧）が約２倍とな
ることでさらにtpdが半分近く短縮されることに
なる。
電圧VTHCは、NANDゲート、NORゲートの場合
それぞれVth（Ｎチヤネル型MOSトランジスタの
閾値電圧）、VDD−Vtp（VtpはＰチヤネル型MOSト
ランジスタの閾値電圧）となる。これらの値は通
常Vth≒0.8V、Vtp≒0.8Vに設定されるため、電
源電圧VDDを5Vとしたとき、ゲート１段分の信号
伝搬遅延時間tpdは従来のゲートの場合と比べて、
少くとも0.8／2.5≒１／3.1となる。もう１つのtpd
短縮の作用は、ゲート入力容量が半分になるた
め、キヤリー信号伝搬経路の負荷容量CLが半減
して、ゲートの出力信号の立ち上り又は立ち下り
の速度（単位時間に遷移する電圧）が約２倍とな
ることでさらにtpdが半分近く短縮されることに
なる。
実施例
本発明のキヤリー信号伝搬回路を６ビツトのイ
ンクリメンタ／デクリメンタに応用した実施例を
第１図に示す。
ンクリメンタ／デクリメンタに応用した実施例を
第１図に示す。
第１図の回路は前述した第５図の回路と全く同
じ機能をもつものであり、同記号、同付番の構成
物は同じ機能のものであることを示す。すなわ
ち、１３〜１８はEXORゲート、１９〜２３は
EXNORゲートであり、２５〜３７はDFFであ
う。７が本発明のキヤリー信号伝搬回路であり、
Ａ１，Ａ２，Ａ３はプリチヤージ方式のダイナミ
ツク型NANDゲート（以下Ｄ−NANDゲートと
記す）であり、第５図のNANDゲートＡ１′，Ａ
２′，Ａ３′に対応するものである。Ｂ１，Ｂ２は
プリチヤート方式のダイナミツク型NORゲート
（以下、Ｄ−NORゲートと記す）であり、第５図
のNORゲートＢ１′，Ｂ２′に対応している。
じ機能をもつものであり、同記号、同付番の構成
物は同じ機能のものであることを示す。すなわ
ち、１３〜１８はEXORゲート、１９〜２３は
EXNORゲートであり、２５〜３７はDFFであ
う。７が本発明のキヤリー信号伝搬回路であり、
Ａ１，Ａ２，Ａ３はプリチヤージ方式のダイナミ
ツク型NANDゲート（以下Ｄ−NANDゲートと
記す）であり、第５図のNANDゲートＡ１′，Ａ
２′，Ａ３′に対応するものである。Ｂ１，Ｂ２は
プリチヤート方式のダイナミツク型NORゲート
（以下、Ｄ−NORゲートと記す）であり、第５図
のNORゲートＢ１′，Ｂ２′に対応している。
１，１α，１γ，２，２α，２γ，６，６βは
Ｎチヤネル型MOSトランジスタであり、３，３
α，３γ，４，４β，５，５βはＰチヤネル型
MOSトランジスタである。トランジスタ６，６
βのゲートにプリチヤージ信号が供給され、
トランジスタ３，３α，３γのゲートには
信号がインバータ１２で反転した信号の信
号が供給されている。トランジスタ１α，４，
１，４β，１γのゲートにはキヤリー信号の伝搬
を許可するか阻止するかを制御する信号x0″，
x1″，x2″，3″，x4″がそれぞれ供給されている。
また、トランジスタ２α，５，２，５β，２γは
チエーン状に接続され、この順番にキヤリー信号
ｃ1，c2，3，c4，5が伝搬してゆく。トランジ
スタ２αのゲートには信号が供給されてい
る。
Ｎチヤネル型MOSトランジスタであり、３，３
α，３γ，４，４β，５，５βはＰチヤネル型
MOSトランジスタである。トランジスタ６，６
βのゲートにプリチヤージ信号が供給され、
トランジスタ３，３α，３γのゲートには
信号がインバータ１２で反転した信号の信
号が供給されている。トランジスタ１α，４，
１，４β，１γのゲートにはキヤリー信号の伝搬
を許可するか阻止するかを制御する信号x0″，
x1″，x2″，3″，x4″がそれぞれ供給されている。
また、トランジスタ２α，５，２，５β，２γは
チエーン状に接続され、この順番にキヤリー信号
ｃ1，c2，3，c4，5が伝搬してゆく。トランジ
スタ２αのゲートには信号が供給されてい
る。
次に、動作について説明する。第１図のインク
メンタ／デクリメンタの動作については本発明に
直接関係が無いのと、公知であつて容易に理解で
きるため詳しい説明は省略する。さて、第２図に
各部信号のタイムチヤートを示す。第２図のクロ
ツク信号Ｔ１，Ｔ２、入力データＸ、インクリメ
ント／デクリメント選択信号DEC、ラツチ後の
信号X′，DEC′の変化タイミングは第５図のそれ
と全く同様である。プリチヤード信号PCHはク
ロツクＴ１に同期し、その立ち上りはＴ１と同じ
タイミングであり、そのパルス幅は、インバータ
１２の反転時間と、Ｄ−NANDゲートＡ１〜Ａ
３、Ｄ−NORゲートＢ１，Ｂ２をプリチヤージ
する時間と、キヤリー信号の伝搬を制御する信号
x0″，1″，x2″，3″，x4″がそれぞれトランジス
タ１α，４，１，４β，１γに到来する時間をカ
バーするだけの極めて短い時間でよい。さて、第
２図に示すように、プリチヤージ信号PCHがＨ
レベル（高論理レベル）に遷移すると、が
Ｌレベル（低論理レベル）となり、トランジスタ
３α，６，３，６β，３γがオンし、プリチヤー
ジするがトランジスタ２αがオフするため、貫通
直流を流すことなく、c1，c3，c5がＨレベルとな
り、c2，c4がＬレベルとなる。
メンタ／デクリメンタの動作については本発明に
直接関係が無いのと、公知であつて容易に理解で
きるため詳しい説明は省略する。さて、第２図に
各部信号のタイムチヤートを示す。第２図のクロ
ツク信号Ｔ１，Ｔ２、入力データＸ、インクリメ
ント／デクリメント選択信号DEC、ラツチ後の
信号X′，DEC′の変化タイミングは第５図のそれ
と全く同様である。プリチヤード信号PCHはク
ロツクＴ１に同期し、その立ち上りはＴ１と同じ
タイミングであり、そのパルス幅は、インバータ
１２の反転時間と、Ｄ−NANDゲートＡ１〜Ａ
３、Ｄ−NORゲートＢ１，Ｂ２をプリチヤージ
する時間と、キヤリー信号の伝搬を制御する信号
x0″，1″，x2″，3″，x4″がそれぞれトランジス
タ１α，４，１，４β，１γに到来する時間をカ
バーするだけの極めて短い時間でよい。さて、第
２図に示すように、プリチヤージ信号PCHがＨ
レベル（高論理レベル）に遷移すると、が
Ｌレベル（低論理レベル）となり、トランジスタ
３α，６，３，６β，３γがオンし、プリチヤー
ジするがトランジスタ２αがオフするため、貫通
直流を流すことなく、c1，c3，c5がＨレベルとな
り、c2，c4がＬレベルとなる。
いま、キヤリー信号の伝搬が最長となるx0″＝
x2″＝x4″＝“Ｈ”かつx1″＝x3″＝“Ｌ”の場合を考
える。トランジスタ１α，４，１，４β，１γは
オン状態となる。プリチヤージ信号PCHがＬレ
ベルに遷移し、がＨレベルになるとトラン
ジスタ２αがターン・オンして1がＬレベルに変
化する。このためトランジスタ５がターン・オン
して、c2がＨレベルに遷移する。このためトラン
ジスタ２がターン・オンして3がＬレベルに遷
移…と次々にキヤリー信号が伝搬してゆく。この
ときのキヤリー信号の遷移の様子を第３図のｂに
示す。信号がVtoを止まわつた時点t1′キヤリ
ー信号1が下降を始める。同様に1，3がVDD
−Vtpを下まわつた時点t2′，t4′でそれぞれc2，c4
が上昇を開始する。また、c2，c4がVthを上まわ
つた時点t3′，t5′でそれぞれ3，5が下降を始め
る。このときのゲート１段分の信号伝搬遅延時間
tpd′＝tN′−tN-1′を前述した従来例（第５図）の
それtpdと比較してみる。仮りにゲートの出力信
号の遷移速度が両者とも同じだけと仮定すると、
tpd′／tpd＝Vth／（VDD／２）又はVtp／（VDD／
２）がほぼ成立する。
x2″＝x4″＝“Ｈ”かつx1″＝x3″＝“Ｌ”の場合を考
える。トランジスタ１α，４，１，４β，１γは
オン状態となる。プリチヤージ信号PCHがＬレ
ベルに遷移し、がＨレベルになるとトラン
ジスタ２αがターン・オンして1がＬレベルに変
化する。このためトランジスタ５がターン・オン
して、c2がＨレベルに遷移する。このためトラン
ジスタ２がターン・オンして3がＬレベルに遷
移…と次々にキヤリー信号が伝搬してゆく。この
ときのキヤリー信号の遷移の様子を第３図のｂに
示す。信号がVtoを止まわつた時点t1′キヤリ
ー信号1が下降を始める。同様に1，3がVDD
−Vtpを下まわつた時点t2′，t4′でそれぞれc2，c4
が上昇を開始する。また、c2，c4がVthを上まわ
つた時点t3′，t5′でそれぞれ3，5が下降を始め
る。このときのゲート１段分の信号伝搬遅延時間
tpd′＝tN′−tN-1′を前述した従来例（第５図）の
それtpdと比較してみる。仮りにゲートの出力信
号の遷移速度が両者とも同じだけと仮定すると、
tpd′／tpd＝Vth／（VDD／２）又はVtp／（VDD／
２）がほぼ成立する。
Vto＝Vtp≒0.8V、VDD＝5Vとすると、tpd′／tpd
≒0.8V／2.5＝１／3.1となる。
≒0.8V／2.5＝１／3.1となる。
次に、ゲートの負荷容量の大部分は次段のゲー
ト入力容量であり、Ｐ，Ｎ両トランジスタのゲー
ト電極に入力する従来のNAND、NORゲートに
対して、本発明のＤ−NAND、Ｄ−NORゲート
はＰかＮかどちらか一方のトランジスタのゲート
電極に入力するため、負荷容量は約1/2となる。
すなわち、ゲートの出力信号の遷移速度は従来例
のそれの約２倍となる。さらにトランジスタの閾
値電圧Vth，Vtpが0.6V程度に設定されると、
tpd′／tpdは約1/8程度にまで成り得る。すなわち、
本発明によれば、キヤリー信号伝搬速度が従来の
３〜８倍のキヤリー信号伝搬回路が実現できる。
ト入力容量であり、Ｐ，Ｎ両トランジスタのゲー
ト電極に入力する従来のNAND、NORゲートに
対して、本発明のＤ−NAND、Ｄ−NORゲート
はＰかＮかどちらか一方のトランジスタのゲート
電極に入力するため、負荷容量は約1/2となる。
すなわち、ゲートの出力信号の遷移速度は従来例
のそれの約２倍となる。さらにトランジスタの閾
値電圧Vth，Vtpが0.6V程度に設定されると、
tpd′／tpdは約1/8程度にまで成り得る。すなわち、
本発明によれば、キヤリー信号伝搬速度が従来の
３〜８倍のキヤリー信号伝搬回路が実現できる。
次に、第１図のＤ−NANDゲートＡ１〜Ａ３
とＤ−NORゲートＢ１，Ｂ２の動作安定度を完
璧にするために、スタテイツク型にした実施例を
第４図に示す。第４図にはＡ２とＢ１の場合が代
表して示してある。８はＰチヤネル型MOSトラ
ンジスタであり、１０はＮチヤネル型MOSトラ
ンジスタである。９と１１はCMOSトランジス
タ構成のインバータであり、回路閾値電圧をそれ
ぞれVTHC9，VTHC11とする。トランジスタ８のオ
ン抵抗は、８と１と２が同時にオン状態になつた
ときに接続点ｄの電圧がVTHC9を十分下まわるよ
うに高く設定してある。同様にトランジスタ１０
のオン抵抗も、１０と４と５が同時にオン状態に
なつたときに接続点ｅの電圧がVTHC11を十分上ま
わるように高く設定してある。Ａ２，Ｂ１の両者
とも、プリチヤージがかかるとｄ、ｅがそれぞれ
Ｈ、Ｌレベルとなり、トランジスタ８，１０とも
にオン状態となつて、プリチヤージが解除されて
も、８と９，１０と１１でそれぞれ正帰遷がかか
り安定状態に入る。キヤリー信号c2，1がそれぞ
れ到来して１と２，４と５がオンになると、ｄ
点、ｅ点は直ちにそれぞれＬ、Ｈレベルに遷移し
て次段にキヤリー信号を伝搬する。第４図の実施
例は、トランジスタのリーク電流や回路に侵入し
てくるノイズに対して安定な動作をする特徴をも
つている。
とＤ−NORゲートＢ１，Ｂ２の動作安定度を完
璧にするために、スタテイツク型にした実施例を
第４図に示す。第４図にはＡ２とＢ１の場合が代
表して示してある。８はＰチヤネル型MOSトラ
ンジスタであり、１０はＮチヤネル型MOSトラ
ンジスタである。９と１１はCMOSトランジス
タ構成のインバータであり、回路閾値電圧をそれ
ぞれVTHC9，VTHC11とする。トランジスタ８のオ
ン抵抗は、８と１と２が同時にオン状態になつた
ときに接続点ｄの電圧がVTHC9を十分下まわるよ
うに高く設定してある。同様にトランジスタ１０
のオン抵抗も、１０と４と５が同時にオン状態に
なつたときに接続点ｅの電圧がVTHC11を十分上ま
わるように高く設定してある。Ａ２，Ｂ１の両者
とも、プリチヤージがかかるとｄ、ｅがそれぞれ
Ｈ、Ｌレベルとなり、トランジスタ８，１０とも
にオン状態となつて、プリチヤージが解除されて
も、８と９，１０と１１でそれぞれ正帰遷がかか
り安定状態に入る。キヤリー信号c2，1がそれぞ
れ到来して１と２，４と５がオンになると、ｄ
点、ｅ点は直ちにそれぞれＬ、Ｈレベルに遷移し
て次段にキヤリー信号を伝搬する。第４図の実施
例は、トランジスタのリーク電流や回路に侵入し
てくるノイズに対して安定な動作をする特徴をも
つている。
発明の効果
本発明の効果を列挙すると次の如くなる。
(1) キヤリー信号伝搬速度が速い。
上述した如く、本発明によるキヤリー信号伝
搬速度は従来回路のそれの約３〜８倍となり、
非常に高速である。
搬速度は従来回路のそれの約３〜８倍となり、
非常に高速である。
(2) リピータピリテイに富む。
第１図の実施例を見てもわかる様に２種類の
ゲートを繰り返し配列してある、集積回路で実
現するのに最適である。
ゲートを繰り返し配列してある、集積回路で実
現するのに最適である。
(3) トランジスタ数が少ない。
以上説明したように本発明によれば、高速なキ
ヤリー信号伝搬回路を実現することができ、デイ
ジタル演算器、特にCMOS集積回路で実現され
る演算器を高速化することができて、極めて価値
の高いものである。
ヤリー信号伝搬回路を実現することができ、デイ
ジタル演算器、特にCMOS集積回路で実現され
る演算器を高速化することができて、極めて価値
の高いものである。
第１図は本発明のキヤリー信号伝搬回路の実施
例を示す回路図、第２図は第１図の各部信号のタ
イムチヤート、第３図は第５図の従来例と第１図
の実施例中の要部信号波形図、第４図は第１図実
施例中のＤ−NANDゲートＡ２とＤ−NORゲー
トＢ１の他の実施例を示す図、第５図は従来のキ
ヤリー信号伝搬回路を示す回路図、第６図は第５
図の各部信号のタイムチヤートである。 １，２，６……ＮチヤネルMOSトランジスタ、
３，４，５……ＰチヤネルMOSトランジスタ、
Ａ１，Ａ２，Ａ３……Ｄ−NANDゲート（第１
の要素回路）、Ｂ１，Ｂ２……Ｄ−NORゲート
（第２の要素回路）、PCH……プリチヤージ信号、
x0″，1″，x2″，3″，x4″……キヤリー信号伝搬
制御信号、７……キヤリー信号伝搬回路。
例を示す回路図、第２図は第１図の各部信号のタ
イムチヤート、第３図は第５図の従来例と第１図
の実施例中の要部信号波形図、第４図は第１図実
施例中のＤ−NANDゲートＡ２とＤ−NORゲー
トＢ１の他の実施例を示す図、第５図は従来のキ
ヤリー信号伝搬回路を示す回路図、第６図は第５
図の各部信号のタイムチヤートである。 １，２，６……ＮチヤネルMOSトランジスタ、
３，４，５……ＰチヤネルMOSトランジスタ、
Ａ１，Ａ２，Ａ３……Ｄ−NANDゲート（第１
の要素回路）、Ｂ１，Ｂ２……Ｄ−NORゲート
（第２の要素回路）、PCH……プリチヤージ信号、
x0″，1″，x2″，3″，x4″……キヤリー信号伝搬
制御信号、７……キヤリー信号伝搬回路。
Claims (1)
- 【特許請求の範囲】 １ ソースが第１の定電圧点に接続されたＮチヤ
ネル型の第１のトランジスタと、ソースが上記第
１のトランジスタのドレインに接続されたＮチヤ
ネル型の第２のトランジスタと、ソースが第２の
定電圧点に接続され、ドレインが上記第２のトラ
ンジスタのドレンインに接続されたＰチヤネル型
の第３のトランジスタとから成り、上記第２のト
ランジスタのドレインを出力端子とする１個また
は複数個の第１の要素回路と、ソースが上記第２
の定電圧点に接続されたＰチヤネル型の第４のト
ランジスタと、ソースが上記第４のトランジスタ
のドレインに接続されたＰチヤネル型の第５のト
ランジスタと、ソースが上記第１の定電圧点に接
続され、ドレインが上記第５のトランジスタのド
レインに接続されたＮチヤネル型の第６のトラン
ジスタから成り、上記第５のトランジスタのドレ
インを出力端子とする１個または複数個の第２の
要素回路とを具備し、上記第１の要素回路と上記
第２の要素回路を交互に配列し、各々の上記第１
の要素回路の出力端子をそれぞれ１つ上位の上記
第２の要素回路の上記第５のトランジスタのゲー
トに接続し、各々の上記第２の要素回路の出力端
子をそれぞれ１つ上位の上記第１の要素回路の上
記第２のトランジスタのゲートに接続し、すべて
の上記第２の要素回路の上記第６のトランジスタ
のゲートに共通にプリチヤージ信号を供給し、す
べての上記第１の要素回路の上記第３のトランジ
スタのゲートに上記プリチヤージ信号の反転信号
を共通に供給し、各々の上記第１の要素回路の上
記第１のトランジスタのゲートと各々の上記第２
の要素回路の上記第４のトランジスタのゲートと
に、各要素回路に対応したキヤリー伝搬制御信号
をそれぞれ供給して、上記第１、第２の要素回路
の出力端子にキヤリー信号が伝搬するように構成
したことを特徴とするキヤリー信号伝搬回路。 ２ 第１の要素回路がさらに、ソースが第１の定
電圧点に接続され、ドレインが第２のトランジス
タのドレインに接続されたＮチヤネル型の第７の
トランジスタと、入力端子が上記第２のトランジ
スタのドレインに接続され、出力端子が上記第７
のトランジスタのゲートに接続された第１のイン
バータを具備して成り、第２の要素回路がさら
に、ソースが第２の定電圧点に接続され、ドレイ
ンが第５のトランジスタのドレインに接続された
Ｐチヤネル型の第８のトランジスタと、入力端子
が上記第５のトランジスタのドレインに接続さ
れ、出力端子が上記第８のトランジスタのゲート
に接続された第２のインバータを具備して成るこ
とを特徴とする特許請求の範囲第１項記載のキヤ
リー信号伝搬回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002328A JPS61161544A (ja) | 1985-01-10 | 1985-01-10 | キヤリ−信号伝搬回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002328A JPS61161544A (ja) | 1985-01-10 | 1985-01-10 | キヤリ−信号伝搬回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161544A JPS61161544A (ja) | 1986-07-22 |
| JPH0374417B2 true JPH0374417B2 (ja) | 1991-11-26 |
Family
ID=11526242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60002328A Granted JPS61161544A (ja) | 1985-01-10 | 1985-01-10 | キヤリ−信号伝搬回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161544A (ja) |
-
1985
- 1985-01-10 JP JP60002328A patent/JPS61161544A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61161544A (ja) | 1986-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |