CN108205349A - 一种带隙基准电路 - Google Patents

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Abstract

本发明实施例公开了一种带隙基准电路，所述电路包括：电流偏置单元和电压输出单元，其中，所述电流偏置单元用于给所述电压输出单元提供偏置电流，所述电流偏置单元包括第一PMOS管和第一NMOS管；所述电压输出单元包括第二PMOS管、第三PMOS管、第一NPN三极管、第二NPN三极管、第一电阻和第二电阻，所述第三PMOS管的漏极和所述第二电阻的第一端为所述带隙基准电路的电压输出端。本发明实施例提供的带隙基准电路具有超低功耗、低电源电压以及高电源抑制比等优点，对于静态功耗要求较高的芯片有极其重大的意义。

Description

一种带隙基准电路
技术领域
本发明实施例涉及电路技术，尤其涉及一种带隙基准电路。
背景技术
随着系统集成技术的飞速发展，基准电压源已成为大规模、超大规模集成电路和几乎所有数字模拟系统中不可缺少的基本电路模块。基准电压源可广泛应用于高精度比较器、A/D和D/A转换器、随机动态存储器、闪存以及系统集成芯片中。带隙基准电路是所有基准电压源中最受欢迎的一种，其主要作用是在集成电路中提供稳定的参考电压或参考电流，这就要求带隙基准电路对电源电压的变化和环境温度的变化不敏感。
在现有的带隙基准电路中，通常包含运算放大器，由于运算放大器工作不稳定，因此运算放大器的失调很容易影响带隙基准电路的输出电压，并且现有的带隙基准电路的输出端通常采用电流镜像输出，因此增加了整个电路的功耗。
发明内容
本发明提供一种带隙基准电路，降低了整个电路的功耗，并减小了由于运算放大器失调对输出电压的影响。
本发明实施例提供一种带隙基准电路，所述电路包括：
电流偏置单元和电压输出单元，其中，所述电流偏置单元用于给所述电压输出单元提供偏置电流，所述电流偏置单元包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极与电源相连，漏极与栅极以及所述第一NMOS管的漏极相连；
所述电压输出单元包括第二PMOS管、第三PMOS管、第一NPN三极管、第二NPN三极管、第一电阻和第二电阻，其中，所述第二PMOS管的源极与电源相连，漏极与所述第一NPN三极管的集电极相连，栅极与所述第三PMOS管的栅极以及所述第一PMOS管的栅极和漏极相连；所述第三PMOS管的源极与电源相连，漏极与所述第二电阻的第一端相连；所述第一NPN三极管的基极与所述第二NPN三极管的基极和集电极相连，发射极接地；所述第二NPN三极管的集电极与所述第二电阻的第二端相连，发射极与所述第一电阻的第一端和所述第一NMOS管的源极相连；所述第一电阻的第二端接地；
所述第三PMOS管的漏极和所述第二电阻的第一端为所述带隙基准电路的电压输出端。
进一步地，所述第二PMOS管的数量为m个，所述第三PMOS管的数量为m个，所述第二NPN三极管的数量为N个，其中，m和N均为大于等于1的整数。
进一步地，所述第一电阻和所述第二电阻的阻值可调。
进一步地，所述带隙基准电路的输出电压为：
VBG＝VBE(Q0)+ln(N)*kT/q*{1+R2/[(m+1)*R1]}，其中，VBG表示所述带隙基准电路的输出电压，VBE(Q0)表示所述第一NPN三极管的基射结电压，N为所述第二NPN三极管的数量，k为玻尔兹曼常量，k＝1.38×10-23J/K，T为温度，q为电荷常量，q＝1.6×10-19C，m为所述第三PMOS管的数量，R1为所述第一电阻的阻值，R2为所述第二电阻的阻值。
本发明实施例提供的一种带隙基准电路，包括：电流偏置单元和电压输出单元，其中，所述电流偏置单元用于给所述电压输出单元提供偏置电流，所述电流偏置单元包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极与电源相连，漏极与栅极以及所述第一NMOS管的漏极相连；所述电压输出单元包括第二PMOS管、第三PMOS管、第一NPN三极管、第二NPN三极管、第一电阻和第二电阻，其中，所述第二PMOS管的源极与电源相连，漏极与所述第一NPN三极管的集电极相连，栅极与所述第三PMOS管的栅极以及所述第一PMOS管的栅极和漏极相连；所述第三PMOS管的源极与电源相连，漏极与所述第二电阻的第一端相连；所述第一NPN三极管的基极与所述第二NPN三极管的基极和集电极相连，发射极接地；所述第二NPN三极管的集电极与所述第二电阻的第二端相连，发射极与所述第一电阻的第一端和所述第一NMOS管的源极相连；所述第一电阻的第二端接地；所述第三PMOS管的漏极和所述第二电阻的第一端为所述带隙基准电路的电压输出端；通过上述结构的电路，降低了整个电路的功耗，并减小了由于运算放大器失调对输出电压的影响。
附图说明
图1是本发明实施例提供的一种带隙基准电路的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1为本发明实施例一提供的一种带隙基准电路结构示意图，本实施例适用于对静态功耗要求较高的集成电路中。具体参见如图1所示，本实施例提供的一种带隙基准电路具体包括：
电流偏置单元110和电压输出单元120，其中，电流偏置单元110用于给电压输出单元120提供偏置电流，电流偏置单元110包括第一PMOS管MP1和第一NMOS管MN1，第一PMOS管MP1的源极与电源VDD相连，漏极与栅极以及所述第一NMOS管MN1的漏极相连；
电压输出单元120包括第二PMOS管MP2、第三PMOS管MP3、第一NPN三极管Q0、第二NPN三极管Q1、第一电阻R1和第二电阻R2，其中，第二PMOS管MP2的源极与电源VDD相连，漏极与第一NPN三极管Q0的集电极相连，栅极与第三PMOS管MP3的栅极以及第一PMOS管MP1的栅极和漏极相连；第三PMOS管MP3的源极与电源VDD相连，漏极与第二电阻R2的第一端相连；第一NPN三极管Q0的基极与第二NPN三极管Q1的基极和集电极相连，发射极接地；第二NPN三极管Q1的集电极与第二电阻R2的第二端相连，发射极与第一电阻R1的第一端和第一NMOS管MN1的源极相连；第一电阻R1的第二端接地；
第三PMOS管MP3的漏极和第二电阻R2的第一端为所述带隙基准电路的电压输出端VBG。
进一步地，电流偏置单元110增大了该电路对于电源电压的抑制作用，即该带隙基准电路相比现有技术具有更高的电源抑制比；具体抑制原理为：例如由于电源电压的变化导致了电位点v1(参见图1所示)的电压升高，则说明电位点v2的电压也升高，因为电位点v2的电压升高使得第二NPN三极管Q1的导通能力增强，所以电位点v1的电压升高，同样的道理电位点v2的电压升高，使得三极管Q0的导通能力增强，则导致电位点v3的电压降低，因此使得电位点v1跟随电位点v3下降，由此对由于电源电压的变化导致电位点v1的电压升高起到了抑制作用，同时保证了Q0的集电极电压以及Q1的集电极电压不突变。
优选地，为了削减整个带隙基准电路的功耗，对于电压输出端不再采用电流镜像输出，而是直接在三极管Q1的集电极端接第二电阻R2，产生温度系数为0的带隙基准电压。
示例性地，第二PMOS管MP2的数量为m个，第三PMOS管MP3的数量为m个，第二NPN三极管Q1的数量为N个，其中，m和N均为大于等于1的整数；本实施例以m和N均为1为例进行详细介绍，当m和N不为1时，第二PMOS管MP2、第三PMOS管MP3以及第二NPN三极管Q1的连接方式分别与图1中的MP2、MP3以及Q1的连接方式相同。
进一步地，第一电阻R1和第二电阻R2的阻值可调，以便能够调整输出电压VBG的范围。
上述带隙基准电路的输出电压VBG为：
VBG＝VBE(Q0)+ln(N)*kT/q*{1+R2/[(m+1)*R1]}，其中，VBG表示所述带隙基准电路的输出电压，VBE(Q0)表示第一NPN三极管Q0的基射结电压，N为第二NPN三极管Q1的数量，k为玻尔兹曼常量，k＝1.38×10-23J/K，T为温度，q为电荷常量，q＝1.6×10-19C，m为第三PMOS管MP3的数量，R1为所述第一电阻的阻值，R2为所述第二电阻的阻值。
根据输出电压VBG的表达式可以看出，输出电压VBG可以通过调整R1、R2的大小来改变，或者调整第二NPN三极管Q1的数量N或者第三PMOS管MP3的数量m来改变，实现了输出电压可调的情况下保持温度系数不变。
本实施例提供的一种带隙基准电路，由于没有加入运算放大器，因此避免了由于运算放大器的失调对输出电压的影响，另外由于偏置单元对电源电压的抑制作用，使得该带隙基准电路相比现有技术中的带隙基准电路具有了更高的电源电压抑制比，同时由于不再采用电流镜像输出，大大降低了电流的功耗，从而使得本实施例提供的带隙基准电路具有了超低功耗、低电源电压以及高电源抑制比等优点，对于静态功耗要求较高的芯片有极其重大的意义。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (4)

1.一种带隙基准电路，其特征在于，包括：电流偏置单元和电压输出单元，其中，所述电流偏置单元用于给所述电压输出单元提供偏置电流，所述电流偏置单元包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极与电源相连，漏极与栅极以及所述第一NMOS管的漏极相连；
所述电压输出单元包括第二PMOS管、第三PMOS管、第一NPN三极管、第二NPN三极管、第一电阻和第二电阻，其中，所述第二PMOS管的源极与电源相连，漏极与所述第一NPN三极管的集电极相连，栅极与所述第三PMOS管的栅极以及所述第一PMOS管的栅极和漏极相连；所述第三PMOS管的源极与电源相连，漏极与所述第二电阻的第一端相连；所述第一NPN三极管的基极与所述第二NPN三极管的基极和集电极相连，发射极接地；所述第二NPN三极管的集电极与所述第二电阻的第二端相连，发射极与所述第一电阻的第一端和所述第一NMOS管的源极相连；所述第一电阻的第二端接地；
所述第三PMOS管的漏极和所述第二电阻的第一端为所述带隙基准电路的电压输出端。
2.根据权利要求1所述的电路，其特征在于，所述第二PMOS管的数量为m个，所述第三PMOS管的数量为m个，所述第二NPN三极管的数量为N个，其中，m和N均为大于等于1的整数。
3.根据权利要求2所述的电路，其特征在于，所述第一电阻和所述第二电阻的阻值可调。
4.根据权利要求3所述的电路，其特征在于，所述带隙基准电路的输出电压为：
VBG＝VBE(Q0)+ln(N)*kT/q*{1+R2/[(m+1)*R1]}，其中，VBG表示所述带隙基准电路的输出电压，VBE(Q0)表示所述第一NPN三极管的基射结电压，N为所述第二NPN三极管的数量，k为玻尔兹曼常量，k＝1.38×10-23J/K，T为温度，q为电荷常量，q＝1.6×10-19C，m为所述第三PMOS管的数量，R1为所述第一电阻的阻值，R2为所述第二电阻的阻值。
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