KR20200038752A - 비휘발성 메모리 장치의 센싱 회로, 이를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 - Google Patents
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Abstract
비휘발성 메모리 장치의 센싱 회로는 프리차지 전류 생성기, 조절 트랜지스터, 적응적 제어 전압 생성기 및 프라차지 전류 조절 회로를 포함한다. 상기 프리차지 전류 생성기는 센싱 노드에 연결되고, 프리차지 신호에 응답하여 비트라인으로 제공되는 프리차지 전류를 생성한다. 상기 조절 트랜지스터는 상기 센싱 노드와 상기 비트라인이 연결되는 제1 노드 사이에 연결되고, 제1 제어 전압에 응답하여 상기 비트라인으로 제공되는 상기 프리차지 전류의 양을 조절한다. 상기 적응적 제어 전압 생성기는 상기 프리차지 신호 및 상기 비휘발성 메모리 장치의 온도에 반비례하는 제2 제어 전압에 응답하여 상기 온도에 비례하는 제어 전류를 생성하고, 상기 제어 전류에 기초하여 상기 제1 제어 전압의 레벨을 상기 온도에 비례하여 부스팅한다. 상기 전류 조절 회로는 상기 제1 노드에 연결되고, 상기 조절 트랜지스터 및 상기 적응적 제어 전압 생성기와 제2 노드에서 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 제2 노드로 제공되는 상기 제어 전류를 조절한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치의 센싱 회로, 이를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다. 비휘발성 메모리 장치의 하나인 NAAD 플래시의 NAND 플래시 메모리 셀은 프로그램 여부에 따라 온-셀(on-cell)과 오프-셀 (off-cell)로 구분된다.
메모리 셀의 상태가 온-셀일 때 비트 라인으로 흐르는 전류를 온-셀 전류(on-cell current)라고 하고, 메모리 셀의 상태가 오프-셀일 때 비트 라인으로 흐르는 전류를 오프-셀 전류(off-cell current)라고 한다.
공정이 미세화됨에 따라 동작 전압이 낮아지면서 온-셀 전류는 감소하고, 높은 온도(예컨대, 85℃~150℃)에서 비트 라인의 누설 전류는 증가한다. 오프-셀을 리드할 때, 비트 라인으로 누설 전류가 흐르면 상기 오프-셀을 온-셀로 잘못 감지하게 되는 현상이 발생하므로, 온-셀과 오프-셀의 감지 마진이 줄어든다.
본 발명의 일 목적은 성능 및 데이터 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치의 센싱 회로를 제공하는데 있다.
본 발명의 일 목적은 성능 및 데이터 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 성능 및 데이터 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 센싱 회로는 프리차지 전류 생성기, 조절 트랜지스터, 적응적 제어 전압 생성기 및 프라차지 전류 조절 회로를 포함한다. 상기 프리차지 전류 생성기는 센싱 노드에 연결되고, 프리차지 신호에 응답하여 비트라인으로 제공되는 프리차지 전류를 생성한다. 상기 조절 트랜지스터는 상기 센싱 노드와 상기 비트라인이 연결되는 제1 노드 사이에 연결되고, 제1 제어 전압에 응답하여 상기 비트라인으로 제공되는 상기 프리차지 전류의 양을 조절한다. 상기 적응적 제어 전압 생성기는 상기 프리차지 신호 및 상기 비휘발성 메모리 장치의 온도에 반비례하는 제2 제어 전압에 응답하여 상기 온도에 비례하는 제어 전류를 생성하고, 상기 제어 전류에 기초하여 상기 제1 제어 전압의 레벨을 상기 온도에 비례하여 부스팅한다. 상기 전류 조절 회로는 상기 제1 노드에 연결되고, 상기 조절 트랜지스터 및 상기 적응적 제어 전압 생성기와 제2 노드에서 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 제2 노드로 제공되는 상기 제어 전류를 조절한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 칼럼 선택 회로, 센싱 회로, 전압 생성기 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 비휘발성 메모리 셀들을 구비한다. 상기 칼럼 선택 회로는 상기 비트라인들 각각에 연결되는 복수의 선택 트랜지스터들을 포함한다. 상기 센싱 회로는 상기 칼럼 선택 회로에 연결된다. 상기 전압 생성기는 제어 신호에 기초하여 어드레스 디코더를 통하여 상기 워드라인들에 제공되는 워드라인 전압들을 생성한다. 제어 회로는 커맨드 및 어드레스에 응답하여 상기 칼럼 선택 회로, 상기 센싱 회로 및 상기 전압 생성기를 제어한다. 센싱 회로는 프리차지 전류 생성기, 조절 트랜지스터, 적응적 제어 전압 생성기 및 프라차지 전류 조절 회로를 포함한다. 상기 프리차지 전류 생성기는 센싱 노드에 연결되고, 프리차지 신호에 응답하여 비트라인으로 제공되는 프리차지 전류를 생성한다. 상기 조절 트랜지스터는 상기 센싱 노드와 상기 비트라인이 연결되는 제1 노드 사이에 연결되고, 제1 제어 전압에 응답하여 상기 비트라인으로 제공되는 상기 프리차지 전류의 양을 조절한다. 상기 적응적 제어 전압 생성기는 상기 프리차지 신호 및 상기 비휘발성 메모리 장치의 온도에 반비례하는 제2 제어 전압에 응답하여 상기 온도에 비례하는 제어 전류를 생성하고, 상기 제어 전류에 기초하여 상기 제1 제어 전압의 레벨을 상기 온도에 비례하여 부스팅한다. 상기 전류 조절 회로는 상기 제1 노드에 연결되고, 상기 조절 트랜지스터 및 상기 적응적 제어 전압 생성기와 제2 노드에서 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 제2 노드로 제공되는 상기 제어 전류를 조절한다.
본 발명의 실시예들에 따르면, 온도에 따라 비트라인에 제공되는 프리차지 전류의 양을 적응적으로 조절함으로써 고온에서는 비트라인 누설 전류를 감소시켜 비트라인을 충분히 프라치자하고, 저온에서는 비트라인의 오버 프리차지를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록들 중 하나를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 4의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 전압 생성기에서 부스트 전압 생성기를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치의 일부를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 9의 센싱 회로에서 하나의 감지 증폭기를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 9의 센싱 회로에서 하나의 감지 증폭기를 보다 상세히 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 11의 제어 전압 생성기를 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 도 11의 전류 비교기를 나타내는 회로도이다.
도 14는 본 발명의 실시예들에 따른 도 11의 프리차지 신호 제어기를 나타내는 회로도이다.
도 15는 도 14의 프리차지 신호 제어기의 동작을 설명하기 위한 타이밍도이다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 센싱 마진 효과를 설명하기 위한 그래프이다.
도 19는 도 3의 비휘발성 메모리 장치의 일부를 나타낸다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록들 중 하나를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 4의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 전압 생성기에서 부스트 전압 생성기를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치의 일부를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 9의 센싱 회로에서 하나의 감지 증폭기를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 9의 센싱 회로에서 하나의 감지 증폭기를 보다 상세히 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 11의 제어 전압 생성기를 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 도 11의 전류 비교기를 나타내는 회로도이다.
도 14는 본 발명의 실시예들에 따른 도 11의 프리차지 신호 제어기를 나타내는 회로도이다.
도 15는 도 14의 프리차지 신호 제어기의 동작을 설명하기 위한 타이밍도이다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 센싱 마진 효과를 설명하기 위한 그래프이다.
도 19는 도 3의 비휘발성 메모리 장치의 일부를 나타낸다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스토리지 장치를 나타내는 블록도이다.
도 1을 참조하면, 스토리지 장치(또는 메모리 시스템, 10)는 메모리 컨트롤러(또는 스토리지 컨트롤러, 100) 및 적어도 하나의 비휘발성 메모리 장치(200)를 포함할 수 있다.
실시예에 있어서, 메모리 컨트롤러(100) 및 비휘발성 메모리 장치(200) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(100) 및 비휘발성 메모리 장치(200)는 다양한 패키지들을 기반으로 실장되어 메모리 카드와 같은 저장 장치로 제공될 수 있다.
비휘발성 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(200)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(200)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(200)는 메모리 컨트롤러(100)로부터 파워(PWR)를 제공받을 수 있다.
비휘발성 메모리 장치(200)에 포함된 메모리 셀들은 프로그램 경과 시간, 온도, 프로그램 교란, 독출 교란 등과 같은 요인들로 인하여 문턱 전압 산포가 변화하는 물리적 특성을 갖는다. 즉, 상술된 요인들로 인하여 비휘발성 메모리 장치(200)에 저장된 데이터에 오류가 발생할 수 있다.
메모리 컨트롤러(100)는 이러한 오류들을 정정하기 위하여 다양한 에러 정정 기법을 사용할 수 있다. 예를 들어, 메모리 컨트롤러(100)는 에러 정정 코드(ECC; Error Correction Code) 엔진(120) 및 독출 관리 모듈(131)을 포함할 수 있다.
비휘발성 메모리 장치(200)에 대한 독출 동작시, 메모리 컨트롤러(100)는 기본 독출 전압 세트(default read voltage set)를 기반으로 비휘발성 메모리 장치(200)의 제1 페이지에 저장된 데이터를 읽을 수 있다. 예시적으로, 기본 독출 전압 세트는 미리 정해진 독출 전압들을 가리킨다. ECC 엔진(120)은 비휘발성 메모리 장치(200)로부터 독출한 데이터에 포함된 오류를 검출 및 정정할 수 있다. 예시적으로, ECC 엔진(120)은 하드웨어 형태로 제공될 수 있다.
예를 들어, 상술된 요인들 또는 다른 외부 요인들로 인하여 ECC 엔진(120)의 오류 정정 능력을 초과하는 에러 비트가 데이터에 포함될 수 있다. 이 경우, ECC 엔진(120)은 데이터에 포함된 오류를 정정하지 못할 것이다. 이러한 에러는 'UECC(Uncorrectable Error Correction Code) 에러'라 불린다.
예를 들어, 기본 독출 전압 세트를 기반으로 독출된 데이터에 UECC 에러가 포함된 경우, 독출 관리 모듈(131)은 비휘발성 메모리 장치(200)의 독출 전압 세트를 조절할 수 있다. 메모리 컨트롤러(100)는 조절된 독출 전압 세트를 기반으로 비휘발성 메모리 장치(200)가 독출 동작을 수행하도록 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 전송할 수 있다. 예를 들어, 조절된 독출 전압 세트에 대한 정보는 제어 신호(CTRL) 또는 커맨드(CMD)에 포함될 수 있다. ECC 엔진(120)은 조절된 독출 전압 세트에 의해 독출된 데이터의 오류를 검출 및 정정할 수 있다.
예를 들어, 독출 관리 모듈(131)은 미리 정해진 횟수만큼 독출 전압 세트를 조절하고, ECC 엔진(120)은 조절된 독출 전압 세트를 기반으로 독출된 데이터의 오류를 검출 및 정정할 수 있다. 즉, 메모리 컨트롤러(100)는 독출 전압 세트 조절, 조절된 독출 전압 세트를 기반으로 데이터 독출 동작 및 독출된 데이터의 오류 정정 동작을 미리 정해진 횟수만큼 반복적으로 수행할 수 있다.
예를 들어, 상술된 반복 동작 중 독출된 데이터의 오류가 정정된 경우, 메모리 컨트롤러(100)는 정정된 데이터를 외부의 호스트로 출력할 수 있다. 예를 들어, 독출 관리 모듈(131)에 의해 독출 동작이 반복 수행되는 동안, 독출 데이터 또는 독출 데이터의 특정 페이지 데이터는 도 2의 버퍼(130)에 저장될 수 있다. 상기 버퍼(130)는 SRAM일 수 있다.
비휘발성 메모리 장치(200)는 메모리 셀 어레이의 선택된 제1 페이지에 대한 독출 동작시, 온도에 따라 프리차지 전류를 조절하여 조절된 프리차지 전류를 비트라인에 제공함으로써 높은 온도에서는 누설 전류를 감소시키면서 비트라인을 충분히 프리차지할 수 있고, 낮은 온도에서는 비트라인의 오버 프리차지를 방지하여 독출 속도를 향상시킬 수 있다. 또한 제1 페이지에 연결된 워드라인을 부스팅하여 온 셀 전류의 마진도 확보할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 버스(105)를 통하여 서로 연결되는 프로세서(110) ECC 엔진(120), 버퍼(130), 독출 관리 모듈(131), 랜더마이저(140), 호스트 인터페이스(150), 롬(160) 및 비휘발성 메모리 인터페이스(170)를 포함할 수 있다.
ECC 엔진(120), 버퍼(130) 및 독출 관리 모듈(131)은 도 1를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
프로세서(110)는 메모리 컨트롤러(100)의 제반 동작을 제어한다. 예를 들어, 독출 관리 모듈(131)은 소프트웨어 형태로 제공되며, 버퍼(130)에 저장될 수 있다. 버퍼(130)에 저장된 독출 관리 모듈(131)은 프로세서(110)에 의해 구동될 수 있다. ROM(160)은 메모리 컨트롤러(100)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
랜더마이저(140)는 비휘발성 메모리 장치(200)에 저장될 데이터를 랜더마이징(randomizing)할 수 있다. 예를 들어, 랜더마이저(140)는 비휘발성 메모리 장치(200)에 저장될 데이터를 워드 라인 단위로 랜더마이징할 수 있다.
예를 들어, 데이터 랜더마이징은 하나의 워드라인에 연결된 메모리 셀들이 동일한 비율의 프로그램 상태를 갖도록 데이터를 처리하는 것을 가리킨다. 예를 들어, 하나의 워드라인에 연결된 메모리 셀들이 각각 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)인 경우, 메모리 셀들 각각은 소거 상태 및 제 1 내지 제3 프로그램 상태들 중 어느 하나의 상태를 가질 것이다.
이 때, 랜더마이저(140)는 하나의 워드라인에 연결된 메모리 셀들 중 소거 상태를 갖는 메모리 셀들의 개수, 제1 프로그램 상태를 갖는 메모리 셀들의 개수, 제2 프로그램 상태를 갖는 메모리 셀들의 개수, 및 제3 프로그램 상태를 갖는 메모리 셀들의 개수가 서로 동일하도록 데이터를 랜더마이징할 수 있다. 즉, 랜더마이징된 데이터(randomized data)가 저장된 메모리 셀들은 실질적으로 서로 동일한 개수의 프로그램 상태들을 가질 것이다.
메모리 컨트롤러(100)는 호스트 인터페이스(150)를 통해 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(150)는 USB (Universal Serial Bus), NVMe(Nonvolatile Memory-express), UFS(Universal Flash Storage Interface) 등과 같은 다양한 인터페이스들 중 적어도 하나로 제공될 수 있다. 메모리 컨트롤러(100)는 비휘발성 메모리 인터페이스(170)를 통해 비휘발성 메모리 장치(200)와 통신할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(200)는 메모리 셀 어레이(300), 어드레스 디코더(430), 칼럼 선택 회로(410), 데이터 입출력 회로(420), 제어 회로(450), 센싱 회로(500) 및 전압 생성기(700)를 포함할 수 있다.
메모리 셀 어레이(300)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(300)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(300)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
실시예에 있어서, 메모리 셀 어레이(300)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(300)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 다른 실시예에 있어서, 메모리 셀 어레이(300)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(300)는 제1 내지 제3 방향들(D1~D3)을 따라 신장되는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz, z는 3이상의 자연수)은 도 3에 도시된 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 5는 도 4의 메모리 블록들 중 하나를 나타내는 회로도이다.
도 5에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 5를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 6에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 5에는 메모리 블록(BLKi)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 3을 참조하면, 제어 회로(450)는 메모리 컨트롤러(100)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(200)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(700)를 제어하기 위한 제어 신호들(CTLs) 및 센싱 회로(500)를 제어하기 위한 센싱 제어 신호(SCTL)를 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 칼럼 선택 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(300)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
칼럼 선택 회로(420)는 비트라인들(BLs)를 통하여 메모리 셀 어레이(300)와 연결될 수 있다. 칼럼 선택 회로(420)는 칼럼 어드레스(C_ADDR)에 응답하여 비트라인들(BLs) 중 하나를 선택하고, 선택된 비트라인을 센싱 회로(500)에 연결시킬 수 있다. 칼럼 선택 회로(420)는 비트라인들(BLs) 각각에 연결되는 복수의 선택 트랜지스터들을 포함하고, 복수의 선택 트랜지스터들 중 선택된 비트라인에 연결된 선택 트랜지스터의 게이트에는 제1 로직 레벨(하이 레벨)의 전압이 인가되고, 비선택 비트라인들에 연결되는 선택 트랜지스터들에는 제2 로직 레벨(로우 레벨)의 전압(접지 전압이 인가될 수 있다.
센싱 회로(500)는 칼럼 선택 회로(410)를 통하여 메모리 셀 어레이(300)에 연결되고, 데이터(DATA)를 메모리 셀 어레이(300)에 기입하고, 메모리 셀 어레이(300)에 저장된 데이터를 센싱하여 데이터(DATA)를 메모리 컨트롤러(100)에 제공할 수 있다.
전압 생성기(700)는 제어 회로(450)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(200)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(700)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(700)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(700)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(700)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(700)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성기(700)는 선택 워드라인에 기본 독출 전압과 오프셋 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
또한 독출 동작 시, 비휘발성 메모리 장치(200)의 온도에 따라 전압 생성기(700)는 선택된 비트라인에 연결되는 선택 트랜지스터와 선택 워드라인에는 부스트 전압을 인가하여 온-셀과 오프-셀의 센싱 마진을 증가시킬 수 있다.
도 6은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 6을 참조하면, 제어 회로(500)는 커맨드 디코더(510), 어드레스 버퍼(520) 및 제어 신호 생성기(530)를 포함할 수 있다.
커맨드 디코더(510)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(530)에 제공할 수 있다.
어드레스 버퍼(520)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(430)에 제공하고 컬럼 어드레스(C_ADDR)는 칼럼 선택 회로(420)에 제공할 수 있다.
제어 신호 생성기(530)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하여 전압 생성기(700)에 제공하고, 센싱 제어 신호(SCTL)을 생성하여 센싱 회로(500)에 제공할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 4의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 7을 참조하면, 전압 생성기(700)는 고전압 생성기(710) 및 저전압 생성기(730)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(700)는 음전압(negative voltage) 생성기(750) 및 부스트 전압 생성기(770)를 더 포함할 수 있다.
고전압 생성기(710)는 제1 제어 신호(CTL1)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS) 및 소거 전압(VRES)을 생성할 수 있다. 프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 프로그램 패스 전압(VPPASS), 프로그램 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VRES)은 메모리 블록의 웰에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(730)는 제2 제어 신호(CTL2)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 기본 독출 전압(VRD), 및 소거 검증 전압(VEV)을 생성할 수 있다. 프로그램 검증 전압(VPV), 기본 독출 전압(VRD) 및 소거 검증 전압(VEV)은 동작에 따라 선택 워드라인에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(750)는 제3 제어 신호(CTL3)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 프로그램 검증 전압(VPV'), 독출 전압(VRD'), 및 소거 검증 전압(VEV')을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
부스트 전압 생성기(770)는 기본 독출 전압(VRD)를 수신하고, 제4 제어 신호(CTL4)가 독출 동작을 지시하는 경우, 기본 독출 전압(VRD)에 기초하여 부스트 전압(BST)를 생성하고 부스트 전압(BST)의 선택 비트라인에 연결되는 선택 트랜지스터의 게이트 및 선택 워드라인에 인가할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 전압 생성기에서 부스트 전압 생성기를 나타내는 블록도이다.
도 8을 참조하면, 부스트 전압 생성기(770)는 감지기(771), 발진기(773) 및 차지 펌프(775)를 포함할 수 있다.
감지기(771)는 기본 독출 전압(VRD)의 레벨을 감지한다. 발진기(773)는 감지기(771)의 감지된 전압 레벨에 응답하여 동작하며 감지된 전압 레벨과 상보적 관계에 있는 발진 신호들(OSC)을 생성한다. 차지 펌프(775)는 상기 발진기(773)의 발진 신호들(OSC)에 응답하여 펌핑 동작을 수행하여 부스트 전압(VBST)을 생성한다. 부스트 전압(VBST)의 레벨은 기본 독출 전압(VRD)의 레벨보다 높을 수 있다.
도 9는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치의 일부를 나타낸다.
도 9에는 도 3의 비휘발성 메모리 장치(220)의 구성 요소들 중 메모리 셀 어레이(300), 칼럼 선택 회로(410) 및 센싱 회로(500)가 도시된다.
칼럼 선택 회로(410)는 비트라인들(BL1~BLm, m은 3 이상의 자연수) 각각에 연결되는 복수의 선택 트랜지스터들(431~43t, 441~44t, …, 4s1~4st, s와 t는 각각 3 이상의 자연수)를 포함할 수 있다. 복수의 선택 트랜지스터들(431~43t, 441~44t, …, 4s1~4st)은 복수의 그룹들(420a, 420b, …, 420s)로 분할될 수 있다.
감지 회로(500)는 선택 트랜지스터들의 복수의 그룹들(420a, 420b, …, 420s)에 대응되는 복수의 감지 증폭기들(510a, 510b, …, 510s)를 포함할 수 있다. 그룹들(420a, 420b, …, 420s) 각각에 연결되는 비트라인들에 연결되는 메모리 셀들은 감지 증폭기들(510a, 510b, …, 510s) 중 대응되는 감지 증폭기를 통하여 데이터(DATA)를 메모리 셀 어레이(300)에 저장하거나, 메모리 셀 어레이(300)에 저장된 데이터를 감지하여 데이터(DATA)를 메모리 컨트롤러(100)에 제공할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 9의 센싱 회로에서 하나의 감지 증폭기를 나타낸다.
도 10에서는 설명의 편의를 위하여 감지 증폭기(510a)에 연결되는 선택 트랜지스터 그룹(420) 및 메모리 셀(MC)을 함께 도시한다.
도 10을 참조하면, 감지 증폭기(510a)는 프리차지 전류 생성기(520), 조절 트랜지스터(545), 적응적 제어 전압 생성기(530), 전류 조절 회로(540) 및 인버터(550)를 포함할 수 있다. 감지 증폭기(510a)는 로드 전류 생성기(252)를 더 포함할 수 있다.
프리차지 전류 생성기(520)는 센싱 노드(SO)에 연결되고, 프리차지 신호(VPR)에 응답하여 비트라인(BLi)으로 제공되는 프리차지 전류(IPR1)를 생성한다. 프리차지 전류 생성기(520)는 전원 전압(VDD)에 연결되는 소스, 프리차지 신호(VPR)를 수신하는 게이트 및 센싱 노드(SO)에 연결되는 드레인을 구비하는 피모스 트랜지스터(521)를 포함할 수 있다.
조절 트랜지스터(545)는 상기 센싱 노드(SO)와 상기 비트라인(BL1)이 연결되는 제1 노드(N11) 사이에 연결되고, 제1 제어 전압(VC)에 응답하여 상기 비트라인(BL1)으로 제공되는 상기 프리차지 전류(IPR1)의 양을 조절하여 프리차지 전류(IPR2)를 선택 트랜지스터(431)를 통하여 비트라인(BL1)에 제공한다. 조절 트랜지스터(545)는 센싱 노드(SO)에 연결되는 드레인, 제2 노드(N12)에 연결되어 제1 제어 전압(VC)을 수신하는 게이트 및 제1 노드(N11)에 연결되는 소스를 구비하는 엔모스 트랜지스터(545)로 구현될 수 있다.
적응적 제어 전압 생성기(530)는 프리차지 신호(VPR) 및 상기 비휘발성 메모리 장치(200)의 온도에 반비례하는 제2 제어 전압(VTE)에 응답하여 상기 온도에 비례하는 제어 전류(ITE)를 생성하고, 상기 제어 전류(ITE)에 기초하여 상기 제1 제어 전압(VC)의 레벨을 상기 온도에 비례하여 부스팅할 수 있다.
적응적 제어 전압 생성기(530)는 전원 전압(VDD)과 제2 노드(N12) 사이에 직렬로 연결되는 제1 피모스 트랜지스터(533) 및 제2 피모스 트랜지스터(531)를 포함할 수 있다. 제1 피모스 트랜지스터(533)는 전원 전압(VDD)에 연결되는 소스, 프리차지 신호(VPR)를 수신하는 게이트 및 제2 피모스 트랜지스터(531)에 연결되는 드레인을 구비할 수 있다. 제2 피모스 트랜지스터(531)는 제1 피모스 트랜지스터(531)에 연결되는 소스, 제2 제어 전압(VTE)을 수신하는 게이트 및 제2 노드(N12)에 연결되는 드레인을 구비할 수 있다. 제2 피모스 트랜지스터(531)의 드레인에서 제어 전류(ITE)가 제2 노드(N12)에 제공될 수 있다.
제2 피모스 트랜지스터(531)는 제2 제어 전압(VTE)에 응답하여 제어 전류(ITE)를 출력하는 전류원으로서 동작하고, 제1 피모스 트랜지스터(533)는 프리차지 신호(VPR)에 응답하여 제2 피모스 트랜지스터(531)에 제공되는 전압을 조절한다. 여기서, 제2 제어 전압(VTE)은 온도에 반비례하므로, 제어 전류(ITE)는 온도에 비례하게 된다. 따라서, 제1 제어 전압(VC)은 온도에 비례하게 되어, 적응적 제어 전압 생성기(530)는 온도에 비례하여 제1 제어 전압(VC)을 부스팅할 수 있다. 적응적 제어 전압 생성기(530)는 온도가 증가할 때, 제어 전류(ITE)를 증가시켜 제1 제어 전압(VC)의 레벨을 증가시킬 수 있다. 적응적 제어 전압 생성기(530)는 온도가 감소할 때, 제어 전류(ITE)를 감소시켜 제1 제어 전압(VC)의 레벨을 감소시킬 수 있다.
제1 제어 전압(VC)은 온도에 비례하게 되므로, 비휘발성 메모리 장치(200)의 온도가 기준 범위 이하로 하강하게 되며(저온), 제1 제어 전압(VC)의 레벨을 감소하게 된다. 따라서 적응적 제어 전압 생성기(530)는 저온에서 온-셀들의 센싱에 이용되는 프리차지 전류를 감소시켜 온-셀에 연결되는 비트라인이 과(over)-프리차지되는 것을 방지할 수 있다. 따라서 비휘발성 메모리 장치(200)는 저온에서의 독출 속도를 향상시킬 수 있다.
전류 조절 회로(540)는 제1 노드(N11)에 연결되고, 조절 트랜지스터(545) 및 적응적 제어 전압 생성기(530)와 제2 노드(N12)에서 연결되고, 제1 노드(N11)의 전압 레벨에 응답하여 제어 전류(ITE)를 조절한다.
전류 조절 회로(540)는 피모스 트랜지스터(541) 및 엔모스 트랜지스터(543)를 포함할 수 있다. 피모스 트랜지스터(541)는 전원 전압(VDD)과 제2 노드 사이(N12)에 연결되고, 전원 전압(VDD)에 연결되는 소스, 접지 전압(VSS)에 연결되는 게이트 및 제2 노드(N12)에 연결되는 드레인을 구비할 수 있다. 엔모스 트랜지스터(543)는 제2 노드(N12)와 접지 전압(VSS) 사이에 연결되고, 제2 노드(N12)에 연결되는 드레인, 제1 노드(N11)에 연결되는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비할 수 있다.
피모스 트랜지스터(541)의 게이트가 접지 전압(VSS)에 연결되므로, 피모스 트랜지스터(541)는 항상 턴-온되고, 제1 노드(N11)의 전압에 응답하여 엔모스 트랜지스터(543)는 선택적으로 턴-온된다. 따라서, 제1 노드(N11)의 전압에 따라서 엔모스 트랜지스터(543)로부터 접지 전압(VSS) 쪽으로 전류 싱킹 경로가 형성되어 제어 전류(ITE)를 감소시켜 과도한 프리차지 전류(IPR1)가 비트라인(BL1)으로 제공되는 것을 방지할 수 있다.
로드 전류 생성기(525)는 프리차지 전류 생성기(520)와는 병렬로 센싱 노드(SO)에 연결되고, 제2 제어 전압(VTE)에 응답하여 비트라인(BL1)으로 공급되는 로드 전류(ILD)를 생성할 수 있다. 특히, 로드 전류 생성기(525)는 오프-셀의 센싱 시에 로드 전류(ILD)를 비트라인(BL1)에 제공할 수 있다.
로드 전류 생성기(525)는 피모스 트랜지스터(526)를 포함할 수 있다. 피모스 트랜지스터(526)는 전원 전압(VDD)에 연결되는 소스, 제2 제어 전압(VTE)을 수신하는 게이트 및 센싱 노드(SO)에 연결되는 드레인을 구비할 수 있다. 제2 제어 전압(VTE)의 레벨은 온도에 반비례하므로, 로드 전류 생성기(525)는 온도에 비례하는 로드 전류(ILD)를 센싱 노드(SO)에 제공할 수 있다.
제1 노드(N11)에 연결되는 제1 그룹(420a)의 선택 트랜지스터들(431~43q) 중 비선택 비트라인들에 연결되는 선택 트랜지스터들(432~43q)의 게이트에는 접지 전압(VSS)이 인가된다. 비선택 비트라인들에 연결되는 선택 트랜지스터들(432~43q)에서는 누설 전류가 발생할 수 있다. 이러한 누설 전류 때문에, 선택 트랜지스터들(431~43q)의 크기를 증가시키는 것에는 제한이 발생한다. 또한, 누설 전류를 감소시키기 위하여 선택 트랜지스터들(431~43q)의 크기를 감소시키는 것은 센싱 시간을 증가시키게 된다.
따라서, 고온에서 오프-셀을 센싱하는 경우에 선택 트랜지스터(431)에 연결되는 메모리 셀의 오프-셀 전류와 선택 트랜지스터들(432~43q)에서는 누설 전류로 인하여 온-셀 전류의 크기에 해당하는 전류가 센싱 노드(SO)에 발생할 수 있다.
또한 오프-셀을 센싱하는 경우에, 오프-셀에 연결되는 비트라인의 누설 전류를 방지하기 위하여 로드 전류(ILD)를 생성하는데, 비트라인의 누설 전류의 크기가 증가할수록 로드 전류(ILD)의 크기를 증가시켜야 한다. 증가된 로드 전류(ILD)는 온-셀로부터 센싱 노드(SO)로 흐르는 온-셀 전류를 감소시키게 된다.
이러한 현상들을 방지하기 위하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치(200)에서는 적응적 제어 전압 생성기(530)가 온도에 비례하는 제1 제어 전압(VC)를 조절 트랜지스터(545)에 인가하고, 전압 생성기(700)가 선택된 비트라인(BL1)에 연결되는 선택 트랜지스터(431)의 게이트와 선택된 메모리 셀(MC)에 연결되는 선택 위드라인(SWL)에 전원 전압(VDD)보다 높은 레벨의 부스트 전압(VBST)를 인가한다. 따라서, 고온에서는 비트라인(BL1)에 제공되는 프라차지 전류(IPR2)를 온도에 따라 조절하고, 비선택 비트라인들에 연결되는 선택 트랜지스터들(432~43q)의 누설 전류를 감소시켜 비트라인(BL1)을 비교적 짧은 시간에 충분히 프리차지하고, 선택된 메모리 셀(MC)의 온-셀 전류 마진도 확보할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 9의 센싱 회로에서 하나의 감지 증폭기를 보다 상세히 나타낸다.
도 10 및 도 11을 참조하면, 감지 증폭기(110a)는 제어 전압 생성기(560), 제어 코드 생성기(610), 전류 비교기(620) 및 프리차지 신호 제어기(640)를 더 포함할 수 있다.
도 11에서는 도 10을 참조하여 설명된 프리차지 전류 생성기(520), 조절 트랜지스터(545), 적응적 제어 전압 생성기(530) 및 전류 조절 회로(540)는 간략하게 도시한다.
제어 전압 생성기(560)는 PTAT(proportional to absolute temperature) 전류를 생성하고, PTAT 전류에 반비례하는 제2 제어 전압(VTE)을 생성하고, 제2 제어 전압(VTE)을을 적응적 제어 전압 생성기(530) 및 로드 전류 생성기(525), 전류 비교기(620) 및 프리차지 신호 제어기(640)에에 제공한다.
프리차지 신호 제어기(640)는 프리차지 신호(VPR)를 생성하되, 제2 제어 전압(VTE)에 기초하여 프리차지 신호(VPR)의 펄스 폭을 제어한다. 전류 비교기(620)는 기준 전압(VREF)와 제2 제어 전압(VTE)을 수신하고, 제2 제어 전압(VTE)에 기초하여 제2 로드 전류를 생성하고, 제2 로드 전류를 기준 전류와 비교하고, 상기 비교에 기초하여 비교 신호(CMP)를 생성한다. 제어 코드 생성기(610)는 비교 신호(CMP)에 기초하여 제어 코드(CCD)를 생성하고, 제어 코드(CCD)를 제어 전압 생성기(560)에 제공한다.
도 12는 본 발명의 실시예들에 따른 도 11의 제어 전압 생성기를 나타내는 회로도이다.
도 12를 참조하면, 제어 전압 생성기(560)는 PTAT 전류원(570), 전류 미러 회로(580) 및 전류-전압 컨버터(577)를 포함할 수 있다.
PTAT 전류원(570)은 온도에 비례하는 출력 전류(IO)를 생성한다. PTAT 전류원(570)은 피모스 트랜지스터들(571, 572, 573), 엔모스 트랜지스터들(574, 575), 저항(RT1) 및 증폭기(576)를 포함할 수 있다.
피모스 트랜지스터(571)는 전원 전압(VDD)과 노드(N21) 사이에 연결되고, 피모스 트랜지스터(572)는 전원 전압(VDD)과 노드(N22) 사이에 연결되고, 피모스 트랜지스터(573)는 전원 전압(VDD)과 노드(N24) 사이에 연결된다. 엔모스 트랜지스터들(574)는 다이오드 연결되어 노드(N21)와 접지 전압(VSS) 사이에 연결되고, 엔모스 트랜지스터들(575)는 다이오드 연결되어 노드(N23)와 접지 전압(VSS) 사이에 연결되고, 저항(RT1)은 노드들(N22, N23) 사이에 연결된다. 증폭기(576)는 노드(N22)에 연결된 제1 입력 단자(+), 노드(N21)에 연결된 제2 입력 단자(-) 및 피모스 트랜지스터들(571, 572, 573) 각각의 게이트에 연결되는 출력 단자를 구비한다.
저항(RT1)으로 인하여 노드(N21)와 노드(N21) 사이에 전압 차이가 발생하고, 증폭기(576)는 노드(N21)와 노드(N21) 사이에 전압 차이를 증폭하여 증폭된 전압을 피모스 트랜지스터들(571, 572, 573) 각각의 게이트에 인가한다. 피모스 트랜지스터들(571, 572, 573) 각각은 증폭된 전압에 응답하여 온/오프된다.
PTAT 전류원(570)에서 생성되는 출력 전류(IO)는 다음의 수학식 1에 의하여 산출될 수 있다.
[수학식 1]
IO = VT*(ln(n)/R1) = (k*T/q)*(ln(n)/R1)
여기서, VT는 열전압, k는 볼츠만 상수, q는 전자의 전하량, T는 절대 온도, n은 동일한 종횡비(채널 폭/채널 길이)를 갖는 엔모스 트랜지스터(575)의 수를 의미한다. 따라서, PTAT 전류원(570)은 절대 온도(T)이 비례하는 출력 전류(IO)를 생성할 수 있다.
전류 미러 회로(580)는 노드(N24)에서 제어 전압 생성기(570)에 연결되고, 노드(N25)에서 전류-전압 컨버터(577)에 연결된다.
전류 미러 회로(580)는 제1 레그에 연결되는 다이오드 연결된 엔모스 트랜지스터(581)와 제2 레그에 포함된 미러 브랜치들을 포함한다. 미러 브랜치들 각각은 엔모스 트랜지스터들(582~585)들 각각과 스위치들(592~595) 각각을 포함할 수 있다. 스위치들(592~595) 각각의 제어 코드(CCD)의 각 비트에 응답하여 온/오프되고, 엔모스 트랜지스터들(582~585) 각각은 스위치들(592~595) 각각의 온/오프에 따라서 전류원으로 작동하고, 미러 브랜치들 각각으로 레플리카 전류들(IRP1~IRP4)을 공급한다. 전류 미러 회로(580)는 제어 코드(CCD)에 응답하여 레플리카 전류들(IRP1~IRP4) 중에서 선택된 적어도 일부를 출력할 수 있다.
출력 전류(IO)와 레플리카 전류(IRP1)의 비율은 엔모스 트랜지스터(581)의 종횡비와 엔모스 트랜지스터(582)의 종횡비에 따라 결정된다. 이는 레플리카 전류들(IRP2~IR4)에서도 유사하게 적용된다.
전류-전압 컨버터(577)는 전원 전압(VDD)과 노드(N25) 사이에 연결된 피모스 트랜지스터(578)로 구현될 수 있다. 피모스 트랜지스터(578)는 노드(N25)로 흐르는 제1 로드 전류(ILD1)을 감지하고, 피모스 트랜지스터(578)의 게이트 전압은 제1 로드 전류(ILD1)에 따라 결정되는 제2 제어 전압(VTE)이다. 제1 로드 전류(ILD1)는 전류-전압 컨버터(577)는 선택된 일부 레플리카 전류들의 합에 해당하는 제1 로드 전류(ILD1)를 제2 제어 전압(VTE)으로 변환한다.
도 13은 본 발명의 실시예들에 따른 도 11의 전류 비교기를 나타내는 회로도이다.
도 13을 참조하면, 전류 비교기(620)는 패드(621), 스위치(622), 다이오드 연결된 엔모스 트랜지스터(623), 엔모스 트랜지스터(625) 및 피모스 트랜지스터(624)를 포함할 수 있다.
패드(621)는 외부로부터 공급된 기준 전압(VREF)를 스위치(622)로 제공한다. 스위치(622)는 인에이블 신호(EN)에 응답하여 턴-온되어, 기준 전압(VREF)에 해당하는 제1 기준 전류(IREF1)를 노드(N31)로 출력한다.
엔모스 트랜지스터(623)는 노드(N32)와 접지 전압(VSS) 사이에 연결되고, 엔모스 트랜지스터(625)의 게이트는 노드(N31)에 연결된다. 엔모스 트랜지스터(625)는 노드(N32)에 연결되는 드레인 및 접지 전압(VSS)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(623)에 제1 기준 전류(IREF1)가 흐를 때, 엔모스 트랜지스터(625)는 전류원으로 동작하여 제2 기준 전류(IREF2)를 출력한다. 제2 기준 전류(IREF2)는 제1 기준 전류(IREF2)와 동일할 수 있다.
피모스 트랜지스터(624)는 전원 전압(VDD)에 연결되는 소스, 제2 제어 전압(VTE)을 수신하는 게이트 및 노드(N32)에 연결되는 드레인을 구비한다. 피모스 트랜지스터(624)는 제2 제어 전압(VTE)에 응답하여 제2 로드 전류(ILD2)를 생성할 수 있다. 제2 로드 전류(ILD2)는 도 12의 제1 로드 전류(ILD1)와 동일할 수 있다.
따라서 전류 비교기(620)는 제2 기준 전류(IREF2)와 제2 로드 전류(ILD2)를 비교하고, 그 비교의 결과에 따라 비교 신호(CMP)를 제어 코드 생성기(610)에 출력할 수 있다. 제어 코드 생성기(610)는 비교 신호(CMP)에 기초하여 제어 코드(CCD)를 생성하고, 제어 전압 생성기(560)는 제어 코드(CCD)에 응답하여 PTAT 전류의 양을 조절할 수 있다.
예를 들어, 제2 로드 전류(ILD2)의 양이 제2 기준 전류(IREF2)의 양보다 많은 경우, 노드(N32)의 전압은 증가하므로 비교 신호(CMP)는 하이 레벨을 가진다. 비교 신호(CMP)가 하이 레벨일 때, 제어 코드 생성기(610)는 제1 값을 가지는 제어 코드(CCD)를 생성하고, 제어 전압 생성기(560)는 제1 값을 가지는 제어 코드(CCD)에 응답하여 PTAT 전류의 양을 감소시킬 수 있다.
예를 들어, 제2 로드 전류(ILD2)의 양이 제2 기준 전류(IREF2)의 양보다 작은 경우, 노드(N32)의 전압은 감소하므로 비교 신호(CMP)는 로우 레벨을 가진다. 비교 신호(CMP)가 로우 레벨일 때, 제어 코드 생성기(610)는 제2 값을 가지는 제어 코드(CCD)를 생성하고, 제어 전압 생성기(560)는 제2 값을 가지는 제어 코드(CCD)에 응답하여 PTAT 전류의 양을 증가시킬 수 있다.
도 14는 본 발명의 실시예들에 따른 도 11의 프리차지 신호 제어기를 나타내는 회로도이다.
도 14를 참조하면, 프리차지 신호 제어기(640)는 제1 전압 생성기(650), 제2 전압 생성기(670), 차동 증폭기(660) 및 노어 게이트(680)를 포함할 수 있다.
제1 전압 생성기(650)는 제2 제어 전압(VTE)에 기초하여 온도의 증가에 비례하는 레벨을 가지는 제1 전압(Va)을 생성한다. 제2 전압 생성기(670)는 독출 클럭 신호(RCK)와 제1 전압(Va)에 기초하여 전원 전압을 충전하고, 충전된 전압을 제2 전압(Vb)으로 제공한다. 차동 증폭기(660)는 제1 전압(Va)과 제2 전압(Vb)의 차이를 증폭하여 출력 전압(Vo)을 제공한다.
재1 전압 생성기(650)는 피모스 트랜지스터들(651, 652), 제2 저항(RT2) 및 엔모스 트랜지스터(653)를 포함할 수 있다.
피모스 트랜지스터(651)는 전원 전압(VDD)에 연결되는 소스, 제2 제어 전압(VTE)를 수신하는 게이트 및 노드(N41)에 연결되는 드레인을 구비한다. 피모스 트랜지스터(651)는 제2 제어 전압(VTE)에 응답하여 제3 로드 전류(ILD3)를 노드(N41)에 출력한다. 제3 로드 전류(ILD3)의 양은 제1 로드 전류(ILD2)의 양과 동일할 수 있다.
피모스 트랜지스터(652)는 전원 전압(VDD)에 연결되는 소스 및 노드(N41)에 연결되는 게이트 및 드레인을 구비한다. 피모스 트랜지스터(652)에서 흐르는 제1 전류(Ia)는 다음의 수학식 2에 의하여 산출될 수 있다.
[수학식 2]
여기서 β는 피모스 트랜지스터(652)의 특성 상수이고, Vth는 피모스 트랜지스터(652)의 문턱 전압을 나타낸다.
제2 저항(RT2)는 노드(N41)와 엔모스 트랜지스터(653) 사이에 연결되고, 엔모스 트랜지스터(653)는 제2 저항(RT2)에 연결되는 드레인, 인에이블 신호(EN)를 수신하는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(653)가 인에이블 신호(EN)에 응답하여 턴-온되는 경우, 제2 저항(RT2)으로 흐르는 전류(IT)는 [수학식 3]에 의하여 산출될 수 있다.
[수학식 3]
IT = ILD3+Ia = Va/R2
여기서 R2는 제2 저항(RT2)의 저항값을 나타낸다.
[수학식 3]을 참조하면, 제1 전압 생성기(650)는 노드(N41)에 제3 로드 전류(ILD3)에 비례하는 제1 전압(Va)을 제공한다. 따라서 온도가 증가할 때, 제1 전압(Va)은 증가하고, 온도가 감소할 때, 제1 전압(Va)은 감소한다.
제2 전압 생성기(670)는 피모스 트랜지스터들(671, 672), 엔모스 트랜지스터(673) 및 모스 커패시터(674)를 포함할 수 있다. 피모스 트랜지스터들(671, 672) 및 엔모스 트랜지스터(673)는 전원 전압(VDD)와 접지 전압(VSS) 사이에 직렬 연결되고, 피모스 트랜지스터(671)의 게이트에는 제1 전압(Va)이 인가되고, 피모스 트랜지스터(672)와 엔모스 트랜지스터(673)의 게이트들에는 독출 클럭 신호(RCK)가 인가된다. 모스 커패시터(674)는 노드(N43)에 연결되고, 노드(N43)는 피모스 트랜지스터(672)와 엔모스 트랜지스터(673)의 사이에 연결된다. 피모스 트랜지스터(671)는 제1 전압(Va)에 응답하여 온/오프되고, 피모스 트랜지스터(672)와 엔모스 트랜지스터(673)는 독출 클럭 신호(RCK)에 응답하여 온/오프된다.
독출 클럭 신호(RCK)가 하이 레벨일 때, 피모스 트랜지스터(672)는 오프되고, 엔모스 트랜지스터(673)는 온되므로, 모스 커패시터(674)의 전하들은 방전된다. 독출 클럭 신호(RCK)가 로우 레벨일 때, 피모스 트랜지스터(672)는 온되고, 엔모스 트랜지스터(673)는 오프되므로, 모스 커패시터(674)의 전하들은 충전된다. 제2 전압 생성기(670)는 모스 커패시터(674)의 게이트의 전압을 제2 전압(Vb)로서 출력할 수 있다.
차동 증폭기(660)는 제1 전압(Va)과 제2 전압(Vb)의 차이를 증폭하고, 증폭된 결과에 따라 노드(N43)의 전압을 출력 전압(Vo)으로 제공할 수 있다. 차동 증폭기(660)는 피모스 트랜지스터들(661, 662) 및 엔모스 트랜지스터들(663, 664)를 포함할 수 있다.
피모스 트랜지스터(661)는 전원 전압(VDD)에 연결되는 소스, 제1 전압(Va)을 수신하는 게이트 및 노드(N42)에 연결되는 드레인을 구비한다. 피모스 트랜지스터(662)는 전원 전압(VDD)에 연결되는 소스, 제2 전압(Vb)을 수신하는 게이트 및 노드(N43)에 연결되는 드레인을 구비한다. 엔모스 트랜지스터(663)는 다이오드 연결되고, 노드(N42)와 접지 전압(VSS)에 연결되고, 엔모스 트랜지스터(664)는 노드(N43)와 접지 전압(VSS) 사이에 연결되고, 노드(N42)에 연결되는 게이트를 구비한다.
노어 게이트(680)는 독출 클럭 신호(RCK)와 출력 전압(Vo)에 대하여 노어 연산을 수행하여 프리차지 신호(VPR)를 출력한다.
도 15는 도 14의 프리차지 신호 제어기의 동작을 설명하기 위한 타이밍도이다.
도 14 및 도 15를 참조하면, 제1 전압(Va1), 제1출력 전압(Vo1) 및 제1 프리차지 신호(VPR1)는 비휘발성 메모리 장치(200)의 온도가 제1 온도(T1)일 때의 정의이고, 제2 전압(Va2), 제2 출력 전압(Vo2) 및 제2 프리차지 신호 (VPR2)는 비휘발성 메모리 장치(200)의 온도가 제2 온도(T2)일 때의 정의이고, 제2 온도(T2)는 제1 온도(T1)보다 높다. 제1시간 간격(TI1)은 제1 전압(Va1)과 제2 전압(Vb)의 교차점들(t1과 t3) 사이를 의미하며, 제2시간 간격(TI2)은 제1 전압(Va2)과 제2 전압 (Vb)의 교차점들(t1과 t4) 사이를 의미한다.
제1 시점(t1)에서 독출 클럭 신호(RCK)가 로우(low) 레벨로부터 하이(high) 레벨로 상승할 때, MOS 커패시터(674)는 방전된다. 제2 시점(t2)에서 독출 클럭 신호(RCK)가 하이 레벨로부터 로우 레벨로 하강할 때 모스 커패시터(6740는 충전된다.
제1 온도(T1)에서, 차동 증폭기(660)는 제1 전압(Va1)의 레벨과 제2 전압(Vb)의 레벨을 서로 비교하고, 비교 결과에 따라 제1시간 간격(TI1)에 대응하는 펄스 폭을 갖는 제1출력 전압(Vo1)을 생성한다. NOR 게이트(680)는 제1 출력 전압(Vo1)과 독출 클럭 신호(RCK)를 NOR 연산하고, 제3시간 간격(TI3)에 대응하는 펄스 폭을 갖는 제1 프리차지 신호(VPR1)를 출력할 수 있다.
제2온도(T2)에서, 차동 증폭기(660)는 제1 전압(Va2)의 레벨과 제2 전압(Vb)의 레벨을 서로 비교하고, 비교 결과에 따라 제2시간 간격(TI2)에 대응하는 펄스 폭을 갖는 제2 출력 전압(Vo2)을 생성한다. NOR 게이트(680)는 제2출력 전압(Vo2)과 독출 클락 신호(RCK)를 NOR 연산하고, 제4시간 간격(TI4)에 대응하는 펄스 폭을 갖는 제2 프리차지 신호(VPR2)를 출력할 수 있다.
따라서, 비휘발성 메모리 장치(200)의 온도가 증가할 때 제1 전압(Va)의 레벨은 증가하므로 프리차지 신호(VPR)의 펄스 폭은 증가하고, 비휘발성 메모리 장치(200)의 온도가 감소할 때 제1 전압(Va)의 레벨은 감소하므로 프리차지 제어 신호 (VPR)의 펄스 폭은 감소한다.
도 16 내지 도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 센싱 마진 효과를 설명하기 위한 그래프이다.
도 16은 비휘발성 메모리 장치(200)의 센싱 회로(500)의 감지 증폭기(510a)가 프리차지 전류 생성기(520)와 로드 전류 생성기(525)만을 포함하는 경우의 센싱 마진을 나타낸다. 도 16을 참조하면, 오프-셀 전류(811), 온-셀 전류(812) 및 부하 전류(813)의 분포가 도시되어 있다. 높은 동작 전압에서 부하 전류의 양이 온-셀 전류의 양보다 많아지면, 오프-셀 센싱 마진과 온-셀 센싱 마진은 존재하지 않는다. 상기 오프-셀 감지 마진은 메모리 셀을 오프-셀로 감지하는데 필요한 전류 마진을 나타내고, 상기 온-셀 감지 마진은 메모리 셀을 온-셀로 감지하는데 필요한 전류 마진을 나타낸다.
도 17은 비휘발성 메모리 장치(200)의 센싱 회로(500)의 감지 증폭기(510a)가 프리차지 전류 생성기(520), 로드 전류 생성기(525)와 제어 전압 생성기(560)만을 포함하는 경우의 센싱 마진을 나타낸다. 도 17을 참조하면, 오프-셀 전류(821), 온-셀 전류(822) 및 부하 전류(823)의 분포가 도시되어 있다. 온도에 비례하는 부하 전류를 이용하여 비트 라인의 누설 전류를 보상할 수 있으나, 저항 및 공정 변화에 따라 상기 부하 전류의 산포(distribution)가 넓어지므로, 오프-셀 센싱 마진(MGa1)과 온-셀 센싱 마진(MGb1)이 좁게 나타난다.
도 18은 비휘발성 메모리 장치(200)의 센싱 회로(500)의 감지 증폭기(510a)가 프리차지 전류 생성기(520), 로드 전류 생성기(525), 적응적 제어 전압 생성기(530)와 전류 조절 회로(540)를 적어도 포함하는 경우의 센싱 마진을 나타낸다. 도 18을 참조하면, 오프-셀 전류(831), 온-셀 전류(832) 및 부하 전류(833)의 분포가 도시되어 있다. 비휘발성 메모리 장치(200)는 온도의 변화에 따라 비트라인으로 제공되는 프라차지 전류(IPR1)의 양을 적응적으로 조절하고, 선택 트랜지스터(431)와 선택 워드라인(SWL)을 부스팅하여 비트라인의 누설 전류를 보상할 수 있으므로, 오프-셀 센싱 마진(MGa2)과 온-셀 센싱 마진(MGb2)이 넓게 나타난다.
도 19는 도 3의 비휘발성 메모리 장치의 일부를 나타낸다.
도 19를 참조하면, 제어 회로(450)가 온도 센서(460)를 포함하고, 전압 생성기(700)에 포함될 수 있는 부스트 전압 생성기(780)는 제1 부스트 전압 생성기(781) 및 제2 부스트 전압 생성기(783)를 포함할 수 있다.
온도 센서(460)는 비휘발성 메모리 장치(200)의 온도를 감지하고, 감지된 온도를 기준 범위와 비교하고, 감지된 온도가 기준 범위보다 높은 경우에는 제1 인에이블 신호(BEN1)를 제1 부스트 전압 생성기(781)에 제공하여 제1 부스트 전압 생성기(781)를 활성화시킨다. 활성화된 제1 부스트 전압 생성기(781)는 선택된 비트라인에 연결되는 선택 트랜지스터(431)에 전원 전압(VDD)보다 높은 제1 부스트 전압(VBST1)을 인가할 수 있다. 온도 센서(460)는 감지된 온도가 기준 범위보다 낮은 경우에는 제2 인에이블 신호(BEN2)를 제2 부스트 전압 생성기(783)에 제공하여 제2 부스트 전압 생성기(783)를 활성화시킨다. 활성화된 제1 부스트 전압 생성기(783)는 선택된 페이지에 연결되는 선택 워드라인(SWL)에 제2 부스트 전압(VBST2)을 인가할 수 있다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 3 내지 도 20을 참조하면, 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이(300), 상기 비트라인들 각각에 연결되는 복수의 선택 트랜지스터들을 포함하는 칼럼 선택 회로(410) 및 상기 칼럼 선택 회로에 연결되는 센싱 회로(500)를 포함하는 비휘발성 메모리 장치(200)의 동작 방법에서는, 상기 센싱 회로(500)에서 센싱 노드(SO)에 프리차지 전류(IPR1)를 제공한다(S110). 상기 센싱 노드(SO)와 상기 선택 트랜지스터들 중 제1 그룹의 선택 트랜지스터들(420ㅁ)을 연결하는 조절 트랜지스터(545)의 게이트에 온도에 따라 증가하는 제1 제어 전압(VC)을 인가하여 상기 비트라인들 중 선택된 비트라인(BL1)에 제공되는 프리차지 전류를 온도에 따라 조절한다(S220)
선택된 비트라인(BL1)에 연결되는 제1 선택 트랜지스터(431)의 게이트와 선택된 메모리 셀이 연결되는 제1 워드라인(SWL)에 전원 전압(VDD)보다 높은 부스트 전압(VBST)을 제공한다(S230). 상기 센싱 노드(SO)의 전압을 감지하여 데이터(D1)를 출력한다(S240).
도 21은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 21을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 도 3의 비휘발성 메모리 장치(200)로 구현될 수 있다. 따라서 비휘발성 메모리 장치들(1100)은 각각 독출 동작에서 온도에 따라 조절되는 프리차지 전류를 비트라인에 제공하여 센싱 마진을 증가시키고, 독출 속도를 향상시킬 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- 비휘발성 메모리 장치의 센싱 회로로서
센싱 노드에 연결되고, 프리차지 신호에 응답하여 비트라인으로 제공되는 프리차지 전류를 생성하는 프리차지 전류 생성기;
상기 센싱 노드와 상기 비트라인이 연결되는 제1 노드 사이에 연결되고, 제1 제어 전압에 응답하여 상기 비트라인으로 제공되는 상기 프리차지 전류의 양을 조절하는 조절 트랜지스터;
상기 프리차지 신호 및 상기 비휘발성 메모리 장치의 온도에 반비례하는 제2 제어 전압에 응답하여 상기 온도에 비례하는 제어 전류를 생성하고, 상기 제어 전류에 기초하여 상기 제1 제어 전압의 레벨을 상기 온도에 비례하여 부스팅하는 적응적 제어 전압 생성기; 및
상기 제1 노드에 연결되고, 상기 조절 트랜지스터 및 상기 적응적 제어 전압 생성기와 제2 노드에서 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 제2 노드로 제공되는 상기 제어 전류를 조절하는 전류 조절 회로를 포함하는 비휘발성 메모리 장치의 센싱 회로. - 제1항에 있어서,
상기 적응적 제어 전압 생성기는 전원 전압과 상기 제2 노드 사이에 직렬로 연결되는 제1 피모스 트랜지스터 및 제2 피모스 트랜지스터를 포함하고,
상기 제1 피모스 트랜지스터는 상기 전원 전압에 연결되는 소스, 상기 프리차지 신호를 수신하는 게이트 및 상기 제2 피모스 트랜지스터에 연결되는 드레인을 구비하고,
상기 제2 피모스 트랜지스터는 상기 제1 피모스 트랜지스터에 연결되는 소스, 상기 제2 제어 전압을 수신하는 게이트 및 상기 제2 노드에 연결되는 드레인을 구비하고,
상기 제2 피모스 트랜지스터는 상기 제2 제어 전압에 응답하여 상기 제어 전류를 상기 제2 노드에 제공하고,
상기 적응적 제어 전압 생성기는,
상기 온도가 증가할 때, 상기 제어 전류를 증가시켜 상기 제1 제어 전압의 레벨을 증가시키고,
상기 온도가 감소할 때, 상기 제어 전류를 감소시켜 상기 제1 제어 전압의 레벨을 감소시키는 비휘발성 메모리 장치의 센싱 회로. - 제1항에 있어서,
상기 조절 트랜지스터는 상기 센싱 노드에 연결되는 드레인, 상기 제2 노드에 연결되는 게이트 및 상기 제1 노드에 연결되는 소스를 구비하는 제1 엔모스 트랜지스터를 포함하고,
상기 조절 트랜지스터는 상기 제1 제어 전압에 응답하여 상기 온도의 증가에 따라 상기 비트라인으로 제공되는 상기 프리차지 전류의 양을 증가시키는 비휘발성 메모리 장치의 센싱 회로. - 제1항에 있어서, 상기 전류 조절 회로는
전원 전압과 상기 제2 노드 사이에 연결되는 피모스 트랜지스터; 및
상기 제2 노드와 접지 전압 사이에 연결되는 엔모스 트랜지스터를 포함하고,
상기 피모스 트랜지스터는 상기 전원 전압에 연결되는 소스, 상기 접지 전압에 연결되는 게이트 및 상기 제2 노드에 연결되는 드레인을 구비하고,
상기 엔모스 트랜지스터는 상기 제2 노드에 연결되는 드레인, 상기 제1 노드에 연결되는 게이트 및 상기 접지 전압에 연결되는 소스를 구비하고,
상기 엔모스 트랜지스터는 상기 제1 노드의 전압에 응답하여 턴-온되어 상기 제어 전류를 감소시키는 비휘발성 메모리 장치의 센싱 회로. - 제1항에 있어서,
상기 프리차지 전류 생성기와는 병렬로 상기 센싱 노드에 연결되고, 상기 제2 제어 전압에 응답하여 상기 비트라인으로 공급되는 로드 전류를 생성하는 로드 전류 생성기를 더 포함하고,
상기 로드 전류 생성기는
전원 전압에 연결되는 소스, 상기 제2 제어 전압을 수신하는 게이트 및 상기 센싱 노드에 연결되는 드레인을 구비하는 피모스 트랜지스터를 포함하고,
상기 로드 전류 생성기는 상기 제2 제어 전압에 응답하여 상기 온도에 비례하여 증가하는 상기 로드 전류를 상기 센싱 노드에 제공하는 비휘발성 메모리 장치의 센싱 회로. - 제1항에 있어서,
PTAT(proportional to absolute temperature) 전류를 생성하고, 상기 PTAT 전류에 반비례하는 상기 제2 제어 전압을 생성하는 제어 전압 생성기; 및
상기 프리차지 신호를 생성하되, 상기 제2 제어 전압에 기초하여 상기 프리차지 신호의 펄스 폭을 제어하는 프리차지 신호 제어기를 더 포함하고,
상기 제어 전압 생성기는
상기 온도에 비례하는 출력 전류를 생성하는 PTAT 전류원;
상기 PTAT 전류원에 연결되고, 상기 출력 전류를 미러링하여 복수의 레플리카 전류들을 생성하고, 제어 코드에 응답하여 상기 레플리카 전류들 중에서 선택된 적어도 일부를 출력하는 전류 미러 회로; 및
상기 전류 미러 회로에 연결되고, 상기 선택된 일부 레플리카 전류들의 합에 해당하는 제1 로드 전류를 상기 제2 제어 전압으로 변환하는 전류-전압 컨버터를 포함하고,
상기 전류 미러 회로는 상기 온도가 증가할 때 상기 제1 로드 전류를 증가시키고,
상기 프리차지 신호 제어기는
상기 제2 제어 전압에 기초하여 상기 온도의 증가에 비례하는 레벨을 가지는 제1 전압을 생성하는 제1 전압 생성기;
독출 클럭 신호와 상기 제1 전압에 기초하여 전원 전압을 충전하고 충전된 전압을 제2 전압으로 제공하는 제2 전압 생성기;
상기 제1 전압과 제2 전압의 차이를 증폭하여 출력 전압을 제공하는 차동 증폭기; 및
상기 출력 전압 및 상기 독출 클럭 신호에 대하여 노어 연산을 수행하여 상기 프리차지 신호를 출력하는 노어 게이트를 포함하고,
상기 프리차지 신호 제어기는
상기 온도가 증가할 때, 상기 프리차지 신호의 상기 펄스 폭을 증가시키고,
상기 온도가 감소할 때, 상기 프리차지 신호의 상기 펄스 폭을 감소시키는 비휘발성 메모리 장치의 센싱 회로. - 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이;
상기 비트라인들 각각에 연결되는 복수의 선택 트랜지스터들을 포함하는 칼럼 선택 회로;
상기 칼럼 선택 회로에 연결되는 센싱 회로;
제어 신호에 기초하여 어드레스 디코더를 통하여 상기 워드라인들에 제공되는 워드라인 전압들을 생성하는 전압 생성기; 및
커맨드 및 어드레스에 응답하여 상기 칼럼 선택 회로, 상기 센싱 회로 및 상기 전압 생성기를 제어하는 제어 회로를 포함하고,
상기 센싱 회로는
상기 비트라인 선택 트랜지스터들 제1 그룹의 비트라인 선택 트랜지스터들과 센싱 노드에서 프리차지 신호에 응답하여 상기 센싱 노드를 통하여 비트라인으로 제공되는 프리차지 전류를 생성하는 프리차지 전류 생성기;
상기 센싱 노드와 상기 비트라인이 연결되는 제1 노드 사이에 연결되고, 제1 제어 전압에 응답하여 상기 프리차지 전류의 양을 조절하는 조절 트랜지스터;
상기 프리차지 신호 및 상기 비휘발성 메모리 장치의 온도에 반비례하는 제2 제어 전압에 응답하여 상기 온도에 비례하는 제어 전류를 생성하고, 상기 제어 전류에 기초하여 상기 제1 제어 전압의 레벨을 상기 온도에 비례하여 부스팅하는 적응적 제어 전압 생성기; 및
상기 제1 노드에 연결되고, 상기 조절 트랜지스터 및 상기 적응적 제어 전압 생성기와 제2 노드에서 연결되고, 상기 제1 노드의 전압 레벨에 응답하여 상기 제어 전류를 조절하는 전류 조절 회로를 포함하는 비휘발성 메모리 장치. - 제7항에 있어서, 상기 전압 생성기는
상기 제1 그룹의 선택 트랜지스터들 중에서 선택된 제1 선택 트랜지스터의 게이트에 전원 전압보다 높은 부스트 전압을 인가하고,
상기 메모리 셀 어레이에 포함되는 복수의 페이지들 중 선택된 페이지에 연결되는 선택 워드라인에 상기 부스트 전압을 인가하는 부스트 전압 생성기를 포함하는 비휘발성 메모리 장치. - 제7항에 있어서, 상기 전압 생성기는
상기 온도가 기준 범위보다 높은 경우에 상기 제1 그룹의 선택 트랜지스터들 중에서 선택된 제1 선택 트랜지스터의 게이트에 전원 전압보다 높은 제1 부스트 전압을 인가하는 제1 부스트 전압 생성기; 및
상기 온도가 기준 범위보다 낮은 경우에 상기 메모리 셀 어레이에 포함되는 복수의 페이지들 중 선택된 페이지에 연결되는 선택 워드라인에 상기 전원 전압보다 높은 제2 부스트 전압을 인가하는 제2 부스트 전압 생성기를 포함하고.
상기 제어 회로는
상기 온도를 감지하고, 상기 온도가 상기 기준 범위보다 높은 경우에 상기 제1 부스트 전압 생성기를 활성화시키고,
상기 온도가 상기 기준 범위보다 낮은 경우에 상기 제2 부스트 전압 생성기를 활성화시키는 온도 센서를 포함하는 비휘발성 메모리 장치. - 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이, 상기 비트라인들 각각에 연결되는 복수의 선택 트랜지스터들을 포함하는 칼럼 선택 회로 및 상기 칼럼 선택 회로에 연결되는 센싱 회로를 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
상기 센싱 회로에서 상기 센싱 노드에 프리차지 전류를 제공하는 단계;
상기 센싱 노드와 상기 선택 트랜지스터들 중 제1 그룹의 선택 트랜지스터들을 연결하는 조절 트랜지스터의 게이트에 온도에 따라 증가하는 제1 제어 전압을 인가하여 상기 비트라인들 중 선택된 비트라인에 제공되는 상기 프리차지 전류를 온도에 따라 조절하는 단계;
상기 제1 그룹의 선택 트랜지스터들 중 상기 선택된 비트라인에 연결되는 제1 선택 트랜지스터의 게이트와 선택된 메모리 셀이 연결되는 제1 워드라인에 전원 전압보다 높은 부스트 전압을 제공하는 단계;
상기 센싱 노드의 전압을 감지하여 데이터를 출력하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
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