TWI830421B - 記憶體裝置、錯誤位元偵測器及其錯誤位元偵測方法 - Google Patents

Abstract

一種記憶體裝置、錯誤位元偵測器及其錯誤位元偵測方法被提出。錯誤位元偵測器包括電流產生器、電流鏡以及比較器。電流產生器根據參考數碼以產生第一電流。電流鏡透過鏡射第一電流以在電流鏡的第二端產生第二電流。比較器比較第一輸入端上的第一電壓與第二輸入端上的第二電壓以產生偵測結果。

Description

記憶體裝置、錯誤位元偵測器及其錯誤位元偵測方法

本發明是有關於一種記憶體裝置、錯誤位元偵測器及其錯誤位元偵測方法，且特別是有關於一種可降低消耗功率的記憶體裝置、錯誤位元偵測器及其錯誤位元偵測方法。

隨著科技的進步，記憶體裝置常透過多個層次的記憶胞以相互堆疊的方式來建構，以提高記憶胞的密度。在記憶胞數量大幅增加的情況下，關於記憶胞的錯誤位元偵測機制，成為一個重要的元素。

在習知技術領域中，可針對各個要偵測的錯誤位元設置一個下拉的電流源，並透過判讀下拉電流的大小，可以獲知錯誤位元的數量。然而，當記憶胞數量大幅增加的情況下，所可能產生的錯誤位元的數量也大幅增加。在習知電路的架構下，錯誤位元偵測的機制所可以產生的功率消耗，也隨之上升。而數量龐大的下拉電流源也將造成負載的升高，並降低了偵測動作的反應速率。若是單純加大相關元件的尺寸以提升反應速率，則可以造成偵測動作的準確度的下降。

本發明提供一種記憶體裝置、錯誤位元偵測器及其錯誤位元偵測方法，可有效降低所需要的消耗功率。

本發明的錯誤位元偵測器包括電流產生器、電流鏡以及比較器。電流產生器根據參考數碼以產生第一電流。電流鏡具有第一端耦接至第一電流產生器。電流鏡具有第二端耦接至一頁緩衝器。電流鏡透過鏡射該第一電流以在電流鏡的第二端產生第二電流。比較器具有第一輸入端耦接至電流鏡的第一端，比較器的第二輸入端耦接至電流鏡的第二端。比較器比較第一輸入端上的第一電壓與第二輸入端上的第二電壓以產生偵測結果。

本發明的錯誤位元偵測方法包括：根據參考數碼以產生第一電流，根據第一電流以產生第一電壓；提供電流鏡，透過鏡射第一電流以產生第二電流，提供第二電流至一頁緩衝器以產生第二電壓；提供第一電壓至一比較器的第一輸入端，提供第二電壓至比較器的第二輸入端，並根據第一電壓與第二電壓的差來產生偵測結果。

本發明的記憶體裝置包括如上所述的錯誤位元偵測器，並耦接至頁緩衝器。

基於上述，本發明透過鏡射第一電流以產生第二電流，並使第二電流不大於第一電流。如此一來，錯誤位元偵測器不會因為錯誤位元數的上升而產生過大的第二電流，並有效節省所需要的功率消耗。並且，在不會產生過大的第二電流的前提下，本發明的錯誤位元偵測器的反應速率也可以加快，提升錯誤位元偵測的效率。

請參照圖1A，圖1A繪示本發明一實施例的錯誤位元偵測器的示意圖。錯誤位元偵測器100包括電流鏡110、電流產生器120以及比較器130。電流鏡110接收電源電壓VDD。電流鏡110具有第一端E1以耦接至電流產生器120，電流鏡110另具有第二端E2以耦接至頁緩衝器PB。在本實施例中，錯誤位元偵測器100適用於一記憶體裝置101。

電流產生器120耦接在電流鏡110的第一端E1以及參考接地端VSS間。電流產生器120接收參考數碼CCODE，並根據參考數碼CCODE來在電流鏡110的第一端E1上產生第一電流ICR。

在本實施例中，電流鏡110透過鏡射第一電流ICR，以在其第二端E2上產生第二電流ISEN。基於電流鏡110的第二端E2耦接至頁緩衝器PB，電流鏡110可透過第二端E2以提供第二電流ISEN至頁緩衝器PB。

另外，比較器130的正輸入端耦接至電流鏡110的第一端E1，比較器130的負輸入端則耦接至電流鏡110的第二端E2。比較器130使電流鏡110的第一端E1上的電壓VP與電流鏡110的第一端E2上的電壓VN進行比較以產生偵測結果OUT。

在本實施例中，頁緩衝器PB耦接在電流鏡110的第二端E2以及參考接地端VSS間。頁緩衝器PB可接收多個錯誤位元資訊DB0~DBN，其中錯誤位元資訊DB0~DBN可表示記憶體區塊中的錯誤位元數（Failure Bit Count, FBC）。頁緩衝器PB可根據錯誤位元資訊DB0~DBN來提供一參考負載。也就是說，頁緩衝器PB可根據錯誤位元資訊DB0~DBN所代表的錯誤位元數的高低，來調整電流鏡110的第二端E2上的電壓VN的大小。相對應的，比較器130可根據電壓VP以及VN的比較結果，來產生錯誤位元數的偵測結果OUT。

在本實施例中，錯誤位元資訊DB0~DBN可來自於記憶體裝置101的感測放大器（sense amplifier），並可被暫存在頁緩衝器PB中。

在此請注意，在本實施例中，電流鏡110可提供例如等於1的鏡射比，在針對第一電流ICR進行鏡射動作，並藉此產生第二電流ISEN。也就是說，第二電流ISEN的大小，將可受限於第一電流ICR的電流值且不大於第一電流ICR的電流值，而與錯誤位元數不直接相關。也就是說，本實施例的錯誤位元偵測器100的功率消耗可以有效被控制，不致產生過大的電力浪費。

附帶一提的，本實施例的電壓VP可根據第一電流ICR來產生。第一電流ICR則是由第一電流產生器120根據參考數碼CCODE來提供。其中參考數碼CCODE可以是多個位元的數位碼，並可由外部的邏輯信號暫存器來提供。參考數碼CCODE可以由使用者進行設定，並可根據所要偵測的目標失敗位元數來進行設定，不必要是固定的數值。例如，當目標失敗位元數為5時，可以設定參考數碼CCODE的四個位元分別為0、1、0、1。並且，在當錯誤位元資訊DB0~DBN表示錯誤位元數大於5時，錯誤位元偵測器100可產生等於邏輯值1的偵測結果OUT。

請參照圖1B，圖1B繪示本發明一實施例的錯誤位元偵測器的另一實施方式的示意圖。在圖1B中，不同於圖1A的實施例，比較器130的負輸入端可耦接至電流鏡110的第一端E1，比較器130的正輸入端則可耦接至電流鏡110的第二端E2。此外，比較器130的輸出端可耦接至反相器IV1。反相器IV1用以反相比較器130的輸出信號以產生偵測結果OUT。如此一來，圖1B的錯誤位元偵測器100可產生與圖1A的錯誤位元偵測器100的相同的偵測結果OUT。

以下請參照圖2，圖2繪示本發明一實施例的記憶體裝置的示意圖。記憶體裝置201包括錯誤位元偵測器200以及頁緩衝器PB。錯誤位元偵測器200包括電流鏡210、電流產生器220、比較器230、預充電路240、偏壓產生器250以及電晶體MC。電流鏡210具有第一端E1以及第二端E2。電流鏡210透過第一端E1以耦接至電流產生器220，電流鏡210並透過第二端E2以耦接至頁緩衝器PB。比較器230的第一輸入端耦接至電流鏡210的第一端E1，比較器230的第二輸入端則耦接至電流鏡210的第二端E2，其中，在此實施例中，比較器230的第一輸入端可以是正輸入端，第二輸入端可以是負輸入端。

在本實施例中，電流產生器220包括電晶體M3以及電晶體Mb1。電晶體M3的第一端耦接至電流鏡210的第一端，電晶體M3的第二端則耦接至電晶體Mb1的第一端。電晶體Mb1耦接在電晶體M3與參考接地端VSS間。電晶體M3的控制端接收參考數碼CCODE，電晶體Mb1的控制端則接收偏壓電壓Vbias。電晶體M3並根據參考數碼CCODE以產生第一電流ICR。

在此請注意，本實施例中的電晶體M3的數量可以與參考數碼CCODE的位元數相同，可以是一個或是多個。電晶體M3可應用長通道的電晶體來建構。參考數碼CCODE可以來自於一個或多個的數位的暫存器或閂鎖器LAT，其中參考數碼CCODE可根據實際的需求進行動態的調整。

此外，在本實施例中，頁緩衝器PB包括多個電晶體MPB0~MPBN以及Mb20~Mb2N。其中電晶體MPB0~MPBN分別與電晶體Mb20~Mb2N相互串接以形成多個電晶體串。這些電晶體串並透過繞線電阻R1以相互並聯耦接在電晶體MC以及參考接地端VSS間。電晶體MPB0~MPBN的控制端分別接收錯誤位元資訊DB0~DBN，電晶體Mb20~Mb2N的控制端則共同接收偏壓電壓Vbias。

在本實施例中，以電晶體MPB0為範例，當電晶體MPB0對應的錯誤位元資訊DB0表示為錯誤位元時，電晶體MPB0可根據錯誤位元資訊DB0而被導通，並可提供一下拉電流IS0，以調低頁緩衝器PB所提供的參考電阻。也就是說，當錯誤位元資訊DB0~DBN所表示的錯誤位元數超過一定的數量時，頁緩衝器PB所提供的參考電阻可降至一定的數值，如此一來，比較器230可比較出電壓VP大於電壓VN，並可產生為邏輯值1的偵測結果OUT。

在本實施例中，電晶體MPB0~MPBN的數量沒有一定的限制。

此外，在本實施例中，透過設置電晶體MC在頁緩衝器PB以及電流鏡210的第二端E2間，可以使具有相對大負載的頁緩衝器PB與電流鏡210間產生隔離的效果。在本實施例中，電晶體MC的控制端接收偏壓電壓Vclamp，其中偏壓電壓Vclamp由偏壓產生器250所提供，偏壓電壓Vclamp可小於電流鏡210所接收的電源電壓VDD。

此外，預充電路240耦接至電流鏡210的第二端E2。預充電路240基於電源電壓VDD，根據預充電信號Pre以在預充電期間對電流鏡210的第二端E2進行預充電動作。預充電期間可發生在錯誤位元偵測器200的錯誤位元偵測動作的初始時間區間中，並可使電壓VN可快速的被拉升為等於電源電壓VDD。預充電路240可由電晶體Mp所建構，其中電晶體Mp的一端接收電源電壓VDD，電晶體Mp的另一端耦接至電流鏡210的第二端E2，電晶體Mp的控制端接收預充電信號Pre。在預充電信號Pre為邏輯值0時，電晶體Mp可被導通並使電流鏡210的第二端E2上的電壓被拉升至電源電壓VDD。對應於此，在預充電期間，比較器230可產生為邏輯值0的偵測結果OUT。

附帶一提的，在本實施例中，電流鏡210包括電晶體M1以及M2。電晶體M1的第一端接收電源電壓VDD；電晶體M1的控制端與第二端相耦接，並耦接至電晶體M2的控制端。電晶體M1的第二端為電流鏡210的第一端E1。電晶體M2的第一端接收電源電壓VDD，電晶體M2的第二端則為電流鏡210的第二端E2。

本實施例的比較器230可應用運算放大器來實施，而偏壓產生器250可以為能帶隙（Band Gap）電壓產生器或低壓降（Low drop-out, LDO）電壓產生器，其硬體架構皆為本領域具通常知識者所熟知，在此恕不多贅述。

以下請參照圖3A以及圖3B，其中圖3A繪示本發明實施例的錯誤位元數與偵測反應時間的關係圖，圖3B繪示本發明實施例的錯誤位元偵測器的偵測結果的擷取時間點的示意圖。請同步參照圖2，在圖3A中，在本發明實施例的錯誤位元偵測器中，若設定參考數碼等於1時，表示是要偵測的錯誤位元數FBC有無大於1。此時，當實際上的錯誤位元數越大時，電晶體MPB0~MPBN被導通的數量會越多而造成偵測結果OUT拉高的速率會越快（反應時間越短）。相對的，當實際上的錯誤位元數越小時，電晶體MPB0~MPBN被導通的數量會越少而造成偵測結果OUT’拉高的速率會越慢（反應時間越長）。

基於圖3A的繪示，在圖3B中，在預充時間區間TPre中，預充電信號Pre被拉低以執行預充電動作。在預充時間區間TPre結束後，可啟動錯誤位元數量的偵測動作。而對應不同的實際上的錯誤位元數所產生的不同反應時間，錯誤位元偵測器200可產生偵測結果OUT或OUT’。為了確保所擷取的偵測信號的正確性，錯誤位元偵測器200可基於參考數碼（如圖2的參考數碼CCODE）為最小值，且錯誤位元資訊與參考數碼間的差異為最小時的反應時間來決定資料輸出時間點TS，用以輸出偵測結果OUT或OUT’至下一級電路(例如:flip flop電路)，以獲得輸出偵測訊號SOUT。

以下請參照圖4，圖4繪示本發明實施例的錯誤位元偵測方法的流程圖。在步驟S410中，根據參考數碼以產生第一電流，並根據第一電流以產生第一電壓。在步驟S420中，提供電流鏡，透過鏡射第一電流以產生第二電流，並提供第二電流至頁緩衝器以產生第二電壓。在步驟S430中，提供第一電壓至比較器的正輸入端，提供第二電壓至比較器的負輸入端，並根據第一電壓與第二電壓的差來產生偵測結果。

關於上述步驟的實施細節，在前述的實施例中已有詳細的說明，在此恕不多贅述。

綜上所述，本發明的錯誤位元偵測器透過電流鏡以鏡射設定的第一電流來產生第二電流。並藉由第二電流以搭配頁緩衝器根據錯誤位元數所產生的參考負載的來產生第二電壓。本發明的錯誤位元偵測器進一步的比較根據第一電流所產生的第一電壓以及第二電壓以產生偵測結果。基於第二電流是透過鏡射第一電流來產生，因此第二電流可受第一電流所限制而獨立於錯誤位元數。因此，本發明的錯誤位元偵測器可有效節省錯誤位元偵測過程中所產生的功率消耗，達到節能減碳的目的。

101、201:記憶體裝置

110、210:電流鏡

120、220:電流產生器

130、230:比較器

240:預充電路

250:偏壓產生器

CCODE:參考數碼

DB0~DBN:錯誤位元資訊

E1:第一端

E2:第二端

FBC:錯誤位元數

ICR:第一電流

IS0~ISN:下拉電流

ISEN:第二電流

IV1:反相器

LAT:閂鎖器

MC、M1~M3、Mp、MPB0~MPBN、Mb1、Mb20~Mb2N:電晶體

OUT、OUT’:偵測結果

PB:頁緩衝器

Pre:預充電信號

R1:繞線電阻

S410~S430:錯誤位元偵測步驟

SOUT:輸出偵測結果

TPre:預充時間區間

TS:輸出資料時間點

Vbias:偏壓電壓

Vclamp:偏壓電壓

VDD:電源電壓

VP、VN:電壓

VSS:參考接地端

圖1A繪示本發明一實施例的錯誤位元偵測器的示意圖。 圖1B繪示本發明一實施例的錯誤位元偵測器的另一實施方式的示意圖。 圖2繪示本發明一實施例的記憶體裝置的示意圖。 圖3A繪示本發明實施例的錯誤位元數與偵測反應時間的關係圖。 圖3B繪示本發明實施例的錯誤位元偵測器的偵測結果的擷取時間點的示意圖。 圖4繪示本發明實施例的錯誤位元偵測方法的流程圖。

100:錯誤位元偵測器

101:記憶體裝置

110:電流鏡

120:電流產生器

130:比較器

CCODE:參考數碼

DB0~DBN:錯誤位元資訊

E1:第一端

E2:第二端

ICR:第一電流

ISEN:第二電流

OUT:偵測結果

PB:頁緩衝器

VDD:電源電壓

VP、VN:電壓

VSS:參考接地端

Claims (20)

1. 一種錯誤位元偵測器，包括：一電流產生器，根據一參考數碼以產生一第一電流；一電流鏡，具有第一端耦接至該電流產生器，該電流鏡具有第二端耦接至一頁緩衝器，該電流鏡透過鏡射該第一電流以在該電流鏡的第二端產生一第二電流；以及一比較器，具有一第一輸入端耦接至該電流鏡的第一端，該比較器的一第二輸入端耦接至該電流鏡的第二端，該比較器比較該第一輸入端上的一第一電壓與該第二輸入端上的一第二電壓以產生一偵測結果，其中該頁緩衝器根據多個錯誤位元資訊所代表的錯誤位元數高低，調整該第二電壓的人小。
2. 如請求項1所述的錯誤位元偵測器，其中該第二電流不大於該第一電流。
3. 如請求項1所述的錯誤位元偵測器，更包括：一預充電路，耦接至該電流鏡的第二端，在一預充電期間根據一電源電壓以對該電流鏡的第二端進行預充電動作。
4. 如請求項1所述的錯誤位元偵測器，更包括：一電晶體，耦接在該頁緩衝器與該電流鏡的第二端的耦接路徑間，該電晶體受控於一偏壓電壓。
5. 如請求項4所述的錯誤位元偵測器，更包括： 一偏壓電壓產生器，耦接至該電晶體的控制端，用以產生該偏壓電壓，其中該偏壓電壓小於該電流鏡所接收的一電源電壓。
6. 如請求項1所述的錯誤位元偵測器，其中該頁緩衝器接收該些錯誤位元資訊，並根據該些錯誤位元資訊以在該電流鏡的第二端與一參考接地端間提供一參考負載。
7. 如請求項1所述的錯誤位元偵測器，其中該電流鏡的電流鏡射比等於1。
8. 如請求項1所述的錯誤位元偵測器，其中該電流產生器包括：至少一第一電晶體，具有第一端耦接至該電流鏡的第一端，該至少一第一電晶體的控制端接收該參考數碼；以及一第二電晶體，耦接在該至少一第一電晶體的第二端與一參考接地端間，受控於一偏壓電壓。
9. 如請求項8所述的錯誤位元偵測器，其中該至少一第一電晶體為長通道電晶體。
10. 如請求項6所述的錯誤位元偵測器，其中該錯誤位元偵測器，基於該參考數碼為最小值以及該些錯誤位元資訊與該參考數碼的差值為最小時的反應時間輸出該偵測結果。
11. 一種錯誤位元偵測方法，包括：根據一參考數碼以產生一第一電流，根據該第一電流以產生一第一電壓； 提供一電流鏡，透過鏡射該第一電流以產生一第二電流，提供該第二電流至一頁緩衝器以產生一第二電壓；以及提供該第一電壓至一比較器的一第一輸入端，提供該第二電壓至該比較器的一第二輸入端，並根據該第一電壓與該第二電壓的差來產生一偵測結果，其中該頁緩衝器根據多個錯誤位元資訊所代表的錯誤位元數高低，調整該第二電壓的大小。
12. 如請求項11所述的錯誤位元偵測方法，其中該第二電流不大於於該第一電流。
13. 如請求項11所述的錯誤位元偵測方法，更包括：在一預充電期間根據一電源電壓以對該電流鏡產生該第二電壓的端點進行預充電動作。
14. 如請求項11所述的錯誤位元偵測方法，其中提供該第二電流至該頁緩衝器以產生該第二電壓的步驟包括：使該頁緩衝器接收該些錯誤位元資訊；使該頁緩衝器根據該些錯誤位元資訊以在該電流鏡的第二端與一參考接地端間提供一參考負載；以及根據該參考負載以及該第二電流以產生該第二電壓。
15. 如請求項11所述的錯誤位元偵測方法，其中提供該電流鏡，透過鏡射該第一電流以產生該第二電流的步驟包括：提供該電流鏡以鏡射該第一電流來產生該第二電流。
16. 如請求項14所述的錯誤位元偵測方法，更包括： 基於當該參考數碼為最小值以及該些錯誤位元資訊與該參考數碼的差值為最小值時的反應時間輸出該偵測結果。
17. 一種記憶體裝置，包括：一頁緩衝器；以及一錯誤位元偵測器，包括：一電流產生器，根據一參考數碼以產生一第一電流；一電流鏡，具有第一端耦接至該電流產生器，該電流鏡具有第二端耦接至該頁緩衝器，該電流鏡透過鏡射該第一電流以在該電流鏡的第二端產生一第二電流；以及一比較器，具有一第一輸入端耦接至該電流鏡的第一端，該比較器的一第二輸入端耦接至該電流鏡的第二端，該比較器比較該第一輸入端上的一第一電壓與該第二輸入端上的一第二電壓以產生一偵測結果，其中該頁緩衝器根據多個錯誤位元資訊所代表的錯誤位元數高低，調整該第二電壓的大小。
18. 如請求項17所述的記憶體裝置，其中該第二電流不大於該第一電流。
19. 如請求項17所述的記憶體裝置，其中該頁緩衝器接收該些錯誤位元資訊，並根據該些錯誤位元資訊以在該電流鏡的第二端與一參考接地端間提供一參考負載。
20. 如請求項17所述的記憶體裝置，其中該電流鏡的電流鏡射比等於1。

Images