JP2020135916A5 - - Google Patents

Claims (20)

1. 半導体メモリ装置であって、
   外部電源電圧を受信する外部電源電圧端子と、
   外部接地電圧を受信する外部接地電圧端子と、
   前記外部接地電圧と内部接地電圧ノードの内部接地電圧との間の差を検出して、接地電圧ノイズ基準電圧を発生する接地電圧ノイズ検出器と、
   前記外部電源電圧及び前記接地電圧ノイズ基準電圧に基づいて、内部電源電圧基準電圧を発生する内部電源電圧基準電圧発生器と、
   前記内部電源電圧基準電圧に基づいて、内部電源電圧を発生する内部電源電圧ドライバと、を有することを特徴とする半導体メモリ装置。
2. 前記内部接地電圧ノードは、前記外部接地電圧端子から離れたところ、又は内部動作時に比較的大量の電流が消費されるところ、の少なくともいずれか一つに隣接して配置されることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記接地電圧ノイズ検出器は、前記外部接地電圧端子に隣接して配置されることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記半導体メモリ装置は、同じ動作又は異なる動作を独立して実行する複数のプレーン（ｐｌａｎｅ）をさらに有し、
   前記内部接地電圧ノードは、前記各プレーンの対応する周辺回路領域に配置され、
   前記内部電源電圧基準電圧発生器は、
   グローバル周辺回路領域の前記外部電源電圧端子に隣接して配置され、前記外部電源電圧に基づいて、グローバル基準電圧を発生するグローバル基準電圧発生器と、
   前記各プレーンの対応する周辺回路領域に配置され、前記グローバル基準電圧及び対応する接地電圧ノイズ基準電圧に基づいて、対応するローカル基準電圧を発生するローカル基準電圧発生器と、
   前記各プレーンの対応する周辺回路領域に配置され、前記対応するローカル基準電圧に基づいて、対応する内部電源電圧を発生する内部電源電圧ドライバと、を含むことを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記グローバル周辺回路領域は、前記プレーンの前記周辺回路領域に隣接して配置され、
   前記内部接地電圧ノードは、前記外部接地電圧端子から離れたところ、又は内部動作時に比較的大量の電流が消費されるところ、の少なくともいずれか一つに隣接して配置されることを特徴とする請求項４に記載の半導体メモリ装置。
6. 前記接地電圧ノイズ検出器は、前記グローバル周辺回路領域内の前記外部接地電圧端子に隣接して配置され、前記外部接地電圧と前記各プレーンの対応する内部接地電圧ノードにおける対応する内部接地電圧との間の差を検出して、対応する接地電圧ノイズ基準電圧を発生することを特徴とする請求項４に記載の半導体メモリ装置。
7. 前記接地電圧ノイズ検出器は、
   第１制御信号に応答して、プリチャージノードにプリチャージ電圧を送信するスイッチと、
   前記プリチャージノードと対応する内部接地電圧との間に接続され、前記対応する内部電源電圧の変化を前記プリチャージ電圧に反映するキャパシタと、
   前記プリチャージノードの電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、前記プリチャージノードの電圧の変化が反映され、前記対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ基準電圧発生器と、を含むことを特徴とする請求項４に記載の半導体メモリ装置。
8. 前記ローカル基準電圧発生器は、
   前記グローバル基準電圧と前記対応するローカル基準電圧との間の差に基づいて、第１サブ駆動電圧を発生する第１差動増幅器と、
   前記プリチャージ電圧と前記対応する接地電圧ノイズ基準電圧との間の差に基づいて、第２サブ駆動電圧を発生する第２差動増幅器と、
   第１サブ駆動電圧及び第２サブ駆動電圧に基づいて発生する駆動電圧に基づいて、前記対応するローカル基準電圧を発生するドライバと、を含むことを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記第１差動増幅器は、
   前記外部電源電圧と第１ノード及び第２ノードとの間に接続された電流ミラーと、
   第３ノードと前記外部接地電圧との間に接続され、バイアス電圧に応答して、第１定電流を発生する第１定電流源と、
   前記第１ノード及び第２ノードのそれぞれと前記第３ノードとの間に接続され、前記グローバル基準電圧と前記ローカル基準電圧との差を感知して、前記第１サブ駆動電圧を発生する第１差動感知部と、を含み、
   前記第２差動増幅器は、
   前記電流ミラーと、
   第４ノードと前記外部接地電圧との間に接続され、前記バイアス電圧に応答して、第２定電流を発生する第２定電流源と、
   前記第１ノード及び第２ノードのそれぞれと前記第４ノードとの間に接続され、前記接地電圧ノイズ基準電圧と前記プリチャージ電圧との差を感知して、前記第２サブ駆動電圧を発生する第２差動感知部と、を含むことを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記第２定電流源は、第２制御信号に応答して、前記第１定電流よりも小さい前記第２定電流を発生することを特徴とする請求項９に記載の半導体メモリ装置。
11. 半導体メモリ装置であって、
    複数のプレーン（ｐｌａｎｅ）と、
    前記各プレーンの対応する周辺回路領域に配置された内部接地電圧ノードと、
    前記各プレーンの対応する周辺回路領域に隣接して配置されたグローバル周辺回路領域に配置され、外部電源電圧を受信する外部電源電圧端子と、
    前記グローバル周辺回路領域に配置され、外部接地電圧を受信する外部接地電圧端子と、
    前記グローバル周辺回路領域の前記外部接地電圧端子に隣接して配置され、前記外部接地電圧と前記各プレーンの対応する内部接地電圧ノードにおける内部接地電圧との間の差を検出して、対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ検出器と、
    前記グローバル周辺回路領域の前記外部電源電圧端子に隣接して配置され、前記外部電源電圧に基づいて、グローバル基準電圧を発生するグローバル基準電圧発生器と、
    前記各プレーンの対応する周辺回路領域に配置され、前記グローバル基準電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、ローカル基準電圧を発生するローカル基準電圧発生器と、
    前記各プレーンの対応する周辺回路領域に配置され、対応するローカル基準電圧に基づいて、対応する内部電源電圧を発生する複数の内部電源電圧ドライバと、を有することを特徴とする半導体メモリ装置。
12. 前記半導体メモリ装置は、フラッシュメモリであり、
    前記プレーンのそれぞれは、
    メモリセルアレイ領域に配置され、複数個のブロックを含むメモリセルアレイと、
    前記対応する周辺回路領域に配置され、ローアドレスをデコードして、前記複数個のブロックの内の１つを選択し、前記選択されたブロック内の複数個のワードラインの内の１つを選択するローデコーダと、
    前記対応する周辺回路領域に配置され、カラムアドレスをデコードして、前記選択されたブロック内の複数個のビットラインの内の１つを選択するページバッファデコーダと、
    前記対応する周辺回路領域に配置され、対応するメモリセルアレイの選択されたメモリセルに格納されるデータ、又は前記選択されたメモリセルから出力されるデータをバッファするページバッファと、
    前記対応する周辺回路領域に配置され、外部から印加されるコマンド及びアドレスを受信して、コマンド信号、前記ローアドレス、並びに前記カラムアドレスを発生する対応するコマンド及びアドレス発生部と、
    前記対応する周辺回路領域に配置され、前記コマンド信号に応答して、対応するコマンドを示す制御信号を発生する制御部と、を含み、
    前記複数個のブロックのそれぞれは、
    複数個のビットラインのそれぞれと共通ソースラインとの間に直列に接続されたストリング選択トランジスタと、
    複数個のフローティングゲートトランジスタと、
    接地選択トランジスタと、を含み、
    前記ストリング選択トランジスタのゲートがストリング選択ラインに接続され、前記複数個のフローティングゲートトランジスタのゲートが複数個のワードラインのそれぞれに接続され、前記接地選択トランジスタのゲートが接地選択ラインに接続されることを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記プレーンのそれぞれの前記対応する内部接地電圧ノードは、前記ページバッファが配置される領域内の前記外部接地電圧端子から離れたところに配置されることを特徴とする請求項１２に記載の半導体メモリ装置。
14. 前記プレーンのそれぞれの対応するローカル基準電圧発生器は、前記ローデコーダが配置される領域、又は前記ローデコーダが配置される領域に隣接する領域内の前記ページバッファデコーダが配置される領域に隣接して配置されることを特徴とする請求項１２に記載の半導体メモリ装置。
15. 前記プレーンのそれぞれの前記内部電源電圧ドライバは、前記ページバッファデコーダが配置される領域内の互いに異なる位置のそれぞれに配置されることを特徴とする請求項１４に記載の半導体メモリ装置。
16. 前記接地電圧ノイズ検出器は、
    第１制御信号に応答して、プリチャージノードにプリチャージ電圧を送信するスイッチと、
    前記プリチャージノードと対応する内部接地電圧との間に接続され、前記プリチャージ電圧に前記対応する内部電源電圧の変化を反映するキャパシタと、
    前記プリチャージノードの電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、前記プリチャージノードの電圧の変化を反映する前記対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ基準電圧発生器と、を含み、
    前記制御部は、前記第１制御信号を発生することを特徴とする請求項１２に記載の半導体メモリ装置。
17. 前記ローカル基準電圧発生器は、
    前記グローバル基準電圧と前記対応するローカル基準電圧との間の差に基づいて、第１サブ駆動電圧を発生する第１差動増幅器と、
    前記プリチャージ電圧と前記対応する接地電圧ノイズ基準電圧との間の差に基づいて、第２サブ駆動電圧を発生する第２差動増幅器と、
    第１サブ駆動電圧及び第２サブ駆動電圧に基づいて発生する駆動電圧に基づいて、前記対応するローカル基準電圧を発生するドライバと、を含むことを特徴とする請求項１６に記載の半導体メモリ装置。
18. 前記第１差動増幅器は、
    前記外部電源電圧と第１ノード及び第２ノードとの間に接続された電流ミラーと、
    第３ノードと前記外部接地電圧との間に接続され、バイアス電圧に応答して、第１定電流を発生する第１定電流源と、
    前記第１ノード及び第２ノードのそれぞれと前記第３ノードとの間に接続され、前記グローバル基準電圧と前記ローカル基準電圧との差を感知して、前記第１サブ駆動電圧を発生する第１差動感知部と、を含み、
    前記第２差動増幅器は、
    前記電流ミラーと、
    第４ノードと前記外部接地電圧との間に接続され、前記バイアス電圧に応答して、第２定電流を発生する第２定電流源と、
    前記第１ノード及び第２ノードのそれぞれと前記第４ノードとの間に接続され、前記対応する接地電圧ノイズ基準電圧と前記プリチャージ電圧との差を感知して、前記第２サブ駆動電圧を発生する第２差動感知部と、を含むことを特徴とする請求項１７に記載の半導体メモリ装置。
19. 前記第２定電流源は、第２制御信号に応答して、前記第２定電流が前記第１定電流よりも小さくなるように制御され、
    前記制御部は、前記第２制御信号を発生することを特徴とする請求項１８に記載の半導体メモリ装置。
20. 複数のプレーンを含む半導体メモリ装置と、
    前記プレーンに少なくとも１つの制御信号をそれぞれ印加し、前記制御信号に応答して、前記プレーンにアドレス又はコマンドの少なくともいずれか一つを送信するか、前記制御信号に応答して、前記プレーンにデータを出力するか、又は前記プレーンからデータを入力するメモリ制御部と、を有し、
    前記半導体メモリ装置は、
    前記複数のプレーンと、
    前記各プレーンの対応する周辺回路領域に配置された内部接地電圧ノードと、
    前記各プレーンの対応する周辺回路領域に隣接して配置されたグローバル周辺回路領域に配置され、外部電源電圧を受信する外部電源電圧端子と、
    前記グローバル周辺回路領域に配置され、外部接地電圧を受信する外部接地電圧端子と、
    前記グローバル周辺回路領域の前記外部接地電圧端子に隣接して配置され、前記外部接地電圧と前記各プレーンの対応する内部接地電圧ノードにおける内部接地電圧との間の差を検出して、対応する接地電圧ノイズ基準電圧を発生する接地電圧ノイズ検出器と、
    前記グローバル周辺回路領域の前記外部電源電圧端子に隣接して配置され、前記外部電源電圧に基づいて、グローバル基準電圧を発生するグローバル基準電圧発生器と、
    前記各プレーンの対応する周辺回路領域に配置され、前記グローバル基準電圧及び前記対応する接地電圧ノイズ基準電圧に基づいて、ローカル基準電圧を発生するローカル基準電圧発生器と、
    前記各プレーンの対応する周辺回路領域に配置され、前記ローカル基準電圧を用いて対応する内部電源電圧を発生する内部電源電圧ドライバと、を含むことを特徴とするメモリシステム。