KR20190139488A - 읽기/프로그램/소거 전압을 생성하기 위한 보상 회로 - Google Patents

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Abstract

본 발명은 참조 전류 생성 회로, 보상 전류 생성 회로, 및 전류 거울 회로를 포함한다. 참조 전류 생성 회로는 제 1 전류를 전달하도록 구성되는 제 1 폭의 제 1 트랜지스터를 포함하고, 제 1 전류에 기초하여 참조 전류를 출력한다. 보상 전류 생성 회로는 제 1 폭에 비례하는 폭들을 갖도록 구성되는 제 1 그룹의 트랜지스터들을 포함하고, 제 1 그룹의 트랜지스터들 중 코드에 기초하여 선택되는 제 2 폭의 제 2 트랜지스터에 의해 전달되는 제 2 전류에 기초하여 참조 전류의 크기에 비례하도록 선택되는 크기를 갖는 보상 전류를 출력한다. 전류 거울 회로는 제 2 전류의 크기 및 제 2 폭에 기초하여 결정되는 크기의 전압을 출력한다. 코드의 제 1 값, 제 2 값, 및 제 3 값에 대해, 제 1 값과 제 2 값 사이의 차이는 제 2 값과 제 3 값 사이의 차이와 동일하고, 제 1 값에 기초하여 출력되는 전압의 제 1 크기와 제 2 값에 기초하여 출력되는 전압의 제 2 크기 사이의 차이는, 제 2 크기와 제 3 값에 기초하여 출력되는 전압의 제 3 크기 사이의 차이에 대응한다.

Description

읽기/프로그램/소거 전압을 생성하기 위한 보상 회로{COMPENSATION CIRCUIT FOR GENERATING READ/PROGRAM/ERASE VOLTAGE}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 메모리 장치에 포함되는 전자 회로에 관한 것이다.
최근, 컴퓨터, 휴대폰, 및 스마트폰 등 정보 기기의 발달에 따라, 정보 기기에 의해 많은 양의 정보가 저장 및 처리 되고 있다. 따라서, 더욱 향상된 성능의 메모리 장치들이 정보 기기의 구성요소로서 요구되고 있다. 메모리 반도체는 저전력으로 동작이 가능하기 때문에 메모리 장치에 많이 사용된다.
메모리 반도체는 휘발성 메모리와 비휘발성 메모리를 포함한다. 휘발성 메모리는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리는 플래시(Flash) 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등을 포함한다.
메모리 반도체는 데이터를 저장하기 위한 메모리 셀을 포함할 수 있다. 메모리 셀에 특정 크기의 전압이 공급됨에 따라, 메모리 셀에 저장된 데이터가 읽힐 수 있다. 메모리 셀의 특성들은 온도 등과 같은 조건에 의해 영향을 받을 수 있다. 따라서, 메모리 셀에 저장된 데이터를 정확하게 감지(읽기/프로그램/쓰기)하기 위해, 메모리 셀에 영향을 주는 조건을 고려하여 결정되는 크기의 전압이 공급될 필요가 있다.
본 발명은 메모리 장치에 저장된 데이터를 읽기 위한 읽기 전압을 생성하는 전자 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 보상 회로는 참조 전류 생성 회로, 보상 전류 생성 회로, 및 전류 거울 회로를 포함할 수 있다. 참조 전류 생성 회로는 제 1 전류를 전달하도록 구성되는 제 1 폭의 제 1 트랜지스터를 포함하고, 제 1 전류에 기초하여 참조 전류를 출력할 수 있다. 보상 전류 생성 회로는 제 1 폭에 비례하는 폭들을 갖도록 구성되는 제 1 그룹의 트랜지스터들을 포함하고, 제 1 그룹의 트랜지스터들 중 코드에 기초하여 선택되는 제 2 폭의 제 2 트랜지스터에 의해 전달되는 제 2 전류에 기초하여 참조 전류의 크기에 비례하도록 선택되는 크기를 갖는 보상 전류를 출력할 수 있다. 전류 거울 회로는 제 2 전류의 크기 및 제 2 폭에 기초하여 결정되는 크기의 전압을 출력할 수 있다. 코드의 제 1 값, 제 2 값, 및 제 3 값에 대해, 제 1 값과 제 2 값 사이의 차이는 제 2 값과 제 3 값 사이의 차이와 동일하고, 제 1 값에 기초하여 출력되는 전압의 제 1 크기와 제 2 값에 기초하여 출력되는 전압의 제 2 크기 사이의 차이는, 제 2 크기와 제 3 값에 기초하여 출력되는 전압의 제 3 크기 사이의 차이에 대응할 수 있다.
본 발명의 실시 예에 따르면, 온도 및 코드의 값이 변함에 따라 변하는 크기의 읽기 전압을 생성하는 전자 회로가 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 읽기 전압 생성 회로를 보여주는 회로도 이다.
도 2는 도 1의 보상 회로의 예시적인 구성을 보여주는 블록도 이다.
도 3은 도 1의 보상 회로의 예시적인 구성을 보여주는 회로도 이다.
도 4는 본 발명의 실시 예에 따른 읽기 전압 생성 회로를 보여주는 회로도 이다.
도 5는 도 4의 보상 회로의 예시적인 구성을 보여주는 블록도 이다.
도 6은 도 4의 보상 회로의 예시적인 구성을 보여주는 회로도 이다.
도 7은 도 4의 보상 회로의 예시적인 구성을 보여주는 회로도 이다.
도 8은 도 6 및 도 7의 보상 전류 생성 회로의 예시적인 구성을 보여주는 회로도 이다.
도 9는 도 8의 보상 전류 생성 회로의 예시적인 동작을 설명하기 위한 회로도 이다.
도 10은 도 8의 보상 전류 생성 회로의 예시적인 동작을 설명하기 위한 회로도 이다.
도 11은 도 8의 보상 전류 생성 회로의 예시적인 동작을 설명하기 위한 회로도 이다.
도 12는 도 4의 보상 회로에 의해 수신되는 전압들을 보여주는 그래프 이다.
도 13은 선택 신호에 따른 도 4의 읽기 전압을 보여주는 그래프 이다.
도 14는 도 1의 읽기 전압 생성 회로 및 도 4의 읽기 전압 생성 회로로부터 출력되는 읽기 전압들을 보여주는 그래프 이다.
도 15는 도 1의 읽기 전압 생성 회로 및 도 4의 읽기 전압 생성 회로로부터 출력되는 전압들을 보여주는 그래프 이다.
도 16은 도 1 및 도 4의 읽기 전압 생성 회로를 포함하는 예시적인 메모리 시스템을 보여주는 블록도 이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
본 명세서에서, 트랜지스터의 “폭”이라는 용어가 사용된다. 폭은 트랜지스터에 형성되는 채널의 폭을 의미한다. 즉, 폭은 트랜지스터 내에 형성된 채널에서의 전하의 이동 방향에 대해 교차하는 방향(예로서, 수직 방향)에 따른 길이를 의미한다. 트랜지스터는 특정 크기의 폭을 갖도록 설계될 수 있다.
본 명세서에서 “코드”라는 용어가 사용된다. 코드는 이진 수의 형태로 표현되는 데이터를 의미할 수 있다. n 비트의 코드는 n 개의 연속되는 논리 값(논리 값 “1” 또는 논리 값 “0”)들로 표현될 수 있다. 예로서, 2 비트의 코드의 값들은 “00”, “01”, “10” 및 “11”을 포함할 수 있다.
본 명세서에서 “전압의 크기가 코드의 값에 대해 비례한다” 또는 “전압의 크기가 코드의 값에 대해 선형적으로 변한다”는 표현들이 사용된다. 전압의 크기가 코드의 값에 대해 비례하거나 선형적으로 변한다는 것은, n개의 코드들 중에서 “q”번째 코드의 값에 대응하는 전압의 크기와 “q+1”번째 코드의 값에 대응하는 전압의 크기 사이의 차이가 “q+1”번째 코드의 값에 대응하는 전압의 크기와 “q+2”번째 코드의 값에 대응하는 전압의 크기 사이의 차이와 실질적으로 동일한 것을 의미한다(단, q는 자연수).
예로서, 코드의 값 “000”에 대응하는 전압의 크기와 코드의 값 ”001”에 대응하는 전압의 크기 사이의 차이가 코드의 값 “001”에 대응하는 전압의 크기와 코드의 값 ”010”에 대응하는 전압의 크기 사이의 차이와 실질적으로 동일한 경우, 코드의 값 “000” 내지 “010” 구간에서 전압의 크기는 코드의 값에 대해 비례할 수 있다. 또는, 코드의 값 “000” 내지 “010” 구간에서 전압의 크기는 코드의 값에 대해 선형적으로 변할 수 있다. 단, 두 값이 실질적으로 동일하다는 것은, 두 값들이 완전하게 동일한 것은 물론 두 값들이 완전하게 동일하지 않으나 두 값들 사이에 미세한 차이만이 있는 것을 의미할 수 있다.
도 1은 본 발명의 실시 예에 따른 읽기 전압 생성 회로를 보여주는 회로도 이다.
도 1을 참조하면 읽기 전압 생성 회로(1000)는 보상 회로(1100), 트랜지스터(TRO), 저항(R1), 및 저항(R2)을 포함할 수 있다.
도 1을 참조하여 데이터를 읽기 위해 사용될 수 있는 전압(Vread1)을 생성하도록 구성되는 읽기 전압 생성 회로(1000)가 설명될 것이나, 읽기 전압 생성 회로(1000)는 읽기 전압(Vread1)뿐만 아니라 다양한 목적들을 위한 전압들을 생성할 수 있다. 예로서, 읽기 전압 생성 회로(1000)는 데이터를 감지(읽기, 프로그램, 소거)하기 위한 전압을 생성할 수 있다.
보상 회로(1100)는 코드들(TC1 및 TC2), 전압들(Vztc, Vntc, Vpwr, 및 Vss), 참조 전압(Vref) 및 피드백 전압(Vfb)을 수신할 수 있다. 예로서, 도 16을 참조하여 설명될 것과 같이, 보상 회로(1100)는 메모리 시스템에 포함되는 메모리 장치의 구성요소일 수 있다. 메모리 시스템은 코드들(TC1 및 TC2)을 생성하기 위한 로직 회로를 포함할 수 있다. 예로서, 로직 회로는 메모리 컨트롤러와 같은 구성요소 내에 포함될 수 있다. 보상 회로(1100)는 로직 회로로부터 코드들(TC1 및 TC2)을 수신할 수 있다.
예로서, 메모리 시스템은 전압 생성기를 포함할 수 있다. 전압 생성기는 읽기 전압 생성 회로(1000)를 동작시키기 위한 전압들(Vztc, Vntc, 및 Vpwr) 및 참조 전압(Vref)을 생성할 수 있다. 보상 회로(1100)는 전압 생성기로부터 전압들(Vztc, Vntc, 및 Vpwr) 및 참조 전압(Vref)을 수신할 수 있다. 보상 회로(1100)는 저항(R1)과 저항(R2) 사이의 노드와 연결될 수 있다. 보상 회로(1100)는 저항(R1)과 저항(R2) 사이의 노드로부터 피드백 전압(Vfb)을 수신할 수 있다. 전압(Vss)은 등전위단의 전압을 의미할 수 있다. 예로서, 전압(Vss)은 접지 전압일 수 있다.
보상 회로(1100)는 코드들(TC1 및 TC2) 및 전압들(Vztc, Vntc, Vref, Vpwr, 및 Vss)에 기초하여 전압(Vout1)을 출력할 수 있다. 보상 회로(1100)는 전압(Vout1)을 트랜지스터(TRO)의 게이트 단으로 출력할 수 있다. 도 2 내지 도 4를 참조하여 보상 회로(1100)의 구성 및 동작이 좀 더 구체적으로 설명될 것이다.
트랜지스터(TRO)는 보상 회로(1100)로부터 전압(Vout1)을 수신하는 게이트 단을 포함할 수 있다. 트랜지스터(TRO)는 전압(Vpwr)를 수신하는 일단을 포함할 수 있다. 트랜지스터(TRO)의 타단은 저항(R1)과 연결될 수 있다. 트랜지스터(TRO)와 저항(R1)의 일단 사이의 노드로부터 읽기 전압(Vread)이 출력될 수 있다. 저항(R1)의 타단은 저항(R2)의 일단과 연결될 수 있다. 저항(R2)의 타단은 전압(Vss)을 공급하는 등전위단과 연결될 수 있다.
트랜지스터(TRO)의 게이트 단으로 전압(Vout1)이 수신됨에 따라, 트랜지스터(TRO)를 통해 전류가 흐를 수 있다. 트랜지스터(TRO)를 통해 전류가 흐름에 따라 트랜지스터(TRO)와 저항(R1) 사이의 노드에 읽기 전압(Vread)이 형성될 수 있다. 전압(Vread)의 크기는 전압(Vout1)의 크기와 관련될 수 있다. 읽기 전압 생성 회로(1000)는 읽기 전압(Vread)을 메모리 시스템의 다른 구성요소(예컨대, 메모리 장치 내의 메모리 셀)로 출력할 수 있다. 메모리 장치는 읽기 전압(Vread)에 기초하여 메모리 셀에 저장된 데이터를 나타내는 데이터 신호를 출력할 수 있다(도 16 참조).
저항(R1) 및 저항(R2)에 의해 전압(Vread)이 분배될 수 있다. 전압(Vss)의 크기가 “Vss”이고, 전압(Vread)의 크기가 “Vread”이고, 저항(R1)의 크기가 “R1”이고, 저항(R2)의 크기가 “R2”이면, 피드백 전압(Vfb)의 크기는 “(Vread-Vss)*R2/(R1+R2)”로 표현될 수 있다. 피드백 전압(Vfb)의 크기가 “Vfb”이면, 전압(Vread)의 크기는 “(1+R1/R2)*Vfb”로 표현될 수 있다. 따라서, 피드백 전압(Vfb)의 크기는 전압(Vread)의 크기에 관련되고, 피드백 전압(Vfb)의 크기는 전압(Vout1)의 크기과 관련될 수 있다.
코드들(TC1 및 TC2) 각각은 n 개의 비트들로 표현될 수 있다(단, n은 자연수). 코드들(TC1 및 TC2)은 서로 상보적인 값들을 각각 가질 수 있다. 예로서, 코드(TC1)의 값이 “000000”인 경우, 코드(TC2)의 값은 “111111”일 수 있다. 코드(TC1)는 최하위 비트의 “TC1<0>” 내지 최상위 비트의 “TC1<n-1>”을 포함할 수 있다. 코드(TC2)는 최하위 비트의 “TC2<0>” 내지 최상위 비트의 “TC2<n-1>”를 포함할 수 있다. 예로서, 코드(TC1) 및 코드(TC2)가 6비트로 표현되는 경우, 코드(TC1) 및 코드(TC2)는 “” 내지 “111111”의 값들 중 하나를 가질 수 있다.
로직 회로는 메모리 시스템의 메모리 장치와 관련되는 다양한 조건들에 기초하여 코드들(TC1 및 TC2)을 생성할 수 있다. 메모리 장치는 메모리 셀에 저장된 데이터를 읽기 위해, 메모리 셀에 특정 크기의 읽기 전압을 공급할 수 있다. 메모리 셀의 문턱 전압의 크기는 다양한 조건들(예컨대, 온도 및 변형력(stress) 등)에 따라 변할 수 있다. 따라서, 데이터를 정확하게 읽기 위해 요구되는 읽기 전압의 크기도 다양한 조건들에 따라 변할 수 있다. 본 명세서에서 온도는 읽기 전압 생성 회로(1000)를 포함하는 메모리 시스템의 온도를 의미한다.
예로서, 온도가 낮아질수록 메모리 셀의 문턱 전압의 크기는 증가할 수 있다. 증가된 크기의 문턱 전압을 갖는 메모리 셀에 저장된 데이터를 읽기 위해, 증가된 크기의 읽기 전압이 요구될 수 있다. 로직 회로는 메모리 셀의 문턱 전압을 추적할 수 있다. 로직 회로는 추적된 문턱 전압에 기초하여, 메모리 셀에 저장된 데이터를 읽기 위해 필요한 읽기 전압의 크기를 결정할 수 있다. 로직 회로는 읽기 전압(Vread)과 전압(Vout1) 사이의 관계에 기초하여, 전압(Vout1)의 크기를 결정할 수 있다. 로직 회로는, 결정된 크기를 갖는 읽기 전압(Vread1)이 읽기 전압 생성 회로(1000)로부터 출력되도록 코드들(TC1 및 TC2)을 결정할 수 있다.
전압(Vztc) 및 전압(Vntc)의 크기들은 온도와 관련될 수 있다. 예로서, 전압(Vztc)의 크기는 온도의 변화에 대해 균일할 수 있다. 전압(Vntc)의 크기는 온도가 증가함에 따라 감소할 수 있다. 본 명세서에서 설명의 편의를 위하여 온도의 변화에 대해 균일한 크기를 갖는 전압(Vztc) 및 온도에 비례하는 크기를 갖는 전압(Vntc)에 대한 이상적인 실시 예가 설명되나, 실질적으로 전압(Vztc)의 크기 및 전압(Vntc)의 크기는 이상적인 실시 예의 전압(Vztc)의 크기 및 전압(Vntc)의 크기와 미세하게 다를 수 있다. 도 12를 참조하여, 전압(Vztc) 및 전압(Vntc)과 온도 사이의 관계가 좀 더 구체적으로 설명될 것이다.
도 2는 도 1의 보상 회로의 예시적인 구성을 보여주는 블록도 이다.
도 2를 참조하면, 보상 회로(1100)는 전류 거울 회로(1110), 참조 전류 생성 회로(1120), 및 보상 전류 생성 회로(1130)를 포함할 수 있다. 전류 거울 회로(1110)는 전압(Vpwr)을 수신할 수 있다. 전류 거울 회로(1110)는 전압(Vout1)을 도 1의 트랜지스터(TRO)의 게이트 단으로 출력할 수 있다. 전류 거울 회로(1110)는 참조 전류 생성 회로(1120)와 연결될 수 있다. 전류 거울 회로(1110)는 보상 전류 생성 회로(1130)와 연결될 수 있다.
참조 전류 생성 회로(1120)는 참조 전압(Vref), 피드백 전압(Vfb), 및 코드(TC1)를 수신할 수 있다. 보상 전류 생성 회로(1130)는 전압(Vztc), 전압(Vntc), 및 코드(TC2)를 수신할 수 있다. 참조 전류 생성 회로(1120) 및 보상 전류 생성 회로(1130)는 전압(Vss)을 공급하는 등전위단에 연결될 수 있다.
참조 전류 생성 회로(1120)는 수신되는 참조 전압(Vref), 피드백 전압(Vfb), 및 코드(TC1)에 기초하여, 참조 전류(Iref1)를 생성할 수 있다. 참조 전류 생성 회로(1120)는 참조 전류(Iref1)를 등전위단으로 출력할 수 있다. 보상 전류 생성 회로(1130)는 수신되는 전압(Vztc), 전압(Vntc), 및 코드(TC2)에 기초하여 보상 전류(ITC1)를 생성할 수 있다. 보상 전류 생성 회로(1130)는 보상 전류(ITC1)를 등전위단으로 출력할 수 있다.
참조 전류 생성 회로(1120)에서 참조 전류(Iref1)가 생성됨에 따라, 참조 전류 생성 회로(1120)는 전류 거울 회로(1110)로부터 전류(I1)를 수신할 수 있다. 보상 전류 생성 회로(1130)에서 보상 전류(ITC1)가 생성됨에 따라, 보상 전류 생성 회로(1130)는 전류 거울 회로(1110)로부터 전류(I2)를 수신할 수 있다. 전류(I1) 및 전류(I2)가 전류 거울 회로(1110)로부터 출력됨에 따라, 전류 거울 회로(1110)에서 전압(Vout1)이 형성될 수 있다. 전류 거울 회로(1110)는 전압(Vout1)을 도 1의 트랜지스터(TRO)로 출력할 수 있다.
전류 거울 회로(1110)는 전압(Vout1)을 출력하기 위한 제 1 단계 증폭기일 수 있다. 트랜지스터(TRO)는 읽기 전압(Vread1)을 출력하기 위한 제 2 단계 증폭기일 수 있다.
전압(Vout1)의 크기는 온도와 관련될 수 있다. 또한, 전압(Vout1)의 크기는 코드(TC1) 및 코드(TC2)와 관련될 수 있다. 따라서, 읽기 전압(Vread1)의 크기는 온도 및 코드들(TC1 및 TC2)과 관련될 수 있다. 이하, 도 3을 참조하여 전류 거울 회로(1110), 참조 전류 생성 회로(1120), 및 보상 전류 생성 회로(1130)의 동작들이 좀 더 구체적으로 설명될 것이다.
도 3은 도 1의 보상 회로의 예시적인 구성을 보여주는 회로도 이다.
도 3을 참조하면, 전류 거울 회로(1110)는 트랜지스터(TR1) 및 트랜지스터(TR2)를 포함할 수 있다. 참조 전류 생성 회로(1120)는 트랜지스터(TR3), 트랜지스터(TR4), 및 전류원(CS1)을 포함할 수 있다. 보상 전류 생성 회로(1130)는 트랜지스터(TR5), 트랜지스터(TR6), 및 전류원(CS2)을 포함할 수 있다.
트랜지스터(TR1)는 전압(Vpwr)을 수신하는 일단을 포함할 수 있다. 트랜지스터의 타단은 노드(N1)와 연결될 수 있다. 트랜지스터(TR2)는 전압(Vpwr)을 수신하는 일단을 포함할 수 있다. 트랜지스터(TR1)의 게이트 단은 트랜지스터(TR2)의 게이트 단 및 노드(N2)와 연결될 수 있다. 트랜지스터(TR2)의 게이트 단은 노드(N2)와 연결될 수 있다.
트랜지스터(TR3)는 참조 전압(Vref)을 수신하는 게이트 단을 포함할 수 있다. 트랜지스터(TR3)의 일단은 노드(N1)와 연결될 수 있다. 트랜지스터(TR3)의 타단은 전류원(CS1)과 연결될 수 있다. 트랜지스터(TR4)는 피드백 전압(Vfb)을 수신하는 게이트 단을 포함할 수 있다. 트랜지스터(TR4)의 일단은 노드(N2)와 연결될 수 있다. 트랜지스터(TR4)의 타단은 전류원(CS1)과 연결될 수 있다. 전류원(CS1)은 전압(Vss)을 공급하는 등전위단과 연결될 수 있다.
트랜지스터(TR5)는 전압(Vntc)을 수신하는 게이트 단을 포함할 수 있다. 트랜지스터(TR5)의 일단은 노드(N1)와 연결될 수 있다. 트랜지스터(TR5)의 타단은 전류원(CS2)과 연결될 수 있다. 트랜지스터(TR6)는 전압(Vztc)을 수신하는 게이트 단을 포함할 수 있다. 트랜지스터(TR6)의 일단은 노드(N2)와 연결될 수 있다. 트랜지스터(TR6)의 타단은 전류원(CS2)과 연결될 수 있다. 전류원(CS2)은 전압(Vss)을 공급하는 등전위단과 연결될 수 있다.
전류원(CS1)은 변하는 크기의 참조 전류(Iref1)를 출력할 수 있다. 전류원(CS1)은 코드(TC1)에 따라 선택되는 크기의 참조 전류(Iref)를 출력할 수 있다. 예로서, 전류원(CS1)은 코드(TC1)의 값에 음으로 비례하는 크기를 갖는 참조 전류(Iref1)를 출력할 수 있다. 트랜지스터(TR3)를 통해 흐르는 전류(I11)의 크기와 트랜지스터(TR4)를 통해 흐르는 전류(I12)의 크기의 합은 참조 전류(Iref1)의 크기에 대응할 수 있다.
전류원(CS2)은 변하는 크기의 보상 전류(ITC1)를 출력할 수 있다. 예로서, 전류원(CS2)은 코드(TC2)에 의해 선택되는 크기의 보상 전류(ITC1)를 출력할 수 있다. 예로서, 전류원(CS2)은 코드(TC2)의 값에 양으로 비례하는 크기를 갖는 보상 전류(ITC1)를 출력할 수 있다. 트랜지스터(TR5)를 통해 흐르는 전류(I21)의 크기와 트랜지스터(TR6)를 통해 흐르는 전류(I22)의 크기의 합은 보상 전류(ITC1)의 크기에 대응할 수 있다.
참조 전류(Iref1)의 크기가 변함에 따라 트랜지스터(TR3)를 통해 흐르는 전류(I11)의 크기와 트랜지스터(TR4)를 통해 흐르는 전류(I12)의 크기는 변할 수 있다. 보상 전류(ITC1)의 크기가 변함에 따라 트랜지스터(TR5)를 통해 흐르는 전류(I21)의 크기와 트랜지스터(TR6)를 통해 흐르는 전류(I22)의 크기는 변할 수 있다. 트랜지스터(TR3)를 통해 흐르는 전류의 크기와 트랜지스터(TR5)를 통해 흐르는 전류의 크기가 변함에 따라 트랜지스터(TR1)를 통해 흐르는 전류(ID1)의 크기는 변할 수 있다. 트랜지스터(TR4)를 통해 흐르는 전류의 크기와 트랜지스터(TR6)를 통해 흐르는 전류의 크기가 변함에 따라, 트랜지스터(TR2)를 통해 흐르는 전류(ID2)의 크기는 변할 수 있다.
도 2를 도 3과 함께 참조하면, 도 2의 전류(I1)의 크기는 전류(I11)의 크기와 전류(I12)의 크기의 합일 수 있다. 도 2의 전류(I2)의 크기는 전류(I21)의 크기와 전류(I22)의 크기의 합일 수 있다. 전류(I1) 및 전류(I2)가 흐름에 따라, 노드(N1)에 전압(Vout1)이 형성될 수 있다. 도 1을 참조하여 설명된 바와 같이, 피드백 전압(Vfb)은 저항(R1)과 저항(R2) 사이의 노드에 형성되고, 읽기 전압(Vread1)은 읽기 전압 생성 회로(1000)로부터 출력될 수 있다. 피드백 전압(Vfb)의 크기는 수학식 1과 같이 표현될 수 있다.
Figure pat00001
수학식 1에서 “Vfb”은 피드백 전압(Vfb)의 크기를 나타내고, “Vref”는 참조 전압(Vref)의 크기를 나타내고, “Vntc”는 전압(Vntc)의 크기를 나타내고, “Vztc”는 전압(Vztc)의 크기를 나타낸다. 수학식 1의 “α”는 이하 수학식 2와 같이 표현될 수 있다.
Figure pat00002
수학식 2에서 “W_4”는 트랜지스터(TR4)의 폭을 의미하고, “I12”은 전류(I12)의 크기를 의미하고, “W_5”는 트랜지스터(TR5)의 폭을 의미하고, “I21”은 전류(I21)의 크기를 의미하고, k는 온도, 코드(TC1)의 값, 및 코드(TC2)의 값에 대해 독립적인 비례 상수이다.
전류원(CS1)은 코드(TC1)의 값에 대해 음으로 비례하는 크기의 참조 전류(Iref1)를 출력하도록 설계될 수 있다. 전류원(CS2)은 코드(TC2)의 값에 대해 양으로 비례하는 크기의 보상 전류(ITC1)를 출력하도록 설계될 수 있다. 참조 전류(Iref1) 및 보상 전류(ITC1)의 크기에 따라 전류(I12)의 크기 및 전류(I21)의 크기가 변할 수 있다. 따라서, 수학식 2에 따라 “α”가 변하고, 수학식 1에 따라 피드백 전압(Vfb)의 크기가 변할 수 있다.
도 1을 참조하여 설명된 바와 같이, 읽기 전압(Vread1)의 크기는 피드백 전압(Vfb)의 크기에 대응할 수 있다. 따라서, 읽기 전압(Vread1)의 크기는 수학식 1에 기초하여 변할 수 있다. 이하, 읽기 전압(Vread1)이 수학식 1 및 수학식 2를 참조하여 설명될 것이다.
따라서, 읽기 전압 생성 회로(1000)는, 코드(TC1)의 값 및 코드(TC2)의 값에 따라 선택되는 크기를 갖는 읽기 전압(Vread1)을 출력하도록 설계될 수 있다. 예로서, 읽기 전압 생성 회로(1000)는 코드(TC1)의 값 및 코드(TC2)의 값이 증가할수록, 더 큰 크기의 읽기 전압(Vread1)을 출력하도록 설계될 수 있다.
도 1을 참조하여 설명된 바와 같이, 전압(Vntc)의 크기 및 전압(Vztc)의 크기는 온도와 관련될 수 있다. 예로서, 전압(Vntc)의 크기는 온도에 대해 음으로 비례할 수 있고, 전압(Vztc)의 크기는 온도의 변화에 대해 균일한 크기를 가질 수 있다. 따라서, 설계자는, 수학식 1에 따라, 온도와 관련된 크기를 갖는 읽기 전압(Vread1)을 출력하도록 구성되는 읽기 전압 생성 회로(1000)를 설계할 수 있다. 예로서, 읽기 전압 생성 회로(1000)는 온도가 증가할수록, 더 작은 크기의 읽기 전압(Vread1)을 출력하도록 설계될 수 있다. 따라서, 읽기 전압(Vread)의 크기는, 다양한 조건들에 의해 변하는 메모리 셀의 문턱 전압에 맞추어 변할 수 있다.
도 4는 본 발명의 실시 예에 따른 읽기 전압 생성 회로를 보여주는 회로도 이다. 도 4를 도 1과 비교하면, 읽기 전압 생성 회로(2000)는 보상 회로(1100) 대신 보상 회로(2100)를 포함할 수 있다.
보상 회로(2100)는 로직 회로로부터 하나의 코드(TC)를 수신할 수 있다. 코드(TC)는 n 개의 비트들로 표현될 수 있다(단, n은 자연수). 코드(TC)는 최하위 비트의 “TC<0>” 내지 최상위 비트의 “TC<n-1>”을 포함할 수 있다. 예로서, 코드(TC)가 6비트로 표현되는 경우, 코드(TC)는 “”부터 “111111”까지의 값을 가질 수 있다.
예로서, 로직 회로는 메모리 시스템과 관련되는 다양한 조건들에 기초하여 코드(TC)를 생성할 수 있다. 읽기 전압 생성 회로(2000)의 구성 및 동작은 읽기 전압 생성 회로(1000)의 구성 및 동작과 유사하므로 이하 설명은 생략된다.
도 5는 도 4의 보상 회로의 예시적인 구성을 보여주는 블록도 이다.
도 5를 참조하면, 보상 회로(2100)는 전류 거울 회로(2110), 참조 전류 생성 회로(2120), 및 보상 전류 생성 회로(2130)를 포함할 수 있다. 전류 거울 회로(2110)는 전압(Vpwr)을 수신할 수 있다. 전류 거울 회로(2110)는 전압(Vout2)을 도 4의 트랜지스터(TRO)의 게이트 단으로 출력할 수 있다. 전류 거울 회로(2110)는 참조 전류 생성 회로(2120) 및 보상 전류 생성 회로(2130)와 연결될 수 있다.
참조 전류 생성 회로(2120)는 참조 전압(Vref) 및 피드백 전압(Vfb)을 수신할 수 있다. 보상 전류 생성 회로(2130)는 전압(Vztc), 전압(Vntc), 및 코드(TC)를 수신할 수 있다. 참조 전류 생성 회로(2120) 및 보상 전류 생성 회로(2130)는 전압(Vss)을 공급하는 등전위단에 연결될 수 있다.
참조 전류 생성 회로(2120)는 수신되는 참조 전압(Vref) 및 피드백 전압(Vfb)에 기초하여, 참조 전류(Iref2)를 생성할 수 있다. 참조 전류 생성 회로(2120)는 참조 전류(Iref2)를 등전위단으로 출력할 수 있다. 보상 전류 생성 회로(2130)는 수신되는 전압(Vztc), 전압(Vntc), 및 코드(TC)에 기초하여 보상 전류(ITC2)를 생성할 수 있다. 보상 전류 생성 회로(2130)는 보상 전류(ITC2)를 등전위단으로 출력할 수 있다.
참조 전류 생성 회로(2120)에서 참조 전류(Iref2)가 생성됨에 따라, 참조 전류 생성 회로(2120)는 전류 거울 회로(2110)로부터 전류(I3)를 수신할 수 있다. 보상 전류 생성 회로(2130)에서 보상 전류(ITC2)가 생성됨에 따라, 보상 전류 생성 회로(2130)는 전류 거울 회로(2110)로부터 전류(I4)를 수신할 수 있다. 전류(I3) 및 전류(I4)가 전류 거울 회로(2110)로부터 출력됨에 따라, 전류 거울 회로(2110)는 전압(Vout2)을 도 4의 트랜지스터(TRO)로 출력할 수 있다.
이하, 도 6을 참조하여 전류 거울 회로(2110), 참조 전류 생성 회로(2120), 및 보상 전류 생성 회로(2130)의 예시적인 구성 및 동작들이 좀 더 구체적으로 설명될 것이다.
도 6은 도 4의 보상 회로의 예시적인 구성을 보여주는 회로도 이다.
도 4의 보상 회로(2100)는 도 6의 보상 회로(2100a)를 포함할 수 있다. 도 5의 보상 전류 생성 회로(2130)는 도 6의 보상 전류 생성 회로(2131)를 포함할 수 있다. 도 6을 참조하면, 전류 거울 회로(2110)는 트랜지스터(TR1) 및 트랜지스터(TR2)를 포함할 수 있다. 참조 전류 생성 회로(2120)는 트랜지스터(TR7), 트랜지스터(TR8), 및 전류원(CS3)을 포함할 수 있다. 보상 전류 생성 회로(2131)는 트랜지스터(TR9), 트랜지스터(TR10), 및 전류원(CS4)을 포함할 수 있다.
트랜지스터(TR1)는 전압(Vpwr)을 수신하는 일단을 포함할 수 있다. 트랜지스터의 타단은 노드(N3)와 연결될 수 있다. 트랜지스터(TR2)는 전압(Vpwr)을 수신하는 일단을 포함할 수 있다. 트랜지스터(TR1)의 게이트 단은 트랜지스터(TR2)의 게이트 단 및 노드(N4)와 연결될 수 있다. 트랜지스터(TR2)의 게이트 단은 노드(N4)와 연결될 수 있다. 트랜지스터(TR1)는 전류(ID3)를 전달할 수 있다. 트랜지스터(TR2)는 전류(ID4)를 전달할 수 있다.
트랜지스터(TR7)는 참조 전압(Vref)을 수신하는 게이트 단을 포함할 수 있다. 트랜지스터(TR7)의 일단은 노드(N3)와 연결될 수 있다. 트랜지스터(TR7)의 타단은 전류원(CS3)과 연결될 수 있다. 트랜지스터(TR7)는 전류(I31)를 전달할 수 있다. 트랜지스터(TR8)는 피드백 전압(Vfb)을 수신하는 게이트 단을 포함할 수 있다. 트랜지스터(TR8)의 일단은 노드(N4)와 연결될 수 있다. 트랜지스터(TR8)의 타단은 전류원(CS3)과 연결될 수 있다. 트랜지스터(TR8)는 전류(I32)를 전달할 수 있다. 전류원(CS3)은 전압(Vss)을 공급하는 등전위단과 연결될 수 있다.
트랜지스터(TR9)는 전압(Vntc)을 수신하는 게이트 단을 포함할 수 있다. 트랜지스터(TR9)의 일단은 노드(N3)와 연결될 수 있다. 트랜지스터(TR9)의 타단은 전류원(CS4)과 연결될 수 있다. 트랜지스터(TR9)는 전류(I41)를 전달할 수 있다. 트랜지스터(TR10)는 전압(Vztc)을 수신하는 게이트 단을 포함할 수 있다. 트랜지스터(TR10)의 일단은 노드(N4)와 연결될 수 있다. 트랜지스터(TR10)의 타단은 전류원(CS4)과 연결될 수 있다. 트랜지스터(TR10)는 전류(I42)를 전달할 수 있다. 전류원(CS4)은 전압(Vss)을 공급하는 등전위단과 연결될 수 있다.
도 6에서 트랜지스터(TR9) 및 트랜지스터(TR10) 각각은 하나의 트랜지스터로 도시되나, 도 8에서 설명될 것과 같이, 트랜지스터(TR9) 및 트랜지스터(TR10) 각각은 복수의 트랜지스터 중 코드(TC)에 기초하여 선택된 적어도 하나의 트랜지스터일 수 있다. 트랜지스터(TR9) 및 트랜지스터(TR10)로서 선택될 수 있는 트랜지스터들은 상이한 폭들을 가질 수 있다. 따라서, 코드(TC)에 따라, 트랜지스터(TR9)의 폭 및 트랜지스터(TR10)의 폭이 선택될 수 있다.
전류원(CS3)은 참조 전류(Iref2)를 출력할 수 있다. 트랜지스터(TR7)를 통해 흐르는 전류(I31)의 크기와 트랜지스터(TR8)를 통해 흐르는 전류(I32)의 크기의 합은 참조 전류(Iref2)의 크기에 대응할 수 있다. 트랜지스터(TR7)와 트랜지스터(TR8)의 특성들이 실질적으로 동일한 경우, 전류(I31)의 크기와 전류(I32)의 크기는 실질적으로 동일할 수 있다.
더 나은 설명을 위하여, 본 명세서에서 전류(I31)의 크기와 전류(I32)의 크기가 실질적으로 동일한 실시 예가 설명될 것이나, 본 발명은 참조 전압(Vref)의 크기, 피드백 전압(Vfb)의 크기, 트랜지스터의(TR7 및 TR8)의 특성들에 따라 상이한 크기들을 갖는 전류들(I31 및 I32)에 대한 모든 실시 예들을 포함할 수 있음이 이해될 것이다.
전류원(CS4)은 코드(TC)에 기초하여 선택된 크기의 보상 전류(ITC2)를 출력할 수 있다. 트랜지스터(TR9)를 통해 흐르는 전류(I41)의 크기와 트랜지스터(TR10)를 통해 흐르는 전류(I42)의 크기의 합은 보상 전류(ITC2)의 크기에 대응할 수 있다. 트랜지스터(TR9)와 트랜지스터(TR10)의 특성들이 실질적으로 동일한 경우, 전류(I41)의 크기와 전류(I42)의 크기는 실질적으로 동일할 수 있다. 코드(TC)에 기초하여 보상 전류(ITC2)의 크기가 선택될 수 있다. 따라서, 코드(TC) 기초하여, 전류(I41)의 크기가 선택될 수 있다.
더 나은 설명을 위하여, 본 명세서에서 전류(I41)의 크기와 전류(I42)의 크기가 실질적으로 동일한 실시 예가 설명될 것이나, 본 발명은 전압(Vntc)의 크기, 전압(Vztc)의 크기, 코드(TC)에 의해 선택되는 트랜지스터의(TR9 및 TR10)의 특성들에 따라 상이한 크기들을 갖는 전류들(I31 및 I32)에 대한 모든 실시 예들을 포함할 수 있음이 이해될 것이다.
도 3을 도 6과 비교하면, 참조 전류 생성 회로(1120)는 코드(TC1) 및 온도에 따라 변하는 크기의 참조 전류(Iref1)를 출력하나, 참조 전류 생성 회로(2120)은 고정된 크기의 참조 전류(Iref2)를 출력할 수 있다. 보상 전류 생성 회로(2100a)는 코드(TC) 및 온도에 의해 변하는 보상 전류 생성 회로(2131)의 동작만에 따라 전압(Vout2)의 크기를 조정할 수 있다.
도 5를 도 6과 함께 참조하면, 도 5의 전류(I3)의 크기는 전류(I31)의 크기와 전류(I32)의 크기의 합일 수 있다. 도 5의 전류(I4)의 크기는 전류(I41)의 크기와 전류(I42)의 크기의 합일 수 있다. 전류(I3) 및 전류(I4)가 흐름에 따라, 노드(N3)에 전압(Vout2)이 형성될 수 있다. 도 4를 참조하여 설명된 바와 같이, 피드백 전압(Vfb)은 저항(R1)과 저항(R2) 사이의 노드에 형성될 수 있고, 읽기 전압(Vread2)은 읽기 전압 생성 회로(2000)로부터 출력될 수 있다. 피드백 전압(Vfb)의 크기는 수학식 3과 같이 표현될 수 있다.
Figure pat00003
수학식 3에서 “Vfb”은 피드백 전압(Vfb)의 크기를 나타내고, “Vref”는 참조 전압(Vref)의 크기를 나타내고, “Vntc”는 전압(Vntc)의 크기를 나타내고, “Vztc”는 전압(Vztc)의 크기를 나타낼 수 있다. 도 1을 참조하여 설명된 바와 같이, 전압(Vntc)의 크기 및 전압(Vztc)의 크기는 온도와 관련될 수 있다. 예로서, 전압(Vntc)의 크기는 온도에 대해 비례하는 값을 갖고, 전압(Vztc)의 크기는 온도의 변화에 대해 균일한 값을 갖도록 설계될 수 있다. 피드백 전압(Vfb)의 크기 “Vfb”는 전압(Vntc)의 크기와 전압(Vztc)의 크기 사이의 차이에 기초하여 결정될 수 있다. 수학식 3의 “α”는 다음의 수학식 2와 같이 표현될 수 있다.
Figure pat00004
수학식 4에서 “W_8”은 트랜지스터(TR8)의 폭을 의미하고, “I32”은 전류(I32)의 크기를 의미하고, “W_9”는 트랜지스터(TR9)의 폭을 의미하고, “I41”은 전류(I41)의 크기를 의미하고, k는 온도 및 코드(TC)의 값에 대해 독립적인 비례 상수이다.
수학식 3 및 수학식 4를 참조하면, 피드백 전압(Vfb)의 크기는 “α”에 기인하는 코드(TC) 및 온도 모두에 대한 비선형 항을 포함한다. 즉, “α”에 포함된 “
Figure pat00005
” 항에 기인하여, 피드백 전압(Vfb)의 크기는 온도 및 코드(TC)의 값에 따라 비선형적으로 변하는 값을 포함할 수 있다.
좀 더 구체적으로, 전류(I41) 및 전류(I32)는 각각 트랜지스터(TR9) 및 트랜지스터(TR8)의 드레인 전류이므로, 전류(I41)의 크기 및 전류(I32)의 크기는 온도에 따라 변할 수 있다. 수학식 3 및 수학식 4를 참조하여 설명된 관계에 따라, 온도에 대한 피드백 전압(Vfb)의 변화율 “
Figure pat00006
”은 “
Figure pat00007
Figure pat00008
”로 계산될 수 있다. "
Figure pat00009
"는 온도에 대해 선형적이지만 "
Figure pat00010
”은 온도에 대해 선형적이지 않을 수 있다.
“
Figure pat00011
”은 온도에 따라 변하는 값의 제곱근이므로, “
Figure pat00012
”은 온도의 변화에 대한 비선형 항일 수 있다. 따라서, 수학식 3 및 수학식 4에 따라 계산된 피드백 전압(Vfb)의 크기는 온도의 변화에 대한 비선형 항을 포함할 수 있다.
또한, 트랜지스터들(TR9 및 TR10)을 참조하여 설명된 바와 같이, “W_9” 및 “I41”은 코드(TC)의 값에 따라 변할 수 있다(즉, 코드(TC)에 따라 특정 값으로 선택될 수 있다). “
Figure pat00013
”항은 코드(TC)의 값에 따라 변하는 값의 제곱근이므로, “
Figure pat00014
”은 코드(TC)의 값에 대한 비선형 항일 수 있다. 따라서, 수학식 3 및 수학식 4에 따라 계산된 전압(Vout2)의 크기는 코드(TC)의 값에 대한 비선형 항을 포함할 수 있다.
도 4를 참조하여 설명된 바와 같이, 읽기 전압(Vread2)의 크기는 피드백 전압(Vfb)의 크기에 대응할 수 있다. 따라서, 읽기 전압(Vread2)의 크기는 수학식 3에 기초하여 변할 수 있다. 이하, 읽기 전압(Vread2)이 수학식 3 및 수학식 3를 참조하여 설명될 것이다.
피드백 전압(Vfb)의 크기가 온도 및 코드(TC)의 값에 대한 비선형항을 포함하는 경우, 로직 회로는 메모리 셀의 데이터를 정확하게 읽기 위해 요구되는 크기의 읽기 전압(Vread2)을 계산하기 위해 많은 양의 연산을 처리 할 수 있다. 많은 양의 연산을 처리하기 위해 설계된 로직 회로는 많은 전력을 소모할 수 있다. 또한, 많은 양의 연산을 처리하기 위해 설계된 로직 회로는 넓은 영역에 배치되는 칩으로서 구현될 수 있다.
따라서, 설계자는, 코드(TC)에 따라 변하는 “W_9” 및 “I41”을 조절하여, 수학식 3 및 수학식 4에 따라 계산되는 피드백 전압(Vfb)의 크기가 온도의 변화 및 코드(TC)의 값에 대한 비선형 항을 포함하지 않도록(예컨대, “
Figure pat00015
”이 온도 및 코드(TC)의 값에 대해 독립적인 값을 갖도록) 보상 전류 생성 회로(2100a)를 설계하여, 설계의 효율성을 높일 수 있다. 예로서, 설계자는 “W_9” 및 “I41”을 “W_8” 및 “I32”의 배수들로 각각 설정할 수 있고, 이로써 설계에 있어 온도 보상의 선형성을 향상시킬 수 있다.
도 8 내지 도 11을 참조하여, 코드(TC)에 따라 다양하게 선택되는 “W_9” 및 “I41”의 예시가 좀 더 구체적으로 설명될 것이다.
도 7은 도 4의 보상 회로의 예시적인 구성을 보여주는 회로도 이다.
도 5의 보상 회로(2100)는 도 7의 보상 회로(2100b)를 포함할 수 있다. 도 7을 도 6과 비교하면, 보상 회로(2100b)는 보상 회로(2100a) 보다 방향 선택 회로(2132)를 더 포함할 수 있다.
방향 선택 회로(2132)는 전압(Vztc) 및 전압(Vntc)을 수신할 수 있다. 방향 선택 회로(2132)는 로직 회로로부터 선택 신호(SEL)를 수신할 수 있다. 방향 선택 회로(2132)는 선택 신호(SEL)에 응답하여 전압(Va) 및 전압(Vb)을 출력할 수 있다. 방향 선택 회로(2132)는 전압(Va)을 트랜지스터(TR9)의 게이트 단으로 출력할 수 있다. 방향 선택 회로(2132)는 전압(Vb)을 트랜지스터(TR10)의 게이트 단으로 출력할 수 있다.
방향 선택 회로(2132)는, 선택 신호(SEL)의 논리 값에 기초하여 전압(Vztc) 및 전압(Vntc)에 대응하는 값들 중 하나를 선택적으로 갖는 전압(Va) 및 전압(Vb)을 출력할 수 있다. 예로서, 선택 신호(SEL)가 논리 값 “1”을 나타내는 경우, 전압(Va)은 전압(Vztc)에 대응하고, 전압(Vb)은 전압(Vntc)에 대응할 수 있다. 선택 신호(SEL)가 논리 값 “0”을 갖는 경우, 전압(Va)은 전압(Vntc)에 대응하고, 전압(Vb)은 전압(Vztc)에 대응할 수 있다.
이하, 설명의 편의를 위해, 선택 신호(SEL)의 논리 값 “1”에 응답하여 트랜지스터(TR9)의 게이트 단에 전압(Vztc)이 수신되고(즉, 전압(Vztc)이 전압(Va)으로서 선택되고), 트랜지스터(TR10)의 게이트 단에 전압(Vntc)이 수신되는(즉, 전압(Vntc)이 전압(Vb)으로서 선택되는) 예시가 설명될 것이다. 또한, 선택 신호(SEL)의 논리 값 “0”에 응답하여 트랜지스터(TR9)의 게이트 단에 전압(Vntc)이 수신되고(즉, 전압(Vntc)이 전압(Va)으로서 선택되고), 트랜지스터(TR10)의 게이트 단에 전압(Vztc)이 수신되는(즉, 전압(Vztc)이 전압(Vb)으로서 선택되는) 예시가 설명될 것이다.
그러나, 본 발명은, 선택 신호(SEL)의 임의의 논리 값이 응답하여, 전압(Vntc)의 크기에 대응하는 크기를 갖는 전압 및 전압(Vztc)의 크기에 대응하는 크기를 갖는 전압 중 하나가 트랜지스터(TR9)의 게이트 단에 수신되고, 나머지가 트랜지스터(TR10)의 게이트 단에 수신되는 모든 실시 예들을 포함할 수 있음이 이해될 것이다.
선택 신호(SEL)에 의해 전압(Va) 및 전압(Vb)이 선택됨에 따라, 전압(Vout2)의 크기가 변할 수 있고, 피드백 전압(Vfb) 및 읽기 전압(Vread2)의 크기들은 전압(Va) 및 전압(Vb)이 선택 신호(SEL)에 의해 선택됨에 따라 변할 수 있다.. 도 13을 참조하여, 선택 신호(SEL)와 읽기 전압(Vread2) 사이의 관계가 좀 더 구체적으로 설명될 것이다.
도 8은 도 6 및 도 7의 보상 전류 생성 회로의 예시적인 구성을 보여주는 회로도 이다. 도 8은 전압(Va)를 수신하는 트랜지스터(TR9) 및 전압(Vb)을 수신하는 트랜지스터(TR10)를 도시한다(도 7에 대응하는 예시). 예로서, 선택 신호(SEL)의 논리 값 “0”에 응답하여, 트랜지스터(TR9)는 전압(Vntc)를 수신하고 트랜지스터(TR10)는 전압(Vntc)을 수신할 수 있다.
도 8을 참조하면, 도 6 및 도 7의 트랜지스터(TR9)는 복수의 트랜지스터(참조번호 “TR9”에 대응하는 그룹의 트랜지스터들) 중 적어도 하나의 선택된 트랜지스터일 수 있다. 도 6 및 도 7의 트랜지스터(TR10)는 복수의 트랜지스터(참조번호 “TR10”에 대응하는 그룹의 트랜지스터들) 중 적어도 하나의 선택된 트랜지스터일 수 있다. 예로서, 트랜지스터(TR9)는 트랜지스터들(TR9_1 내지 TR9_4), 그룹(G1)의 트랜지스터들, 및 그룹(G2)의 트랜지스터들 중 하나일 수 있다. 트랜지스터(TR10)는 트랜지스터들(TR10_1 내지 TR10_4), 그룹(G3)의 트랜지스터들, 및 그룹(G4)의 트랜지스터들 중 하나일 수 있다.
트랜지스터(TR9)로서 선택될 수 있는 트랜지스터들의 폭들은 상이할 수 있다. 예로서, 트랜지스터(TR9_1)의 폭은 “8W”이고, 트랜지스터(TR9_2)의 폭은 “4W”이고, 트랜지스터(TR9_3)의 폭은 “2W”이고, 트랜지스터(TR9_1)의 폭은 “W”일 수 있다. 그룹(G1) 및 그룹(G2)의 트랜지스터들 각각의 폭은 “W”일 수 있다. 그룹(G1)의 직렬로 연결된 트랜지스터들이 함께 선택되는 경우, 그룹(G1)의 트랜지스터들은 함께 동작할 수 있다. 그룹(G2)의 직렬로 연결된 트랜지스터들이 함께 선택되는 경우, 그룹(G2)의 트랜지스터들은 함께 동작할 수 있다.
트랜지스터들이 직렬로 연결되는 경우, 전류를 통과시키는 채널의 길이가 길어짐에 따라 채널의 길이에 대한 채널의 폭의 비율은 감소할 수 있다. 따라서, 직렬로 연결되는 트랜지스터들은, 트랜지스터들 각각의 폭보다 좁은 폭을 갖는 트랜지스터처럼 동작할 수 있다. 예로서, 직렬로 연결되는 트랜지스터들의 개수에 대해 반비례하는 폭을 갖는 트랜지스터처럼 동작할 수 있다. 따라서,, 그룹(G1)의 직렬로 연결된 트랜지스터들이 함께 동작하는 경우, 그룹(G1)의 2개의 트랜지스터들의 동작은 “(1/2)*W”의 폭을 갖는 트랜지스터의 동작과 유사할 수 있다. 유사하게, 그룹(G2)의 4개의 트랜지스터들의 동작은 “(1/4)*W”의 폭을 갖는 트랜지스터의 동작과 유사할 수 있다.
도 8의 예에서, 트랜지스터(TR9)로서 선택될 수 있는 트랜지스터들은 “(1/4)*W”, “(1/2)*W”, “W”, “2W”, “4W”, 및 “8W”의 폭들을 갖는 트랜지스터들로서 동작할 수 있다. 즉, 트랜지스터(TR9)로서 선택될 수 있는 트랜지스터들은 “(2i)*W”의 폭들을 갖는 트랜지스터로서 동작할 수 있다(단, i는 정수이며, -2≤i≤3). 전류원(CS3)의 트랜지스터들(TR7 및 TR8)의 폭들이 “W”로 설계되는 경우, 트랜지스터(TR9)로서 선택될 수 있는 트랜지스터들의 폭들은 트랜지스터들(TR7 및 TR8)의 폭들에 각각 비례할 수 있다. “-2≤i≤3”에 대한 예시가 설명되었으나, 본 발명은 임의의 정수 “i”에 대한 모든 실시 예들을 포함함이 이해될 것이다.
따라서, 수학식 4에서 트랜지스터(TR9)의 폭 “W_9”은 다양한 값들 중 하나로 선택될 수 있다. 트랜지스터(TR8)의 폭 “W_8”이 “W”인 경우, “W_9”로서 선택될 수 있는 값들은 “W_8”에 비례할 수 있다. 설계자에 의해, “W_8”에 비례하는 “W_9”들이 선택되도록 트랜지스터(TR9)가 설계될 수 있다. 트랜지스터(TR10)는 트랜지스터(TR9)의 구성과 유사한 구성을 갖도록 설계될 수 있는바, 이하 설명은 생략된다.
도 8의 예에서, 코드(TC)는 6 비트의 데이터로 표현될 수 있다(즉, “TC<5>” 내지 “TC<0>” 각각이 1 비트의 데이터로 표현될 수 있다). “TC<5>” 내지 “TC<0>”은 코드(TC)의 값에 포함되는 “20” 내지 “25”자리의 값들을 각각 나타낼 수 있다. 예로서, 코드(TC)가 “100010”로 표현되는 경우, “TC<1>” 및 “TC<5>”이 “1” 이고 “TC<0>”, “TC<2>”, “TC<3>”, 및 “TC<4>”가 “0”일 수 있다. 예로서, “TC<5>” 내지 “TC<0>”의 논리 값 “0” 및 논리 값 “1”은 각각 특정 크기들의 전압들에 대응할 수 있다.
도 8을 참조하면, 전류원(CS4)은 스위치부(SW)를 포함할 수 있다. 스위치부(SW)는 스위치들(SW1 내지 SW6)을 포함할 수 있다. 스위치들(SW1 내지 SW6)은 “TC<0>” 내지 “TC<5>”를 포함하는 코드(TC)를 수신할 수 있다. “TC<0>” 내지 “TC<5>” 각각은 논리 값 “0” 또는 논리 값 “1”일 수 있다. 스위치들(SW1 내지 SW6)은 논리 값 “1”에 응답하여 턴 온 되고, 논리 값 “0”에 응답하여 턴 오프 될 수 있다.
예로서, 코드(TC)가 “100010”으로 표현되는 경우(즉 “TC<1>” 및 “TC<5>”가 “1”이고 “TC<0>”, “TC<2>”, “TC<3>”, 및 “TC<4>”가 “0”인 경우), 스위치(SW1) 및 스위치(SW_5)가 턴 온 되고 스위치(SW2), 스위치(SW3), 스위치(SW_4), 및 스위치(SW6)가 턴 오프 될 수 있다.
스위치들(SW1 내지 SW6) 중 특정 스위치가 턴 온 됨에 따라, 특정 스위치 및 특정 스위치에 연결된 전압원(CS4)의 트랜지스터들, 및 트랜지스터(TR9) 및 트랜지스터(TR10)의 차동 쌍들을 통해 전류가 흐를 수 있다. 예로서, 스위치(SW1) 가 턴 온 되는 경우, 스위치(SW1)에 연결된 트랜지스터(TR11_1)를 통해 전류가 흐를 수 있다. 예로서, 스위치(SW5) 가 턴 온 되는 경우, 스위치(SW5)에 연결된 그룹(G5)의 트랜지스터들, 트랜지스터 TR9 및 트랜지스터 TR10을 통해 전류가 흐를 수 있다.
전류원(CS4)은 전류원(CS3)에 대한 전류 거울 회로일 수 있다. 전압(Vbias)은 전류원(CS3) 및 전류원(CS4)에 공통으로 공급되는 바이어스 전압일 수 있다. 따라서, 스위치들(SW1 내지 SW6)이 턴 온 되는 경우, 스위치들(SW1 내지 SW6) 각각에 연결된 트랜지스터들(TR11_1 내지 TR11_4), 그룹(G5)의 트랜지스터들, 및 그룹(G6)의 트랜지스터들을 통해 참조 전류(Iref2)에 대해 미러링된 전류가 흐를 수 있다. 좀 더 구체적으로, 전류원(CS4)을 통해 흐르는 전류의 크기는 참조 전류(Iref2)의 크기에 비례할 수 있다.
또한, 트랜지스터의 폭이 클수록, 트랜지스터를 통해 흐르는 전류의 크기가 클 수 있다. 예로서, 트랜지스터를 통해 흐르는 전류의 크기는 그 트랜지스터의 폭에 비례할 수 있다. 트랜지스터들(TR11_1 내지 TR11_4)의 폭들은 각각 “16W”, “8W”, “4W”, 및 “2W”일 수 있다. 그룹(G5) 및 그룹(G6)의 트랜지스터들 각각의 폭은 “2W”일 수 있다. 그룹들(G1 내지 G4)의 트랜지스터들을 참조하여 설명된 바와 같이, 그룹(G5)의 직렬로 연결된 트랜지스터들은 “W”의 폭을 갖는 트랜지스터로서 동작할 수 있다. 그룹(G6)의 직렬로 연결된 트랜지스터들은 “(1/2)*W”의 폭을 갖는 트랜지스터로서 동작할 수 있다.
예로서, 스위치(SW1)만 턴 온 되는 경우(“TC<5>”만 “1”이고 “TC<0>” 내지 “TC<4>”가 “0”인 경우), “16W”의 폭을 갖는 트랜지스터(TR11_1)를 통해 “(Iref2)/2”의 크기를 갖는 전류가 흐를 수 있다. 유사하게, 트랜지스터들(TR11_2 내지 TR11_4), 그룹(G5)의 트랜지스터들, 및 그룹(G6)의 트랜지스터들을 통해 “(Iref2)/4”, “(Iref2)/8”, “(Iref2)/16”, “(Iref2)/32” 및 ”(Iref2)/64”의 크기들을 갖는 전류들이 각각 흐를 수 있다. 즉, 트랜지스터들(TR11_1 내지 TR11_4), 그룹(G5)의 트랜지스터들, 및 그룹(G6)의 트랜지스터들을 통해 “(2j)*(Iref2)”의 크기를 갖는 전류가 흐를 수 있다(단, j는 정수이며, -6≤j≤-1). “-6≤j≤-1”에 대한 예시가 설명되었으나, 본 발명은 임의의 정수 “j”에 대한 모든 실시 예들을 포함함이 이해될 것이다.
스위치들(SW1 내지 SW6) 중 하나의 스위치만 턴 온 되는 경우, 전류원(CS)을 통해 흐르는 전류의 크기는 “(Iref2)/2”, “(Iref2)/4”, “(Iref2)/8”, “(Iref2)/16”, “(Iref2)/32” ”(Iref2)/64” 중 하나일 수 있다. 스위치들(SW1 내지 SW6) 중 둘 이상이 턴 온 되는 경우, 전류원(CS)을 통해 흐르는 전류의 크기는 “(Iref2)/2”, “(Iref2)/4”, “(Iref2)/8”, “(Iref2)/16”, “(Iref2)/32” ”(Iref2)/64” 중 턴 온 되는 스위치들을 통해 흐르는 전류들의 크기들의 합일 수 있다. 따라서, 전류원(CS4)을 통해 흐르는 전류의 크기는 “(2j)*(Iref2)”로 표현되는 수들의 합일 수 있다. 즉, 전류원(CS4)을 통해 흐르는 전류의 크기는 코드(TC)에 따라 참조 전류(Iref2)의 크기에 비례하는 값으로 선택될 수 있다.
스위치부(SW)를 통해 전류가 흐름에 따라 보상 전류(ITC2)가 출력될 수 있다. 따라서, 보상 전류(ITC2)의 크기는 전류원(CS4)을 통해 흐르는 전류의 크기에 대응할 수 있다(예컨대, 실질적으로 동일할 수 있다). 따라서, 보상 전류(ITC2)의 크기는 참조 전류(Iref2)의 크기에 비례하는 값으로 선택될 수 있다.
예로서, 코드(TC)가 기준 값을 갖는 경우, 보상 전류(ITC2)는 선택될 수 있는 크기들 중 가장 작은 크기(이하, 기준 전류 크기; 예컨대, 2-6*(Iref2))를 갖도록 출력될 수 있다. 따라서, 코드(TC)의 값이 기준 값만큼 증가하는 경우, 보상 전류(ITC2)의 크기는 기준 전류 크기만큼 증가할 수 있다.
예로서, 코드(TC)의 기준 값이 “000001”인 경우, 코드(TC)의 값이 “000001”만큼 증가할 때마다 보상 전류(ITC2)의 크기는 스위치(SW6) 및 그룹(G6)의 트랜지스터들을 통해 흐르는 전류의 크기인 “(Iref2)/64”만큼 증가할 수 있다. 예로서, 코드(TC)의 값 “000100”에 의해 선택되는 보상 전류(ITC2)의 크기는 “(Iref2)/16” 이고, 코드(TC)의 값 “000101”에 의해 선택되는 보상 전류(ITC2)의 크기는 “(Iref2)/64+(Iref2)/16”이다.
도 6을 참조하여 설명된 바와 같이, 코드(TC)에 의해 선택되는 트랜지스터(TR9)와 트랜지스터(TR10)의 특성들이 실질적으로 동일한 경우, 전류(I41)의 크기와 전류(I42)의 크기는 실질적으로 동일할 수 있다. 따라서, 전류원(CS4)을 통해 흐르는 전류의 크기는 전류(I41)의 크기에 비례할 수 있다. 또한, 트랜지스터(TR7)와 트랜지스터(TR8)의 특성들이 실질적으로 동일한 경우, 전류(I31)의 크기와 전류(I32)의 크기는 실질적으로 동일할 수 있다. 따라서, 도 6의 전류(I32)의 크기는 참조 전류(Iref2)의 크기에 비례할 수 있다.
전류(I32)의 크기는 참조 전류(Iref2)의 크기에 비례하고, 전류(I41)의 크기도 참조 전류(Iref2)의 크기에 비례할 수 있다. 따라서, 수학식 3 및 수학식 4에서, “I41”은 “I32”에 대해 비례하는 값을 가질 수 있다. 전류원(CS4)의 동작을 참조하여 설명된 과정에 기초하여, 전류(I32)의 크기에 비례하는 크기를 갖는 전류(I41)를 출력하도록 구성되는 보상 전류 생성 회로(2131)가 설계될 수 있다.
수학식 3 및 수학식 4에서, “W_9”가 “W_8”에 비례하는 값을 갖고, “I41”이 “I32”에 비례하는 값을 갖는 경우, “
Figure pat00016
”은 온도 및 코드(TC)의 값에 대해 독립적인 값을 가질 수 있다. 따라서, 수학식 3 및 수학식 4에 따라 계산되는 피드백 전압(Vfb)의 크기는 온도 및 코드(TC)의 값에 대해 선형적일 수 있다. 읽기 전압(Vread2)의 크기가 피드백 전압(Vfb)의 크기에 대응하기 때문에, 읽기 전압(Vread2)의 크기는 온도 및 코드(TC)의 값에 선형적일 수 있다. 예로서, 기준 값의 코드(TC)에 응답하여 읽기 전압(Vread2)의 크기는 기준 전압 값을 가질 수 있다. 또한, 코드(TC)의 값이 기준 크기만큼 증가할 때마다, 읽기 전압(Vread2)의 크기는 기준 전압 크기만큼 증가할 수 있다.
온도 및 코드(TC)의 값에 대해 선형적인 크기의 읽기 전압(Vread2)을 출력하도록 구성되는 읽기 전압 생성 회로(2000)가 설계될 수 있다. 읽기 전압(Vread2)의 크기가 피드백 전압(Vfb)의 크기에 대응함에 따라, 온도 및 코드(TC)의 값에 선형적인 크기의 읽기 전압(Vrad2)을 출력하기 위한 읽기 전압 생성 회로(2000)가 설계될 수 있다. 이하, 도 9 내지 도 11을 참조하여, 코드(TC)에 의해 트랜지스터(TR9) 및 트랜지스터(TR10)가 선택되는 예시적인 방법들이 설명될 것이다.
도 9는 도 8의 보상 전류 생성 회로의 예시적인 동작을 설명하기 위한 회로도 이다. 도 9의 예에서, 트랜지스터(TR9)로서 하나의 트랜지스터(TR9_1)가 선택되고, 트랜지스터(TR10)로서 하나의 트랜지스터(TR10_1)가 선택될 수 있다.
예로서, 전류원(CS4)의 스위치부(SW)는 로직 회로로부터 “100000”을 갖는 코드(TC)를 수신할 수 있다(즉, “TC<5>”만 “1”이고, 나머지는 “0”인 경우). 논리 값 “1”에 응답하여 스위치(SW1)가 턴 온됨에 따라, 트랜지스터(TR11_1)를 통해 전류((Iref2)/2)가 흐를 수 있다.
트랜지스터(TR11_1)를 통해 전류 “I41+I42”가 흐름에 따라, 트랜지스터(TR11_1)와 연결된 트랜지스터(TR9_1)를 통해 전류 “I41”이 흐르고, 트랜지스터(TR10_1)를 통해 전류 ”I42”가 흐를 수 있다. 트랜지스터(TR9_1) 및 트랜지스터(TR10_1)를 통해 전류 ”I41” 및 전류 “I42”가 각각 흐름에 따라, 전류(I41) 및 전류(I42)가 트랜지스터(TR9) 및 트랜지스터(TR10)로 각각 수신될 수 있다. 참조 전류 생성 회로(2120)의 트랜지스터(TR7)와 트랜지스터(TR8)가 대칭인 구조를 갖는 경우, 전류(I32)의 크기는 “I41+I42”일 수 있다.
즉, 논리 값 “100000”의 코드(TC)에 의해, 전류(I41) 및 전류(I42)의 크기가 특정 값으로 선택되고, 트랜지스터(TR9_1)가 트랜지스터(TR9)로서 선택되고, 트랜지스터(TR10_1)가 트랜지스터(TR10)로서 선택될 수 있다.
도 10은 도 8의 보상 전류 생성 회로의 예시적인 동작을 설명하기 위한 회로도 이다. 도 10의 예에서, 트랜지스터(TR9)로서 둘 이상의 트랜지스터들(TR9_5 및 TR9_6)이 선택되고, 트랜지스터(TR10)로서 둘 이상의 트랜지스터들(TR10_5 및 TR10_6)이 선택될 수 있다.
예로서, 전류원(CS4)의 스위치부(SW)는 로직 회로로부터 “000010”를 갖는 코드(TC)를 수신할 수 있다(즉, “TC<1>”만 “1”이고, 나머지는 “0”인 경우). 논리 값 “1”에 응답하여 스위치(SW_5)가 턴 온됨에 따라, 그룹(G5)의 트랜지스터들(TR11_5 및 TR11_6)을 통해 전류 “I41+I42”가 흐를 수 있다.
트랜지스터들(TR11_5 및 TR11_6)을 통해 전류 “I41+I42”가 흐름에 따라, 트랜지스터(TR11_5)와 연결된 그룹(G1)의 트랜지스터들(TR9_5 및 TR9_6)을 통해 전류 ”I41”이 흐르고, 그룹(G3)의 트랜지스터들(TR10_5 및 TR10_6)을 통해 전류 “I42”가 흐를 수 있다. 트랜지스터들(TR9_5 및 TR9_6) 및 트랜지스터들(TR10_5 및 TR10_6)을 통해 전류들이 흐름에 따라, 전류 “I41” 및 전류 ”I42”가 트랜지스터(TR9) 및 트랜지스터(TR10)로 각각 수신될 수 있다. 참조 전류 생성 회로(2120)의 트랜지스터(TR7)와 트랜지스터(TR8)가 대칭인 구조를 갖는 경우, 전류(I32)의 크기는 “I41+I42”일 수 있다.
즉, 논리 값 “000010”의 코드(TC)에 의해, 전류(I41)의 크기가 특정 크기로 선택되고, 그룹(G1)의 트랜지스터들(TR9_5 및 TR9_6)이 트랜지스터(TR9)로서 선택되고, 그룹(G3)의 트랜지스터들(TR10_5 및 TR10_6)이 트랜지스터(TR10)로서 선택될 수 있다.
도 11은 도 8의 보상 전류 생성 회로의 예시적인 동작을 설명하기 위한 회로도 이다. 도 11의 예에서, 트랜지스터(TR9_1) 및 그룹(G1)의 트랜지스터들(TR9_5 및 TR9_6)이 트랜지스터(TR9)로서 함께 선택될 수 있다. 트랜지스터(TR10_1) 및 그룹(G3)의 트랜지스터들(TR10_5 및 TR10_6)이 트랜지스터(TR10)로서 함께 선택될 수 있다.
트랜지스터들이 병렬로 연결되는 경우, 전류는 더 넓은 폭의 채널을 통해 흐를 수 있다. 따라서, 병렬로 연결된 트랜지스터들의 동작은, 그 트랜지스터들의 폭들의 합을 폭으로 갖는 하나의 트랜지스터의 동작과 유사할 수 있다. 병렬로 연결된 트랜지스터들이 트랜지스터(TR9)로서 선택되는 경우, 수학식 4의 “W_9”는 선택된 트랜지스터들의 폭들의 합을 가질 수 있다. 예로서, 트랜지스터(TR9_1) 및 트랜지스터들(TR9_5 및 TR9_6)이 함께 트랜지스터(TR9)로서 동작하는 경우, “W_9”는 “8W”와 “(1/2)*W”의 합인 “(8+1/2)*W”일 수 있다.
도 11의 예에서, 전류원(CS4)의 스위치부(SW)는 로직 회로로부터 “100010”로 표현되는 코드(TC)를 수신할 수 있다(즉, “TC<1>”만 “1”이고, 나머지는 “0”인 경우). 논리 값 “1”에 응답하여 스위치(SW_5)가 턴 온됨에 따라, 그룹(G5)의 트랜지스터들(TR11_5 및 TR11_6)을 통해 전류 “I41_2+I42_2”가 흐를 수 있다. 논리 값 “1”에 응답하여 스위치(SW_1)가 턴 온됨에 따라, 트랜지스터(TR11_1)을 통해 전류 ”I41_1+I42_1”이 흐를 수 있다.
예로서, 트랜지스터들(TR11_5 및 TR11_6)을 통해 전류 “I41_2+I42_2”가 흐름에 따라, 트랜지스터(TR11_5)와 연결된 그룹(G1)의 트랜지스터들(TR9_5 및 TR9_6)을 통해 “I41_2”가 흐르고, 그룹(G3)의 트랜지스터들(TR10_5 및 TR10_6)을 통해 전류 “I42_2”가 흐를 수 있다. 트랜지스터(TR11_1)을 통해 전류 ”I41_1+I42_1”가 흐름에 따라 트랜지스터(TR9_1)를 통해 전류 “I41_1”이 흐르고, 트랜지스터(TR10_1)를 통해 전류 “I42_1”이 흐를 수 있다.
트랜지스터들(TR9_5 및 TR9_6), 트랜지스터들(TR10_5 및 TR10_6), 트랜지스터(TR9_1), 및 트랜지스터(TR10_1)을 통해 전류들이 흐름에 따라, 전류 “I41” 및 전류 “I42”가 트랜지스터(TR9) 및 트랜지스터(TR10)로 각각 수신될 수 있다. 또한, 참조 전류 생성 회로(2120)의 트랜지스터(TR7)와 트랜지스터(TR8)가 대칭일 경우, 전류(I32)의 크기는 “I41+I42”일 수 있다.
즉, 논리 값 “100010”의 코드(TC)에 의해, 전류(I41)의 크기가 특정 값들로 선택되고, 그룹(G1)의 트랜지스터들(TR9_5 및 TR9_6) 및 트랜지스터(TR9_1)가 트랜지스터(TR9)로서 선택되고, 그룹(G3)의 트랜지스터들(TR10_5 및 TR10_6) 및 트랜지스터(TR10_1)가 트랜지스터(TR10)로서 선택될 수 있다.
도 9 내지 도 11을 참조하여 설명된 바에 따라, 도 8의 예에서 수학식 4의 “W_9”는 “(1/4)*W”, “(1/2)*W”, “W”, “2W”, “4W”, 및 “8W” 중 하나의 값 또는 “(1/4)*W”, “(1/2)*W”, “W”, “2W”, “4W”, 및 “8W” 중 적어도 둘 이상의 합을 코드(TC)의 값에 따라 선택적으로 가질 수 있다. 즉, 수학식 4에서 트랜지스터(TR9)의 폭“W_9”는 트랜지스터(TR8)의 폭 “W”에 비례하는 값으로 다양하게 선택될 수 있다.
또한, 도 8을 참조하여 설명된 바와 같이, 코드(TC)에 따라 보상 전류(ITC2)의 크기는 “(Iref2)/2”, “(Iref2)/4”, “(Iref2)/8”, “(Iref2)/16”, “(Iref2)/32” 및 ”(Iref2)/64” 중 하나 의 값 또는 “(Iref2)/2”, “(Iref2)/4”, “(Iref2)/8”, “(Iref2)/16”, “(Iref2)/32” 및 ”(Iref2)/64” 중 둘 이상의 합을 코드(TC)의 값에 따라 선택적으로 가질 수 있다.
전류(I41)의 크기는 보상 전류(ITC2)의 크기에 비례하므로(예로서, 보상 전류(ITC2)의 크기의 1/2배 이므로), “I41”은 참조 전류(Iref2)의 크기에 비례하는 값으로 다양하게 선택될 수 있다. 전류(I32)의 크기는 참조 전류(Iref2)의 크기에 비례하므로(예로서, 참조 전류(Iref2)의 크기의 1/2배 이므로), “I32”는 참조 전류(Iref2)의 크기에 비례하는 값으로 다양하게 선택될 수 있다. 즉, 수학식 4에서 “I41”은 “I32”에 비례하는 값으로 다양하게 선택될 수 있다.
도 12는 도 4의 보상 회로에 의해 수신되는 전압들을 보여주는 그래프 이다. 도 12의 예에서, x축은 [℃] 단위의 온도를 나타내고, y축은 [V] 단위의 전압의 크기를 나타낸다. 도 12의 그래프들은 특정 코드(TC)의 값에서 온도에 따라 변하는 전압(Vztc)의 크기 및 전압(Vntc)의 크기를 나타낸다.
도 12를 참조하면, 전압(Vntc)의 크기는 온도에 대해 음으로 비례할 수 있다. 전압(Vztc)의 크기는 온도의 변화에 대해 균일할 수 있다. 도 1을 참조하여 설명된 바와 같이, 전압(Vztc) 및 전압(Vntc)는 메모리 시스템에 포함된 전압 생성기로부터 수신될 수 있다. 예로서, 전압 생성기는 메모리 시스템의 온도를 감지 할 수 있다. 전압 생성기는 감지된 온도에 대응하는 크기들의 전압(Vztc) 및 전압(Vntc)을 출력할 수 있다. 예로서, 온도가 “T1”인 경우, 전압 생성기는 “V1”의 전압(Vztc) 및 “V2”의 전압(Vntc)을 출력할 수 있다. 예로서, 온도가 “T2”인 경우, 전압 생성기는 “V1”의 전압(Vztc) 및 전압(Vntc)을 출력할 수 있다.
설계자는 전압 생성기로부터 도 12에 도시된 이상적인 크기들의 전압(Vntc) 및 전압(Vztc)이 출력되도록, 전압 생성기를 설계할 수 있다. 그러나, 보상 회로(2100)에 실제로 수신되는 전압(Vntc)의 크기 및 전압(Vztc)의 크기는 도 12의 전압(Vntc)의 크기 및 전압(Vztc)의 크기와 미세하게 다를 수 있음이 이해될 것이다.
도 13은 선택 신호에 따른 도 4의 읽기 전압을 보여주는 그래프 이다. 도 13의 예에서, x축은 코드(TC)의 값을 나타내고, y축은 [V] 단위의 읽기 전압(Vread2)의 크기를 나타낸다.
도 13의 예에서, 연속적인 코드(TC)의 값에 대한 그래프들이 도시되나, 실질적으로 코드(TC)의 값은 불연속 하다. 다만, 코드(TC)의 값에 대한 읽기 전압(Vread2)의 크기의 변화를 쉽게 설명하기 위해, 그래프들이 코드(TC)의 값에 대해 연속적으로 도시되었다.
도 7을 참조하여 설명된 바와 같이, 선택 신호(SEL)의 논리 값 “1”에 응답하여, 전압(Vztc)이 전압(Va)으로서 선택되고, 전압(Vntc)이 전압(Vb)으로서 선택될 수 있다. 또한, 선택 신호(SEL)의 논리 값 “0”에 응답하여, 전압(Vntc)이 전압(Va)으로서 선택되고, 전압(Vztc)이 전압(Vb)으로서 선택될 수 있다.
수학식 3을 참조하면, 도 7에서 전압(Vout2)의 크기는 다음의 수학식 5와 같이 표현될 수 있다.
Figure pat00017
“Vntc”는 온도에 대해 음으로 비례하는 값을 가질 수 있다. 또한, “Vztc”는 온도에 대해 균일한 값을 가질 수 있다. 수학식 5에서, “Va”가 “Vntc”이고 “Vb”가 “Vztc”인 경우(선택 신호(SEL)의 논리 값이 “0”인 경우), “Vfb”는 온도에 대해 음으로 비례하는 값으로 계산될 수 있다. 수학식 5에서, “Va”가 “Vztc”이고 “Vb”가 “Vntc”인 경우(선택 신호(SEL)의 논리 값이 “1”인 경우), “Vfb”는 온도에 대해 양으로 비례하는 값으로 계산될 수 있다.
도 4를 참조하여 설명된 바와 같이, 읽기 전압(Vread2)의 크기는 피드백 전압(Vfb)의 크기에 대응하고, 피드백 전압(Vfb)의 크기는 전압(Vout2)의 크기에 대응한다.
다양한 조건들에 의해 변하는 메모리 셀의 문턱 전압에 따라, 메모리 셀에 저장된 데이터를 정확하게 읽기 위해 다양하게 변하는 크기의 읽기 전압(Vread2)이 요구될 수 있다. 코드(TC)의 값의 증가에 따라 증가하는 크기의 읽기 전압(Vread2)이 요구되는 경우, 로직 회로는 논리 값 ”1”의 선택 신호(SEL)를 출력할 수 있다. 코드(TC)의 값의 증가에 따라 감소하는 크기의 읽기 전압(Vread2)이 요구되는 경우, 로직 회로는 논리 값 ”0”의 선택 신호(SEL)를 출력할 수 있다.
도 14는 도 1의 읽기 전압 생성 회로 및 도 4의 읽기 전압 생성 회로로부터 출력되는 전압들을 보여주는 그래프 이다. 도 14의 예에서, x축은 [℃] 단위의 온도를 나타내고, y축은 [V] 단위의 전압의 크기를 나타낸다.
도 14를 참조하면, 온도가 증가할수록 읽기 전압(Vread1)의 크기 및 읽기 전압(Vread2)의 크기는 감소할 수 있다. 도 14의 온도 도메인 상에서, 읽기 전압(Vread1)에 대한 DNL(Differential Non-Linearity) 값의 변화량은 읽기 전압(Vread2)에 대한 DNL 값의 변화량 보다 클 수 있다.
DNL 값은, 특정 도메인 상에서, 이상적으로 선형적인 전압의 크기와 실제 전압의 크기 사이의 차이와 관련될 수 있다. 즉, DNL 값은 특정 도메인 상에서 전압의 크기의 선형성과 관련될 수 있다. 본 명세서에서, 전압의 선형성이 높다는 것은 특정 도메인 상에서 전압의 크기의 DNL 값의 변화량이 작다는 것을 의미한다.
도 4 내지 도 11을 참조하여 설명된 바와 같이,읽기 전압 생성 회로(2000)는 온도에 따라 비례하는 크기를 갖는 읽기 전압(Vread2)을 출력하도록 설계될 수 있기 때문에, 읽기 전압 생성 회로(2000)로부터 출력되는 읽기 전압(Vread2)의 크기는 온도 도메인 상에서 높은 선형성을 가질 수 있다. 도 4와 도 1을 비교하면, 온도 도메인 상에서, 읽기 전압 생성 회로(2000)로부터 출력되는 읽기 전압(Vread2)의 선형성은 읽기 전압 생성 회로(1000)로부터 출력되는 읽기 전압(Vread1)의 선형성 보다 높을 수 있다.
도 8을 참조하여 설명된 바와 같이 수학식 4의 “W_9” 및 “I41”은 각각 “W_8” 및 “I32”에 비례하는 값으로 선택될 수 있다. 따라서, 수학식 4의 “α”는 온도에 대해 독립적인 상수로 계산될 수 있다. 그러나, 수학식 2의 “α”는 제곱근 항(온도에 대한 비선형 항)을 포함할 수 있다. 따라서, 온도 도메인 상에서, 읽기 전압(Vread2)의 선형성은 읽기 전압(Vread1)의 선형성 보다 높을 수 있다.
도 15는 도 1의 읽기 전압 생성 회로 및 도 4의 읽기 전압 생성 회로로부터 출력되는 전압들을 보여주는 그래프 이다. 도 15의 예에서, x축은 코드(TC, TC1 또는 TC2)의 값을 나타내고, y축은 [V] 단위의 전압의 크기를 나타낸다.
도 15를 참조하면, 코드의 값이 증가할수록 읽기 전압(Vread1)의 크기 및 읽기 전압(Vread2)의 크기는 증가할 수 있다. 코드 도메인 상에서, 읽기 전압(Vread1)에 대한 DNL 값의 변화량은 읽기 전압(Vread2)에 대한 DNL 값 의 변화량보다 클 수 있다.
도 4 내지 도 11을 참조하여 설명된 바와 같이, 읽기 전압 생성 회로(2000)는 코드의 값에 대해 비례하는 크기를 갖는 읽기 전압(Vread2)을 출력하도록 설계될 수 있기 때문에, 읽기 전압 생성 회로(2000)로부터 출력되는 읽기 전압(Vread2)의 크기는 코드 도메인 상에서 높은 선형성을 가질 수 있다. 도 4와 도 1을 비교하면, 코드 도메인 상에서, 읽기 전압 생성 회로(2000)로부터 출력되는 읽기 전압(Vread2)의 선형성은 읽기 전압 생성 회로(1000)로부터 출력되는 읽기 전압(Vread1)의 선형성 보다 높을 수 있다.
도 8을 참조하여 설명된 바와 같이, 수학식 4의 “W_9” 및 “I41”은 각각 “W_8” 및 “I32”에 비례하는 값으로 선택될 수 있다. 따라서, 수학식 4의 “α”는 코드(TC)의 값에 대해 독립적인 상수로 계산될 수 있다. 그러나, 수학식 2의 “α”는 제곱근 항(코드들(TC1 및 TC2)에 대한 비선형 항)을 포함할 수 있다. 따라서, 코드 도메인 상에서, 읽기 전압(Vread2)의 선형성은 읽기 전압(Vread1)의 선형성 보다 높을 수 있다.
도 16은 도 1 및 도 4의 읽기 전압 생성 회로를 포함하는 예시적인 메모리 시스템을 보여주는 블록도 이다.
메모리 시스템(3000)은 호스트(3100), 메모리 컨트롤러(3200), 및 메모리 장치(3300)를 포함할 수 있다. 메모리 장치(3300)는 메모리 장치들(3300_1 내지 3300_n)을 포함할 수 있다. 전압 생성기(3220_1)메모리 장치들(3300_1 내지 3300_n) 각각은 로직 회로 및 전압 생성기를 포함할 수 있다. 예로서, 메모리 장치(2200_1)는 로직 회로(3210_1) 및 전압 생성기(3220_1)를 포함할 수 있다.
메모리 컨트롤러(3200)는 호스트(3100)와 명령 신호(CMD), 데이터 신호(DAT), 및 어드레스 신호(ADDR)을 교환할 수 있다. 명령 신호(CMD)는 메모리 장치(3300)의 동작들과 관련될 수 있다. 데이터 신호(DAT)는 메모리 장치(3300)에 저장된 또는 저장될 데이터를 나타낼 수 있다. 어드레스 신호(ADDR)는 데이터가 저장된 또는 저장될 위치에 대응하는 메모리 장치(3300) 내의 특정 메모리 셀의 어드레스를 나타낼 수 있다.
전압 생성기(3220_1)는 도 1 및 도 4의 전압들(Vztc, Vntc) 및 참조 전압(Vref)을 생성할 수 잇다. 예로서, 전압 생성기(3220_1)는 메모리 시스템(3000)의 온도에 기초하여 전압들(Vztc, Vntc)을 생성할 수 있다. 로직 회로(3210_1)는 도 1의 코드들(TC1 및 TC2) 및 도 4의 코드(TC)를 생성할 수 있다. 예로서, 로직 회로(3210_1)는 메모리 장치(3300) 내의 메모리 셀들의 문턱 전압들의 변화를 추적하여, 코드들(TC1 및 TC2)의 값들 및 코드(TC)의 값을 결정할 수 있다. 로직 회로(3210_1)는 결정된 값의 코드들(TC1 및 TC2) 및 코드(TC)를 메모리 장치(3300)로 출력할 수 있다.
메모리 장치(3300)의 메모리 장치들(3300_1 내지 3300_n) 각각은 도 1 및 도 4의 읽기 전압 생성 회로들(1000 및 2000)중 적어도 하나를 포함할 수 있다. 메모리 장치들(3300_1 내지 3300_n) 각각은 전압들(Vztc, Vntc), 참조 전압(Vref), 코드들(TC1 및 TC2), 및 코드(TC)에 기초하여 읽기 전압(Vread1) 또는 읽기 전압(Vread2)을 생성할 수 있다.
메모리 장치들(3300_1 내지 3300_n)은 메모리 컨트롤러(3200)의 제어에 따라 데이터를 저장하거나 출력할 수 있다. 메모리 장치들(3300_1 내지 3300_n)은 읽기 전압(Vread1) 또는 읽기 전압(Vread2)을 사용하여 데이터를 읽을 수 있다. 메모리 장치들(3300_1 내지 3300_n) 각각은 서로 동일하거나 유사하게 구성될 수 있다. 또는, 메모리 장치들(3300_1 내지 3300_n)은 상이하게 구성될 수 있다.
예로서, 메모리 장치들(3300_1 내지 3300_n) 각각은 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시(Flash) 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다. 또는, 메모리 장치들(3300_1 내지 3300_n) 각각은 이종의 메모리들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 제 1 전류를 전달하도록 구성되는 제 1 폭의 제 1 트랜지스터를 포함하고, 상기 제 1 전류에 기초하여 참조 전류를 출력하도록 구성되는 참조 전류 생성 회로;
    상기 제 1 폭에 비례하는 폭들을 갖도록 구성되는 제 1 그룹의 트랜지스터들을 포함하고, 상기 제 1 그룹의 상기 트랜지스터들 중 코드에 기초하여 선택되는 제 2 폭의 제 2 트랜지스터에 의해 전달되는 제 2 전류에 기초하여 상기 참조 전류의 크기에 비례하도록 선택되는 크기를 갖는 보상 전류를 출력하도록 구성되는 보상 전류 생성 회로;
    상기 제 2 전류의 크기 및 상기 제 2 폭에 기초하여 결정되는 크기의 보상 전압을 출력하도록 구성되는 전류 거울 회로; 및
    상기 보상 전류에 기초하여 감지 전압을 출력하도록 구성되는 출력 트랜지스터를 포함하되,
    상기 코드의 제 1 값, 제 2 값, 및 제 3 값에 대해, 상기 제 1 값과 상기 제 2 값 사이의 차이가 상기 제 2 값과 상기 제 3 값 사이의 차이와 동일한 경우, 상기 제 1 값에 기초하여 출력되는 상기 감지 전압의 제 1 크기와 상기 제 2 값에 기초하여 출력되는 상기 감지 전압의 제 2 크기 사이의 차이는, 상기 제 2 크기와 상기 제 3 값에 기초하여 출력되는 상기 감지 전압의 제 3 크기 사이의 차이에 대응하는 보상 회로.
  2. 제 1 항에 있어서,
    상기 참조 전류 생성 회로는,
    상기 참조 전류를 출력하도록 구성되는 제 1 전류원; 및
    상기 참조 전류를 출력하기 위한 제 3 전류를 상기 제 1 전류원으로 전달하고 상기 제 1 폭을 갖도록 구성되는 제 3 트랜지스터를 더 포함하는 보상 회로.
  3. 제 2 항에 있어서,
    상기 보상 전류 생성 회로는,
    상기 보상 전류를 출력하도록 구성되는 제 2 전류원; 및
    상기 보상 전류를 출력하기 위한 제 4 전류를 상기 제 2 전류원으로 전달하고, 상기 제 2 폭을 갖도록 구성되는 제 4 트랜지스터를 더 포함하는 보상 회로.
  4. 제 3 항에 있어서,
    온도가 변함에 따라 변하는 크기를 갖는 제 1 온도 전압 및 상기 온도에 대해 균일한 크기를 갖는 제 2 온도 전압을 수신하고,
    선택 신호의 제 1 논리 값에 응답하여 상기 제 1 온도 전압을 상기 제 2 트랜지스터의 게이트 단으로 출력하고 상기 제 2 온도 전압을 상기 제 4 트랜지스터의 게이트 단으로 출력하고,
    상기 선택 신호의 제 2 논리 값에 응답하여 상기 제 1 온도 전압을 상기 제 4 트랜지스터의 상기 게이트 단으로 출력하고 상기 제 2 온도 전압을 상기 제 2 트랜지스터의 상기 게이트 단으로 출력하도록 구성되는 방향 선택 회로를 더 포함하는 보상 회로.
  5. 제 3 항에 있어서,
    상기 제 2 전류원은, 상기 보상 전류를 출력하기 위해 상기 코드의 기준 값에 응답하여 제 5 전류를 전달하도록 구성되는 제 5 트랜지스터를 포함하되,
    상기 코드의 값이 상기 기준 값만큼 증가할 때 마다 상기 보상 전류의 상기 크기는 상기 제 5 전류의 크기만큼 증가하는 보상 회로.
  6. 제 3 항에 있어서,
    상기 제 4 트랜지스터는 상기 제 1 폭에 비례하는 폭들을 갖도록 구성되는 제 2 그룹의 트랜지스터들 중 상기 코드에 기초하여 선택되는 보상 회로.
  7. 고정된 크기의 참조 전류를 출력하도록 구성되는 참조 전류 생성 회로;
    코드에 기초하여 상기 참조 전류의 크기에 비례하도록 선택되는 보상 전류를 출력하도록 구성되는 보상 전류 생성 회로;
    상기 참조 전류에 대응하는 제 1 전류를 상기 참조 전류 생성 회로로 출력하고, 상기 보상 전류에 대응하는 제 2 전류를 상기 보상 전류 생성 회로로 출력하고, 상기 제 1 전류 및 상기 제 2 전류에 기초하여 보상 전압을 출력하도록 구성되는 전류 거울 회로; 및
    상기 보상 전압에 기초하여 감지 전압을 출력하도록 구성되는 출력 트랜지스터를 포함하되,
    상기 코드의 기준 값에 기초하여 기준 크기의 상기 감지 전압이 출력되는 경우, 상기 감지 전압의 크기는, 상기 제 2 전류의 크기와 관련되고, 상기 코드의 값이 상기 기준 값만큼 증가할 때마다 상기 기준 크기만큼 증가하도록 결정되는 보상 회로.
  8. 제 7 항에 있어서,
    상기 참조 전류 생성 회로는 상기 참조 전류를 출력하기 위해 전류를 전달하도록 구성되는 제 1 트랜지스터를 포함하고,
    상기 보상 전류 생성 회로는 상기 보상 전류를 출력하기 위해 전류를 전달하도록 구성되는 제 2 트랜지스터를 포함하되,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터의 제 1 폭에 비례하는 제 2 폭을 갖도록 구성되는 보상 회로.
  9. 제 8 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 1 폭에 비례하는 폭들을 갖는 트랜지스터들 중 상기 코드에 의해 선택되는 보상 회로.
  10. 온도에 따라 변하는 크기를 갖는 제 1 온도 전압, 및 온도에 대해 균일한 크기를 갖는 제 2 온도 전압에 기초하여, 하나의 코드에 의해 결정되는 크기의 보상 전압을 출력하도록 구성되는 보상 회로; 및
    상기 보상 전압의 크기에 대응하는 크기를 갖는 감지 전압을 출력하도록 구성되는 출력 트랜지스터를 포함하되,
    상기 보상 전압의 상기 크기는, 상기 코드의 값에 비례하고, 상기 제 1 온도 전압의 크기와 상기 제 2 온도 전압의 크기 사이의 차이와 관련되는 전압 생성 회로
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