JP2008251102A - 半導体記憶装置およびそのデータ書込方法 - Google Patents
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Abstract
【解決手段】データ書込シーケンスが開始される(ステップS0)と、まず、メモリマット5Aに対応するデータラッチ回路40Aに書込データWDTAがラッチされる(ステップS1)。そして、メモリマット5Aに対してプログラムパルスを印加(ステップS2)し、メモリマット5Aのデータ書込対象ビットであるメモリセルに対してデータ読出を実行する(ステップS3)。そして、次にメモリマット5Aにおいて、ベリファイ判定を実行する(ステップS4)。メモリマット5Aに対するベリファイ動作完了後、メモリマット5Bに対してプログラムパルスを印加し(ステップS6)、メモリマット5Bのベリファイ動作を実行する。
【選択図】図4
Description
図8(a)には、同一データ書込シーケンスにおいて、ベリファイ対象ビット数が少ないときのしきい値電圧Vth分布が示されている。
図10(a)を参照して、ここでは、信号線PAの両端にドライバDR1,DR2が設けられ信号線PBの両端にドライバDR3,DR4が設けられている構成が示されている。
図1は、本発明の実施の形態に従う不揮発性半導体記憶装置1の概略ブロック図である。
図2を参照して、本発明の実施の形態に従うメモリマット5Aは、行列状に集積配置された不揮発的なデータ記憶が可能な複数のメモリセル(メモリセルトランジスタ)MCと、メモリセル行にそれぞれ対応して設けられた複数のワード線WLと、メモリセル列にそれぞれ対応して設けられた複数のビット線とを含む。ここではメモリセルMCの一例として記憶データに応じてしきい値電圧が異なるメモリセルが示されている。
図3を参照して、本発明の実施の形態に従う制御部50は、コマンド制御部100と、書込バッファ102,103と、ベリファイ回路104,105とを含む。なお、コマンド制御部100は、メモリマット30A,30Bにそれぞれ対応して設けられたライトドライバ25A,25Bの少なくとも一方を制御して、選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加するデータ書込およびベリファイ書込を指示する機能を有する。
図5は、本発明の実施の形態1に従うデータ書込シーケンスによるメモリセルのしきい値電圧Vthの分布を説明する図である。
図6は、本発明の実施の形態2に従うデータ書込シーケンスを説明するフローチャート図である。
図7は、本発明の実施の形態3に従う不揮発性半導体記憶装置のデータ書込シーケンスを説明するフローチャートである。
105 ベリファイ回路。
Claims (8)
- 複数のメモリセルを有し、第1および第2のメモリマットに分割されたメモリアレイと、
外部からのアドレスの入力に基づいて前記メモリアレイのデータ書込対象となる前記第1および第2のメモリマットの同一アドレスの所定領域をそれぞれ指定する選択回路と、
前記選択回路により指定された前記第1および第2のメモリマットの所定領域のメモリセルに対するプログラムパルスの印加をそれぞれ規定する第1および第2の書込データ群を保持する第1および第2のデータラッチ部と、
前記第1および第2のデータラッチ部にそれぞれ対応して設けられ、前記第1および第2の書込データ群に応じて前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加する第1および第2の書込ドライバと、
前記第1および第2の書込ドライバの少なくとも一方を制御して、前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加するデータ書込およびベリファイ書込を指示するための書込/ベリファイ制御部と、
前記データ書込対象となる前記選択された所定領域に含まれるメモリセルに対する前記データ書込および前記ベリファイ書込後、データ読出を実行するためのセンスアンプ部とを備え、
前記書込/ベリファイ制御部は、前記第1および第2のデータラッチ部の一方に保持された前記書込データ群に基づいて前記第1および第2のメモリマットの一方の所定領域に対してデータ書込を指示し、前記センスアンプ部からの前記選択された所定領域に含まれるメモリセルからの読出データ群と前記書込データ群との比較に基づいて得られるベリファイ結果に基づいてベリファイ完了となるまで前記選択された所定領域に含まれるメモリセルに対して前記ベリファイ書込を繰り返し指示し、
前記書込/ベリファイ制御部は、書込シーケンスにおいて、前記第1のメモリマットの所定領域に含まれるメモリセルに対するベリファイ完了後、前記第2のメモリマットの所定領域に含まれるメモリセルに対するデータ書込を指示する、半導体記憶装置。 - 複数のメモリセルを有し、第1および第2のメモリマットに分割されたメモリアレイと、
外部からのアドレスの入力に基づいて前記メモリアレイのデータ書込対象となる前記第1および第2のメモリマットの同一アドレスの所定領域をそれぞれ指定する選択回路と、
前記選択回路により指定された前記第1および第2のメモリマットの所定領域のメモリセルに対するプログラムパルスの印加をそれぞれ規定する第1および第2の書込データ群を保持する第1および第2のデータラッチ部と、
前記第1および第2のデータラッチ部にそれぞれ対応して設けられ、前記第1および第2の書込データ群に応じて前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加する第1および第2の書込ドライバと、
前記第1および第2の書込ドライバの少なくとも一方を制御して、前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加するデータ書込を指示するための書込制御部とを備え、
前記書込制御部は、書込シーケンスにおいて、前記第1および第2のメモリマットの前記選択された所定領域に含まれるメモリセルの一方および他方に対して異なるタイミングでプログラムパルスを印加するデータ書込を指示する、半導体記憶装置。 - 前記書込制御部は、前記第1および第2の書込ドライバの少なくとも一方を制御して、前記選択された所定領域に含まれるメモリセルに対して異なるタイミングでプログラムパルスを再印加するベリファイ書込をさらに指示し、
前記データ書込対象となる前記選択された所定領域に含まれるメモリセルに対する前記データ書込および前記ベリファイ書込後、データ読出を実行するためのセンスアンプ部をさらに備え、
前記書込制御部は、前記センスアンプ部からの前記選択された所定領域に含まれるメモリセルからの読出データ群と前記第1および第2の書込データ群の少なくとも一方との比較に基づいて得られるベリファイ結果に基づいて前記選択された所定領域に含まれるメモリセルに対して前記ベリファイ書込を指示する、請求項2記載の半導体記憶装置。 - 前記センスアンプ部は、前記第1および第2のメモリマットにそれぞれ対応して設けられ、前記データ書込対象となる前記選択された所定領域に含まれるメモリセルに対する前記データ書込および前記ベリファイ書込後、並列なデータ読出を実行する第1および第2のセンスアンプ回路を含み、
前記第1および第2のメモリマットにそれぞれ対応して設けられ、前記第1および第2のセンスアンプ回路それぞれからの前記選択された所定領域に含まれるメモリセルからの読出データ群と前記第1および第2の書込データ群との比較に基づいてベリファイ結果をそれぞれ並列に出力する第1および第2のベリファイ回路をさらに備える、請求項3記載の半導体記憶装置。 - 前記センスアンプ部は、前記第1および第2のメモリマットにそれぞれ対応して設けられ、前記データ書込対象となる前記選択された所定領域に含まれるメモリセルに対する前記データ書込および前記ベリファイ書込後、データ読出を実行する第1および第2のセンスアンプ回路を含み、
前記第1および第2のメモリマットにそれぞれ対応して設けられ、前記第1および第2のセンスアンプ回路それぞれからの前記選択された所定領域に含まれるメモリセルからの読出データ群と前記第1および第2の書込データ群との比較に基づいてベリファイ結果をそれぞれ出力する第1および第2のベリファイ回路をさらに備え、
前記書込制御部は、前記第1および第2のベリファイ回路から並列に出力されたベリファイ結果に基づいて前記第1および第2のメモリマットの前記選択された所定領域に含まれるメモリセルに対して前記ベリファイ書込を所定回数指示した後、前記第1のメモリマットの所定領域に含まれるメモリセルに対して、前記第1のセンスアンプ回路からの前記選択された所定領域に含まれるメモリセルからの読出データ群と前記第1の書込データ群との比較に基づいて得られるベリファイ結果に基づいてベリファイ完了となるまで前記ベリファイ書込を繰り返し指示し、前記第1のメモリマットの所定領域に含まれるメモリセルに対するベリファイ完了後、前記第2のメモリマットの所定領域に含まれるメモリセルに対して前記ベリファイ書込を指示する、請求項3記載の半導体記憶装置。 - 複数のメモリセルを有し、第1および第2のメモリマットに分割されたメモリアレイと、外部からのアドレスの入力に基づいて前記メモリアレイのデータ書込対象となる前記第1および第2のメモリマットの同一アドレスの所定領域をそれぞれ指定する選択回路と、前記選択回路により指定された前記第1および第2のメモリマットの所定領域のメモリセルに対するプログラムパルスの印加をそれぞれ規定する第1および第2の書込データ群を保持する第1および第2のデータラッチ部と、前記第1および第2のデータラッチ部にそれぞれ対応して設けられ、前記第1および第2の書込データ群に応じて前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加する第1および第2の書込ドライバと、前記第1および第2の書込ドライバの少なくとも一方を制御して、前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加するデータ書込およびベリファイ書込を指示するための書込/ベリファイ制御部と、前記データ書込対象となる前記選択された所定領域に含まれるメモリセルに対する前記データ書込および前記ベリファイ書込後、データ読出を実行するための第1および第2のセンスアンプ回路と、前記第1および第2のセンスアンプ回路にそれぞれ対応して設けられ、前記第1および第2のセンスアンプ回路それぞれからの読出データ群と第1および第2の書込データ群との比較に基づいてベリファイ結果を出力するベリファイ判定を実行する第1および第2のベリファイ回路とを備えた、半導体記憶装置のデータ書込方法であって、
前記第1および第2の書込データ群を前記第1および第2のデータラッチ部にそれぞれ入力するステップと、
前記第1の書込ドライバに対して、前記第1のデータラッチ部に保持された前記第1の書込データ群に応じて前記選択された所定領域に含まれる第1のメモリマットのメモリセルに対して前記データ書込を指示するステップと、
前記第1のセンスアンプ回路からの前記選択された所定領域に含まれる第1のメモリマットのメモリセルからの読出データ群と前記第1の書込データ群との比較に基づいて前記第1のベリファイ回路から前記ベリファイ結果を出力する前記ベリファイ判定を実行するステップと、
前記第1のベリファイ回路からの前記ベリファイ結果に基づいて、ベリファイ完了となるまで前記第1の書込ドライバに対して、前記選択された所定領域に含まれる第1のメモリマットのメモリセルに対する前記ベリファイ書込の指示と前記ベリファイ判定の実行を繰り返すステップと、
前記第1のメモリマットの所定領域に含まれるメモリセルに対するベリファイ完了後、前記第2の書込ドライバに対して、前記第2のメモリマットの所定領域に含まれるメモリセルに対するデータ書込を指示するステップとを備える、半導体記憶装置のデータ書込方法。 - 複数のメモリセルを有し、第1および第2のメモリマットに分割されたメモリアレイと、外部からのアドレスの入力に基づいて前記メモリアレイのデータ書込対象となる前記第1および第2のメモリマットの同一アドレスの所定領域をそれぞれ指定する選択回路と、前記選択回路により指定された前記第1および第2のメモリマットの所定領域のメモリセルに対するプログラムパルスの印加をそれぞれ規定する第1および第2の書込データ群を保持する第1および第2のデータラッチ部と、前記第1および第2のデータラッチ部にそれぞれ対応して設けられ、前記第1および第2の書込データ群に応じて前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加する第1および第2の書込ドライバと、前記第1および第2の書込ドライバの少なくとも一方を制御して、前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加するデータ書込を指示するための書込制御部とを備える半導体記憶装置のデータ書込方法であって、
前記第1および第2の書込データ群を前記第1および第2のデータラッチ部に入力するステップと、
前記第1および第2の書込ドライバに対して、前記第1および第2のデータラッチ部に入力された前記第1および第2の書込データ群に応じて前記第1および第2のメモリマットの前記選択された所定領域に含まれるメモリセルに対してプログラムパルスを印加するデータ書込を指示するステップとを備え、
前記第1および第2の書込ドライバに対して、前記第1および第2のメモリマットの前記選択された所定領域に含まれるメモリセルに対するデータ書込は、異なるタイミングで指示される、半導体記憶装置のデータ書込方法。 - 複数のメモリセルを有し、第1および第2のメモリマットに分割されたメモリアレイと、外部からのアドレスの入力に基づいて前記メモリアレイのデータ書込対象となる前記第1および第2のメモリマットの同一アドレスの所定領域をそれぞれ指定する選択回路と、前記選択回路により指定された前記第1および第2のメモリマットの所定領域のメモリセルに対するプログラムパルスの印加をそれぞれ規定する第1および第2の書込データ群を保持する第1および第2のデータラッチ部と、前記第1および第2のデータラッチ部にそれぞれ対応して設けられ、前記第1および第2の書込データ群に応じて前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加する第1および第2の書込ドライバと、前記第1および第2の書込ドライバの少なくとも一方を制御して、前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加するデータ書込およびベリファイ書込を指示するための書込/ベリファイ制御部と、前記データ書込対象となる前記選択された所定領域に含まれるメモリセルに対する前記データ書込および前記ベリファイ書込後、データ読出を実行するための第1および第2のセンスアンプ回路と、前記第1および第2のセンスアンプ回路にそれぞれ対応して設けられ、前記第1および第2のセンスアンプ回路それぞれからの読出データ群と対応する書込データ群との比較に基づいてベリファイ結果を出力するベリファイ判定を実行する第1および第2のベリファイ回路とを備えた、半導体記憶装置のデータ書込方法であって、
前記第1および第2の書込データ群を前記第1および第2のデータラッチ部にそれぞれ入力するステップと、
前記第1および第2の書込ドライバに対して、前記第1のデータラッチ部に保持された前記第1および第2の書込データ群に応じて前記選択された所定領域に含まれる第1および第2のメモリマットのメモリセルに対する前記データ書込をそれぞれ異なるタイミングで指示するステップと、
前記第1および第2のセンスアンプ回路からの前記選択された所定領域に含まれる第1および第2のメモリマットのメモリセルからの読出データ群と前記第1および第2の書込データ群との比較に基づいて前記第1および第2のベリファイ回路から前記ベリファイ結果を並列に出力する前記ベリファイ判定を実行するステップと、
前記第1および第2のベリファイ回路からの前記ベリファイ結果に基づいて、前記第1および第2の書込ドライバに対して、前記選択された所定領域に含まれる第1および第2のメモリマットのメモリセルに対してそれぞれ異なるタイミングで前記ベリファイ書込を指示するステップと、
前記第1および第2のベリファイ回路から前記ベリファイ結果を並列に出力する前記ベリファイ判定を実行するステップと、前記選択された所定領域に含まれる第1および第2のメモリマットのメモリセルに対してそれぞれ異なるタイミングで前記ベリファイ書込を指示するステップとを所定回数順番に繰り返すステップと、
前記所定回数順番に繰り返した後、前記第1のセンスアンプ回路からの前記選択された所定領域に含まれる第1のメモリマットのメモリセルからの読出データ群と前記第1の書込データ群との比較に基づいて前記第1のベリファイ回路から前記ベリファイ結果を出力する前記ベリファイ判定を実行するステップと、
前記第1のベリファイ回路からの前記ベリファイ結果に基づいて、前記第1の書込ドライバに対して、前記選択された所定領域に含まれる第1のメモリマットのメモリセルに対する前記ベリファイ書込を指示するステップと、
前記第1のベリファイ回路から前記ベリファイ結果を出力する前記ベリファイ判定を実行するステップと、前記選択された所定領域に含まれる第1のメモリマットのメモリセルに対する前記ベリファイ書込を指示するステップとをベリファイ完了となるまで順番に繰り返すステップと、
前記第1のメモリマットの所定領域に含まれるメモリセルに対するベリファイ完了後、前記第2のメモリマットの所定領域に含まれるメモリセルに対する前記ベリファイ書込を指示するステップとを備えた、半導体記憶装置のデータ書込方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007092352A JP5116337B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体記憶装置 |
US12/076,787 US7652935B2 (en) | 2007-03-30 | 2008-03-24 | Semiconductor memory device capable of achieving narrower distribution width of threshold voltages of memory cells and method of data write in the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007092352A JP5116337B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体記憶装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008251102A true JP2008251102A (ja) | 2008-10-16 |
JP2008251102A5 JP2008251102A5 (ja) | 2010-04-30 |
JP5116337B2 JP5116337B2 (ja) | 2013-01-09 |
Family
ID=39794044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007092352A Active JP5116337B2 (ja) | 2007-03-30 | 2007-03-30 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7652935B2 (ja) |
JP (1) | JP5116337B2 (ja) |
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2007
- 2007-03-30 JP JP2007092352A patent/JP5116337B2/ja active Active
-
2008
- 2008-03-24 US US12/076,787 patent/US7652935B2/en active Active
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---|---|
US20080239826A1 (en) | 2008-10-02 |
JP5116337B2 (ja) | 2013-01-09 |
US7652935B2 (en) | 2010-01-26 |
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Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100312 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100312 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100526 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120605 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120712 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121009 |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151026 Year of fee payment: 3 |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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