NL194451C - Elektrisch paginawisbaar en programmeerbaar slechts leesbaar geheugen. - Google Patents

Description

1 194451

Elektrisch paginawisbaar en programmeerbaar slechts leesbaar geheugen

De uitvinding heeft betrekking op een elektrische wisbare en programmeerbare halfgeleidergeheugen-eenheid met een geheugenmatrix, bestaande uit een aantal woordlijnen, bitlijnen, wislijnen en transistors 5 met zwevende poort, waarbij de afvoeren van de transistors met zwevende poort in een kolom gemeenschappelijk met één van de bitlijnen verbonden zijn, en de besturingspoorten van de transistors met zwevende poort in een rij gemeenschappelijk met één van de Woordlijnen verbonden zijn, en de bron-aansluiting van elke transistor met zwevende poort met één van de wislijnen verbonden is, en met een rij-adresdecoder een kolom-adresdecoder en een aantal in/uitgangslijnen.

10 Een dergelijke halfgeleidergeheugeneenheid is bekend uit het octrooischrift US-A-4.698.787. De uit dit document bekende geheugeneenheid is hierna, volgend op een korte algemene toelichting over EEPROM’s, toegelicht in combinatie met de bijgevoegde figuren 1 t/m 4.

Een EEPROM is een slechts leesbaar geheugen dat dankzij de elektrische eigenschappen van EEPROM cellen in een matrix elektrisch wisbaar en programmeerbaar is. Drijvende poort tunneloxide typen (FLOTOX) 15 transistors, die door blootstelling aan ultraviolet licht gewist worden, en flitstype ("flash type”) zwevende poorttransistors worden alle als EEPROM cellen gebruikt. De structuur van de flitstype zwevende poort-transistor is gelijk aan de structuur van de FLOTOX type transistor in zoverre, dat het een twee-laags polysilicium poort heeft, maar verschilt daarmee doordat de randen van het brongebied en het afvoergebied de onder de dunne poortoxidelaag liggende zwevende poort overlappen.

20 De FLOTOX type transistor, die als EEPROM cel gebruikt wordt, is programmeerbaar door het tunnelen van elektronen die vanaf de afvoer via een ongeveer 10 nm tunneloxide laag naar de zwevende poort vloeien, en is wisbaar door het tunnelen van elektronen die via de ongeveer 10 nm tunneloxidelaag naar de bron vloeien.

Een basistechniek met betrekking tot de hiervoor genoemde FLOTOX type transistor is bekend uit het 25 Amerikaanse octrooischrift 4.203.158.

Omdat in een matrix met FLOTOX type transistors alle afvoeren met een gemeenschappelijke bitlijn verbonden zijn, wordt een hoge spanning aan alle afvoeren inclusief ongewenste afvoeren gelegd. Daarom wordt een andere transistor, kiestransistor genoemd, gebruikt voor het kiezen van alleen de gewenste cellen. Hierdoor zijn in de EEPROM eenheid met FLOTOX type zwevende poorttransistors als geheugen-30 cellen twee transistors voor een bit of een cel nodig, zodat de vervaardiging van een geïntegreerde EEPROM eenheid met hoge dichtheid moeilijk is.

Anderzijds heeft de flitstype zwevende poorttransistor, zoals hiervoor toegelicht, een structuur waarin de randen van een brongebied en een afvoergebied een zwevende poort met een dunne tunneloxidelaag daartussen overlappen, zoals getoond in de figuren 1A tot en met 1D.

35 Figuur 1A toont een bovenaanzicht van de flitstype zwevende poorttransistor. De figuren 1B en 1C zijn doorsneden langs de lijnen b-b' respectievelijk c-c' van figuur 1A, en figuur 1D is een equivalent ketenschema. In figuur 1A zijn getoond een brondiffusiegebied 52, het brongebied 54 en het afvoergebied 56, een uit polysilicium bestaande zwevende poort 58, een uit polysilicium bestaande besturingspoort 60 en een kanaalgebied 64 dat bepaald wordt door het brongebied 54 en het afvoergebied 56.

40 In figuur 1B zijn getoond een halfgeleidersubstraat 50, het brondiffusiegebied 52, het brongebied 54, het afvoergebied 56, de uit polysilicium bestaande besturingspoort 60, de uit polysilicium bestaande zwevende poort 58, het kanaalgebied 64, een tunneloxidelaag 62 tussen het kanaalgebied 64 en de zwevende poort 58, en een diëlektrische oxidelaag 66 tussen de besturingspoort 60 en de zwevende poort 58.

In figuur 1C zijn getoond het halfgeleidersubstraat 50, het brondiffusiegebied 52, de tunneloxidelaag 62, 45 de besturingspoort 60, de zwevende poort 58, en de diëlektrische oxidelaag tussen de besturingspoort 60 en de zwevende poort 58.

Figuur 1D toont een equivalent ketenschema van de flitstype zwevende poorttransistor, waarin een capacitieve koppeling 70 tussen de stuurpoort 60 en de zwevende poort 58, de capacitieve koppeling 76 tussen de zwevende poort 58 en het brongebied 54, de capacitieve koppeling 72 tussen de zwevende poort 50 58 en het afvoergebied 56, en de capacitieve koppeling 74 tussen de zwevende poort 58 en het kanaalgebied 64 getoond zijn.

Hierna zal met verwijzing naar figuur 1B toegelicht worden hoe het wissen, programmeren en lezen van de EEPROM bestaande uit flitstype zwevende poorttransistors plaatsvindL

Wanneer de flitstype zwevende poorttransistor als geheugencel gebruikt wordt, wordt een wislijn met het 55 brongebied 54, een bitlijn met het afvoergebied 56 en een woordlijn met de stuurpoort 60 verbonden.

Het wissen van de EEPROM wordt bereikt door het verhogen van de potentiaal van de bron 54 (of de wislijn) tot 12 V, het aarden van de stuurpoort 60 (of de woordlijn) en het laten zweven van de afvoer 56 (of 194451 2 de bitlijn). Door Fowler-Nordheim tunnelen vloeien elektronen via de tunneloxidelaag 62 van de zwevende poort 58 naar de bron 54. Hierbij wordt de drempelspanning van de transistor tot ongeveer 1-2 V verlaagd.

Het programmeren wordt bereikt door het aan de afvoer 56 van de cel leggen van een hoge spanning. Praktisch wordt het bereikt door het aan het afvoergebied 56 leggen van ongeveer 7 V en 12 V aan de 5 stuurpoort 60, terwijl hete elektronen opgewekt worden in de verarmingslaag tussen de afvoer 56 en het kanaal 64 en zij worden in de zwevende poort 58 geïnjecteerd waardoor de drempelspanning van de transistor omhoog gaat naar 6-7 V.

Anderzijds wordt het lezen bereikt door het aanleggen van 5 V aan de stuurpoort 60 en 1,5 V aan het afvoergebied 56 en door dan de kanaalstroom die van de afvoer 56 naar de bron 54 van een geprogram-10 meerde cel of een gewiste cel loopt af te tasten.

Bij gebruik van een dergelijke flitstype zwevende poorttransistor, zoals hiervoor toegelicht, is slechts een transistor per bit nodig en zijn alle cellen tegelijk te wissen in tegenstelling tot de matrix met de FLOTOX type transistors. Een. dergelijke matrix van de EEPROM met de flitstype transistors als cellen is bekend uit het Amerikaans octrooischrift 4.698.787.

15 Dit octrooi ligt op het gebied waarbij geheugencellen in een matrix per blok of per byte wisbaar zijn. Het is getoond in de figuren 2, 3 en 4, waarbij figuur 2 een schema toont van alle geheugencellen van het octrooischrift, figuur 3 een binnenste ketenschema van figuur 2 toont wanneer een blokwisbewerking uitgevoerd wordt, en figuur 4 een binnenste ketenschema van een andere uitvoeringsvorm van het octrooischrift is wanneer een bytewisbewerking toegepast wordt.

20 Bij een in figuur 2 getoonde constructie van het EEPROM schijfje van het octrooischrift zijn de pagina's PG,-PGn aan de linkerkant van een in het midden van een schijfje aangebracht rijadresdecoder 81 aangebracht en zijn de pagina’s PGN+,-PG2N aan de rechterkant van de rijadresdecoder 81 aangebracht, waarbij elk van de pagina’ s PG1-PG2N een aantal kolomlijnen, een aantal woordlijnen en een aantal met deze lijnen verbonden cellen heeft. Het aantal cellen wordt verkregen door vermenigvuldiging van het aantal 25 kolomlijnen met het aantal woordlijnen.

De kolomlijnen van een pagina zijn gemeenschappelijk met een van de ingangs/uitgangs-(l/0)lijnen van een kolomadresdecoder 83 verbonden. Wanneer het aantal pagina’s 2n is, is het aantal I/O lijnen van de kolomadresdecoder 83 2n en zijn aangegeven met I/O,, l/02...l/02N. Hierbij is I/O, verbonden met de gemeenschappelijke kolomlijn van PG,, is l/02 verbonden met de gemeenschappelijke kolomlijn van PG2, 30 en is l/02N verbonden met de gemeenschappelijke kolomlijn van PG2N. De I/O lijnen van de kolomadresdecoder 83 voor kolomkeuze en een gemeenschappelijke wislijn 11 voor het wissen zijn met alle pagina’s verbonden.

De figuren 3 en 4 zijn uitvoeringsvormen van figuur 2 en tonen de formatie van een matrix van de geheugencellen. in de figuren 3 en 4 is voor het gemak van de toelichting het aantal I/O lijnen acht.

35 De cellen in de in figuur 3 getoonde matrix zijn de EEPROM cellen die blok-wisbaar zijn. De stuurpoorten van de cellen in een rij zijn gemeenschappelijk met de woordlijn van dezelfde rij verbonden. De afvoeren van de cellen in een kolom zijn gemeenschappelijk met de bitlijn (of I/O lijn) van dezelfde kolom verbonden. De bronnen van de cellen in een rij zijn gemeenschappelijk met de bronlijn van dezelfde rij verbonden. Omdat de wislijn 11 gemeenschappelijk met alle gemeenschappelijke bronlijnen CS,-CSK verbonden is, 40 wordt via de wislijn 11 een wisspanning van alle gemeenschappelijke bronlijnen CS,-CSk gelegd.

Figuur 4 toont een matrix van de EEPROM cellen die byte-wisbaar zijn. De stuurpoorten van de cellen in een rij zijn gemeenschappelijk met de woordlijn van dezelfde rij verbonden. De afvoeren van de cellen in een kolom zijn gemeenschappelijk met de bitlijn van dezelfde kolom verbonden. De bronnen van de cellen in een rij zijn gemeenschappelijk met de gemeenschappelijke bronlijn van dezelfde rij verbonden. De matrix 45 In figuur 4 verschilt van de matrix in figuur 3 doordat de N-kanaal metaaloxidehalfgeleider (NMOS) transistors, die de een na de ander bij het rechter uiteinde van elke rij aangebracht zijn, voor de bytewisbewerking gebruikt worden. De bronnen van de NMOS transistors zijn respectievelijk met de respectievelijke gemeenschappelijke bronlijnen verbonden en de poorten van de NMOS transistors zijn respectievelijk met de respectievelijke woordlijnen verbonden, terwijl de afvoeren van alle NMOS transistors gemeenschap-50 pelijk met de wislijn 11 verbonden zijn. Dat wil zeggen dat in de matrix van figuur 3 bij het aan alle gemeenschappelijke bronlijnen in een blok leggen van de wisspanning via de wislijn 11 alle cellen in een blok tegelijk gewist worden. Omdat de wisspanning via de wislijn 11 aan alleen de gekozen gemeenschappelijke bronlijn gelegd wordt, worden in de matrix van figuur 4 echter alleen de cellen in een rij tegelijk gewist.

55 Wanneer het wissen verzorgd wordt door het aanleggen van een hoogspanning aan de wislijn 11 en het aarden van alle woordlijnen, worden alle geheugencellen van een schijfje tegelijk gewist, waardoor onbenodigde cellen gewist worden.

3 194451

Omdat tijdens de wisbewerking een hoge spanning aan de wislijn 11 gelegd wordt, is de bron 54 in figuur 1B binnen het brondiffusiegebied 52 in figuur 1B ongescheiden ervan gevormd. Het wissen van alle geheugencellen gebeurt dus op hetzelfde moment. In dit geval zal de toegangstijd van alle geheugencellen vertraagd worden, omdat weerstanden van corresponderende aardwegen toenemen naarmate de de 5 toegangstijd van de geheugencellen besturende afvoerspanning toeneemt. Omdat het moeilijk is alle geheugencellen onder dezelfde omstandigheden te vervaardigen, zijn de toegangstijden van alle geheugencellen niet gelijk. In dit geval wordt de totale tijd die nodig is voor het benaderen van alle geheugencellen bepaald door de langste toegangstijd. Wanneer de toegangstijd van een van de geheugencellen bijvoorbeeld 100 ns is en de toegangstijd van een andere geheugencel 140 ns is, is de totaal vereiste tijd voor het 10 benaderen van de twee geheugencellen 140 ns.

Er moet daarom rekening gehouden worden met een toename van de parasitaire weerstand als gevolg van de hoge integratiedichtheid van de geheugeneenheid en de toegangstijd van de geheugencellen.

De uitvinding beoogt de hiervoor genoemde bezwaren van de bekende elektrisch wisbare en programmeerbare halfgeleidergeheugeneenheid op te heffen.

15 Voor het bereiken van dit doel heeft de elektrisch wisbare en programmeerbare halfgeleidergeheugeneenheid volgens de uitvinding als kenmerk dat de geheugeneenheid in paginaformaat is opgebouwd, de transistors met zwevende poort van elke pagina met een enkele wislijn verbonden zijn, en de wislijnen van alle pagina’s verbonden zijn met een wiskiesketen voor het afgeven van een wisspanning aan een door de wiskiesketen geselecteerde pagina, dat aan elke pagina een aantal in/uitgangslijnen toegekend zijn en de 20 bitlijnen van elke pagina in bitlijngroepen onderverdeeld zijn, waarbij het aantal bitlijnen per groep gelijk is aan het aantal toegekende in/uitgangslijnen, en elke pagina een kiesinrichting bevat die gestuurd wordt door de kolomadresdecoder en door welke tijdens het programmeren of lezen een bepaalde bitiijngroep verbonden kan worden met de erbij horende in/uitgangslijn, waarbij de indeling van de groepen zodanig is gebeurd, dat de tijdens het programmeren van de geselecteerde transistors met zwevende poort door de 25 gemeenschappelijke wislijn naar aarde vloeiende stromen leiden tot gelijkmatige spanningsvallen tussen de respectieve bronaansluitingen van de geselecteerde transistors met zwevende poort en aarde.

Uit het octrooischrift US-A-4.366.555 is een halfgeleidergeheugeneenheid van het EEPROM type bekend, waarin een enkele cel een enkele transistor heeft. Het wissen vindt plaats per gekozen rij, waarbij een hoge spanning aan de stuurelektrode gelegd wordt en een spanning nul aan de bron- en afvoer-30 gebieden gelegd wordt, waarin in de zwevende stuurelektrode aanwezige lading via de stuurelektrode geëlimineerd wordt. Daarentegen zijn de geheugencellen van het geheugen volgens de uitvinding per pagina te wissen en per byte te schrijven en worden andere combinaties van spanningsniveaus voor de aansluitingen van de transistors van de respectievelijke geheugencellen gebruikt, waarbij in een zwevende stuurelektrode van een transistor aanwezige lading tijdens het wissen naar de bron van de transistor 35 afgevoerd wordt. Daarnaast is in het geheugen volgens de uitvinding de aardspanning in tegenstelling tot bij het bekende geheugen meer uniform, wat leidt tot meer uniforme toegangstijden van de geheugencellen.

De uitvinding wordt toegelicht aan de hand van de tekeningen. In de tekeningen toont: figuur 1 een bovenaanzicht van een flitstype ("flash type”) zwevende poorttransistor; 40 figuur 1B een doorsnede langs de lijn b-b' van figuur 1A; figuur 1C een doorsnede langs de lijn c-c' van figuur 1A; figuur 1D een equivalent ketenschema van een flitstype zwevende poorttransistor: figuur 2 een schema van een bekende matrix; figuur 3 een binnenste ketenschema van figuur 2; 45 figuur 4 een ketenschema van een andere bekende geheugenmatrix; figuur 5 een schema van een verbeterde matrix; figuur 6 een binnenste ketenschema van een uitvoeringsvorm van figuur 5; figuur 7 een binnenste ketenschema van een andere uitvoeringsvorm van figuur 5; figuur 8 een wlskiesketenschema; 50 figuur 9 tijdsdiagrammen; figuur 10A een ketenschema van het verhogingseffect van de aardspanning bij de stand van de techniek; en figuren 10B-10C ketenschema’s die het verhogingseffect van de aardspanning tonen.

55 Figuur 5 toont een schema van een verbeterde matrix. Als voorbeeld is hier het aantal ingangs/ uitgangsaansluitingen (hierna I/O aansluitingen genoemd) acht gekozen. In figuur 5 zijn pagina’ s PG.,-PGN met eerste vier I/O aansluitingen 1/0,-1/04 links van een rijadresdecoder 100 aangebracht en zijn pagina’s 194451 4 PGn+1-PG2N met de overige vier I/O aansluitingen l/05-l/08 rechts daarvan aangebracht.

Elke pagina met een matrixstructuur heeft K woordlijnen (of rijlijnen), I kolomlijnen en I stukken van Y poort (keten)middelen YG.,-YG2N die een van de pagina’s PG1-PG2N kiezen en direct verbonden zijn met de uitgang van een kolomadresdecoder 200. Elke uitgang van de wiskiesketens 400 is verbonden met de 5 corresponderende pagina, en respectievelijke ingangen van de wiskiesketens 400 zijn gemeenschappelijk met een wislijn 111 verbonden voor het ontvangen van de wisspanning.

Figuur 6 toont de matrix van de eerste pagina PG1 met acht kolomlijnen (I/O lijnen of bitlijnen) in figuur 5. De binnenste keten van figuur 6, bestaande uit 8 x K stukken van flitstype transistors MC^-MC^ omvat: ! acht gemeenschappelijke bitlijnen Βί-,-Βίβ of acht kolomlijnen die verbonden zijn met de vier I/O aansiuitin-10 gen I/O·,, l/02, l/03, l/04 met twee bitlijnen per I/O aansluiting en elk ervan is met de afvoerovergang van de cellen in een corresponderende kolom verbonden; K woordlijnen Wl^-WL* die elk gemeenschappelijk met de poorten in een corresponderende rij verbonden zijn; Y poortmiddelen YG1 met acht transistors, waarvan poorten verbonden zijn met twee lijnen vanaf de 15 kolomadresdecoder 200 voor het kiezen van gewenste bitlijnen en het overdragen van data over de lijnen DL-,-DL4 in de geheugencellen in de gekozen bitlijnen door werking van de transistors in de Y poortmiddelen; en een wiskiesketen 400 voor het leveren van een wisspanning VER aan de gemeenschappelijke bronlijnen CS^Sk van alle geheugencellen MC^-MCxe via de wislijn 41.

20 Figuur 7 toont de binnenste keten van de eerste pagina PG1 van figuur 5 in het geval waar een pagina zestien gemeenschappelijke kolomlijnen (of bitlijnen) heeft. Hoewel het aantal gemeenschappelijke bitlijnen in figuur 6 acht is, is het in figuur 7 zestien. Verder zijn vier bitlijnen gemeenschappelijk met een van de I/O aansluitingen in figuur 7 verbonden. In overeenstemming hiermee hebben de Y-poortmiddelen vier lijnen Yi,

Yj, Yk, YI vanaf de kolomadresdecoder 200. De uitgang van de wiskiesketen 400 levert de wisspanning aan 25 de gemeenschappelijke bronlijnen.

Figuur 6 toont het binnenste ketenschema van de wiskiesketen 400 van de figuren 6 en 7.

De wiskiesketen 400 omvat: een logische poort 410 waarvan twee ingangsaansluitingen een wisvrijgeefkloksignaal QER en een signaal vanaf de kolomadresdecoder 200 ontvangen voor het uitvoeren van een signaal voor het toelaten van een 30 wiswerking; een doorlaattransistor 420 waarvan de poort verbonden is met de aansluiting van de voedingsbron en waarvan de bron verbonden is met de uitgangsaansluiting van de logische poort 410 voor het zonder achteruitgang doorlaten van de uitvoer van de logische poort 410; poortmiddelen 440 voor het alleen wanneer wissen door de logische poort 410 toegelaten is leveren van de 35 wisspanning VER aan een van de gemeenschappelijke bronlijnen CD^Sk in figuur 6 of 7; en een transistor 430 voor het stabiliseren van de uitgangsspanning van de poortmiddelen 440, waarvan de poort verbonden is met het knooppunt 441 van de poortmiddelen 440 en waarvan de bron en de afvoer verbonden zijn met het knooppunt 431 en de wisspanningsaansluiting VER.

Figuur 9 toont een tijdsdiagram voor paginawisbewerkingen. In figuur 9 zijn ADDR een tijdsdiagram van 40 een extern adressignaal, WEX een schrijfvrijgeefsignaal, QER een wisvrijgeefsignaal, VWDL een spannings-amplitude op een woordlijn, YS een signaal op een eerste Y poortmiddelenlijn Yi of een signaal op een tweede Y poortmiddelenlijn Yj, VERA een in een wiskiesketen gevoerde wisspanning, VSL een spannings-amplitude van een gekozen wislijn, en VUSL een spanningsamplitude van een ongekozen wislijn. De verwijzingscijfers 90-95 in figuur 9 zijn gegeven voor een beter begrip van de relatie tussen de golfvormen.

45 De figuren 10B en 10C tonen schema’s waarin de stroom getoond is die door de cellen in een rij loopt wanneer de laadspanning aan de cellen in dezelfde rij geleverd wordt voor het uitvoeren van de programmeer- of leesbewerking.

Omdat de structuur van de matrices van de figuren 6 en 7 gelijk is met uitzondering van de afmetingen van een pagina, zullen de wis- en programmeerbewerkingen aan de hand van figuur 6 toegelicht worden.

50 Ten eerste wordt de wisbewerking toegelicht. De wisbewerking, voorafgegaan door de programmeer-bewerking, kan voor alle cellen in het schijfje toegepast worden alsmede voor de cellen in een gekozen pagina. Het elektrisch wissen van het geheugen bestaat uit het schrijven van een binair gegeven ”1” in de cellen van de gekozen pagina of in alle cellen, waarbij elektronen van de zwevende poort ontladen worden.

Hierbij zijn de afvoeren van de met alle bitlijnen ΒΙ-,-BLg verbonden cellen MC^-MC^ in een zwevende 55 toestand en zijn alle woordlijnen WI^-WL* geaard. Voor het aan de bronnen leveren van een wisspanning VER levert de wiskiesketen 400, die correspondeert met de eerste pagina PG1, via de wislijn 41 een wisspanning VER aan de gemeenschappelijke bronlijnen CS1-CSK. De wisbewerking wordt uitgevoerd door 5 194451 middel van het leveren van de wisspanning VER aan de gemeenschappelijke bronlijnen CDt-CSK. In dit geval zullen door Fowler-Nordheim tunnelen elektronen door een dunne poortoxidelaag vanaf de zwevende poort 58 naar de bron 54 vloeien als gevolg van een hoge spanning van 12 V die zoals hiervoor toegelicht aan de bron 54 in figuur 1B gelegd is. De wisbewerking heeft tot gevolg dat de drempelspanning van de cel, 5 die een verrijkingstype metaaloxidehalfgeleider (EMOS) transistor is, tot ongeveer 1-2 V verlaagd wordt.

De wisbewerking zal nauwkeuriger toegelicht worden met verwijzing naar de wiskiesketen 400 in figuur 8 en het tijdsdiagram van figuur 9. De wiskiesketen 400 speelt een rol voor het vrijgeven of verhinderen van de wisbewerking in overeenstemming met de logische toestanden van het wissende vrijgeefkloksignaal QER. Zoals uit de keten van figuur 8 blijkt, leveren de poortmiddelen 440 de wisspanning VER alleen aan 10 de cellen in elke rij via de wislijn 41 wanneer QER logisch hoog is.

In de situatie dat de wismode niet verlangd wordt, is het wissende vrijgeefkloksignaal logisch laag, terwijl het schrijfvrijgeefsignaai wex in figuur 9 logisch hoog is, zodat de wissende spanningsamplitude VERA van de wiskiesketen een niveau van VCC handhaaft. Omdat het wissende vrijgeefkloksignaal QER logisch laag is, is de uitgang van de poortmiddelen 440 logisch laag. Daardoor handhaaft de wislijn 41 een potentiaal 15 van 0 V.

Anderzijds, in het geval dat de paginawismodus verlangd wordt, dat wil zeggen wanneer het schrijf-vrijgeefsignaai wtx naar een logisch laag niveau gaat, gaat het wisvrijgeefkloksignaal QER van logisch laag naar logisch hoog en wordt de spanningsamplitude VWDL op de woordlijnen WL^-WL^ op een logisch lage toestand gehouden. De logisch hoge toestand van het wisvrijgeefsignaal QER heeft tot gevolg 20 dat de poortmiddelen 440 de wisspanning VER leveren. Omdat het V poortmiddelensignaal 83 in de ongekozen pagina echter laag is, leveren de poortmiddelen 440 een potentiaal van 0 V aan de wislijn 441. Een logisch lage toestand van de uitgang van de poortmiddelen schakelt de spanningsstabilisatiemiddelen 430 in, waardoor de poortmiddelen 440 een logisch lage toestand blijven geven. Wanneer de wisbewerking uitgevoerd wordt, gaat de aan de wiskiesketen geleverde wisspanningsamplitude VERA vanaf een niveau 25 van VCC 93 in figuur 9 omhoog naar 12-13 V. Daarbij wordt de spanningsamplitude VSL van de gekozen wisiijn logisch hoog door het adressignaal ADDR. Hierdoor bereikt de spanningsamplitude VUSL van de gekozen wislijn in de gekozen pagina een hoog niveau van 12-13 V, terwijl de spanningsamplitude VUSL van de ongekozen wislijn een potentiaal 0 V behoudt. Met andere woorden: de paginawisbewerking wordt over de gekozen pagina uitgevoerd.

30 Het zal door een gemiddeld deskundige gemakkelijk begrepen worden dat bij de hiervoor toegelichte wisbewerking de doorlaattransistor 420 een logisch hoge toestand aan het knooppunt 431 levert wanneer de uitgang van de logische poort 410 logisch hoog is en het de uitgang van de poortmiddelen 440 logisch laag maakt nadat het knooppunt 442 dezelfde logische toestand als een voorbije logische hoge toestand handhaaft als gevolg van het weer inschakelen van de transistor 431 door het logisch laag zijn van het 35 knooppunt 441, en dat de doorlaattransistor 420 tussen de uitgang van de logische poort 410 en het knooppunt 431 aangebracht is voor het zonder achteruitgang overdragen van de uitvoer van de logische poort 410 naar de poortmiddelen 440. Anderzijds kan in figuur 6 gezien worden dat alle bronnen via de gemeenschappelijke bronlijnen met de gemeenschappelijke wislijn 41 verbonden zijn. Elke pagina heeft echter onafhankelijk zijn eigen wislijn, zodat alleen een gekozen pagina wisbaar is. Verder, omdat alle 40 gemeenschappelijke bronlijnen CD1-CSK zodanig met de wislijn 41 verbonden zijn dat zij samengebonden ("strapped”) worden kan het oppervlak van het schijfje tot een minimum beperkt worden.

Hierna zal de programmeerbewerking van het geheugen toegelicht worden. Zoals hiervoor toegelicht, is de flitstype EEPROM eenheid volgens de uitvinding byteprogrammeerbaar.

Omdat, zoals in de keten van figuur 6 te zien is, de afvoeren van de cellen in een kolom gemeenschappelijk 45 met een bitlijn in dezelfde kolom verbonden zijn en niet door de andere bitlijnen beïnvloed worden, worden alleen de cellen in een byte tegelijk door de Y poortmiddelen YG1 gekozen, dat wil zeggen het byte-programmeren verzorgd wordt. De Y poortmiddelen YG1, die de NMOS transistors ST10, ST^, ST31, ST^, ST,.,, ST21, ST32, ST41, waarvan de poorten met de kieslijnen Yi, Yj vanaf de kolomadresdecoder 200 verbonden zijn, inschakelen, hebben tot gevolg dat vanaf de datalijnen DL1( DLj,, DL3, DL4 ingevoerde data 50 in de bitlijnen BL1f BL*. BL5, BLe of de bitlijnen BLj,, BL3, BL*. BL7 gevoerd worden, die respectievelijk met de NMOS transistors verbonden zijn.

Wanneer het signaal van de eerste kieslijn Yi logisch hoog is en het signaal van de tweede kieslijn Yj logisch laag is, worden de vier NMOS transistors ST10, ST221 ST31, ST42, waarvan de poorten gemeenschappelijk met de eerste kieslijn Yi verbonden zijn ingeschakeld en zijn de cellen MC11-MCKi» MC14-MCK4, 55 MC15-MCk5, ΜΟ,β-ΜΟκβ, waarvan de afvoeren met de bitlijnen BL,, BL*, BLS, BI_b verbonden zijn programmeerbaar.

Omgekeerd, in het geval dat het signaal van de eerste kieslijn Yi logisch laag is en het signaal van de 194451 6 tweede kieslijn Yj logisch hoog is, worden de overige vier NMOS transistors ST11f ST31, ST^, ST41, waarvan de poorten gemeenschappelijk met de tweede kieslijn Yj verbonden zijn, ingeschakeld en zijn de geheugencellen MC^-MC^, MC^-MC^, MC,6-MCK6> MC^-MC^, waarvan de afvoeren met de bitlijnen BLj, BLg, BLe, BL7 verbonden zijn programmeerbaar. Hierbij wordt een hoge spanning van ongeveer 12 V 5 via de ermee verbonden woordlijn aan de besturingspoort 60 van de geprogrammeerde geheugencel gelegd, en wordt de bron 54 als gevolg van het wiskiessignaal met een aardpotentiaal geaard. De in het kanaalgebied 64 aanwezige hete elektronen worden dan door lawinedoorslag in de zwevende poort 58 geïnjecteerd, waardoor de drempelspanning van de cel een niveau van 6-7 V krijgt, met andere woorden waardoor binaire data 'O" in de gekozen bitlijnen geschreven worden.

10 De leesbewerking wordt verzorgd door het aan de besturingspoort 60 leggen van een potentiaal van 5 V en een potentiaal van 1,5 V aan de afvoer 56. Hierdoor loopt een stroom vanaf de afvoeren 56 van de gewiste cel of de geprogrammeerde cel via het kanaal naar de bronnen 54. De in figuur 7 getoonde matrix van EEPROM cellen is een ketenschema in het geval dat er zestien kolomlijnen (of bitlijnen) per pagina zijn. Elk van de I/O lijnen I/O,, l/02, l/03, l/04 vertakt zich in vier lijnen en de vertakte zestien I/O lijnen corres-15 ponderen respectievelijk met de zestien bitlijnen BL,-BL,6. De Y poortmiddelen YG1 heeft vier kieslijnen Yi, Yj, Yk, YI, en de wislijn 41 wordt in tweeën gedeeld. Deze twee wislijnen zijn gemeenschappelijk met de gemeenschappelijke bronlijnen CD,-CSK verbonden, waarbij een van de twee lijnen tussen de twee bitlijnen BL4 en BLS gepositioneerd is en de andere tussen de bitlijnen BL12 en BL13.

De wis- en programmeerbewerkingen in de geheugenmatrix in figuur 7 zijn gelijk aan die voor de 20 geheugenmatrix van figuur 6. De figuren 6 en 7 tonen dat de rangschikking van I/O aansluitingen (of lijnen) in deze celmatrix in vergelijking met bekende geheugenmatrixes heel bijzonder is. In figuur 6 zijn de twee bitlijnen toegewezen aan een I/O aansluiting. Daarom zijn de acht bitlijnen Βί,-Βί^ met de vier I/O aansluitingen verbonden met twee bitlijnen per I/O aansluiting. Wanneer het signaal van de eerste kieslijn Yi tijdens programmering op een hoge potentiaal gehouden wordt, worden de bitlijnen BL,(l/0,), BL4(l/02), BLg 25 (l/Os), BL8(l/04) gekozen. Wanneer het signaal van de tweede kieslijn Yj op een hoge potentiaal gehouden wordt, worden de bitlijnen BLg (I/O,), BI_3(l/02), BI* (l/03), BL7 (l/04) gekozen.

In figuur 7 vertakt elk van de I/O aansluitingen I/O,, l/02, l/03, l/04 echter in vier lijnen. Wanneer het signaal van de eerste kieslijn Yi tijdens het programmeren op een hoge potentiaal gehouden wordt, worden de bitlijnen BL,(l/0,), BL5(l/02), BI_9(l/03), BL13(l/04) gekozen. Wanneer het signaal van de tweede kieslijn 30 Yj op een hoge potentiaal gehouden wordt, worden de bitlijnen B 1^(1/0,), BL^I/Os), BL10(l/O3), BL14 (l/04) gekozen. Wanneer het signaal op de derde kieslijn Yk op een hoge potentiaal gehouden wordt, worden de bitlijnen BL3(l/0,), BL7 (l/02), BL,,(l/03), BL,S (l/04) gekozen. Wanneer het signaal van de vierde kieslijn YI op een hoge potentiaal gehouden wordt, worden de bitlijnen BL4(l/0,), BLJI/Oa), BL,2(l/03), BL,e(l/04) gekozen. In de andere pagina’s PG2-PG2N alsmede de eerste pagina PG„ als voorbeeld getoond, zijn de 35 I/O aansluitingen op dezelfde wijze gerangschikt.

Het is voor de rangschikking van de I/O aansluitingen bekend dat de I/O aansluitingen (of bitlijnen) in een pagina gebalanceerd gekozen worden wanneer de programmeerbewerking uitgevoerd wordt. Met betrekking tot het effect en het resultaat van de werking in overeenstemming met de rangschikking I/O aansluitingen zal daarvan met verwijzing naar de figuren 10A tot en met 10C daarvan een toelichting gegeven worden.

40 Figuur 10A toont de rangschikking van de I/O aansluiting bij de stand van de techniek, wanneer de programmeerbewerking uitgevoerd wordt. De figuren 10B en 10C tonen respectievelijk de relatie tussen het signaal van de eerste kieslijn Yi in de logisch hoge toestand en het signaal van de tweede kieslijn Yj in de logisch hoge toestand in figuur 6.

In de figuren 10A tot en met 10C zijn de tussen de bronnen van de cellen geplaatste weerstanden R 45 parasitaire weerstandscomponenten die aanwezig zijn doordat de bron 54 van de cel via het brondiffusie-gebied 52 gemeenschappelijk met de bronnen van de naburige cellen verbonden Is. In figuur 10A is de aan het knooppunt 71 gelegde aardspanning 4Rxld V in het geval dat de eerste cel door de eerste bitlijn BL1 gekozen wordt.

Hier worden echter de vier cellen gekozen door een stroom ld die door de vier I/O lijnen van de acht I/O 50 lijnen loopt, zoals getoond in figuren 10B en 10C. In dit geval wordt de aardspanning op het knooppunt 72 van figuur 10B verhoogd tot 5Rxld V door het optellen van een spanning 4Rxld V als gevolg van de stroom ld door de cel op de eerste I/O lijn I/O, bij de spanning Rxld V, die optreedt als gevolg van de stroom door de cel op de vierde I/O lijn (van links) l/02. De aan het knooppunt 73 van figuur IOC gelegde aardspanning is ook 5Rxld V als gevolg van de spanning 3Rxld V die aan de tweede I/O lijn I/O, gelegd wordt en de 55 spanning 2Rxld V die aan de derde I/O lijn l/02 gelegd wordt. Hoewel de aardspanning hier hoger is dan de aardspanning bij de stand van de techniek, vormt dit geen groot probleem voor de programmeer- en leesbewerkingen van het geheugen.

Claims (4)

7 194451

1. Elektrische wisbare en programmeerbare halfgeleidergeheugeneenheid met een geheugenmatrix, bestaande uit een aantal woordlijnen, bitlijnen, wislijnen en transistors met zwevende poort, waarbij de 5 afvoeren van de transistors met zwevende poort in een kolom gemeenschappelijk met één van de bitlijnen verbonden zijn, en de besturingspoorten van de transistors met zwevende poort in een rij gemeenschappelijk met één van de woordlijnen verbonden zijn, en de bronaansluiting van elke transistor met zwevende poort met één van de wislijnen verbonden is, en met een rij-adresdecoder een kolomadresdecoder en een aantal in/uitgangslijnen, met het kenmerk, dat de geheugeneenheid in paginaformaat is opgebouwd, de 10 transistors met zwevende poort van elke pagina met een enkele wislijn (41) verbonden zijn, en de wislijnen van alle pagina’s verbonden zijn met een wiskiesketen (400) voor het afgeven van een wisspanning aan een door de wiskiesketen geselecteerde pagina, dat aan elke pagina een aantal in/uitgangslijrien toegekend zijn en de bitlijnen van elke pagina in bitlijngroepen onderverdeeld zijn, waarbij het aantal bitlijnen per groep gelijk is aan het aantal toegekende in/uitgangslijnen, en elke pagina een kiesinrichting bevat die gestuurd 15 wordt door de kolomadresdecoder (200) en door welke tijdens het programmeren of lezen een bepaalde bitlijngroep verbonden kan worden met de erbij horende in/uitgangslijn, waarbij de indeling van de groepen zodanig is gebeurd, dat de tijdens het programmeren van de geselecteerde transistors met zwevende poort door de gemeenschappelijke wislijn naar aarde vloeiende stromen leiden tot gelijkmatige spanningsvallen tussen de respectieve bronaansluitingen van de geselecteerde transistors met zwevende poort en aarde.

2. Elektrisch wisbare en programmeerbare halfgeleidergéheugeneenheid volgens conclusie 1, met het kenmerk, dat de wiskiesketen (400) voor elke pagina een wisschakeling heeft, met een logische poort (410) voor het leveren van een logisch signaal in responsie op een door de kolomadresdecoder aan een ingang van de poort geleverd signaal en een aan een andere ingang van de poort geleverd wiskloksignaal; 25 een doorlaatinrichting voor het zonder niveauveriaging doorlaten van het uitgangssignaal van de logische poort; poortmiddelen (440) met een ingang en een uitgang en gevoed door een wisvoedingsspanning, waarvan de ingang met de uitgang van de logische poort (410) verbonden is en aan de uitgang een wisspanning opgewekt wordt wanneer de ingang van de poortschakeling zich in een logisch lage toestand bevindt; en 30 een spanningstabilisatie-inrichting (430), die tussen de ingang van de poortschakeling (440) en de uitgang van de poortschakeling verbonden is, door de wisvoedingsspanning gevoed wordt en de wisspanning stabiliseert.

3. Elektrisch wisbare en programmeerbare halfgeleidergeheugeneenheid volgens conclusie 2, met het kenmerk, dat de spanningstabilisatie-inrichting uit een veldeffecttransistor met geïsoleerde stuurelektrode 35 met een drempelspanning van minder dan nul volt bestaat.

4. Elektrisch wisbare en programmeerbare halfgeleidergeheugeneenheid volgens conclusie 3, met het kenmerk, dat het wiskloksignaal een logisch hoge toestand inneemt wanneer een wisoperatie uitgevoerd moet worden. Hierbij 11 bladen tekening