FR2655176A1 - Dispositif de memoire a semiconducteurs programmable et effacable par voie electrique. - Google Patents
Dispositif de memoire a semiconducteurs programmable et effacable par voie electrique. Download PDFInfo
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Abstract
L'invention concerne la technologie des semiconducteurs. L'invention consiste en une mémoire morte programmable qui peut être effacée page par page et dont les cellules de mémoire sont constituées par des transistors à grille flottante de type flash. Le réseau de cellules de mémoire est divisé en plusieurs pages (PG1 -PG2N ), et chaque page comprend un ensemble de lignes de bit, un ensemble de lignes de source communes et un ensemble de lignes de mot. Un ensemble de circuits de sélection d'effacement (400) sont prévus en correspondance avec les pages respectives dans le but d'effacer les cellules dans une page sélectionnée. Application à l'informatique.
Description
La présente invention concerne une mémoire morte
programmable et effaçable par voie électrique (qu'on appel-
lera ci-après mémoire EEPROM), et elle porte plus particu-
lièrement sur un dispositif de mémoire morte programmable et effaçable par page par voie électrique, comprenant un
ensemble de transistors à grille flottante de type flash.
La mémoire EEPROM est une mémoire morte qui est programmable et effaçable par voie électrique, grâce aux caractéristiques électriques de cellules EEPROM organisées
en un réseau On utilise dans les cellules EEPROM des tran-
sistors de type à grille flottante et à oxyde tunnel (FLOTOX) qui sont effacés par l'exposition à de la lumière ultraviolette, et des transistors à grille flottante de type flash La structure du transistor à grille flottante de type flash est similaire à la structure du transistor de type FLOTOX, dans la mesure o elle comporte une grille en
silicium polycristallin à deux couches, mais elle en diffè-
re par le fait que les bords de la région de source et de la région de drain chevauchent la grille flottante qui se
trouve au-dessous de la couche d'oxyde de grille mince.
Le transistor de type FLOTOX qui est utilisé dans la cellule EEPROM est programmable en mettant à profit le fait que des électrons qui dérivent du drain vers la grille flottante, traversent par effet tunnel une couche d'oxyde tunnel d'environ 10 nm, et ce transistor est effaçable en mettant à profit le fait que des électrons qui dérivent de la grille flottante vers la source traversent par effet
tunnel la couche d'oxyde tunnel d'environ 10 nm.
Le brevet des E U A N O 4 203 158, appartenant à
Intel, décrit une technologie de base concernant le tran-
sistor de type FLOTOX précité.
Si on considère maintenant un réseau utilisant les transistors de type FLOTOX, on note que du fait que tous les drains sont interconnectés avec une ligne de bit commune, une tension élevée est appliquée à tous les drains, y compris les drains non désirés On utilise donc un autre
transistor, appelé transistor de sélection, pour sélection-
ner seulement les cellules désirées Par conséquent, dans le dispositif EEPROM qui utilise des transistors à grille flottante de type FLOTOX pour les cellules de mémoire, deux transistors sont nécessaires pour un bit ou une cellule, ce qui fait qu'il est difficile de fabriquer un dispositif
EEPROM présentant une densité d'intégration élevée.
D'autre part, comme décrit ci-dessus, le transis-
tor à grille flottante de type flash a une structure dans laquelle les bords d'une région de source et d'une région
de drain chevauchent une grille flottante, avec interposi-
tion d'une couche mince d'oxyde tunnel, comme le montrent les figures l A à 1 D. La figure l A montre une vue en plan du transistor à grille flottante de type flash La figure l B et la figure
1 C sont des coupes qui correspondent respectivement aux li-
gnes b-b' et c-c' de la figure l A, et la figure 1 D est un
schéma de circuit équivalent La figure l A montre une ré-
gion de diffusion de source 52, la région de source 54 et la région de drain 56, une grille flottante 58 en silicium
polycristallin, une grille de commande 60 en silicium poly-
cristallin et une région de canal 64, qui est définie par
la région de source 54 et la région de drain 56.
La figure 1 B montre un substrat semiconducteur
, la région de diffusion de source 52, la région de sour-
ce 54, la région de drain 56, la grille de commande 60 en silicium polycristallin, la grille flottante 58 en silicium polycristallin, la région de canal 64, une couche d'oxyde
tunnel 62 entre la région de canal 64 et la grille flottan-
te 58, et une couche diélectrique d'oxyde 66 entre la gril-
le de commande 60 et la grille flottante 58.
La figure 1 C montre le substrat semiconducteur , la région de diffusion de source 52, la couche d'oxyde tunnel 62, la grille de commande 60, la grille flottante 58
et la couche diélectrique d'oxyde entre la grille de com-
mande 60 et la grille flottante 58.
La figure 1 D est un schéma de circuit équivalent du transistor à grille flottante de type flash, dans lequel on voit le couplage capacitif 70 entre la grille de comman- de 60 et la grille flottante 58, le couplage capacitif 76 entre la grille flottante 58 et la région de source 54, le couplage capacitif 72 entre la grille flottante 58 et la région de drain 56, et le couplage capacitif 74 entre la
grille flottante 58 et la région de canal 64.
En considérant maintenant la figure 1 B, on va dé-
crire les opérations d'effacement, de programmation et de lecture de la mémoire EEPROM qui est constituée par les
transistors à grille flottante de type flash.
Lorsqu'on utilise le transistor à grille flottan-
te de type flash pour la cellule de mémoire, une ligne d'effacement est connectée à la région de source 54, une ligne de bit est connectée à la région de drain 56, et une
ligne de mot est connectée à la grille de commande 60.
On réalise l'opération d'effacement de la mémoire
EEPROM en élevant jusqu'à 12 volts le potentiel de la sour-
ce 54 (ou de la ligne d'effacement), en reliant à la masse la grille de commande 60 (ou la ligne de mot) et en faisant
flotter le drain 56 (ou la ligne de bit) Avec l'effet tun-
nel de Fowler-Nordheim, des électrons dérivent de la grille flottante 58 vers la source 54 en traversant la couche d'oxyde tunnel 62 Simultanément, la tension de seuil du
transistor est réduite à environ 1 à 2 volts.
On effectue l'opération de programmation en ap-
pliquant une tension élevée au drain 56 de la cellule En pratique, on effectue ceci en appliquant environ 7 volts à la région de drain 56 et 12 volts à la grille de commande
, et dans ces conditions des électrons chauds sont pro-
duits dans la région de désertion qui se trouve entre le drain 56 et le canal 64, et sont injectés dans la grille flottante 58, ce qui élève jusqu'à 6 à 7 volts la tension
de seuil du transistor.
D'autre part, on effectue l'opération de lecture en appliquant 5 volts à la grille de commande 60 et 1,5 volt à la région de drain 56, et en détectant ensuite un courant de canal qui circule du drain 56 vers la source 54
d'une cellule programmée ou d'une cellule effacée.
Dans le cas o on utilise un tel transistor à
grille flottante de type flash de la manière indiquée ci-
dessus, un seul transistor est nécessaire pour un bit, et
toutes les cellules peuvent effacées en même temps, con-
trairement au cas du réseau utilisant les transistors de type FLOTOX Le brevet des E U A no 4 698 787, appartenant
à Exel Microelectronics, Inc, décrit un tel réseau de mé-
moire EEPROM, utilisant les transistors de type flash pour
les cellules.
Ce brevet concerne la technique dans laquelle des cellules de mémoire dans un réseau sont effaçables bloc par bloc ou multiplet par multiplet Ce brevet est illustré sur la figure 2, la figure 3 et la figure 4, dans lesquelles la figure 2 est un schéma de toutes les cellules de mémoire du
brevet précité, la figure 3 est un schéma de circuit inter-
ne de la figure 2 pendant l'accomplissement d'une opération
d'effacement par bloc, et la figure 4 est un schéma de cir-
cuit interne d'un autre mode de réalisation du brevet pré-
cité, lors de la mise en oeuvre de l'opération d'effacement
par multiplet.
En considérant la structure de la puce de mémoire EEPROM du brevet précité, qui est représentée sur la figure 2, on note que des pages PG 1PGN sont incorporées du côté gauche d'un décodeur d'adresse de rangée 81 qui est placé
au centre de la puce, et des pages PGN+ 1 PG 2 N sont dispo-
sées du côté droit du décodeur d'adresse de rangée 81, et chacune des pages PG 1-PG 2 N possède un ensemble de lignes de colonne, un ensemble de lignes de mot et un ensemble de cellules qui sont connectées à ces lignes On obtient le nombre de cellules en multipliant le nombre de lignes de
colonne et le nombre de lignes de mot.
Les lignes de colonne d'une page sont connectées en commun à l'une des lignes d'entrée/sortie (I/O) d'un dé- codeur d'adresse de colonne 83 Lorsque le nombre de pages est de 2 N, les lignes d'entrée/sortie du décodeur d'adresse de colonne 83 sont au nombre de 2 n, et elles portent les désignations I/01, I/O 2,, I/O 2 N' A ce moment, la ligne I/O 1 est connectée à la ligne de colonne commune de PG 1 la ligne I/O est connectée à la ligne de colonne commune de PG 2 et la ligne I/O 2 N est connectée à la ligne de colonne commune de PG 2 N' Les lignes d'entrée/sortie qui proviennent du décodeur d'adresse de colonne 83 pour la sélection de
colonne, et une ligne d'effacement commune 11 pour l'opéra-
tion d'effacement, sont connectées à toutes les pages.
La figure 3 et la figure 4 montrent des modes de
réalisation conformes à la figure 2, représentant la forma-
tion d'un réseau des cellules de mémoire Sur la figure 3 et la figure 4, le nombre de lignes d'entrée/sortie (I/O)
est de huit pour la commodité de la description.
Les cellules du réseau qui est représenté sur la figure 3 sont les cellules EEPROM du type effaçable par bloc Les grilles de commande des cellules dans une rangée
sont connectées en commun à la ligne de mot de la même ran-
gée Les drains des cellules dans une colonne sont connec-
tés en commun à la ligne de bit (ou ligne d'entrée/sortie)
de la même colonne Les sources des cellules dans une ran-
gée sont connectées en commun à la ligne de source commune de la même rangée Du fait que la ligne d'effacement 11 est connectée en commun à toutes les lignes de source communes Cs 1 CSKI la tension d'effacement est appliquée à toutes les lignes de source communes C 51 Cs K par l'intermédiaire de la
ligne d'effacement 11.
La figure 4 montre un réseau de cellules EEPROM qui est du type effaçable par multiplet Les grilles de commande des cellules dans une rangée sont connectées en commun à la ligne de mot de la même rangée Les drains des cellules dans une colonne sont connectés en commun à la ligne de bit de la même colonne Les sources des cellules dans une rangée sont connectées en commun à la ligne de source commune de la même rangée Le réseau de la figure 4
diffère du réseau de la figure 3 par le fait que les tran-
sistors métal-oxyde-semiconducteur à canal N (NMOS) qui
sont placés un par un à l'extrémité droite de chaque ran-
gée, sont utilisés pour l'opération d'effacement par multi-
plet Les sources des transistors NMOS sont respectivement connectées aux lignes de source communes respectives, et
les grilles des transistors NMOS sont respectivement con-
nectées aux lignes de mot respectives, tandis que les
drains de tous les transistors NMOS sont connectés en com-
mun à la ligne d'effacement 11 Autrement dit, dans le ré-
seau de la figure 3, lorsque la tension d'effacement est appliquée par l'intermédiaire de la ligne d'effacement 11 à toutes les lignes de source communes dans un bloc, toutes
les cellules dans un bloc sont effacées simultanément Ce-
pendant, dans le réseau de la figure 4, du fait que la ten-
sion d'effacement qui est transmise par la ligne d'efface-
ment 11 est appliquée seulement à une ligne de source com-
mune sélectionnée, seules les cellules qui se trouvent dans
une rangée sont effacées simultanément.
Du fait que l'opération d'effacement est effec-
tuée en appliquant une tension élevée à la ligne d'efface-
ment 11 et en reliant à la masse toutes les lignes de mot,
toutes les cellules de mémoire d'une puce sont effacées si-
multanément, ce qui provoque l'effacement de cellules pour lesquelles cette opération n'est pas nécessaire C'est à
cause du fait qu'une tension élevée est appliquée à la li-
gne d'effacement Il dans l'opération d'effacement, que la source 54 de la figure 1 B a été formée à l'intérieur de la
région de diffusion de source 52 de la figure l B, sans sé-
paration entre elles Par conséquent, l'effacement de tou-
tes les cellules de mémoire se produit en même temps Dans ce cas, le temps d'accès de toutes les cellules de mémoire est allongé du fait que les résistances des éléments de mi- se à la masse correspondants augmentent en même temps que
la tension de drain qui commande le temps d'accès des cel-
lules de mémoire Du fait qu'il est difficile de fabriquer toutes les cellules de mémoire dans les mêmes conditions, les temps d'accès de toutes les cellules de mémoire ne sont
pas égaux Dans ce cas, le temps total nécessaire pour ac-
céder à toutes les cellules est déterminé par le temps d'accès le plus long Par exemple, lorsque le temps d'accès de l'une des cellules de mémoire est de 100 ns alors que le temps d'accès d'une autre cellule de mémoire est de 140 ns, le temps total nécessaire pour accéder aux deux cellules de
mémoire est de 140 ns.
On doit donc prendre en considération une augmen-
tation de la résistance parasite, due à la densité d'inté-
gration élevée du dispositif de mémoire, ainsi que le temps
d'accès des cellules de mémoire.
L'invention a donc pour but de procurer un procé-
dé pour former un réseau de cellules de mémoire morte pro-
grammable et effaçable par voie électrique, utilisant des
transistors de type flash (EEPROM de type flash), qui per-
mette de diminuer la chute de tension de source qui résulte d'une augmentation de la résistance de masse de sources connectées à la masse, en utilisant dans ce but des lignes
d'entrée/sortie conçues de façon appropriée.
Un autre but de l'invention est de procurer un
dispositif EEPROM de type flash qui soit effaçable par pa-
ge. Un autre but de l'invention est de procurer un procédé et un circuit qui puissent appliquer une tension d'effacement à chaque page de la mémoire EEPROM de type
flash, en maintenant une tension de seuil optimisée.
Un but supplémentaire de l'invention est de pro-
curer un dispositif de mémoire qui permette de minimiser l'aire d'une puce de mémoire en interconnectant toutes les lignes. Pour atteindre les buts précités de l'invention, ainsi que d'autres, un réseau de cellules EEPROM conforme à l'invention comprend: 1 un ensemble de transistors à grille flottante
comportant des sources, des drains et des grilles flottan-
tes, arrangés en une structure matricielle;
un ensemble de lignes de mot connectées respecti-
vement aux grilles de commande des transistors se trouvant dans les mêmes rangées;
un ensemble de lignes de bit connectées respecti-
vement aux drains des transistors dans les mêmes colonnes, et divisées en un premier groupe et un second groupe; une ligne d'effacement connectée en commun aux lignes de source communes;
des premiers moyens de sélection pour sélection-
ner le premier groupe pour autoriser l'accomplissement d'une opération d'écriture et d'une opération de lecture des cellules seulement dans le premier groupe; et des seconds moyens de sélection pour sélectionner le second groupe, pour autoriser l'accomplissement d'une
opération d'écriture et d'une opération de lecture des cel-
lules seulement dans le second groupe.
Selon un autre aspect de l'invention, le disposi-
tif de mémoire de l'invention comprend un ensemble de cir-
cuits de sélection d'effacement, respectivement connectés à chaque page, pour appliquer une tension d'effacement à des
pages désirées, en transmettant par un amplificateur-sépa-
rateur une tension d'effacement appliquée.
Selon un autre aspect, un dispositif conforme à l'invention comprend:
une porte logique dont deux bornes d'entrée re-
çoivent un signal de validation d'effacement et un signal provenant d'un décodeur d'adresse de colonne, pour émettre un signal de sélection d'effacement; un transistor fonctionnant en transmission, dont la grille est connectée à la borne de tension de source d'alimentation et dont la source est connectée à la borne
de sortie de la porte logique, pour transmettre sans dégra-
dation le signal de sortie de la porte logique;
des moyens de transmission sélective qui reçoi-
vent la tension d'effacement, pour présenter en sortie la tension d'effacement lorsque l'état logique de la sortie de la porte logique est bas; des moyens de stabilisation de tension dont les trois bornes sont respectivement connectées à un noeud d'entrée des moyens de transmission sélective, à un noeud
de sortie des moyens de transmission sélective et à l'élé-
ment qui fournit la tension d'effacement, pour stabiliser une différence de potentiel entre les deux extrémités des moyens de transmission sélective; et une ligne d'effacement qui transmet aux lignes de
source communes le signal de sortie des moyens de transmis-
sion sélective.
D'autres caractéristiques et avantages de l'in-
vention seront mieux compris à la lecture de la description
qui va suivre de modes de réalisation, et en se référant aux dessins annexés sur lesquels: La figure l A est une vue en plan d'un transistor
à grille flottante de type flash.
La figure 1 B est une coupe selon la ligne b-b' de la figure l A. La figure 1 C est une coupe selon la ligne c-c' de la figure l A.
La figure ID est un circuit équivalent d'un tran-
sistor à grille flottante de type flash.
La figure 2 est un schéma de circuit d'un réseau classique.
La figure 3 est un schéma de circuit interne cor-
respondant à la figure 2.
La figure 4 est un schéma de circuit d'un autre
réseau de mémoire classique.
La figure 5 est un schéma du réseau de l'inven-
tion.
La figure 6 est un schéma de circuit interne mon-
trant un mode de réalisation du réseau de la figure 5.
La figure 7 est un schéma de circuit interne mon-
trant un autre mode de réalisation du réseau de la figure 5.
La figure 8 est un schéma d'un circuit de sélec-
tion d'effacement conforme à l'invention.
La figure 9 représente des diagrammes séquentiels
conformes à l'invention.
La figure 10 A est un schéma de circuit montrant l'effet d'élévation de la tension de masse correspondant à
l'art antérieur.
Les figures 10 B-10 C sont des schémas de circuit
montrant l'effet d'élévation de la tension de masse corres-
pondant à l'invention.
La figure 5 est un schéma du réseau de l'inven-
tion On considère à titre d'exemple que le nombre de bor-
nes d'entrée/sortie est de huit Sur la figure 5, des pages PG 1 PGN ayant quatre bornes d'entrée/sortie I/Oî 1 I/O 4 sont placées du côté gauche d'un décodeur d'adresse de rangée , et des pages PG N+ 1-PG 2 N comportant les quatre bornes d'entrée/sortie restantes I/O 5-I/O 8 sont placées du côté
droit du décodeur.
Chaque page ayant une structure matricielle pos-
sède K lignes de mot (ou lignes de rangée), I lignes de co-
lonne et I exemplaires d'éléments de transmission sélective Y, portant les désignations YG -YG 2 N' qui sélectionnent il l'une des pages P Gl-PG 2 N et qui sont directement connectés à la sortie d'un décodeur d'adresse de colonne 200 Chaque
sortie des circuits de sélection d'effacement 400 est con-
nectée à la page correspondante, et des entrées respectives des circuits de sélection d'effacement 400 sont connectées en commun à la ligne d'effacement 111, pour recevoir la
tension d'effacement.
La figure 6 représente le réseau de la première
page PG 1, comprenant huit lignes de colonne (lignes d'en-
trée/sortie ou lignes de bit) sur la figure 5 Le circuit interne de la figure 6, constitué par 8 x K exemplaires de transistors de type flash MC il-MCK 8, comprend:
huit lignes de bit communes BL -BL 8 ou huit li-
gnes de colonne qui sont connectées à quatre bornes d'en-
trée/sortie I/01, I/02, I/031 I/04 par deux lignes de bit par borne d'entrée/sortie, chacune d'elles étant connectée
à la connexion de drain des cellules dans une colonne cor-
respondante;
K lignes de mot WL -WL Ky avec chaque ligne con-
nectée en commun aux grilles d'une rangée correspondante; un élément de transmission sélective Y, YG 1,
comportant huit transistors dont les grilles sont connec-
tées à deux lignes provenant du décodeur d'adresse de co-
lonne 200, pour sélectionner des lignes de bit désirées et pour transmettre des données par l'intermédiaire des lignes
de données DL 1-DL 4, vers les cellules de mémoire correspon-
dant aux lignes de bit sélectionnées, par l'activation des transistors dans l'élément de transmission sélective Y; et
un circuit de sélection d'effacement 400 desti-
né à appliquer une tension d'effacement VER aux lignes de source communes C 51-CSK de toutes les cellules de mémoire
MC l-MCK 8, par l'intermédiaire de la ligne d'effacement 41.
La figure 7 illustre le circuit interne de la première page PG 1 de la figure 5 dans le cas o une page
comporte seize lignes de colonne (ou lignes de bit) commu-
nes Alors que le nombre des lignes de bit communes est de
huit sur la figure 6, il est de 16 sur la figure 7 En ou-
tre, quatre lignes de bit sont connectées en commun à l'une des bornes d'entrée/sortie sur la figure 7 L'élément de transmission sélective Y comporte donc quatre lignes Yi,
Yj, Yk, Yl provenant du décodeur d'adresse de colonne 200.
La sortie du circuit de sélection d'effacement 400 applique
la tension d'effacement aux lignes de source communes.
La figure 8 montre le schéma de circuit interne du circuit de sélection d'effacement 400 qui est représenté
sur la figure 6 et la figure 7.
Le circuit de sélection d'effacement 400 com-
prend: une porte logique 410 dont les deux bornes
d'entrée reçoivent un signal d'horloge de validation d'ef-
facement QER, et un signal provenant du décodeur d'adresse de colonne 200, pour émettre un signal destiné à permettre l'opération d'effacement; un transistor fonctionnant en transmission, 420, dont la grille est connectée à la borne de source de tension d'alimentation, et dont la source est connectée à
la borne de sortie de la porte logique 410, pour transmet-
tre sans dégradation le signal de sortie de la porte logi-
que 410;
un élément de transmission sélective 440 desti-
né à appliquer la tension d'effacement VER à l'une des li-
gnes de source communes C 51-CSK sur la figure 6 ou la figu-
re 7, seulement lorsque l'effacement est autorisé par la porte logique 410; et un transistor 430 pour stabiliser la tension de sortie de l'élément de transmission sélective 440, dont la
grille est connectée au noeud 441 de l'élément de transmis-
sion sélective 440 et dont la source et le drain sont con-
* nectés au noeud 431 et à l'élément qui fournit la tension
d'effacement VER.
La figure 9 est un diagramme séquentiel qui mon-
tre les opérations d'effacement de page effectuées confor-
mément à l'invention Sur la figure 9, ADDR désigne un dia-
gramme séquentiel d'un signal d'adresse externe, WEX dési-
gne un signal de validation d'écriture, QER désigne un si- gnal de validation d'effacement, VWDL désigne l'amplitude de tension sur une ligne de mot, YS désigne un signal sur une première ligne d'élément de transmission sélective Y,
Yi, ou un signal sur une seconde ligne d'élément de trans-
mission sélective, Y, Yj, VERA désigne une tension d'effa-
cement qui est appliquée à un circuit de sélection d'effa-
cement, VSL désigne une amplitude de tension d'une ligne d'effacement sélectionnée, VUSL désigne une amplitude de
tension d'une ligne d'effacement non sélectionnée Les ré-
férences numériques 90-95 sur la figure 9 sont incorporées pour permettre de mieux comprendre les relations entre les
signaux précités.
Les figures 10 B, 10 C sont des schémas qui mon-
trent la circulation du courant dans les cellules dans une
rangée, lorsque la tension de masse est appliquée aux cel-
lules dans la même rangée, pour effectuer l'opération de
programmation ou de lecture.
On va maintenant décrire l'invention en se réfé-
rant aux dessins mentionnés ci-dessus.
Du fait que la structure des réseaux de la figure 6 et de la figure 7 est identique, à l'exception de la taille d'une page, on décrira les opérations d'effacement
et de programmation de l'invention en se référant à la fi-
gure 6.
On décrira tout d'abord l'opération d'effacement.
L'opération d'effacement, qui est précédée par l'opération
de programmation, peut être accomplie sur toute les cellu-
les dans la puce, ainsi que sur les cellules qui se trou-
vent dans une page sélectionnée L'opération d'effacement
électrique de la mémoire consiste à écrire une donnée bi-
naire " 1 " dans les cellules de la page sélectionnée, ou dans toutes les cellules, pendant que des électrons de la grille flottante sont déchargés A ce moment, les drains des cellules M Cil-MCK 8 connectées à toutes les lignes de bit BL 1-BL 8 sont dans un état flottant, et toutes les li- gnes de mot WL -WLK sont connectées à la masse Dans ce
cas, pour appliquer une tension d'effacement VER aux sour-
ces, le circuit de sélection d'effacement 400 qui corres-
pond à la première page PG 1 applique la tension d'efface-
ment VER aux lignes de source communes CS -CSK, par l'in-
termédiaire de la ligne d'effacement 41 L'opération d'ef-
facement est effectuée par l'application de la tension
d'effacement VER aux lignes de source communes CS -CSK.
Dans ce cas, avec l'effet tunnel de Fowler-Nordheim, des électrons dérivent à travers une couche mince d'oxyde de grille, de la grille flottante 58 vers la source 54, du fait de l'application d'une tension élevée de 12 volts à la
source 54 sur la figure 1 B, comme indiqué ci-dessus L'opé-
ration d'effacement réduit à environ 1-2 volts la tension
de seuil de la cellule qui utilise un transistor métal-oxy-
de-semiconducteur (MOS) à enrichissement.
On va maintenant décrire de façon plus détaillée
l'opération d'effacement en considérant le circuit de sé-
lection d'effacement 400 de la figure 8 et le diagramme sé-
quentiel de la figure 9 Le circuit de sélection d'efface-
ment 400 joue un rôle dans la validation ou l'invalidation
de l'opération d'effacement, conformément aux états logi-
ques du signal d'horloge de validation d'effacement QER.
Comme on le voit dans le circuit de la figure 8, l'élément
de transmission sélective 440 applique la tension d'efface-
ment VER aux cellules de chaque rangée, par l'intermédiaire de la ligne d'effacement 41, seulement lorsque le signal
QER est à l'état logique haut.
Dans la situation dans laquelle le mode d'efface- ment n'est pas nécessaire, le signal d'horloge de valida-
tion d'effacement est dans un état logique bas, tandis que le signal de validation d'écriture WEX de la figure 9 est dans un état logique haut, ce qui fait que l'amplitude de
tension d'effacement VERA du circuit de sélection d'efface-
ment se maintient à un niveau de VCC Du fait que le signal
d'horloge de validation d'effacement QER est à l'état logi-
que bas, le signal de sortie de l'élément de transmission
sélective 440 est à l'état logique bas La ligne d'efface-
ment 41 maintient donc un potentiel de O volt.
Au contraire, dans le cas o le mode d'effacement
de page est exigé, c'est-à-dire lorsque le signal de vali-
dation d'écriture WEX descend à un niveau logique bas, le signal d'horloge de validation d'effacement QER passe du niveau logique bas au niveau logique haut, et l'amplitude
de tension VWDL sur les lignes de mot WL K-WLK 4 est mainte-
nue à un niveau logique bas Le niveau logique haut du si-
gnal de validaton d'effacement QER commande à l'élément de
transmission sélective 440 de présenter en sortie la ten-
sion d'effacement VER Cependant, du fait que le signal 83 de l'élément de transmission sélective Y dans la page non
sélectionnée est au niveau logique bas, l'élément de trans-
mission sélective 440 applique un potentiel de O volt à la ligne d'effacement 441 Un niveau logique bas de la sortie
de l'élément de transmission sélective débloque le transis-
tor de stabilisation de tension 430, ce qui fait que l'élé-
ment de transmission sélective 440 continue à émettre un niveau logique bas Lorsque l'opération d'effacement est effectuée, l'amplitude de tension d'effacement VERA qui est
appliquée au circuit de sélection d'effacement s'élève jus-
qu'à 12 à 13 volts, à partir d'un niveau de VCC 93 sur la figure 9 Simultanément, l'amplitude de tension VSL de la ligne d'effacement sélectionnée passe au niveau logique haut, sous l'effet du signal d'adresse ADDR L'amplitude de tension VUSL de la ligne d'effacement sélectionnée dans la page sélectionnée atteint donc un niveau haut de 12 à 13 volts, tandis que l'amplitude de tension VUSL de la ligne d'effacement non sélectionnée conserve un potentiel de 0 volt En d'autres termes, l'opération d'effacement de page
est effectuée pour la page sélectionnée.
L'homme de l'art comprendra aisément que dans le
mode d'effacement mentionné ci-dessus, le transistor fonc-
tionnant en transmission, 420, applique un niveau logique haut au noeud 431 lorsque le signal de sortie de la porte logique 410 est au niveau logique haut, et il fait passer
la sortie de l'élément de transmission sélective 440 au ni-
veau logique bas, après quoi le noeud 431 conserve un état logique identique à un état logique haut passé, du fait que
le transistor 430 est à nouveau débloqué par le niveau lo-
gique bas du noeud 441, et le transistor fonctionnant en transmission, 420, est placé entre la sortie de la porte logique 410 et le noeud 431, dans le but de transmettre sans dégradation le signal de sortie de la porte logique 410 à l'élément de transmission sélective 440 D'autre part, comme on peut le voir sur la figure 6, toutes les sources sont connectées à la ligne d'effacement commune 41
par les lignes de source communes Chaque page possède ce-
pendant indépendamment sa propre ligne d'effacement, ce qui
fait qu'il est possible d'effacer seulement une page sélec-
tionnée En outre, du fait que toutes les lignes de source communes CS CSK sont connectées à la ligne d'effacement 41 de manière à être interconnectées ensemble, il est possible
de réduire au minimum l'aire de la puce.
On va maintenant décrire l'opération de program-
mation de la mémoire Comme on l'a mentionné précédemment, le dispositif EEPROM de type flash conforme à l'invention est programmable par multiplet Comme on peut le voir dans
le circuit de la figure 6, du fait que les drains des cel-
lules dans une colonne sont connectés en commun à une ligne de bit dans la même colonne, et ne sont pas affectés par
les autres lignes de bit, seules les cellules d'un multi-
plet sont sélectionnées simultanément par l'élément de transmission sélective Y, YG 1, c'est-à-dire qu'on réalise la programmation par multiplet L'élément de transmission sélective Y, Y Gl, qui débloque les transistors NMOS ST 10, ST 22 ST 31 ' ST 42 S Til, ST 21 ST 32, ST 41 ' dont les grilles sont connectées aux lignes de sélection Yi, Yj provenant du décodeur d'adresse de colonne 200, fait en sorte que les données appliquées en entrée, par les lignes de données DL 1 DL DL DL, atteignent les lignes-l Ve bit B Lif BL
1 ' 2 '3 ' 4 -1 4 '
BL, BL 8 ou les lignes de bit BL 2, BL 34 BL 6 f BL 7, qui sont respectivement connectées aux transistors NMOS Lorsque le signal de la première ligne de sélection Yi est au niveau logique haut et le signal de la seconde ligne de sélection Yj est au niveau logique bas, les quatre transistors NMOS ST 1, ST 22, ST 31, ST 42 dont les grilles sont connectées en commun à la première ligne de sélection Yi sont débloqués, et les cellules MC l-MC Kl' MC 14-MC K 4 MC 15-MC K 5 MC 1-MC dont les drains sont connectés aux lignes de bit BL 1, BL 4,
BL 5 r BL 8 sont programmables.
Inversement, dans le cas o le signal de la pre-
mière ligne de sélection Yi est au niveau logique bas et le signal de la seconde ligne de sélection Yj est au niveau logique haut, les quatre transistors NMOS restants S Tl,
ST 21 ' ST 32, ST 41 ' dont les grilles sont connectées en com-
mun à la seconde ligne de sélection Yj, sont débloqués, et les cellules de mémoire MC 12-MCK 21 MC 13-MC K 3 16 K 6 MC 17-MCK 7, dont les drains sont connectés aux lignes de bit BL 2, BL 3# BL 6, BL, sont programmables A ce moment, une tension élevée d'environ 12 volts est appliquée à la grille de commande 60 de la cellule de mémoire programmée, par l'intermédiaire de la ligne de mot qui lui est connectée,
et la source 54 est reliée à la masse, du fait que le si-
gnal de sélection d'effacement est au potentiel de la mas-
se Ensuite, les électrons chauds restant dans la région de canal 64 sont injectés dans la grille flottante 58 par le claquage par avalanche, ce qui donne un niveau de 6 à 7
volts à la tension de seuil de la cellule En d'autres ter-
mes, des données binaires "'" sont écrites dans les lignes
de bit sélectionnées.
On effectue l'opération de lecture en appliquant un potentiel de 5 volts à la grille de commande 60 et un potentiel de 1,5 volt au drain 56 A ce moment, un courant
circule des drains 56 vers les sources 54 de la cellule ef-
facée ou de la cellule programmée, en passant par le canal.
Le réseau de cellules EEPROM qui est représenté sur la fi-
gure 7 correspond à un schéma de circuit dans le cas o il
y seize lignes de colonne (ou lignes de bit) par page Cha-
cune des lignes d'entrée/sortie I/01, I/022 I/031 I/04 di-
verge en quatre lignes, et les seize lignes d'entrée/sortie
qui résultent de cette divergence correspondent respective-
ment aux seize lignes de bit BL 6-BL 16 L'élément de trans-
mission sélective Y, YG 1 comporte quatre lignes de sélec-
tion Yi, Yj, Yk, Yl, et la ligne d'effacement 41 est divi-
sée en deux Ces deux lignes d'effacement sont connectées en commun aux lignes de source communes CS 1-CS Kr avec l'une des deux lignes placée entre les lignes de bit BL 4 et BL 5, et l'autre placée entre les lignes de bit BL 12, BL 13 ' Les opérations d'effacement et de programmation dans le réseau de mémoire de la figure 7 sont les mêmes que celles qui sont effectuées dans le réseau de mémoire de la
figure 6 La figure 6 et la figure 7 montrent que la dispo-
sition des bornes (ou lignes) d'entrée/sortie dans le ré-
seau de cellules de l'invention est tout à fait particu-
lière, en comparaison avec des réseaux de mémoire classi-
ques Sur la figure 6, deux lignes de bit sont affectées à une seule borne d'entrée/sortie Par conséquent, les huit lignes de bit BL 1-BL 8 sont connectées aux quatre bornes d'entrée/sortie à raison de deux lignes de bit par borne
d'entrée/sortie Si le signal de la première ligne de sé-
lection Yi est maintenu à un potentiel haut pendant la pro-
grammation, les lignes de bit B Ll(I/O 1), BL 4 (I/02), BL 5 (I/03), BL 8 (I/04) sont sélectionnées Si le signal de la seconde ligne de sélection Yj est maintenu à un potentiel haut, les lignes de bit BL 2 (I/O 1), BL 3 (I/02), BL 6 (I/03), BL 7 (I/O 4) sont sélectionnées. Cependant, sur la figure 7, chacune des lignes d'entrée/sortie I/O 1, I/02, 1/03, I/04 diverge en quatre lignes Si le signal de la première ligne de sélection Yi est maintenu à un potentiel haut pendant la programmation, les lignes de bit B Ll(I/O 1), BL 5 (I/02), BL 9 (I/03), BL 13 (I/04) sont sélectionnées Si le signal de la seconde ligne de sélection Yj est maintenu à un potentiel haut, les lignes de bit BL 2 (I/O 1), BL 6 (I/02), BL 10 (I/O 3), BL 14 (I/O 4) sont sélectionnées Si le signal de la troisième ligne de sélection Yk est maintenu à un potentiel haut, les lignes de bit BL 3 (I/O 1), BL 7 (I/02), B Lll(I/03), BL 15 (I/O 4) sont
sélectionnées Si le signal de la quatrième ligne de sélec-
tion Yl est maintenu à un potentiel haut, les lignes de bit
BL 4 (I/O 1), BL 8 (I/O 2), BL 12 (I/O 3), BL 16 (I/O 4) sont sélec-
tionnées Comme dans la première page PG 1 qui est illustrée à titre d'exemple, dans d'autres pages PG 2-PG 2 N les bornes
d'entrée/sortie sont également arrangées de la même maniè-
re.
On sait d'après la configuration des bornes d'en-
trée/sortie que les bornes d'entrée/sortie (ou lignes de bit) dans une page sont sélectionnées en correspondance avec l'opération de programmation qui est effectuée En ce
qui concerne l'effet et le résultat de l'opération, confor-
mément à la configuration des bornes d'entrée/sortie, on
présentera ci-après une explication détaillée en se réfé-
rant aux figures 10 A-10 C La figure 10 A illustre la confi-
guration des bornes d'entrée/sortie dans l'art antérieur,
lorsque l'opération de programmation est effectuée La fi-
gure l OB et la figure 10 C illustrent respectivement la re-
lation entre le signal de la première ligne de sélection Yi au niveau logique haut, et le signal de la seconde ligne de
sélection Yj au niveau logique haut, sur la figure 6.
Sur les figures 1 OA-1 OC, les résistances R qui
sont placées entre les sources des cellules sont des résis-
tances parasites qui sont créées par le fait que la source 54 de la cellule est connectée en commun aux sources des
cellules voisines par l'intermédiaire de la région de dif-
fusion de source 52 Sur la figure 1 OA, la tension de masse qui est appliquée au noeud 71 est égale à 4 R x Id volts, dans le cas o la première cellule est sélectionnée par la
première ligne de bit BL 1.
Cependant, dans l'invention, les quatre cellules
sont sélectionnées par le courant Id qui circule dans qua-
tre lignes d'entrée/sortie parmi les huit lignes
d'entrée/sortie, comme le montrent la figure l OB et la fi-
gure 1 OC Dans ce cas, la tension de masse au noeud 72 de la figure l OB est élevée jusqu'à 5 R x Id, du fait que l'ajout de la tension de 4 R x Id, due au courant Id qui traverse la cellule sur la première ligne d'entrée/sortie I/O, à la tension de R x Id volts qui est appliquée par le
courant traversant la cellule sur la quatrième ligne d'en-
trée/sortie I/02 La tension de masse qui est appliquée au noeud 73 de la figure 1 OC est également de 5 R x Id volts, à cause de la tension 3 R x Id volts qui est appliquée à la seconde ligne d'entrée/sortie I/O 1, et de la tension de
2 R x Id volts qui est appliquée à la troisième ligne d'en-
trée/sortie I/02 Bien que la tension de masse de l'inven-
tion soit plus élevée que la tension de masse classique,
ceci ne constitue pas un problème notable pour les opéra-
tions de programmation ou de lecture de la mémoire.
Dans un mode de réalisation de l'invention, le procédé d'arrangement des bornes d'entrée/sortie est décrit
par la représentation graphique qui est donnée sur la figu-
re 6 et la figure 7, mais il existe également d'autres mo-
des de réalisation, dans lesquels des bornes d'entrée/sor-
tie sont arrangées de façon à minimiser la tension de masse
qui apparaît dans l'invention.
Comme on l'a décrit précédemment, l'invention of-
fre l'avantage de favoriser la stabilisation du fonctionne-
ment de la puce, en minimisant la tension de masse qui ré- sulte du courant de source des cellules lorsque l'opération de programmation est effectuée conformément à l'arrangement
présent des bornes d'entrée/sortie.
L'invention offre un autre avantage qui consiste en ce qu'elle permet non seulement d'effacer seulement une
page, de la manière désirée par l'utilisateur, en introdui-
sant une ligne de sélection d'effacement dans une page, mais également de réaliser une programmation par multiplet dans la page effacée, en connectant les drains des cellules de mémoire dans chaque colonne à chacune des différentes bornes d'entrée/sortie (ou lignes de bit), de façon que ces
drains puissent être isolés des drains dans les autres co-
lonnes. L'invention offre encore un autre avantage qui
consiste en ce qu'elle réduit une tension de seuil d'effa-
cement excessive qui résulte de l'opération d'effacement simultané de toutes les cellules dans une puce En effet,
du fait que les circuits de sélection d'effacement respec-
tifs sont connectés aux pages respectives, chaque page con-
serve une tension de seuil d'effacement appropriée.
L'invention présente un avantage supplémentaire qui consiste en ce qu'elle comporte un réseau de mémoire qui minimise l'aire de la puce en interconnant ensemble les
lignes d'effacement et les lignes de source communes.
Ainsi, dans le dispositif EEPROM, outre le fait qu'elle réduit une tension d'effacement excessive résultant
de l'opération d'effacement et procure à l'utilisateur di-
verses plages de fonctionnement, l'invention étend égale-
ment la marge de fonctionnement du dispositif EEPROM en mi-
nimisant la tension de masse de l'opération de programma-
tion.
Il va de soi que de nombreuses modifications peu-
vent être apportées au dispositif décrit et représenté,
sans sortir du cadre de l'invention.
Claims (17)
1 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique, comportant un réseau de cellules de mémoire constitué par un ensemble de pages (PGI-PG 2 N), chaque page comportant un ensemble de li-
gnes de mot (WLî-WLK), un ensemble de lignes de bit (BL 1-
BL 8), et un ensemble de transistors à grille flottante
(M Cil-MCK 8), dans lequel des drains des transistors à gril-
le flottante dans une colonne sont connectés en commun à
l'une des lignes de bit, et dans lequel des grilles de com-
mande des transistors à grille flottante dans une rangée
sont connectées en commun à l'une des lignes de mot, carac-
térisé en ce qu'il comprend un ensemble de circuits de sé-
lection d'effacement ( 400), respectivement connectés à cha-
cune des pages (P Gi-PG 2 N), pour appliquer une tension d'ef-
facement uniquement à une page sélectionnée.
2 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 1, caractérisé en ce que chaque circuit de sélec-
tion d'effacement ( 400) comprend une porte logique ( 410)
destinée à émettre un signal logique sous l'effet de l'ap-
plication conjointe à cette porte d'un signal provenant d'un décodeur d'adresse de colonne ( 200) et d'un signal d'horloge de validation d'effacement (QER); des moyens de transmission ( 420) destinés à transmettre sans dégradation le signal de sortie de la porte logique ( 410); un élément de transmission sélective ( 440) ayant une borne d'entrée ( 431) et une borne de sortie ( 441), alimenté par la tension d'effacement, et avec la borne d'entrée ( 431) connectée à la borne de sortie de la porte logique ( 410), de façon à
appliquer la tension d'effacement à la borne de sortie seu-
lement lorsque la borne d'entrée de cet élément de trans-
mission sélective ( 440) est dans un état logique bas; des moyens de stabilisation de tension ( 430), connectés entre
le noeud d'entrée ( 431) de l'élément de transmission sélec-
tive ( 440) et le noeud de sortie ( 441) de l'élément de transmission sélective ( 440), et la borne d'application de la tension d'effacement (VER), pour stabiliser la tension de sortie de l'élément de transmission sélective ( 440); et des lignes d'effacement (CS -CSK) pour appliquer la tension
d'effacement provenant de l'élément de transmission sélec-
tive ( 440) aux sources des transistors à grille flottante
(MC i-MC K).
3 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 2, caractérisé en ce que les lignes d'effacement (C Si-CSK) sont connectées aux pages (PG -PG 2 N), à raison
d'une ligne par page.
4 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 2, caractérisé en ce que les moyens de stabilisa-
tion de tension consistent en un transistor à effet de
champ à grille isolée ( 430) ayant une tension de seuil in-
férieure à zéro volt.
5 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 2, caractérisé en ce que le signal d'horloge de validation d'effacement (QER) est élevé à un état logique
haut lorsqu'une opération d'effacement est exigée.
6 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique, comportant un réseau de cellules de mémoire constitué par un ensemble de
pages (P Gi-PG 2 N), chaque page comportant un ensemble de li-
gnes de mot (WLî-WLK), un ensemble de lignes de bit (BL 1-
BL 8), et un ensemble de transistors à grille flottante
(M Cil-MCK 8), dans lequel des drains des transistors à gril-
le flottante dans une colonne sont connectés en commun à
l'une des lignes de bit, et dans lequel des grilles de com-
mande des transistors à grille flottante dans une rangée
sont connectées en commun à l'une des lignes de mot, carac-
térisé en ce qu'il comprend: une ligne d'entrée/sortie (I/O 1-I/04) décodée par un décodeur d'adresse de colonne ( 200), et connectée en commun aux lignes de bit (BL 1-BL 8) dans chaque page (PG -PG 2 N); et un ensemble de circuits de sélection d'effacement ( 400) connectés respectivement à
chaque page pour émettre une tension d'effacement nécessai-
re pour effacer des cellules dans une page sélectionnée.
7 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 6, caractérisé en ce que chaque circuit de sélec-
tion d'effacement ( 400) comprend une porte logique ( 410)
destinée à émettre un signal logique sous l'effet de l'ap-
plication conjointe à cette porte d'un signal provenant d'un décodeur d'adresse de colonne ( 200) et d'un signal d'horloge de validation d'effacement (QER); des moyens de transmission ( 420) destinés à transmettre sans dégradation le signal de sortie de la porte logique ( 410); un élément de transmission sélective ( 440) ayant une borne d'entrée ( 431) et une borne de sortie ( 441), alimenté par la tension d'effacement, et avec la borne d'entrée ( 431) connectée à la borne de sortie de la porte logique ( 410), de façon à
appliquer la tension d'effacement à la borne de sortie seu-
lement lorsque la borne d'entrée de cet élément de trans-
mission sélective ( 440) est dans un état logique bas; des moyens de stabilisation de tension ( 430), connectés entre
le noeud d'entrée ( 431) de l'élément de transmission sélec-
tive ( 440) et le noeud de sortie ( 441) de l'élément de transmission sélective ( 440), et la borne d'application de la tension d'effacement (VER), pour stabiliser la tension de sortie de l'élément de transmission sélective ( 440); et des lignes d'effacement (CS -CSK) pour appliquer la tension
d'effacement provenant de l'élément de transmission sélec-
tive ( 440) aux sources des transistors à grille flottante
(MC il-MCK 8).
8 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 7, caractérisé en ce que chaque ligne d'effacement
(C 51-CSK) est connectée à chaque page (PGî-PG 2 N).
9 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 7, caractérisé en ce que les moyens de stabilisa-
tion de tension consistent en un transistor à effet de
champ à grille isolée ( 430) ayant une tension de seuil in-
férieure à zéro volt.
10 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 7, caractérisé en ce que le signal d'horloge de validation d'effacement (QER) est élevé à un état logique
haut lorsqu'une opération d'effacement est exigée.
11 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique, comportant un réseau de cellules de mémoire constitué par un ensemble de
pages (P Gi-PG 2 N), chaque page comportant un ensemble de li-
gnes de mot (W Ll-WLK), un ensemble de lignes de bit (BL 1-
BL 8), et un ensemble de transistors à grille flottante
(M Cil-MCK 8), dans lequel des drains des transistors à gril-
le flottante dans une colonne sont connectés en commun à
l'une des lignes de bit, et dans lequel des grilles de com-
mande des transistors à grille flottante dans une rangée
sont connectées en commun à l'une des lignes de mot, carac-
térisé en ce qu'il comprend: un ensemble de lignes d'en-
trée/sortie (I/01-I/04) décodées par un décodeur d'adresse
de colonne ( 200), avec chaque ligne d'entrée/sortie connec-
tée en commun à plusieurs lignes de bit (BL 1-BL 8) dans cha-
que page (PG -PG 2 N); et un ensemble de circuits de sélec-
tion d'effacement ( 400) connectés respectivement à chaque page pour émettre une tension d'effacement nécessaire pour
effacer des cellules dans une page sélectionnée.
12 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 11, caractérisé en ce que chaque circuit de sélec-
tion d'effacement ( 400) comprend une porte logique ( 410)
destinée à émettre un signal logique sous l'effet de l'ap-
plication conjointe à cette porte d'un signal provenant d'un décodeur d'adresse de colonne ( 200) et d'un signal d'horloge de validation d'effacement (QER); des moyens de transmission ( 420) destinés à transmettre sans dégradation le signal de sortie de la porte logique ( 410); un élément de transmission sélective ( 440) ayant une borne d'entrée ( 431) et une borne de sortie ( 441), alimenté par la tension d'effacement, et avec la borne d'entrée ( 431) connectée à la borne de sortie de la porte logique ( 410), de façon à
appliquer la tension d'effacement à la borne de sortie seu-
lement lorsque la borne d'entrée de cet élément de trans-
mission sélective ( 440) est dans un état logique bas; des moyens de stabilisation de tension ( 430), connectés entre
le noeud d'entrée ( 431) et l'élément de transmission sélec-
tive ( 440) et le noeud de sortie ( 441) de l'élément de transmission sélective ( 440), et la borne d'application de la tension d'effacement (VER), pour stabiliser la tension de sortie de l'élément de transmission sélective ( 440); et des lignes d'effacement (CSî-CSK) pour appliquer la tension
d'effacement provenant de l'élément de transmission sélec-
tive ( 440) aux sources des transistors à grille flottante
(M Cil-MCK 8).
13 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 12, caractérisé en ce que chaque ligne d'efface-
ment (C Si-CSK) est connectée à une page respective.
14 Dispositif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 12, caractérisé en ce que les moyens de stabilisa-
tion de tension consistent en un transistor à effet de
champ à grille isolée ( 430) ayant une tension de seuil in-
férieure à zéro volt.
Dispsotif de mémoire à semiconducteurs pro-
grammable et effaçable par voie électrique selon la reven-
dication 12, caractérisé en ce que le signal d'horloge de validation d'effacement (QER) est élevé à un état logique haut lorsqu'une opération d'effacement est exigée. 16 Réseau de cellules de dispositif de mémoire à
semiconducteurs programmable et effaçable par voie électri-
que, caractérisé en ce qu'il comprend: des transistors à grille flottante (MC l-MCK 8) comportant des sources, des drains et des grilles de commande, et disposés en rangées et en colonnes; un ensemble de lignes de mot (WL 1 WLK), chaque ligne de mot étant connectée en commun aux grilles de commande dans la même rangée; un ensemble de lignes de bit (BL -BL 8), divisées en un premier groupe et un second groupe, chaque ligne de bit étant connectée en commun aux
drains dans la même colonne; une ligne d'effacement connec-
tée en commun à toutes les sources; un premier élément de sélection (Yi) pour sélectionner le premier groupe et pour écrire ou lire de l'information dans les transistors qui sont connectés aux lignes de bit du premier groupe; et un
second élément de sélection (Yj) pour sélectionner le se-
cond groupe et écrire ou lire de l'information dans les transistors qui sont connectés aux lignes de bit du second groupe. 17 Réseau de cellules de dispositif de mémoire à
semiconducteurs programmable et effaçable par voie électri-
que selon la revendication 16, caractérisé en ce que les lignes de bit (BL 1-BL 8) du premier groupe et du second
groupe sont respectivement connectées à un ensemble de bor-
nes d'entrée/sortie (I/01-I/04).
18 Réseau de cellules de dispositif de mémoire à
semiconducteurs effaçable et programmable par voie électri-
que selon la revendication 16, caractérisé en ce que la li-
gne d'effacement du réseau est connectée à chaque circuit
de sélection d'effacement ( 400).
19 Réseau de cellules de dispositif de mémoire à
semiconducteurs programmable et effaçable par voie électri-
que selon la revendication 18, caractérisé en ce que chaque circuit de sélection d'effacement ( 400) comprend une porte logique ( 410) destinée à émettre un signal logique sous
l'effet de l'application conjointe à cette porte d'un si-
gnal provenant d'un décodeur de colonne ( 200) et d'un si-
gnal d'horloge de validation d'effacement (QER); des moyens
de transmission ( 420) destinés à transmettre sans dégrada-
tion le signal de sortie de la porte logique ( 410); un élé-
ment de transmission sélective ( 440) ayant une borne d'en-
trée ( 431) et une borne de sortie ( 441), alimenté par la
tension d'effacement, et avec la borne d'entrée ( 431) con-
nectée à la borne de sortie de la porte logique ( 410), de façon à appliquer la tension d'effacement à la borne de sortie seulement lorsque la borne d'entrée de cet élément de transmission sélective ( 440) est dans un état logique
bas; des moyens de stabilisation de tension ( 430), connec-
tés entre le noeud d'entrée ( 431) de l'élément de transmis-
sion sélective ( 440) et le noeud de sortie ( 441) de l'élé-
ment de transmission sélective ( 440), et la borne d'appli-
cation de la tension d'effacement (VER), pour stabiliser la tension de sortie de l'élément de transmission sélective ( 440); et des lignes d'effacement (C Si-CSK) pour appliquer
la tension d'effacement provenant de l'élément de transmis-
sion sélective ( 440) aux sources des transistors à grille
flottante (MC l-MCK 8).
Réseau de cellules de dispositif de mémoire à
semiconducteurs programmable et effaçable par voie électri-
que selon la revendication 19, caractérisé en ce que les
moyens de stabilisation de tension consistent en un tran-
sistor à effet de champ à grille isolée ( 430) ayant une
tension de seuil inférieure à zéro volt.
21 Réseau de cellules de dispositif de mémoire à
semiconducteurs programmable et effaçable par voie électri-
que selon la revendication 19, caractérisé en ce que le si-
gnal d'horloge de validation (QER) est élevé à un état lo-
gique haut lorsqu'une opération d'effacement est nécessai-
re.
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