KR20030011259A

KR20030011259A - 2 비트 삭제 능력을 갖는 트윈 ｍｏｎｏｓ 메모리를 위한제어 게이트 디코더

Info

Publication number: KR20030011259A
Application number: KR1020020039144A
Authority: KR
Inventors: 오구라토모코; 오구라노리
Original assignee: 할로 엘에스아이, 인크.
Priority date: 2001-07-06
Filing date: 2002-07-06
Publication date: 2003-02-07
Also published as: EP1274093A3; US20030079540A1; EP1274093A2; US6636438B2; TW583673B; JP2003141889A

Abstract

본 발명은 트윈 MONOS 플래쉬 메모리 어레이의 제어 게이트 라인들을 위한 디코더이다. 그 메모리의 각각의 제어 게이트 라인에 접속된 디코더 유닛들은 판독, 프로그램 및 삭제 동작들을 수행하기 위해 선택, 오버라이드 및 비선택 전압들을 제공하기 위해 제어된다. 그 디코더 유닛들은 기수 및 우수 어드레싱으로 분할되며, 분리 전압(separate voltage)들은 인접한 메모리 셀들의 제어 게이트들에 인가될 수 있다. 선택된 셀들의 동작들이 인접한 메모리 셀 저장 사이트들에 영향을 미치는 것을 방지하는 오버라이드 전압들은 선택된 셀의 바로 이웃하는 셀들의 제어 게이트들에 인가될 수 있다. 선택되지 않은 전압들은 먼 사이트들에서 교란 조건들을 더 방지하기 위해 바로 이웃하는 셀들의 범위를 넘어서 적용될 수 있다.

Description

2 비트 삭제 능력을 갖는 트윈 ＭＯＮＯＳ 메모리를 위한 제어 게이트 디코더{A control gate decoder for twin MONOS memory with two bit erase capability}

본 발명은 여기에 참조로 포함된, 2001년 7월 6일자로 제출된, 예비 특허 출원(provisional patent application) 시리얼 번호 제 60/303,737호를 우선권으로 주장한다.

발명의 배경

1. 발명의 분야

본 발명은 반도체 메모리를 위한 집적 회로 설계에 관한 것이며, 특히 듀얼 게이트 메모리 셀들을 위한 제어 게이트 디코더, 및 특히 트윈 MONOS EEPROM에 관한 것이다.

2. 관련 기술의 설명

플래쉬 및 MONOS EEPROM 둘 모두는 독립적으로 프로그램되고 판독될 수 있는 셀들의 어레이로 구성되어 있다. 선택 트랜지스터들은 라인들 상의 커패시턴스를 절단(cut)하기 위해 그 어레이에 부가될 수 있으며, 셀들이 삭제될 수 있도록 하는데 사용될 수 있다. MOS(Metal Oxide Semiconductor) 전계 효과 트랜지스터들은 두 개의 타입들의 EEPROM들의 개개의 메모리 유닛들이다. 플래쉬 MOS 트랜지스터는 소스, 드레인 및 워드 라인(WL)에 접속된 제어 게이트를 갖는 플로팅 게이트를 포함한다. 다양한 전압들은 이진수 "1" 또는 "0"으로 셀을 프로그램하기 위해 또는 그 셀을 삭제하기 위해 워드 라인에 인가된다.

종래의 MONOS MOS 트랜지스터에서 MONOS 장치내의 제어 게이트 아래에 프로그램 가능한 구성 요소는 도 1에 도시된 바와 같이 트윈 MONOS 어레이의 단면인,질화물 층이다. 트윈 MONOS 메모리 유닛은 좌측 및 우측 구성 요소인, CG_L 및 CG_R을 갖는 제어 게이트 CG로 구성되어 있으며, 좌측 및 우측 구성 요소인, CG_L 및 CG_R의 아래에 있는 두 개의 분리 사이트들인, ML 및 MR이 혼합 질화물 층들에서 저장 사이트들로서 사용된다. 비트 라인 BL 확산은 제어 게이트 CG 아래에 놓이며, 독립적인 폴리실리콘 워드 라인 WL은 인접한 셀들의 제어 게이트들 사이에 놓인다. US 특허 제 6,011,725(Eitan)호에 기재된 어레이 구성은 워드 라인 WL에 접속된 셀들의 제어 게이트들 위에 라우트된 폴리실리콘 워드 라인에 관한 것이다. 트윈 MONOS 메모리 구조는 US 특허 제 6,248,633호(Ogura, et al.)에서 참조되어지고 있다. 비트 라인 BL과 워드 라인 WL 전압들과 함께 제어 게이트 CG에 인가된 다양한 전압들은 이진수 "1" 또는 "0"으로 좌측 및 우측 셀 구성 요소들을 프로그램하는데 사용된다. 분리 워드 라인 폴리실리콘은 제어 게이트들이 동작할 수 있도록 하는 부가적인 제어를 제공한다.

US 특허 제 6,248,633호(Ogura et al)는 질화물 저장 사이트들로의 탄도(ballistic) 전자 주입과 함께 매우 짧은 제어 게이트 채널 및 빠른 로우 전압 프로그래밍을 갖는 트윈 MONOS 셀 구조에 관한 것이다. 2002년 3월 15일자 US 특허 출원 제 10/099,030호는 메모리 셀 선택 방법과 MONOS 메모리 셀에서 EEPROM 삭제 능력과 광대한 프로그램 대역폭을 획득하기 위한 동작을 제공하는 것에 관한 것이다. 2001년 3월 19일자 US 특허 출원 제 09/810,122호는 비휘발성 메모리의 어레이 아키텍처 및 금속 비트 확산 어레이를 사용하는 그 동작 방법에 관한 것이다.

어레이의 행들 및 열들에서 EEPROM 메모리 셀들은 NAND 또는 NOR와 같은 다양한 구성들에 접속될 수 있으며, NAND 및 NOR 둘 모두는 제어 게이트 및 워드 라인들에 대한 다른 디코드 전략들을 요청한다. NAND 배열에서, 열내의 셀들은 다음 행에서 셀의 드레인에 접속된 한 셀의 소스와 직렬로 접속된다. 제어 게이트들(MONOS EEPROM을 위한)은 워드 라인 행에서 모든 셀들이 선택되어야만 하도록 워드 라인과 함께 행에서 열들 양단에 접속된다. 워드 라인 디코더는 선택된 전압을 한 워드 라인에 공급하며, 오버라이드(override) 전압을 블록내의 모든 다른 선택되지 않은 워드 라인들에 인가한다.

또 다른 타입의 디코더는 행에서 셀들의 제어 게이트들이 접속되는 NOR 타입의 메모리 구성과 함께 사용된다. 열에서 셀들의 드레인들은 비트 라인들에 접속되며 한 행에서 셀들이 소스들은 함께 접속된다. 이러한 통상적인 NOR 배열에서, 디코더는 워드 라인을 선택함으로써 한 행을 선택하며, 반면에 모든 다른 라인들은 선택되지 않는다.

발명의 요약

본 발명의 목적은 트윈 MONOS EEPROM 메모리 어레이를 위한 제어 게이트 라인 디코더를 제공하기 위한 것이다.

본 발명의 또 다른 목적은 동작들을 판독하고 프로그램하는 동안 워드 라인내의 하나 이상의 비트 선택을 허용하는 제어 게이트 라인 디코더를 제공하기 위한 것이다.

본 발명의 또 다른 목적은 2비트 삭제를 위해 제어 게이트 라인 디코더를 제공하기 위한 것이다.

본 발명의 또 다른 목적은 블록 삭제를 위해 제어 게이트 라인 디코더를 제공하기 위한 것이다.

본 발명의 또 다른 목적은 듀얼 비트 메모리 어레이의 전압 선택 요구조건들을 통합하기 위해 제어 게이트 라인 디코더를 제공하기 위한 것이다.

본 발명의 또 다른 목적은 좌측 및 우측에 인접한 제어 게이트들 상에 전압들을 초과할 수 있는 제어 게이트 라인 디코더를 제공하기 위한 것이다.

도 1에 도시된 트윈 MONOS 메모리 어레이와 같은, 고밀도의 듀얼 비트 타입의 어레이에서, 셀의 임의의 비트 라인은 "하드 비트들(hard bits)"로 불리는 두 개의 저장 사이트들 사이에서 공유된다. 선택된 메모리 셀은 선택된 셀의 비트 라인 상에 뿐만 아니라 이웃하는 셀의 비트 라인 상에도 특정 전압 상태들을 요청한다. 이웃하는 셀의 비트 라인은 선택된 셀의 선택된 저장 사이트에 인접한다. 그러므로, 셀의 좌측 하드 비트가 선택되면, 이웃하는 셀은 좌측에, 셀의 우측 하드 비트가 선택되면, 이웃하는 셀은 우측에 있게 된다.

단일 하드-비트 동작 동안, 하나의 비트 라인은 소스 전압을 제공하고, 한편 인접한 비트 라인은 드레인 전압을 제공한다. 듀얼 비트 타입의 어레이는 NOR 타입의 구성과 유사하며 여기서 워드 라인 아래를 통과하는 모든 비트 라인 확산들은 개개의 비트 라인에 개별적으로 접속되지만, 열 내의 모든 확산들이 각각의 비트 라인에 접속된다는 점에서 NOR과 다르다. 매트릭스 구성에서, 워드 라인은 행에서 모든 워드 라인 폴리실리콘 세그먼트들에 접속되며 그것에 의해 어느 한 행 어레이를 통해 메커니즘이 선택된다. 그러나, 셀의 각 제어 게이트는 워드 라인들에 수직이며 비트 라인들에 평행으로 뻗어있는 제어 게이트 라인들(CG)을 통해 열들을 접속하는 행의 워드 라인으로부터 분리된다. 이는 메모리 셀들의 행 내의 특정 제어 게이트 라인들의 선택을 허용한다.

제어 게이트 선택은 단일 하드-비트 동작동안 선택된 셀 전압들 외에 이웃하는 셀 비트 라인 전압들을 갖는 NOR 타입 매트릭스 구성에서의 비트 라인 선택과 유사하다. Y 셀들 중 하나가 특정 모드 동안 선택되면, Y 제어 게이트 라인 들 중 하나는 선택된 전압 VCGs를 유지시킬 것이며 대응하는 이웃하는 셀들의 제어 게이트들이 오버라이드 전압 VCGo로 인가될 것이다. 선택된 워드 라인은 선택된 행을 결정하지만, 제어 게이트 라인들은 선택된 그 행에서 열들을 결정한다. 제어 게이트 라인 상에 정확한 전압들을 제공하여, 제어 게이트 라인들을 위해 명확하게 설계된 디코더는 메모리 매트릭스에 접속될 필요가 있다.

판독 및 프로그램 동작 조건들 하에서, MONOS 메모리는 선택된 셀의 제어 게이트들에 인접한 제어 게이트들에 특정 오버라이드 전압의 인가를 요구한다. 셀의 좌측 저장 사이트가 판독 또는 프로그래밍되도록 선택되면, 좌측의 저장 사이트에 이웃하는 제어 게이트는 오버라이드 전압을 필요로 하며, 유사하게 우측 저장 사이트가 선택되면, 우측상에 이웃하는 제어 게이트는 오버라이드 전압을 필요로 한다.

판독 동작 동안 사용된 오버라이드 전압은 판독되도록 선택된 셀 상의 이웃하는 인접 셀의 효과들을 방해한다. 프로그램 동작 및 삭제 동작 동안, 오버라이드 전압은 선택되지 않은 이웃하는 셀 상에 선택된 셀의 효과들을 방해하기 위해 이웃하는 셀들 상에 사용된다. 판독 동작에 대해 오버라이드 전압은 인접 셀의 제어 게이트에 인가되며, 이는 선택된 셀의 제어 게이트 전압보다 크며, 인접 셀이 선택된 셀의 제어 게이트 전압에 영향을 미치는 것을 방지한다. 프로그램 동작에 대해 오버라이드 전압은 인접 셀의 제어 게이트에 인가되며, 이는 선택된 셀의 제어 게이트 전압보다 낮으며, 인접 셀이 선택되는 것을 방지한다.

판독 및 프로그램 동작들을 위해 좌측 또는 우측 저장 사이트들을 선택하기 위한 다양한 구성들이 있다. 도 2a에서 셀[x]의 좌측이 선택되며 하나의 전략은 선택된 셀의 바로 이웃에만 제어 게이트 오버라이드 전압을 간단히 인가한다는 것이다. 제어 게이트들을 통해 좌측/우측 오버라이드 선택이 있으므로 이웃하는 셀들 상의 비트 라인 전압들은 동일할 수 있다. 도 2b에 도시된 제 2 구성은 선택된 셀의 좌측 및 우측 이웃 상에 동일한 오버라이드 전압들을 인가하는 것이며 BL 전압들을 통해 오버라이드 셀의 위치를 구별한다. 이 전략들은 여기서 제안된 디코딩 구성을 사용하면 가능하다.

트윈 MONOS 메모리 유닛의 좌측 및 우측 구성 요소들의 동시 삭제는 각 제어 게이트에 인가된 네가티브 전압과 대응하는 비트 라인 상의 포지티브 전압을 필요로 한다. 선택되지 않은 제어 게이트들은 오버라이드 전압에 대해서 고려하지 않으며 0V로 유지될 수 있다.

판독 또는 프로그램 동안, 디코더는 이웃하는 셀들의 좌측 및 우측 제어 게이트들 상에 선택된 제어 게이트 구성 요소에 바로 인접한 제어 게이트 상에 오버라이드 전압들을 제공한다. 제어 게이트 디코더는 선택되지 않은 전압, 전형적으로0V를 갖는 임의의 선택되지 않은 셀(오버라이드 셀들을 포함하지 않음)을 공급한다. 개개의 제어 게이트 라인과 연관된 제어 게이트 디코드 유닛은 두 개의 블록들의 패스 트랜지스터들로 이루어진다.

전압 선택 및 타이밍 요구조건들에 따라, 디코드 유닛의 블록들은 단일 하이 전압 트랜지스터 또는 상보 전달 게이트로서 구현될 수 있다. 한 블록은 소스에서 하이 제어 게이트 전압과 드레인으로서 각 메모리 셀에 접속된 제어 게이트 라인을 사용하는 메인 구성 요소로서 PMOS 트랜지스터를 사용하여 하이 전압들을 통과시킨다. 디코드 블록으로 통과된 하이 제어 게이트 전압들은 판독 또는 프로그램 동안 사용된 선택 및 오버라이드 제어 게이트 전압들과 삭제 동안 선택되지 않은 셀 전압들이다.

디코드 유닛의 제 2 블록은 소스 바이어스를 위한 로우 제어 게이트 전압과 드레인 접속을 위한 제어 게이트 라인을 사용하여 기본적인 구성 요소로서 NMOS 트랜지스터를 갖는 제어 게이트 라인에 로우 전압들을 통과시킨다. 두 개의 블록들은 로직 회로들에 의해 제공된 입력 신호 YCG를 공유하며, 하이 및 로우 전압들 사이에서 제어 게이트 라인을 스위칭한다. 제어 게이트 디코더는 원래 각 제어 게이트 라인을 위한 한 디코드 유닛을 갖는 메모리 어레이와 평행한 디코드 유닛들의 어레이이다. 한 그룹의 제어 게이트 디코더들은 대응하는 제어 게이트 라인들이 정확한 전압들에 선택적으로 접속될 수 있도록 개개의 YCG 입력 신호들을 갖는다. 모든 우수 제어 게이트 라인들에 속하는 우수 디코드 유닛들은 단일 VCGHIEV 라인에 접속된 하이 전압 라인들을 갖는다. 마찬가지로, 모든 기수 제어 게이트 라인들에 속하는 기수 디코드 유닛은 단일 VCGHIOD 라인에 접속된 하이 전압 라인들을 갖는다. 따라서, 기수 또는 우수인 셀은 이웃하는 셀이 제어 게이트를 오버라이딩하기 위한 다른 하이 전압을 갖는(see) 동시에, 선택된 제어 게이트 하이 전압을 가질 수 있다. 본 발명의 제어 게이트 디코드 구성에서, 디코드 유닛으로부터 모든 로우 전압 라인들은 우수 또는 기수 셀들과 관계없이 단일 VCGLO 라인에 접속된다. 본 발명의 트윈 MONOS 메모리를 위한 로우 전압들은 판독 또는 프로그램 동안 모든 선택되지 않은 셀들에 인가되며 삭제 모드동안 선택된 셀들에 인가된다.

본 발명은 첨부 도면들을 참조하여 기재될 것이다.

도 1은 종래 기술의 트윈 MONOS 어레이의 단면도.

도 2는 바로 이웃에 대한 오버라이드 전압들과 선택된 셀에 대한 본 발명의 전압들을 도시하는 종래 기술의 트윈 MONOS 어레이의 단면도.

도 3a 내지 도 3f는 본 발명의 패스 트랜지스터(pass transistor)의 다양한 형태들을 도시한 도면.

도 4는 본 발명의 메모리의 어레이에 접속된 서브유닛 제어 게이트 디코더의 구조를 도시한 도면.

도 5a는 본 발명의 CGHI 스위치의 블록도.

도 5b는 본 발명의 다수의 서브 유닛들의 제어 게이트 디코더에 접속된 CGHI 스위치의 블록도.

도 6a는 본 발명의 CGLO 스위치의 블록도.

도 6b는 본 발명의 CGLO 스위치의 개략도.

바람직한 실시예의 상세한 설명

도 1은 트윈 MONOS 메모리의 어레이의 종래 기술의 기본적인 단면 구조를 도시한다. 어레이에서 각 셀, 예를 들어 셀[x]는 좌측(ML)상에 하나 그리고 우측(MR)상에 하나 개별적인 질화물 층들인 두 개의 저장 사이트들(메모리 셀들)을 포함한다. 두 개의 저장 사이트들(메모리 셀들)은 좌측 및 우측 구성 요소들(CG_L 및 CG_R)을 갖는 한 제어 게이트(CG) 아래의 산화물내에 있다. 비트 라인(BL) 확산은 제어 게이트(CG) 및 워드 라인(WL) 폴리 아래에 놓인다. 워드 라인(WL)은 제어 게이트들 위에 있으며 개개의 메모리 셀들의 제어 게이트들을 분리시킨다. 판독 및 프로그램 동작 조건들에 대해, 트윈 MONOS 메모리는 어레이에서 선택된 셀의 제어 게이트(CGs)에 인접한 선택되지 않은 이웃하는 제어 게이트들(CGo)에 오버라이드 (override) 전압(VCGo)의 인가를 필요로 한다.

판독 및 프로그램 동작들에 대해 셀의 좌측 또는 우측을 선택하기 위한 다양한 구성(scheme)들이 있다. 도 2a 및 도 2b는 셀[x]의 좌측(Ms)을 선택하기 위해 본 발명의 두 개의 구성들을 도시한다. 셀[x]의 좌측 제어 게이트(CG_L)가 판독되거나 또는 프로그램되도록 선택되면, 좌측의 이웃하는 제어 게이트는 선택된 셀 제어 게이트 전압(VCGs) 및 선택되지 않은 셀 제어 게이트 전압(VCGu)과 다른 오버라이드 전압(VCGo)을 필요로 하는 오버라이드 제어 게이트(CGo)가 된다. 유사하게, 좌측 셀(CG_R)이 선택되면, 선택된 셀 제어 게이트(CGs)의 우측상의 이웃하는 제어 게이트는 오버라이드 전압(VCGo)을 필요로 한다. 지금 막 기재된 전략은 오버라이드 전압(VCGo)을 선택된 셀의 바로 이웃에만 인가한다. 그러므로, 이웃하는 셀들 상의 비트 라인 전압들은 제어 게이트들을 통해 좌측 또는 우측 오버라이드(override)가 선택되기 때문에, 둘 모두 VBLo와 동일할 수 있다.

도 2b에 도시된 제 2 구성은 좌측 및 우측 이웃하는 제어 게이트들(CGo)상에 동일한 오버라이드 전압들을 적용하고 비트 라인 전압들을 통해 오버라이드 셀의 위치를 구별한다. 이 두 개의 전략들은 여기서 제안된 디코딩 구성을 사용할 수 있지만 간단하게 하기 위해 초점은 선택된 셀 구성 요소가 좌측 또는 우측에 있는지 여부와 무관하게 두 개의 이웃하는 제어 게이트들 상에 오버라이드 전압들이 인가되는 제 2 CG 제어 게이트 디코드 구성을 사용할 것이다.

전압 조건들	선택된 VCG	오버라이드 이웃 VCGo	선택되지 않은 VCGu의 나머지
판독	VCGHIA=1.5V	VCGHIB=3.0V	VSS=0V
프로그램	VCGIHC=5.0V	VCGHID=2.5V	VSS=0V
삭제	VCGLOA=-3.0V	-----	VCGHIE=0V

표 1

제어 게이트들의 일반적인 전압 조건들은 표 1에 요약되어 있다. 모든 동작 모드들은 패스 트랜지스터 유닛이 개개의 제어 게이트 라인에 하이 전압 VCGHI 또는 로우 전압 VCGLO을 전송하는 것을 필요로 한다. 판독 동안 VCGHI=VCGHIA는 대략 1.5V이고 또는 VCGHI=VCGHIB는 전압들을 선택 및 오버라이딩하기 위해 3.0V이다. 프로그램 동안 전압들을 선택 및 오버라이딩하기 위해 VCGHI=VCGHIC(대략 5.0V) 또는 VCGHI=VCGHID(대략 3.0V)이다. 로우 전압 VCGLO=VSS은 판독 또는 프로그램 동안 선택되지 않은 전압으로 접속되며 삭제 동안 선택한 전압들은 VCGLO=VCGLOA(대략 -3V)이다. 삭제 동안, 선택되지 않은 전압은 VCGHI=VCGHIE(대략 0 내지 3V의 범위)이다. 전압 VCGHI는 모드에 따라 VCGHIA, VCGHIB, VCGHIC, VCGHID 및 VCGHIE 사이에서 스위칭한다. 전압 VCGLO는 VSS 및 VCGLOA 사이를 스위칭한다.

도 3a는 특정 제어 게이트 라인 CG[x]에 VCGHI 또는 VCGLO를 통과시키기 위해 디코드 유닛의 기호이다. 도 3b는 디코드 유닛의 개략적인 표시이며, 두 개의 트랜지스터들로 이루어져 있다: VCGHI을 통과시키기 위한 제 1 트랜지스터(10) 및 VCGLO를 통과시키기 위한 제 2 트랜지스터(12). 도 3c는 PMOS 및 NMOS 트랜지스터로 구성된 인버터형 유닛(inverter like unit)으로서 디코드 유닛을 도시한다. PMOS 트랜지스터 소스는 VCGHI에 접속되며 NMOS 트랜지스터 소스는 VCGLO에 접속된다. 두 개의 트랜지스터들의 두 개의 드레인들은 제어 게이트 라인 CG[X]에 접속되며 두 개의 게이트들은 입력 신호 YCG[Y]에 접속된다. YCG 입력이 높으면(VCGHIF=VCGHI보다 높거나 또는 동일), VCGLO는 제어 게이트를 통과하며 YCG가 낮으면(VCGLO보다 낮거나 또는 동일), VCGHI는 제어 게이트 라인 CG[X]를 통과한다. 일반적으로 레벨 시프터들은 YCG 신호들을 발생시키기 위해 VDD의 하이로부터 로직 신호들을 VCGHIF로 상승시킬 것이며, 0V의 로우들을 VCGLOA(삭제 동안 0V 또는 -3V)로 감소시킬 것이다. 대응하는 VCGHI 소스에 접속될 PMOS 트랜지스터 및 대응하는 VCGLO 소스에 접속될 NMOS 트랜지스터의 구조가 가능하다. 그러나, 판독 및 프로그램 동안 선택한 다른 셀들 사이에서, VCGHI 전압은 선택 및 오버라이드 전압 사이에서 스위치할 수 있으며 상당한 기판 부하를 전달해야 한다. 그러므로, 모든 PMOS 기판들은 판독 또는 프로그램 모드들 동안 VCGHIF과 함께 가장 높은 VCGHI 전압에 접속된다. NMOS 기판들은 또한 판독 및 프로그램 모드들 동안(판독 및 프로그램 동안 VCGLOA=VSS 또는 더 낮음, 그리고 삭제 동안 -3V) 가장 낮은 전압인 VCGLOA에 함께 접속된다.

도 3c에서 PMOS 트랜지스터 및 NMOS 트랜지스터는 도 3d 및 도 3e에 도시된 바와 같이 상보 스위치(complementary switch)(또는 CMOS 전달 게이트)로 대체될 수 있다. PMOS 및 NMOS 트랜지스터들은 프로그램 및 삭제 동안 과도한 전압들 견디기 위해 하이 전압 장치들을 필요로 한다. 판독 동안 PMOS 장치의 임계 전압에 가까운 더 낮은 VCGHI이 사용될 때, 패스 트랜지스터에 대한 더 낮은 조종성(drivability)이 고려될 수 있다. 더 빠른 동작은 더 높은 ON 전압뿐만 아니라, VCGHI의 정기적인 오버슈팅 (overshooting)까지도 상보 로직(complementary logic)과 함께 얻어진다. VCGHI 라인들을 차징 업(charging up)하기 위한 시간이 타이밍 문제를 나타내지 않도록, 동작 모드(판독 동안 VCGHIB 또는 프로그램 동안 VCGHIC)의 가장 높은 전압으로 디코더들의 모든 VCGHI 라인들을 프리차지(precharge)하는 것이 가능하다. 삭제 동안 디코드 유닛이 선택되지 않은 제어 게이트 전압 VCGu를 통과시킬 때 VCGHIE가 PMOS 트랜지스터의 임계 전압에 근접하거나 또는 아래인 경우 상보 스위치가 필요하다.

도 3e는 도 3d와 동일한 라인들을 따르고 있으며, 또한 전달 게이트를 간단한 NMOS 트랜지스터[12]로 대체하고 있다. 이는 그 전압이 하이이고 NMOS 트랜지스터의 임계에 근접할 때 그 전압 VCGLO으로의 보다 빠른 통과를 허용한다. 이는 CG[x]에 대한 NMOS 트랜지스터의 임계보다 높은 하이 전압들의 통과를 허용한다. 이 방식에서, 전압 VCGLO는 특히 삭제 동작을 갖는 저 또는 하이 전압들 VCGs 또는 VCGu를 통과시키는데 사용될 수 있다.

도 4는 메모리의 어레이에 접속된 서브유닛 제어 게이트 디코더의 구조의 예를 도시한다. 바로 인접한 이웃하는 제어 게이트 또는 두 개의 이웃하는 제어 게이트 라인들이 하이 오버라이드 전압 VCGo로 상승되든 안되든, 선택된 셀들의 제어 게이트들은 오버라이드된 이웃하는 셀들보다 다른 하이 전압 VCGs를 가질 것이다. 그러므로, 도 3a에 도시된, 디코드 유닛으로부터 모든 VCGHI 라인들은 모든 우수 셀들이 하이 전압 라인 VCGHIEV에 접속되기 때문에 모든 기수 셀 제어 게이트 라인들을 위한 하이 전압 라인 VCGHIOD로부터 분리한다. 선택된 셀이 우수이거나 또는 기수인지에 따라, VCGHIEV 및 VCGHIOD 라인들은 표 2에 열거된 바와 같이 판독 또는 프로그램 동작들에 대해 정확한 선택 전압 VCGs 및 오버라이드 전압 VCGo 사이에서 스위치해야 할 것이다.

	VCGHI_스위치 출력	VCGLO 출력
선택된 CG[X]	BL_OD	선택된 VCGs	오버라이드 VCGo	선택되지 않은 VCGu의 나머지
X=0, 2, 4, ...판독/프로그램.	"L"	라인:VCGHIEV=VCGHIA/VCGHIC	라인:VCGHIOD=VCGHIB/VCGHID	라인:VCGLO=VSS/VSS
X=1, 3, 5, ...판독/프로그램	"H"	라인:VCGHIEV=VCGHIB/VCGHID	라인:VCGHIEV=VCGHIB/VCGHID	라인:VCGLO=VSS/VSS

표 2

도 5a는 동작 모드들, 판독, 프로그램 및 삭제의 입력 신호들과 함께, 그리고 BL_OD에 대해 입력 전압 VCGHIA, VCGHIB, VCGHIC, VCGHID, VCGHIE로부터 정확한 VCGHIEV 및 VCGHIOD 전압들을 생성하는 CGHI 스위치의 블록도이다. BL_OD가 로우 "L"인 경우, 선택된 셀은 기수이며 그 대응하는 비트 라인 BLs 및 제어 게이트 CGs는 기수이다. 그 다음 선택된 셀 전압 VCGs는 VCGHIODDP 인가되하이 오버라이드 셀 전압 VCGo=VCGHIEV이다. 같은 방식으로, BL_OD가 하이 "H"이면, 선택된 셀은 기수이고, 그 대응하는 비트 라인 BLs 및 제어 게이트 CGs는 우수이다. 그 다음 선택된 셀 전압 VCGs는 VCGHIEV에 인가되며 오버라이드 셀 전압 VCGo=VCGHIOD이다. 판독 또는 프로그램 동안, 선택되지 않은 셀들 CGu의 제어 게이트들의 모든 나머지는 로우 전압 VCGu=VSS에 있으며, 이는 VCGLO 라인에 접속된다. 선택 및 오버라이드 전압들이 개별 라인들에 전달되므로, 디코드를 위한 패스 트랜지스터들은 YCG 입력 신호들에 의해 제어된 VCGLO 및 VCGHI 사이에 단지 스위치를 필요로 하며, 여기서 우수 셀 제어 게이트들에 대해서 VCGHI=VCGHIEV이며 기수 셀 제어 게이트들에 대해서 VCGHI=VCGHIOD이다.

셀 디코드 유닛들이 Y의 그룹들에서 배열되는 동안, 여기서 Y는 4보다 크거나 동일한 우수이며(오버라이드된 제어 게이트+두 개의 선택되지 않은 셀들을 갖는 1개의 셀+1개의 선택된 셀, 오버라이드된 제어 게이트들+1개의 선택되지 않은 셀을 갖는 두 개의 셀들+1개의 선택된 셀), 그 다음 Y 셀들 중 하나는 선택된 제어 게이트 서브유닛 디코더내에서 동시에 판독되고 프로그램될 수 있다(도 5a에 도시됨). Y 디코더들의 M 그룹들이 있으면, M 셀들은 선택된 서브유닛내에서 동시에 판독 또는 프로그램된다. 디코더로의 입력들 YCG[y](여기서 y=0...Y-1)은 제어 게이트 CG[m*Y+y](여기서 m=0...M-1)이 디코드 입력 신호들 YCG[y]에 대응하도록 개개의 디코드 유닛들에 순차적으로 접속된다. 선택된 제어 게이트들의 대응하는 YCG[y] 입력 신호들과, 선택되지 않은 이웃 제어 게이트들(CGo)은 VCGHI 전압들의 적용을 허용하도록 로우 "L"이 되도록 선택될 수 있다. 이 그룹 "H"내의 나머지 YCG 신호들에서, VCGLO는 선택되지 않은 셀들(CGu)로 전해진다. CG[m*Y+y]가 선택된 제어 게이트 라인인, 제 1 좌/우 제어 게이트 디코드 구성(scheme)에 대해, YCG[y]는 로우이다. 좌측 셀이 선택되는 경우에, YCG[y-1]은 마찬가지로 로우이며, 모든 다른 YCG 신호들은 하이이다. 우측 셀이 선택되면, YCG[y] 및 YCG[y+1]은 로우이고, 모든 다른 YCG 신호들은 하이이다. 둘 모두의 이웃들이 전압들을 오버라이딩하게 되는 구성에 대해서, 선택된 셀(YCG[y])에 추가하여, YCG[y-1] 및 YCG[y+1] 둘 모두가 로우이다. 둘 모두의 구성들에 대해, 선택된 메모리 셀이 서브-그룹(y=0)내에서 첫 번째가 되면, 좌측 인접 메모리 셀은 좌측 인접 서브-그룹(y=Y-1) 내에 존재하고, 선택된 셀이 서브-그룹(Y-1)내의 마지막이 되면, 우측 인접 셀은 우측 인접 서브-그룹(y=0) 내에 존재한다. 서브-블록내의 여분의(redundant) 셀들 및 메모리 어레이의 에지(edge)를 고려할 때 주의를 기울여야만 한다. 좌측 에지 제어 게이트들(CGEL)과, 우측 에지 제어 게이트들(CGER)에, 별개의 YCG 신호들, 예를 들어 YCGEL 및 YCGER을 제공하는 것이 가능하다. 여분의 CGR[O…R-1]을 위한 개별 YCGR[O…R-1] 신호들에 대해서도 마찬가지이며, 여기서, R은 서브-블록내의 여분의 셀들의 수와 동일하다.

도 5b는 다수의 서브-유닛들의 제어 게이트 디코더에 접속된 CGHI 드라이버의 블록도이며, 여기서, S는 서브-유닛들의 수와 동일하다. 다수 중에서 하나의 서브 블록 선택시, 액티브 로우(active low) 서브-유닛 신호(SU[s])를 판독하거나, 액티브 로우 서브-유닛 신호(SU[s])로 프로그램이 동작하는 동안, 각 제어 게이트 서브-유닛 디코더에 대한 액티브 로우 YCG 신호 입력들은 ORed일 수 있고, 그래서, 판독 및 프로그램 동작들 동안, 액티브 로우 동작을 위하여, YCG[y]는 그 서브-블록을 위한 대응 서브 유닛 신호[SU[s])가 "L"이 되며, 여기서, s=0…S-1이다. 표 2에 도시된 바와 같이, 도 6에 도시된 CGLO 스위치는 선택 및 비선택 서브-유닛들 내의 모든 선택되지 않은 셀들(CGu)이 제어 게이트 라인이 선택되는 것에 무관하게, 동일한 로우 전압(VSS)을 요구하기 때문에, 판독 및 프로그램 동작들의 필수적인 부분은 아니다. CGLO 스위치가 선택된 제어 게이트들(CGs)에 인가된 VCGLO 전압을 발생시키고, CGHI 드라이버가 선택되지 않은 CGu 전압을 제공하기 위해 VCGHIEV 및 VCGHIOD를 발생시킬 때, 서브-유닛 가능 입력 신호(YCGLOEN)를 갖는 CGLO 스위치는 표 3에 기재된 삭제 조건들 동안 중요하게(significant) 된다.

선택된 CG[X]	선택된 CG[X] 전압	나머지 선택되지 않은 CG[X]
X=0,1,2,3,4,…	라인: VCGLO=VCGLOA	라인: VCGHIEV=VCGHIOD/VCGHIE

표 3

도 6에 심볼화된 CGLO_SWITCH는 선택된 제어 게이트 전압(VCGs)을 위한 삭제 모드 동안 출력 전압(VCGLO)을 VCGLOA(약 -3V)로 전환한다. 그러나, 그렇지 않은 경우에, 그후, 입력들(YCGOEN 및 YCGLOEN_X)을 가지는 전압들(VSS 및 VCGLO)을 위한 패스 트랜지스터들은 VSS와 VCGLOA 사이에서 전환되도록 사용될 수 있다. 입력 YCGLOEN은 전압 VCGLOA가 제어 게이트 디코더들(VCGLO)에게 전달되는 것을 허용하는 선택된 서브-유닛들에 대하여 하이(VDD)이다. 서브 유닛이 선택되지 않은되고 신호 YCGLOEN이 로우(VCGLOA 이하)이면, YCG[x]를 통해 선택된 셀들이 선택되지 않은 셀 전압(VSS)을 전달하도록 VCGLO=VSS이다. 판독 또는 프로그램 동작들 동안, 입력 YCGLOEN의 상태는 동일하게 남아 있으며, 그래서, 어느 서브-유닛이 표 4와 설명된 바와 같이 선택될 지라도 VCGLO가 VSS를 같게 된다.

전압 조건들	VCGLO	YCGLOEN	모든 셀들 VCGLOA
판독/프로그램	VSS	VCGLOA	VSS 내지 -3V
삭제	-3V 일정 또는 전환가능	VDD/VCGLOA	-3V

표 4

삭제 모드 동안, 지내의 모든 셀들이 삭제되는 경우에, 제어 게이트 전압(VCGLOA)은 단지 정확한 선택 삭제 전압(약 -3V)으로 낮아지기만 하면 되고,모든 디코더 입력 신호들(YCG[0―y-1])이 하이로 설정되어 전압 VCGLOA를 모든 선택된 제어 게이트들(CGs)에게 전달한다. 그러나, 판독 및 프로그램 모드들에서, Y 제어 게이트들의 그룹내의 하나의 제어 게이트가 이제 액티브 하이인 대응 디코더 입력 신호를 통해 삭제를 위해 선택될 수 있으며, 그래서, YCG[y]가 하이이고, 나머지 입력 신호들(YCG)이 로우가 된다. 서브-유닛들이 VCGLOA 스위치를 위한 입력 신호(YCGLOEN(액티브 하이))를 통해 선택되어 VCGLOA=-3V를 VCGLODP 전달하며, 이는 이어서 선택된 셀 제어 게이트들에 전달된다. 선택되지 않은 유닛들을 위하셔, YCGLOEN은 로우이고, VSS를 선택되지 않은 제어 게이트에 적용되는 VCGLODP 전달한다. 소정의 동작 모드들 동안의 이들 전압 조건들에서, 한번에 하나의 서브-유닛내의 단 하나의 전압만이 필요하다는 것을 주목해야 한다. 따라서, 단 하나의 VCGLO 라인이 하나의 서브-유닛내의 모든 디코드 유닛들에 접속된다. 그러나, 삭제가 판독 및 프로그램과 유사한 구조이고, 이웃하는 셀이 선택된 셀 및 다른 선택되지 않은 셀들로부터의 다른 로우 전압을 필요로 하는 경우에, 별개의 VCGLOEV 및 VCGLOOD 라인들이 제공될 수 있다. 단일 VCGLO 라인 대신의 별개의 VCGLOEV 및 VCGLOOD 라인들은 예를 들어, 다른 선택되지 않은 전압이 필요한 경우에, 판독 또는 프로그램 동작들에서 사용될 수도 있다.

본 명세서에 기재된 변형들에서, 서브-유닛 선택은 프로그램 및 판독 동작들 동안 액티브 로우 입력 신호들을 위한 YCG[0―Y-1]와 논리적으로 조합될 수 있다. 삭제 동안, 서브-유닛 선택은 VCGLO 스위치로의 YCGLOEN 입력 신호를 통해 가능해진다. 그러나, 삭제 동안 액티브 하이 입력 신호들을 제공하기 위해서, YCG 입력신호들을 서브-유닛 선택과 조합되도록 하는 것이 가능하다. 유사하게, 각각의 서브 유닛이 가능 신호 YCGHIEN을 갖는 그 자체의 개별 VCGHI 스위치를 갖는다면, 선택되지 않은 서브-유닛들을 위한 전압 VCGHI는 선택되지 않은 서브-유닛 전압으로 전환될 수 있다.

표 5는 제어 게이트 디코더에 의해 제공되는, 선택 및 선택되지 않은 제어 게이트들을 위한 전압 삭제 조건들의 요약을 보여주고 있다. 이들 전압 조건들은 삭제되고 있는 메모리 유닛 내의 모든 셀들과, 삭제되고 있는 모든 서브 유닛들 내의 Y 셀들 중 하나의 셀과, 삭제되고 있는 선택된 서브-유닛들 내의 Y 셀들 중 하나의 셀과, 삭제되고 있는 모든 서브 유닛들에서 기수 또는 우수 중 어느 하나의 수인 Y 셀들 중 하나의 셀과, 삭제되고 있는 선택된 서브 유닛들에서 기수 또는 우수 중 어느 하나의 수인 Y 셀들 중 하나의 셀을 포함하는 상황들을 위한 것이다.

전압 삭제 조건들	선택된 제어 게이트(CGs)	선택되지 않은서브-유닛 내의 대응하는 CG	선택되지 않은 중 나머지	선택되지 않은 이웃하는 제어 게이트들	YCGLOEN
V1.모든 셀들	VCGLO=VCGLOA-3V	-----	-----	-----	모두 하이
V2.모든 서브-유닛들내의 Y 내의 1셀	VCGLO=VCGLOA-3V	-----	VCGHI=2.5V	-----	모두 하이
V3.선택된 서브-유닛들내의 Y내의 1셀	VCGLO=VCGLOA-3V	VCGLO=VSS=0V	VCGHI=2.5V	-----	선택된 서브-유닛 YCGLOEN 하이
V4.모든 서브-유닛들내의 Y내의 1셀BL_OD=0VBL_OD=VDD	VCGLO_EV=-3VVCGLO_OD=-3V	-----	VCGHI=VSS=0V	VCGLO_OD=2.5VVCGLO_EV=-2.5V	모두 하이
V5.선택된 서브-유닛들내의 Y 셀들내의 1셀BL_OD=0VBL_OD=VDD	VCGLO_EV=-3VVCGLO_OD=-3V	VCGLO=VSS=0V	VCGHI=VSS=0V	VCGLO_OD=2.5VVCGLO_EV=-2.5V	선택된 서브-유닛 YCGLOEN 하이

표 5

본 발명은 특히 그의 바람직한 실시예들을 참조하여 도시되고 설명되었지만, 본 기술 분야의 숙련자들은 본 발명의 범주와 개념으로부터 벗어나지 않고, 형상 및 세부에 대한 다양한 변경들을 이룰 수 있다는 것을 이해하여야 한다.

본 발명은 트윈 MONOS EEPROM 메모리 어레이를 위한 제어 게이트 라인 디코더를 제공한다.

Claims

제어 게이트 오버라이드(override) 선택을 사용하여 판독하고 프로그래밍하기 위한 트윈 MONOS 플래쉬 메모리 내의 저장 사이트(storage site)를 선택하기 위한 방법에 있어서,

a) 제 1 및 제 2 저장 사이트를 포함하는 제 1 메모리 셀을 선택하는 단계와,

b) 상기 제 1 메모리 셀 내의 상기 제 1 저장 사이트를 선택하는 단계와,

c) 상기 제 1 저장 사이트 위의 제 1 제어 게이트를 선택하는 단계와,

d) 상기 제 1 제어 게이트에 "선택된" 전압을 인가하는 단계와,

e) 상기 제 1 저장 사이트에 바로 인접한 제 2 메모리 셀 내의 선택되지 않은 저장 사이트 위의 제 2 제어 게이트를 선택하는 단계와,

f) 상기 제 2 제어 게이트에 "오버라이드" 전압을 인가하는 단계와,

g) 제 2 선택되지 않은 셀의 위에 있고 상기 제 1 저장 사이트에 바로 인접하지 않는 제 3 메모리 셀 내의 제 3 제어 게이트를 선택하는 단계와,

h) 상기 제 3 제어 게이트에 "선택되지 않은" 전압을 인가하는 단계를 포함하는, 선택 방법.
제 1 항에 있어서,

a) 상기 제 1 메모리 셀에 접속된 제 1 비트 라인에 비트 라인 선택 전압을인가하는 단계와,

b) 상기 제 1 메모리 셀의 좌, 우측에 인접한 메모리 셀들에 접속된 제 2 비트 라인에 비트 라인 오버라이드 전압을 인가하는 단계와,

c) 상기 제 1 메모리 셀에 바로 인접하지 않는 제 3 비트 라인 메모리 셀에 비트 라인 비선택 전압을 인가하는 단계를 더 포함하는, 선택 방법.
제 1 항에 있어서,

상기 제 1 메모리 셀 내의 상기 제 1 저장 사이트는 좌측 저장 사이트이며, 상기 제 2 제어 게이트를 포함하는 상기 제 2 메모리 셀은 상기 제 1 메모리 셀의 바로 좌측에 있는, 선택 방법.
제 2 항에 있어서,

상기 제 3 제어 게이트를 포함하는 상기 제 3 메모리 셀은 상기 제 1 메모리 셀의 바로 우측에 있는, 선택 방법.
제 1 항에 있어서,

상기 제 1 메모리 셀 내의 상기 제 1 저장 사이트는 우측 저장 사이트이며, 상기 제 2 제어 게이트를 포함하는 상기 제 2 메모리 셀은 상기 제 1 메모리 셀의 바로 우측에 있는, 선택 방법.
제 4 항에 있어서,

상기 제 3 제어 게이트를 포함하는 상기 제 3 메모리 셀은 상기 제 1 메모리 셀의 바로 좌측에 있는, 선택 방법.
비트 라인 오버라이드를 사용하여 판독하고 프로그래밍하기 위한 트윈 MONOS 플래쉬 메모리 내의 저장 사이트를 선택하기 위한 방법에 있어서,

a) 제 1 및 제 2 저장 사이트를 포함하는 제 1 메모리 셀을 선택하는 단계와,

b) 상기 제 1 메모리 셀 내의 상기 제 1 저장 사이트를 선택하는 단계와,

c) 상기 제 1 저장 사이트 위에 있는 제 1 제어 게이트를 선택하는 단계와,

d) 상기 제 1 제어 게이트에 "선택된" 전압을 인가하는 단계와,

e) 상기 제 1 메모리 셀의 한쪽 측면에 바로 인접한 제 2 메모리 셀 내의 선택되지 않은 저장 사이트 위에 있는 제 2 제어 게이트를 선택하는 단계와,

f) 제 2 제어 게이트에 "오버라이드" 전압을 인가하는 단계와,

g) 상기 제 1 메모리 셀에 바로 인접하지 않는 제 3 메모리 셀 내의 제 3 제어 게이트를 선택하는 단계와,

h) 상기 제 3 제어 게이트에 "선택되지 않은" 전압을 인가하는 단계를 포함하는, 선택 방법.
제 7 항에 있어서,

a) 상기 제 1 메모리 셀에 접속된 제 1 비트 라인에 비트 라인 선택 전압을 인가하는 단계와,

b) 상기 제 1 저장 사이트에 바로 인접한 상기 메모리 셀에 접속된 제 2 비트 라인에 비트 라인 오버라이드 전압을 인가하는 단계와,

c) 상기 제 1 저장 사이트에 바로 인접하지 않는 메모리 셀들의 제 3 라인에 비트 라인 비선택 전압을 인가하는 단계를 더 포함하는, 선택 방법.
제 8 항에 있어서,

상기 제 1 메모리 셀 내의 상기 제 1 저장 사이트는 좌측 저장 사이트이고, 상기 제 2 비트 라인을 포함하는 상기 제 2 메모리 셀은 상기 제 1 메모리 셀의 바로 좌측에 있는, 선택 방법.
제 9 항에 있어서,

상기 제 3 비트 라인을 포함하는 상기 제 3 메모리 셀은 상기 제 1 메모리 셀의 바로 우측에 있는, 선택 방법.
제 8 항에 있어서,

상기 제 1 메모리 셀 내의 상기 제 1 저장 사이트는 우측 저장 사이트이고, 상기 제 2 비트 라인을 포함하는 상기 제 2 메모리 셀은 상기 제 1 메모리 셀의 바로 우측에 있는, 선택 방법.
제 11 항에 있어서,

상기 제 3 비트 라인을 포함하는 상기 제 3 메모리 셀은 상기 제 1 메모리 셀의 바로 좌측에 있는, 선택 방법.
트윈 MONOS 플래쉬 메모리 셀들을 포함하는 어레이를 위한 제어 게이트 라인 디코더에 있어서,

a) 메모리 어레이의 제어 게이트 라인들을 위한 디코더와,

b) 상기 메모리 어레이 내의 복수의 트윈 MONOS 메모리 셀들에 접속된 상기 제어 게이트 라인들과,

c) 상기 복수의 제어 라인들에 접속된 복수의 ㅣ코더 유닛들을 포함하는 상기 디코더와,

d) 상기 메모리 셀들의 어드레스를 매칭시키는 복수의 기수 및 복수의 우수로 할당된 어드레스들로 분할된 상기 복수의 디코더 유닛들과,

e) 기수로 할당된 어드레스들을 갖는 제어 게이트 라인들에 낮은 전압 또는 기수로 할당된 전압을 접속시키는 상기 복수의 기수로 할당된 어드레스 디코더 유닛들과,

f) 우수로 할당된 어드레스들을 갖는 제어 게이트 라인들에 상기 낮은 전압 또는 우수로 할당된 전압을 접속시키는 상기 복수의 우수로 할당된 어드레스 디코더 유닛들을 포함하는, 제어 게이트 라인 디코더.
제 13 항에 있어서,

상기 디코더 유닛들은 수신시에 디코더 신호가 상기 제어 게이트 라인들에 제어 게이트 낮은 전압 또는 제어 게이트 높은 전압을 접속시키는 둘 이상의 트랜지스터들로 구성된, 제어 게이트 라인 디코더.
제 13 항에 있어서,

상기 복수의 우수로 할당된 어드레스 디코더 유닛들 중 우수로 어드레스된 디코더 유닛이 우수로 어드레스된 제어 게이트 라인에 제어 게이트 선택 전압을 제공하고, 상기 복수의 기수로 할당된 어드레스 디코더 유닛들 중 기수로 어드레스된 디코더 유닛이 상기 우수로 어드레스된 제어 게이트 라인에 제어 게이트 오버라이드 전압을 제공하며, 상기 우수로 어드레스된 제어 게이트 라인에 바로 인접하여 어드레스하는, 제어 게이트 라인 디코더.
제 13 항에 있어서,

상기 복수의 우수로 할당된 어드레스 디코더 유닛들 중 우수로 어드레스된 디코더 유닛이 우수로 어드레스된 제어 게이트 라인에 제어 게이트 선택 전압을 제공하고, 상기 복수의 기수로 할당된 어드레스 디코더 유닛들 중 제 1의 기수로 어드레스된 디코더 유닛이 제 1의 기수로 어드레스된 제어 게이트 라인에 제어 게이트 오버라이드 전압을 제공하며, 상기 우수로 어드레스된 제어 게이트 라인에 바로인접하여 어드레스하고, 상기 복수의 기수로 할당된 어드레스 디코더 유닛들 중 제 2의 기수로 어드레스된 디코더 유닛이 제 2의 기수로 어드레스된 제어 게이트 라인에 상기 제어 게이트 오버라이드 전압을 제공하며, 상기 우수로 어드레스된 제어 게이트 라인에 바로 인접하여 어드레스하는, 제어 게이트 라인 디코더.
제 13 항에 있어서,

상기 복수의 기수로 할당된 어드레스 디코더 유닛들 중 기수로 어드레스된 디코더 유닛이 기수로 어드레스된 제어 게이트 라인에 제어 게이트 선택 전압을 제공하고, 상기 복수의 우수로 할당된 어드레스 디코더 유닛들 중 우수로 어드레스된 디코더 유닛이 우수로 어드레스된 제어 게이트 라인에 제어 게이트 오버라이드 전압을 제공하며, 상기 기수로 어드레스된 제어 게이트 라인에 바로 인접하여 어드레스하는, 제어 게이트 라인 디코더.
제 13 항에 있어서,

상기 복수의 기수로 할당된 어드레스 디코더 유닛들 중 기수로 어드레스된 디코더 유닛이 기수로 어드레스된 제어 게이트 라인에 제어 게이트 선택 전압을 제공하고, 상기 복수의 우수로 할당된 어드레스 디코더 유닛들 중 제 1의 우수로 어드레스된 디코더 유닛이 제 1의 우수로 어드레스된 제어 게이트 라인에 제어 게이트 오버라이드 전압을 제공하며, 상기 기수로 어드레스된 제어 게이트 라인에 바로 인접하여 어드레스하고, 상기 복수의 우수로 할당된 어드레스 디코더 유닛들 중 제2의 우수로 어드레스된 디코더 유닛이 제 2의 우수로 어드레스된 제어 게이트 라인에 상기 제어 게이트 오버라이드 전압을 제공하며, 상기 기수로 어드레스된 제어 게이트 라인에 바로 인접하여 어드레스하는, 제어 게이트 라인 디코더.
제 13 항에 있어서,

상기 디코더 유닛들은 선택되지 않은 제어 게이트 라인들에 "선택되지 않은" 전압을 제공하기 위해 디코더 신호에 의해 제어되는, 제어 게이트 라인 디코더.
제 13 항에 있어서,

상기 디코더 유닛들은 제어 게이트 라인들에 선택된 전압을 제공하기 위해 디코더 신호에 의해 제어되는, 제어 게이트 라인 디코더.
제 13 항에 있어서,

상기 디코더 유닛들은 선택된 제어 게이트 라인의 좌, 우측의 이웃 라인들인 상기 제어 게이트 라인들 상에 오버라이드 전압들을 제공하기 위해 디코더 신호에 의해 제어되는, 제어 게이트 라인 디코더.
트윈 MONOS 플래쉬 메모리를 위한 제어 게이트 신호들을 디코딩하기 위한 수단에 있어서,

a) 제 1 제어 게이트 라인에 접속시키기 위해 제 1 복수의 전압들로부터 제1 전압을 선택하기 위한 제 1 디코딩 수단과,

b) 제 2 제어 게이트 라인에 접속시키기 위해 제 2 복수의 전압들로부터 제 2 전압을 선택하기 위한 제 2 디코딩 수단과,

c) 제 3 제어 게이트 라인에 접속시키기 위해 상기 제 1 복수의 전압들로부터 또는 상기 제 2 복수의 전압들로부터 제 3 전압을 선택하기 위한 제 3 디코딩 수단과,

d) 우수로 어드레스된 제어 라인들에 상기 제 1 복수의 전압들을 할당하기 위한 제 1 어드레싱 수단과,

e) 기수로 어드레스된 제어 라인들에 상기 제 2 복수의 전압들을 할당하기 위한 제 2 어드레싱 수단을 포함하는, 디코딩 수단.
제 22 항에 있어서,

a) 선택된 메모리 셀의 제어 게이트에 제어 게이트 선택 전압을 접속시키는 상기 제 1 전압을 선택하기 위한 상기 제 1 디코딩 수단과,

b) 상기 선택된 메모리 셀에 이웃하는 메모리 셀의 제어 게이트에 오버라이드 전압을 접속시키는 상기 제 2 전압을 선택하기 위한 상기 제 2 디코딩 수단을 더 포함하는, 디코딩 수단.
제 23 항에 있어서,

상기 제 2 디코딩 수단은 상기 선택된 메모리 셀의 양 측면들에 이웃하는 셀들에 상기 오버라이드 전압을 접속시키기 위한 상기 제 2 전압을 선택하는, 디코딩 수단.
제 22 항에 있어서,

a) 선택된 메모리 셀의 제어 게이트에 제어 게이트 선택 전압을 접속시키는 상기 제 2 전압을 선택하기 위한 상기 제 2 디코딩 수단과,

b) 상기 선택된 메모리 셀에 이웃하는 셀들에 상기 오버라이드 전압을 접속시키기 위해 상기 제 1 전압을 선택하는, 디코딩 수단.
제 25 항에 있어서,

상기 제 1 디코딩 수단은 상기 선택된 메모리 셀의 양 측면에 이웃하는 셀들에 상기 오버라이드 전압을 접속시키기 위해 상기 제 1 전압을 선택하는, 디코딩 수단.
제 22 항에 있어서,

상기 제 3 전압을 선택하기 위한 수단은 메모리 동작들을 위해 선택되지 않은 메모리의 제어 게이트에 선택되지 않은 전압을 접속시키는, 디코딩 단계.