DE4345276C2 - Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren dafür - Google Patents

Description

Die Erfindung betrifft eine nicht-flüchtige Halbleiterspei­ chereinrichtung und ein Betriebsverfahren für diese. Die Er­ findung betrifft insbesondere eine elektrisch programmierbare und löschbare nicht- flüchtige Halbleiterspeichereinrichtung (im weiteren als Flash- Speicher bezeichnet) mit Speicherzellen mit geschichteten Gates und ein Betriebsverfahren dafür.

Zuerst wird nun die allgemeine Festlegung der Löschung und Programmierung beschrieben. Löschen bedeutet einen Vorgang zum blockweisen Ändern der Schwellenspannung einer Mehrzahl von Speicherzellen in einen vorbestimmten Zustand. Programmieren bedeutet einen Vorgang zum Ändern der Schwellenspannung ausgewählter Speicherzellen in einen anderen vorbestimmten Zustand. Der Wert "1" entspricht einer gelöschten, der Wert "0" eine programmierten Speicherzelle.

(1) Querschnittstruktur der Speicherzellen (Fig. 128 und 129)

Fig. 128 zeigt die Querschnittstruktur einer allgemeinen Speicherzelle mit geschichteten Gates (Speichertransistor), die in einem Flash-Speicher verwendet wird. Ein P^--Halbleitersubstrat 1001 weist auf seiner Hauptoberfläche zwei N⁺-Dotierbereiche auf, die eine Drain 1002 bzw. eine Source 1003 in einem vorbestimmten Abstand bilden. Ein extrem dünner Isolierfilm 1004 (ungefähr 100 Å dick) aus einem Oxidfilm oder einem ähnlichen Material ist auf einem Bereich des Halbleitersubstrats 1001 zwischen der Drain 1002 und der Source 1003 gebildet. Ein Floating-Gate 1005 ist auf dem Isolierfilm 1004 geschaffen, wobei ein Steuer-Gate 1006 mit einem weiteren Isolierfilm dazwischen auf ihm gebildet ist. Damit weist die Speicherzelle eine Zweifach-Gate-Struktur auf. Das P^-- Halbleitersubstrat 1001 kann durch eine P^--Wanne ersetzt sein.

Im Flash-Speicher werden Informationen (Daten) in der Speicherzelle in Abhängigkeit davon gespeichert, ob Elektronen in das Floating- Gate 1005 injiziert oder von diesem abgezogen worden sind.

Wenn Elektronen in das Floating-Gate 1005 injiziert worden sind, ist die Schwellenspannung der Speicherzelle vom Steuer-Gate 1006 aus betrachtet so hoch, daß kein Strom über die Drain 1002 und die Source 1003 fließt, bis die Steuer-Gate-Spannung Vg0 übersteigt, wie in Fig. 129 gezeigt ist. Der Grund dafür ist, daß die negative Ladung der im Floating-Gate 1005 gespeicherten Elektronen eine positive Spannung ausgleichen. Das wird als programmierter Zustand bezeichnet. In diesem Fall speichert die Speicherzelle den Wert "0".

Die im Floating-Gate 1005 gespeicherten Elektronen bleiben semipermanent ungelöscht, wodurch der gespeicherte Werte ebenfalls semipermanent gehalten wird.

Wenn andererseits Elektronen vom Floating-Gate 1005 abgezogen werden, ist die Schwellenspannung der Speicherzelle vom Steuer-Gate 1006 aus betrachtet so niedrig, daß ein Strom über die Drain 1002 und die Source 1003 fließt, wenn die Steuer-Gate-Spannung Vg1 übersteigt, wie in Fig. 129 gezeigt ist. In diesem Fall speichert die Speicherzelle den Wert "1".

Es ist möglich, den in der Speicherzelle gespeicherten Wert zu lesen, indem die beiden oben angeführten Zustände erfaßt werden.

(2) Programmieren und Löschen der Speicherzelle (Fig. 130)

Fig. 130 zeigt in (a) bzw. (b) Bedingungen zum Anlegen einer Spannung, um die Speicherzelle zu programmieren und zu löschen.

Beim Programmieren wird eine Schreibspannung Vw (im allgemeinen etwa 6 V) an die Drain 1002 und eine hohe Spannung Vpp (im allgemeinen etwa 12 V) an das Steuer-Gate 1006 angelegt, während die Source 1003 auf Masse liegt. Damit werden in der Umgebung der Drain 1002 durch einen Lawinendurchbruch heiße Elektronen erzeugt, oder es werden heiße Kanalelektronen mit hoher Energie in einem Kanal gebildet, der im Bereich zwischen der Drain 1002 und Source 1003 geschaffen ist. Die von der hohen Spannung des Steuer-Gates 1006 beschleunigten heißen Elektronen überwinden die Energiebarriere, die durch den Isolierfilm 1004 gebildet wird, und werden von einem Abschnitt nahe der Drain 1002 in das Floating-Gate 1005 injiziert. Damit wird die Schwellenspannung der Speicherzelle vergrößert.

Beim Löschen wird andererseits die Drain 1002 in einen schwebenden Zustand gebracht und eine hohe Spannung Vpp wird an die Source 1003 angelegt, während das Steuer-Gate 1006 auf Masse liegt. Damit wird im dünnen Isolierfilm 1002 eine hohe Spannung erzeugt, so daß die Elektronen durch einen Tunneleffekt vom Floating-Gate 1005 zur Source 1003 gezogen werden. Als Ergebnis wird die Schwellenspannung der Speicherzelle vermindert.

Damit werden beim Programmieren heiße Elektronen in das Floating- Gate 1005 injiziert. Wie in Fig. 130 gezeigt ist, ist daher eine P⁺- Dotierbereich 1002a entlang der Drain 1002 gebildet, so daß ein stärkeres elektrisches Feld in Kanal- oder Substratrichtung erzeugt wird.

Beim Löschen werden andererseits Elektronen durch eine Tunneleffekt vom Floating-Gate 1005 zur Source emittiert. Damit ist für ein solches Löschen nur ein elektrisches Feld notwendig, das zwischen dem Floating-Gate 1005 und der Source 1003 erzeugt wird. Das elektrische Feld in Kanal- oder Substratrichtung wird daher bevorzugterweise minimiert, damit kein Leckstrom auftritt. Daher ist ein N⁺-Dotierbereich 1003a entlang der Source 1003 gebildet, um das elektrische Feld in Kanal- oder Source-Richtung abzuschwächen.

(3) Gesamtstruktur des Flash-Speichers (Fig. 131 und 132)

Fig. 131 zeigt ein Blockdiagramm der Gesamtstruktur des Flash- Speichers.

Ein Speicherfeld 1010 weist eine Mehrzahl von Bitleitungen, eine Mehrzahl von Wortleitungen, die die Mehrzahl von Bitleitungen kreuzen, und eine Mehrzahl von Speicherzellen, die an den Kreuzungen gebildet sind, auf.

Fig. 131 zeigt nur vier Speicherzellen M00, M01, M10 und M11, die in zwei Zeilen und zwei Spalten angeordnet sind, um die Darstellung zu vereinfachen. Die Drains der Speicherzellen M00 und M01 sind mit einer Bitleitung BL0 verbunden, während die der Speicherzellen M10 und M11 mit der anderen Bitleitung BL1 verbunden sind. Die Steuer- Gates der Speicherzellen M00 und M10 sind mit einer Wortleitung WL0, und die der Speicherzellen M01 und M11 mit einer anderen Wortleitung WL1 verbunden. Die Sources der Speicherzellen M00, M01, M10 und M11 sind mit einer Source-Leitung SL verbunden.

Ein Adreßpuffer 1020 empfängt extern zugeführte Adreßsignale AD, um X- und Y-Adreßsignale an einen X-Dekoder 1030 bzw. einen Y-Dekoder 1040 anzulegen. Der X-Dekoder 1030 wählt eine der Mehrzahl von Wortleitungen WL0 und WL1 in Abhängigkeit vom X-Adreßsignal aus. Andererseits erzeugt der Y-Dekoder 1040 ein Auswahlsignal Y0 oder Y1 zum Auswählen einer der Mehrzahl von Bitleitungen BL0 und BL1 in Abhängigkeit vom Y-Adreßsignal.

Ein Y-Gatter 1050 weist Y-Gattertransistoren YG0 und YG1 entsprechenden den Bitleitungen BL0 und BL1 auf. Die Y- Gattertransistoren YG0 und YG1 verbinden die Bitleitungen BL0 und BL1 mit einem Leseverstärker 1060 und einer Schreibschaltung 1080 in Abhängigkeit von den Auswahlsignalen Y0 bzw. Y1.

Beim Lesen erfaßt der Leseverstärker 1060 den Wert, der auf die Bitleitung BL0 oder BL1 ausgelesen worden ist, und gibt ihn über einen Dateneingabe/ausgabepuffer 1070 nach außen ab. Beim Programmieren werden andererseits extern zugeführte Daten DA über den Dateneingabe/ausgabepuffer 1070 an die Schreibschaltung 1080 angelegt, so daß die Schreibschaltung 1080 den Bitleitungen BL0 und BL1 eine Schreibspannung entsprechend den Daten DA zuführt.

Ein Vpp/Vcc-Umschalter 1090 empfängt eine extern zugeführte hohe Spannung (im allgemeinen 12 V) und eine extern angelegte Versorgungsspannung Vcc (im allgemeinen 5 V) und versorgt den X- Dekoder 1030, den Y-Dekoder 1040 und die Schreibschaltung 1080 mit der hohen Spannung Vpp oder der Versorgungsspannung Vcc. Eine Verifizierspannungs-Erzeugungsschaltung 1100 empfängt die extern zugeführte Versorgungsspannung Vcc und legt während einer später beschriebenen Verifizierung eine vorbestimmte Verifizierspannung an eine ausgewählte Wortleitung an. Eine Source-Steuerschaltung 1110 führt der Source-Leitung SL beim Löschen die hohe Spannung Vpp zu.

Ein Steuersignalpuffer 1120 legt ein extern zugeführtes Steuersignal CT an eine Steuerschaltung 1130 an, die den Betrieb der jeweiligen Schaltungen steuert.

Wie in Fig. 132 gezeigt ist, weist der X-Dekoder 1030 eine Dekoderschaltung 1301 und eine Mehrzahl von Hochspannungsumschaltern 1302 entsprechend der Mehrzahl von Wortleitungen WL auf. Die Dekoderschaltung 1301 dekodiert ein X-Adreßsignal XA, um ein Auswahlsignal zum Auswählen von einer der Mehrzahl von Wortleitungen WL zu erzeugen. Jeder Hochspannungsumschalter 1302 führt der ausgewählten Wortleitung WL in Abhängigkeit von einem Steuersignal SW von der Steuerschaltung 1130 die hohe Spannung Vpp oder die Versorgungsspannung Vcc zu.

Dieser Flash-Speicher ist auf einem Chip CH gebildet.

(4) Betrieb des Flash-Speichers (Fig. 133 bis 140)

Fig. 133 zeigt die Bedingungen der angelegten Spannungen für einen Programmiervorgang. Hier wird z. B. angenommen, daß die Speicherzelle M00 programmiert wird. Der Steuerschaltung 1130 wird über den Steuersignalpuffer 1120 ein Steuersignal zugeführt, das einen Programmiervorgang angibt. Dem Vpp/Vcc-Umschalter 1090 wird eine hohe Spannung Vpp von außen zugeführt und der Umschalter legt sie an die X- und Y-Dekoder 1030 und 1040 an.

Der X-Dekoder 1030 wählt die Wortleitung WL0 in Abhängigkeit von einem X-Adreßsignal aus, das vom Adreßpuffer 1020 empfangen wird, um ihr die hohe Spannung Vpp zuzuführen.

Der Y-Dekoder 1040 führt in Abhängigkeit von einem Y-Adreßsignal vom Y-Adreßpuffer dem Y-Gattertransistor YG0 ein Hochspannungs- Auswahlsignal Y0 zu. Damit wird der Y-Gattertransistor YG0 durchgeschaltet.

Die Source-Steuerschaltung 1110 legt 0 V an die Source-Leitung SL an. Die Schreibschaltung 1080 wird aktiviert. Damit wird der Bitleitung BL0 die Schreibspannung Vw zugeführt.

Als Ergebnis werden Spannungen an die Speicherzelle M00 angelegt, wie sie in (a) von Fig. 130 angegeben sind, um die Speicherzelle M00 zu programmieren.

(b) Löschvorgang (Fig. 134 bis 136)

Ein Löschvorgang umfaßt einen Vorlösch-Schreibvorgang und einen Blocklöschvorgang.

(i) Vorlösch-Schreibvorgang (Fig. 134)

Vor der Blocklöschung der Speicherzellen werden alle Speicherzellen durch das oben angeführte Verfahren programmiert. Damit wird die Schwellenspannung aller Speicherzellen erhöht. Das wird als Vorlösch-Schreibvorgang bezeichnet.

Unter Bezugnahme auf das Flußdiagramm von Fig. 134 wird nun der Vorlösch-Schreibvorgang beschrieben. Zuerst wird bestimmt, ob die in allen Speicherzellen gespeicherten Daten gleich "0" sind (Schritt S51). Wenn die Daten der Speicherzellen nicht alle gleich "0" sind, wird eine durch ein Adreßsignal definierte Adresse auf Null gesetzt (Schritt S52). Die vom Adreßsignal angegebene Speicherzelle wird durch den oben angeführten Programmiervorgang programmiert (Schritt S53).

Dann wird bestimmt, ob die vom Adreßsignal angegebene Adresse die letzte ist oder nicht (Schritt S54). Wenn die Adresse nicht die letzte ist, werden die Adressen jeweils um eines erhöht (Schritt S55), um einen Programmiervorgang auszuführen (Schritt S53). Dieser Vorgang wird fortgesetzt, bis die letzte Adresse erreicht ist (Schritte S53, S54 und S55). Wenn die letzte Adresse erreicht ist, wird der Vorlösch-Schreibvorgang beendet.

(ii) Blocklöschvorgang (Fig. 135 und 136)

Unter Bezugnahme auf das Flußdiagramm von Fig. 135 wird nun ein Blocklöschvorgang beschrieben. Fig. 136 zeigt die Bedingungen der angelegten Spannungen für den Blocklöschvorgang.

Zuerst wird ein Steuersignal, das den Blocklöschvorgang festlegt, über den Steuersignalpuffer 1120 der Steuerschaltung 1130 zugeführt. Beim Blocklöschen legt der Vpp/Vcc-Umschalter 1090 die hohe Spannung Vpp an die Source-Steuerschaltung 1110 an, die die hohe Spannung Vpp wiederum der Source-Leitung SL zuführt (Schritt S61).

Der X-Dekoder 1030 legt die Wortleitungen WL0 und WL1 auf Masse. Andererseits führt der Y-Dekoder 1040 den Y-Gattertransistoren YG0 und YG1 die Auswahlsignale Y0 bzw. Y1 mit 0 V zu. Damit nehmen die Bitleitungen BL0 und BL1 einen schwebenden Zustand ein.

Als Ergebnis werden Spannungen an alle Speicherzellen angelegt, wie sie in (b) von Fig. 130 dargestellt sind, wodurch die Schwellenspannungen aller Speicherzellen vermindert werden.

Es ist schwierig, die Schwellenspannungen aller Speicherzellen nur durch ein einmaliges Anlegen der hohen Spannung (Löschspannung) an die Source-Leitung unter einen vorbestimmten Wert zu senken. Im allgemeinen werden daher mehrmals Hochspannungsimpulse an die Source-Leitung SL angelegt, und nach jeder Impulszuführung wird eine Löschverifizierung ausgeführt.

Zuerst wird ein Hochspannungsimpuls an die Source-Leitung SL angelegt (Schritt S61), und anschließend wird die Source-Leitung SL auf 0 V gesetzt (Schritt S63). Dann wird durch die Verifizierspannungs-Erzeugungsschaltung 1100 eine vorbestimmte Verifizierspannung, die niedriger als die Versorgungsspannung Vcc ist, der ausgewählten Wortleitung zugeführt (Schritt S64). Damit werden Daten von der ausgewählten Speicherzelle auf eine entsprechende Bitleitung ausgelesen, um vom Leseverstärker 1060 erfaßt zu werden. Dann wird ermittelt, ob der vom Leseverstärker 1060 erfaßte Wert gleich "1" ist oder nicht (Schritt S65).

Wenn der vom Leseverstärker 1060 erfaßte Wert gleich "0" ist, werden die Schritte S61 bis S64 wiederholt.

Wenn der vom Leseverstärker 1060 erfaßte Wert andererseits gleich "1" ist, wird ermittelt, ob die von einem Adreßsignal festgelegte Adresse die letzte ist oder nicht (Schritt S66). Wenn die Adresse nicht die letzte ist, wird diese Adresse um 1 erhöht (Schritt S67). Damit werden Daten aus allen Speicherzellen ausgelesen, während die Adressen jeweils um eins erhöht werden. Wenn ein Lesewert gleich "0" ist, wird ein Hochspannungsimpuls an die Source-Leitung SL angelegt, um die Speicherzelle zu löschen.

Somit werden die Schwellenspannungen der Speicherzellen überwacht, so daß alle Speicherzellen allmählich gelöscht werden.

(c) Lesebetrieb (Fig. 137)

Fig. 137 zeigt die Bedingungen der angelegten Spannungen für einen Lesebetrieb. Hier wird angenommen, daß der Wert aus der Speicherzelle M00 gelesen wird.

Zuerst wird ein Steuersignal, das einen Lesevorgang definiert, über den Steuersignalpuffer 1120 an die Steuerschaltung 1130 angelegt. Der X-Dekoder 1030 wählt die Wortleitung WL0 in Abhängigkeit von einem X-Adreßsignal aus, das vom Adreßpuffer 1020 empfangen wird, und legt die Versorgungsspannung Vcc an sie an. Gleichzeitig wird das Potential der nicht-ausgewählten Wortleitung WL1 auf 0 V gehalten.

Der Y-Dekoder 1040 schaltet den Y-Gattertransistor YG0 in Abhängigkeit von einem Y-Adreßsignal vom Adreßpuffer 1020 durch. Damit wird die Bitleitung BL0 mit dem Leseverstärker 1060 verbunden. Gleichzeitig führt die Source-Steuerschaltung 1100 der Source- Leitung SL ein Potential von 0 V zu.

Als Ergebnis nimmt die Speicherzelle M00 einen Durchlaßzustand ein, wenn ihre Schwellenspannung niedrig ist. Damit fließt ein Strom I in einem Widerstand R, der im Leseverstärker 1060 gebildet ist, um die Lesespannung Vr auf der Bitleitung BL0 zu vermindern. Die Lesespannung Vr auf der Bitleitung BL0 wird über einen Inverter INV2 als Wert "1" ausgegeben.

Wenn die Schwellenspannung der Speicherzelle M00 andererseits hoch ist, nimmt die Speicherzelle M00 einen Sperrzustand ein. Damit ist die Lesespannung Vr auf der Bitleitung BL0 hoch. Die Lesespannung Vr auf der Bitleitung BL0 wird über den Inverter INV2 als Wert "0" ausgegeben.

Wenn sich die Spannung einer Bitleitung beim Lesen der Versorgungsspannung Vcc nähert, können heiße Elektronen erzeugt werden, die die Speicherzelle programmieren. Das wird als Soft- Schreibvorgang bezeichnet. Um die Soft-Schreiberscheinung zu verhindern, wird die Lesespannung Vr auf der Bitleitung von einem N- Kanal Transistor und einem Inverter INV1 auf etwa 1 V gesetzt.

(d) Die Potentiale auf den jeweiligen Bitleitungen bei den verschiedenen Vorgängen (Fig. 138)

Fig. 138 zeigt die Potentiale auf den Wort-, Bit- und Source- Leitungen beim Programmieren, Löschen und Verifizieren. Bei den Programmier- und Vorlösch-Schreibvorgängen wird die hohe Spannung Vpp an die Wortleitung und die Schreibspannung Vw an die Bitleitung angelegt, während die Source-Leitung auf 0 V liegt. Bei der Blocklöschung wird die hohe Spannung Vpp nur an die Source-Leitung und ein Potential von 0 V an die Wortleitung angelegt, während die Bitleitung in einem schwebenden Zustand ist. Beim Lesen wird die Versorgungsspannung Vcc an die Wortleitung angelegt und die Source- Leitung liegt auf 0 V, während die Lesespannung Vr auf der Bitleitung erscheint.

(3) Der Grund für die Notwendigkeit des Vorlösch-Schreibvorgangs (Fig. 139 und 140)

Unter Bezugnahme auf die Fig. 139 und 140 wird nun der Grund, weshalb der Vorlösch-Schreibvorgang beim Löschen notwendig ist, beschrieben. Fig. 139 zeigt die Änderungen der Schwellenspannung der Speicherzelle, die durch die Programmier- und Blocklöschvorgänge verursacht werden. Fig. 140 zeigt die Änderungen der Schwellenspannung der Speicherzelle, die durch die Programmier- Vorlöschschreib- und Blocklöschvorgänge ausgelöst werden.

Beim Blocklöschvorgang erreicht in der Speicherzelle das Steuer-Gate 1006 ein Potential von 0 V und die Drain nimmt einen schwebenden Zustand ein, während der Source 1003 die hohe Spannung Vpp zugeführt wird, wie in (b) von Fig. 130 dargestellt ist. Unter solchen Bedingungen für die angelegten Spannungen entwickelt sich eine hohe Spannung zwischen der Source 1003 und dem Floating-Gate 1005, wodurch die im Floating-Gate 1005 gespeicherten Elektronen zur Source 1003 gezogen werden. Damit wird die Schwellenspannung der Speicherzelle reduziert.

Wenn dieser Löschvorgang in einem Zustand niedriger Schwellenspannung (Wert "1") ausgeführt wird, nimmt die Schwellenspannung der Speicherzelle jedoch einen negativen Wert an, wie in Fig. 139 gezeigt ist. Das wird als Depression oder Überlöschung (oder übermäßige Löschung) der Speicherzelle bezeichnet, die beim Lesen das folgende Problem verursacht.

Hier wird angenommen, daß beim in Fig. 137 dargestellten Lesevorgang die Speicherzelle M00 ausgewählt worden ist, wobei die Speicherzelle M01 durch die Blocklöschung übermäßig gelöscht worden ist. Die Schwellenspannung der Speicherzelle M01 befindet sich nämlich auf einem negativen Wert.

In diesem Fall wird die Versorgungsspannung Vcc an die Wortleitung WL0 angelegt, während das Potential der Wortleitung WL1 auf 0 V bleibt. Wenn die Speicherzelle M00 den Wert "0" speichert, wird diese Speicherzelle M00 selbst dann nicht durchgeschaltet, wenn das Potential der Wortleitung WL0 die Versorgungsspannung Vcc erreicht. Somit fließt kein Strom in der Bitleitung BL0.

Wenn die Schwellenspannung der Speicherzelle M01 jedoch auf einem negativen Wert liegt, wird diese Speicherzelle M01 selbst dann durchgeschaltet, wenn das Potential der Wortleitung WL1 auf 0 V liegt. Somit fließt in der Bitleitung BL0 ein Strom. In diesem Fall ermittelt der Leseverstärker 1060, daß die Speicherzelle M00 den Wert "1" speichert.

Wenn mindestens eine der Speicherzellen, die mit einer Bitleitung verbunden sind, eine negative Schwellenspannung aufweist, fließt unvermeidlicherweise ein Strom in der Bitleitung, wie oben beschrieben worden ist, selbst wenn die Speicherzelle nicht ausgewählt ist. Damit kann der in der ausgewählten Speicherzelle gespeicherte Wert nicht korrekt gelesen werden.

Um ein solches Problem zu lösen, wird vor dem Blocklöschvorgang der Vorlösch-Schreibvorgang ausgeführt, wie in Fig. 140 dargestellt ist. Damit werden die Schwellenspannungen aller Speicherzellen zeitweise in Zustände hoher Schwellenspannung gebracht, und anschließend wird der Blocklöschvorgang ausgeführt. Damit werden die Spannungen der gelöschten Speicherzellen einheitlich auf positive Werte gesetzt, die niedriger als die Versorgungsspannung Vcc sind. Damit wird durch den Vorlösch-Schreibvorgang die Zuverlässigkeit des Speichers verbessert.

Der beschriebene Flash-Speicher zeigt jedoch die folgenden Schwierigkeiten:

(1) Neuschreibvorgang (Fig. 141)

Um Daten erneut zu schreiben, die in den Speicherzellen des oben beschriebenen Flash-Speichers gespeichert sind, wird ein Vorlösch- Schreibvorgang (Schritt S71) und dann ein Blocklöschvorgang ausgeführt (Schritt S72), wie in Fig. 141 dargestellt ist, und anschließend findet ein Programmiervorgang statt.

Wenn die Kapazität des Flash-Speichers vergrößert wird, erhöht sich die Zeitspanne erheblich, die für den Vorlösch-Schreibvorgang notwendig ist. Beispielsweise benötigt ein Flash-Speicher mit einer Kapazität von 1 Mbit ein bis zwei Sekunden für die Programmierung der Speicherzellen aller Adressen.

Wenn der Vorlösch-Schreibvorgang eine solch lange Zeit dauert, dann bedeutet das, daß eine lange Zeit zum Neuschreiben der Daten notwendig ist. Das ist für den Benutzer überaus unangenehm.

(2) Depression durch übermäßiges Löschen (Fig. 142 und 143)

Beim Löschen wird der Vorlösch-Schreibbetrieb vor dem Blocklöschvorgang ausgeführt, um die Schwellenspannungen der Speicherzellen im wesentlichen auf demselben Wert zu vereinheitlichen, wie oben beschrieben worden ist. In der Praxis weist jedoch die Mehrzahl von Speicherzellen, die in einer Löscheinheit gebildet sind, notwendigerweise eine Streuung der Löschbarkeit auf.

Wenn diese Streuung, wie in Fig. 142 dargestellt, sehr groß ist, werden manche Speicherzelle übermäßig gelöscht.

In solchen übermäßig gelöschten Speicherzellen fließt unvermeidlicherweise ein Strom, selbst wenn deren Steuer-Gates auf Masse liegen. Damit wird der Wert, der von der Speicherzelle gelesen wird, der mit derselben Bitleitung wie die übermäßig gelöschte Speicherzelle verbunden ist, durch die übermäßig gelöschte Speicherzelle so stark gestört, daß deren Wert ständig als "1" bestimmt wird.

Fig. 143 zeigt die Struktur einer Speicherzelle, die kein solches Problem aufweist.

Wie in Fig. 143 dargestellt ist, weist ein P^--Halbleitersubstrat 1301 auf seiner Hauptoberfläche in vorbestimmten Abständen N⁺- Dotierbereiche 1302, 1303 und 1310 auf. Auf dem Bereich zwischen den Dotierbereichen 1302 und 1303 ist eine Gate-Elektrode 1304 mit einem Isolierfilm dazwischen geschaffen, der aus einem Oxidfilm besteht. Damit wird ein Auswahltransistor 1305 gebildet.

Auf dem Dotierbereich 1303 ist ein Floating-Gate 1307 gebildet, wobei sich ein extrem dünner Oxidfilm 1306 mit einer Dicke von etwa 100 Å dazwischen befindet, und ein Steuer-Gate 1308 ist darauf geschaffen, wobei sich ein anderer Isolierfilm dazwischen befindet. Damit wird ein Speichertransistor 1309 mit einer Zweischicht-Gate- Struktur gebildet.

Der Auswahltransistor 1305 und der Speichertransistor 1309 bilden eine 1-Bit-Speicherzelle. Der Dotierbereich 1302 ist mit einem Bitanschluß B verbunden, während die Gate-Elektrode 1304 mit einem Wortanschluß W verbunden ist. Der Dotierbereich 1310 ist mit einem Source-Anschluß S verbunden. Das Steuer-Gate 1308 ist mit einem Steuer-Gate-Anschluß CG verbunden.

Die in Fig. 143 dargestellte Speicherzelle weist den Auswahltransistor 1305 auf, wodurch im Gegensatz zu oben selbst dann kein Problem auftritt, wenn der Speichertransistor 1309 übermäßig gelöscht ist.

Die in Fig. 143 gezeigte Speicherzelle besitzt jedoch eine kompliziertere Struktur als die in Fig. 128 dargestellte Speicherzelle mit geschichtetem Gate auf und belegt eine größere Fläche.

(3) Sektorstörung (Fig. 144)

Bei einem Flash-Speicher ist es möglich, eine Datenschreibeinheit durch Sektorbildung eines Speicherfeldes zu unterteilen. In diesem Fall beeinflußt jedoch eine Speicherzelle, die in einem ausgewählten Sektor gebildet ist, diejenige, die in einem nicht-ausgewählten Sektor geschaffen ist. Diese Erscheinung wird als Sektorstörung bezeichnet.

Es wird angenommen, daß eine Mehrzahl von Speicherzellen, die mit einer Wortleitung WL0 verbunden sind, z. B. in Sektoren SE1 und SE2 eingeteilt sind, wie in Fig. 144 dargestellt ist. In diesem Fall wird eine hohe Spannung auch an das Steuer-Gate einer Speicherzelle angelegt, die im nicht-ausgewählten Sektor SE2 gebildet ist, wenn eine im Sektor SE1 geschaffene Speicherzelle programmiert wird.

Betrachtet sei andererseits, daß eine Mehrzahl von Speicherzellen, die mit einer Bitleitung BL0 verbunden sind, in Sektoren SE1 und SE3 unterteilt sind. In diesem Fall wird eine hohe Spannung auch an die Drain einer Speicherzelle angelegt, die im nicht-ausgewählten Sektor SE3 gebildet ist, wenn die im Sektor SE1 geschaffene Speicherzelle programmiert wird.

In jedem Fall ist es möglich, Daten selbst dann ausreichend sicher zu garantieren, wenn die Störung mehrere tausend mal wiederholt wird. Unter der Annahme, daß die Daten in einer Speicherzelle, die in einem einzelnen Sektor gebildet sind, 1000-mal neu geschrieben werden, wird jedoch eine Störung in einem anderen Sektor folgendermaßen oft verursacht, weil eine Mehrzahl von Sektoren auf derselben Wortleitung und derselben Bitleitung gebildet ist:

Störung = (1000-mal) × (Anzahl der Sektoren - 1)

Damit wird erheblich oft eine Störung in einem Sektor verursacht, wenn eine Mehrzahl von Sektoren vorhanden ist. In den letzten Jahren muß ein solcher Sektor jedoch eine große Anzahl von Neuschreibvorgängen garantieren können. Damit ist die Störung verschiedener Sektoren untereinander sehr problematisch.

(4) Leistungsaufnahme

Wenn eine Speicherzelle in einem Flash-Speicher programmiert wird, werden Elektronen durch heiße Kanalelektronen in sein Floating-Gate injiziert. Somit ist für die Programmierung ein großer Kanalstrom notwendig, was zu einem Anstieg der Leistungsaufnahme führt.

(5) Integrationsdichte

Ein Flash-Speicher mit einer Hauptbitleitung und einer Subbitleitung ist in der US 5,126,808 beschrieben. In einem solchen Flash- Speicher werden für die Programmierung Elektronen durch heiße Kanalelektronen abgezogen damit ein hoher Kanalstrom auftritt. Das führt zu dem im folgenden beschriebenen Problem.

Fig. 145 zeigt das Layout eines Flash-Speichers mit einer Hauptbitleitung und einer Subbitleitung auf einem Halbleitersubstrat. Wie in Fig. 145 gezeigt ist, sind eine Hauptbitleitung MB und Subbitleitungen SB0 und SB1 parallel auf einem Halbleitersubstrat gebildet. Wortleitungen WL0, WL1, . . . und Auswahlgatterleitungen SGL0, SGL1 sind in einer Richtung senkrecht zu den Bitleitungen geschaffen. Eine Speicherzelle ist an der jeweiligen Kreuzung einer Wortleitung mit einer Subbitleitung gebildet. Beispielsweise sind Speicherzellen M11, M12, . . . an den Kreuzungen der jeweiligen der Bitleitungen WL0, WL1, . . . mit der Subbitleitung SB1 geschaffen. Ein Auswahlgattertransistor SG' zur Sektorauswahl ist an der Kreuzung der Hauptbitleitung MB und der Auswahlgatterleitung SGL0 gebildet. Eine N⁺-Diffusionsschicht 1405 ist im Halbleitersubstrat geschaffen.

In den in Fig. 145 gezeigten Speicherzellen M11, M12, . . . . wird eine Programmierung unter Verwendung heißer Kanalelektronen wie oben beschrieben ausgeführt, wodurch ein hoher Kanalstrom erzeugt wird, der über die Subbitleitung SB1 fließt. Weil dieser hohe Kanalstrom über den Auswahlgattertransistor SG' zur Sektorauswahl fließt, ist es notwendig, für die Kanalbreite des Auswahlgattertransistors SG' einen großen Wert zu wählen. Das bedeutet, daß der Auswahlgattertransistor SG' eine große Fläche auf dem Halbleitersubstrat belegt, was zu einer Verminderung der Integrationsdichte auf dem Halbleitersubstrat führt.

Darüber hinaus weist der in Fig. 145 gezeigte Flash-Speicher eine erste und eine zweite Aluminiumverdrahtungsschicht auf, die die Subbitleitungen SB0, SB1 und die Hauptbitleitung MB bilden, um den Widerstand der Hauptbitleitung MB und der Subbitleitungen SB0, SB1 zu vermindern. Das bedeutet, daß eine Aluminiumverdrahtungsschicht nicht benutzt werden kann, um den Widerstand der Wortleitungen WL0, WL1, . . zu vermindern, die durch eine Polysiliziumschicht gebildet werden. Damit ergibt sich eine Verzögerung bei der Übertragung eines Signals auf der Wortleitung, so daß man keine hohe Betriebsgeschwindigkeit erreichen kann.

Fig. 146 zeigt die Struktur einer Speicherzelle in einem Flash- Speicher. Wie in Fig. 146 dargestellt ist, sind zwei Speicherzellen M00 und M10 durch einen Isolieroxidfilm 1402 voneinander isoliert, der auf einer P-Wanne 1008 geschaffen ist. Wenn eine Programmierung z. B. der Speicherzelle M10 ausgeführt wird, wird eine hohe Spannung von 10 V an die zweite Aluminiumverdrahtungsschicht 1006, die ein Steuer-Gate bildet, und eine Spannung von 5 V an die Drain 1002' des Transistors M10 angelegt. Eine zu geringe Breite Wb des Isolieroxidfilms 1402 ist gleichbedeutend mit dem Vorhandensein eines MOS-Transistors 1403, der diesen Isolieroxidfilm 1402 als Gate-Oxidfilm benutzt. Das Vorhandensein eines äquivalenten MOS- Transistors 1403 verhindert einen gewünschten Betrieb der Speicherzellen M00 und M10. Daher kann die Breite Wb des Isolieroxidfilms 1402 nicht auf einen geringen Wert eingestellt werden, um die Erzeugung dieses äquivalenten MOS-Transistors 1403 zu verhindern. Das bedeutet, daß die Integrationsdichte im Speicherzellenfeld vermindert wird.

Fig. 147 zeigt ein Schaltbild, wie die Spannungen an das Speicherzellenfeld eines Flash-Speichers angelegt werden. Fig. 147(a) zeigt die Spannungen, wie sie zur Programmierung, und Fig. 147(b) die Spannungen, wie sie zur Löschung angelegt werden.

Wie in Fig. 147(a) dargestellt ist, wird eine Spannung von 5 V an die Bitleitung BL0 und eine negative Spannung von -10 V an die Wortleitung WL11 angelegt, um Elektronen in das Floating-Gate der Speicherzelle M00 einzulagern. Der nicht-ausgewählten Wortleitung WL12 wird eine Spannung von 5 V zugeführt. Mit anderen Worten muß der nicht dargestellte X-Dekoder Spannungen von -10 V und 5 V liefern.

Wie in Fig. 147(b) dargestellt ist, wird eine positive Spannung von 10 V an die Wortleitungen WL11 und WL12 angelegt, und die Bitleitungen BL0 und BL1 werden in einen Zustand hoher Impedanz gebracht, um die im ausgewählten Sektor SE1 gespeicherten Daten zu löschen. Eine negative Spannung von -8 V wird an die Wortleitungen WL21 und WL22 im nicht-ausgewählten Sektor SE2 angelegt. Mit anderen Worten muß der nicht dargestellte X-Dekoder eine positive Spannung von 10 V und eine negative Spannung von -8 V liefern.

Daher muß der nicht dargestellte X-Dekoder eine Ausgangsspannung mit einer Spannungsdifferenz von 15 V in einem Programmiervorgang und einer Spannungsdifferenz von 18 V in einem Löschvorgang liefern. Weil diese Spannungsdifferenz der Ausgangsspannungen groß ist, ist es schwierig, den X-Dekoder auf einer kleinen Fläche auf dem Halbleitersubstrat zu bilden.

(6) Externe Spannungsversorgung

Beim programmieren ist es notwendig, eine Spannung von 5 bis 6 V an die Drain jeder Speicherzelle anzulegen. Weil eine Programmierung durch die heißen Kanalelektronen wie oben beschrieben einen hohen Kanalstrom erfordert, ist es extrem schwierig, eine solche Drain- Spannung durch eine interne Spannungsanhebung aus einer einzelnen externen Versorgungsspannung von 3 oder 5 V zu erzeugen. Selbst wenn die Drain-Spannung erzeugt werden kann, ist es unmöglich, mehrere Bits auf einmal zu programmieren. Damit wird die Programmierzeit erheblich verlängert.

(7) Struktur des Flash-Speichers

Nun wird der Aufbau eines Flash-Speichers im Detail beschrieben.

Ein Flash-Speicher ist als Speichereinrichtung bekannt, bei der Daten frei geschrieben und elektrisch gelöscht werden können. Ein EEPROM mit einem Transistor, das eine elektrische kollektive Löschung von Ladungen, die die geschriebene Information darstellen, d. h. ein sogenannter Flash-Speicher, ist in der US 4,868,619 und in "An In-System Reprogrammable 32kx8 CMOS Flash Memory" von Virgil Niles Kynett et al., IEEE Journal of Solid-State Circuits, Vol. 23, Nr. 5, Oktober 1988 vorgeschlagen worden.

Fig. 148 zeigt ein Blockdiagramm der Gesamtstruktur eines Flash- Speichers. Wie in der Figur dargestellt ist, weist der Flash- Speicher eine Speicherzellenmatrix 1 mit Zeilen und Spalten, einen X-Adreßdekoder 2, ein Y-Gatter 3, einen Y-Adreßdekoder 4, einen Adreßpuffer 5, eine Schreibschaltung 6, einen Leseverstärker 7, einen Ein-/Ausgabepuffer 8 und eine Steuerlogik 9 auf.

Die Speicherzellenmatrix 1 weist eine Mehrzahl von Speichertransistoren auf, die in Zeilen und Spalten angeordnet sind. Der X-Adreßdekoder 2 und das Y-Gatter 3 sind so geschaltet, daß sie eine Zeile und eine Spalte der Speicherzellenmatrix 1 auswählen. Der Y-Adreßdekoder 4 zum Anlegen von Information zum Auswählen der Spalte ist mit dem Y-Gatter 3 verbunden. Der X-Adreßdekoder 2 und der Y-Adreßdekoder 4 sind mit dem Adreßpuffer 5 verbunden, in dem Adreßinformationen zeitweise gespeichert werden.

Das Y-Gatter 3 ist mit der Schreibschaltung 6 zur Ausführung eines Schreibvorgangs zum Zeitpunkt der Dateneingabe und dem Leseverstärker zur Ermittlung von "0" und "1" aus dem Stromfluß zum Zeitpunkt der Datenausgabe verbunden. Die Schreibschaltung 6 und der Leseverstärker 7 sind mit dem Ein-/Ausgabepuffer 8 zum zeitweisen Speichern der Ein-/Ausgabedaten verbunden. Der Adreßpuffer 5 und der Ein-/Ausgabepuffer 8 sind mit der Steuerlogik 9 zur Steuerung des Betriebs des Flash-Speichers verbunden. Die Steuerlogik 9 führt die Steuerung entsprechend einem Chipaktivierungssignal, einen Ausgabeaktivierungssignal und einem Programmiersignal aus.

Fig. 149 zeigt ein Ersatzschaltbild der schematischen Struktur der Speicherzellenmatrix 1 von Fig. 148. Der Flash-Speicher mit dieser Speicherzellenmatrix wird als NOR-Flash-Speicher bezeichnet. Wie in der Figur dargestellt ist, sind eine Mehrzahl von Wortleitungen WL₁, WL₂, . . ., WL_i, die sich in Zeilenrichtung erstrecken, und eine Mehrzahl von Bitleitungen BL₁, BL₂, . . ., BL_j, die sich in Spaltenrichtung erstrecken, so angeordnet, daß sie sich senkrecht schneiden und damit eine Matrix bilden. Speichertransistoren Q₁₁, Q₁₂, . . ., Q_ij mit jeweils einem Floating-Gate sind an den Kreuzungen zwischen den Wort- und Bitleitungen geschaffen. Die Drain eines jeden Speichertransistors ist mit der Bitleitung verbunden. Das Steuer-Gate eines jeden Speichertransistors ist mit der Wortleitung verbunden. Die Sources der Speichertransistoren sind mit den jeweiligen Source-Leitungen S1, S2, . . . verbunden. Die Sources der Speichertransistoren, die zur selben Zeile gehören, sind miteinander verbunden, wie in der Figur dargestellt ist.

Fig. 150 zeigt einen Teilquerschnitt der Struktur eines Speichertransistors, der den oben beschriebenen NOR-Flash-Speicher bildet. Fig. 151 ist eine schematische Draufsicht des planaren Layouts des NOR-Flash-Speichers. Fig. 152 ist ein Teilquerschnitt entlang der Achse A-A von Fig. 151. Die Struktur des NOR-Flash- Speichers wird unter Bezugnahme auf die Figuren beschrieben.

Wie in den Fig. 150 und 152 dargestellt ist, sind in einem p- Dotierbereich 10, der in einem Siliziumsubstrat gebildet ist, in einem Abstand voneinander n-Dotierbereiche geschaffen, wie z. B. ein Drain-Bereich 11 und ein Source-Bereich 12. Ein Steuer-Gate 13 und ein Floating-Gate 14 sind im Bereich geschaffen, der vom Drain- Bereich 11 und dem Source-Bereich 12 eingeschlossen wird, so daß ein Kanal gebildet wird. Das Floating-Gate 14 ist auf dem p- Dotierbereich 10 mit einem dünnen Gate-Oxidfilm 15 dazwischen geschaffen, dessen Dicke etwa 100 Å beträgt. Das Steuer-Gate 13 ist auf dem Floating-Gate 14 mit einem Zwischenschicht-Isolierfilm 16 dazwischen gebildet, so daß es vom Floating-Gate elektrisch getrennt ist. Das Floating-Gate 14 ist aus polykristallinem Silizium gebildet. Das Steuer-Gate 13 ist aus einer polykristallinen Siliziumschicht oder einer Mehrschichtstruktur mit einer polykristallinen Schicht und einer Metallschicht mit hohem Schmelzpunkt geschaffen. Der Oxidfilm 17 wird durch Abscheidung durch das CVD-Verfahren auf der Oberfläche der polykristallinen Siliziumschicht geschaffen, die das Floating-Gate 14 oder das Steuer-Gate 13 bildet. Eine glatte Beschichtung 21 (siehe Fig. 91) wird gebildet, um das Floating-Gate 14 und das Steuer-Gate 13 zu bedecken.

Wie in Fig. 151 dargestellt ist, sind Steuer-Gates 13 so gebildet, daß sie miteinander verbunden sind und sich in Längsrichtung (Zeilenrichtung) erstrecken, um als Wortleitung zu dienen. Die Bitleitung 18 ist so angeordnet, daß sie die Wortleitung senkrecht kreuzt, und sie ist über einen Drain-Kontakt 20 elektrisch mit dem jeweiligen Drain-Bereich 11 verbunden. Wie in Fig. 152 dargestellt ist, ist die Bitleitung 18 auf der glatten Beschichtung 21 gebildet. Wie in Fig. 151 gezeigt ist, erstreckt sich der Source-Bereich 12 in der Richtung entlang der Wortleitung 13 und ist in einem Bereich geschaffen, der von der Wortleitung 13 und einem Feldoxidfilm 19 umgeben ist. Auch der Drain-Bereich 11 ist in einem Bereich gebildet, der von der Wortleitung 13 und dem Feldoxidfilm 19 umgeben ist.

Unter Bezugnahme auf die Fig. 150 wird nun der Betrieb des NOR- Flash-Speichers mit der oben angeführten Struktur beschrieben.

Im Schreibbetrieb wird eine Spannung von 5 V an den Drain-Bereich 11 und eine Spannung von etwa 10 V an das Steuer-Gate 13 angelegt. Der Source-Bereich 12 und der p-Dotierbereich 10 werden auf dem Massepotential (0 V) gehalten. Zu diesem Zeitpunkt fließt ein Strom von mehreren 100 µA durch den Kanal des Speichertransistors. Unter den Elektronen, die von der Source zur Drain fließen, werden die Elektronen, die in der Nähe der Drain beschleunigt werden, zu Elektronen mit hoher Energie in deren Umgebung, d. h. zu sogenannten heißen Kanalelektronen. Diese Elektronen werden wegen des elektrischen Feldes, das von der an das Steuer-Gate 13 angelegten Spannung erzeugt wird, in das Floating-Gate 14 eingelagert, wie durch den Pfeil [1] angegeben ist. Auf diese Weise werden Elektronen im Floating-Gate 14 gespeichert und die Schwellenspannung Vth des Speichertransistors erreicht z. B. 8 V. Dieser Zustand wird als Schreibzustand bezeichnet, d. h. als Wert "0".

Im Löschbetrieb wird eine Spannung von ungefähr 5 V an den Source- Bereich 12 angelegt, eine Spannung von etwa -12 V an das Steuer-Gate 13 angelegt und der p-Dotierbereich 10 wird auf dem Massepotential gehalten. Der Drain-Bereich 11 ist frei. Aufgrund des elektrischen Feldes, das durch die an den Source-Bereich 12 angelegte Spannung erzeugt wird, dringen Elektronen im Floating-Gate 14 durch einen Tunneleffekt durch den dünnen Gate-Oxidfilm 15 hindurch, wie der Pfeil [2] andeutet. Weil auf diese Weise Elektronen aus dem Floating-Gate 14 abgezogen werden, erreicht die Schwellenspannung Vth des Speichertransistors z. B. 2 V. Dieser Zustand wird als Löschzustand "1" bezeichnet. Weil die Source eines jeden Speichertransistors wie in Fig. 149 dargestellt verbunden ist, können durch diesen Löschvorgang alle Speicherzellen auf einmal gelöscht werden.

Im Lesebetrieb wird eine Spannung von ungefähr 5 V an das Steuer-Gate 13 und eine Spannung von etwa 1 V an den Drain-Bereich 11 angelegt. Der Source-Bereich 12 und der p-Dotierbereich 10 werden auf dem Massepotential gehalten. Zu diesem Zeitpunkt wird in Abhängigkeit davon, ob ein Strom im Kanalbereich des Speichertransistors fließt oder nicht, ermittelt, ob der Wert "1" oder "0" vorhanden ist.

Genauer gesagt bildet sich im Schreibzustand kein Kanal, weil Vth gleich 8 V ist und daher kein Strom fließt. Im Löschzustand bildet sich dagegen ein Kanal und es fließt ein Strom, weil Vth gleich 2 V ist. Im NOR-Speicher werden Elektronen unter Benutzung der heißen Kanalelektronen in das Floating-Gate 14 eingelagert, um den Schreibzustand "0" zu realisieren. Weil die Einlagerung von Elektronen unter Benutzung heißer Kanalelektronen nicht sehr effizient ist, ist die Leistungsaufnahme des NOR-Speichers groß.

Wie in Fig. 152 dargestellt ist, wird wie oben beschrieben eine Spannung von etwa 5 V an den Drain-Bereich 11 und eine Spannung von ungefähr 10 V an das Steuer-Gate 13 angelegt, wenn der Speichertransistor 22a ausgewählt ist und in diesem Transistor ein Schreibvorgang ausgeführt wird, und es wird ein Schreiben im Floating-Gate 14 des Speichertransistors 22a ausgeführt.

Wenn der Speichertransistor 22b zum Schreiben ausgewählt worden ist, werden ähnliche Spannungen an den Drain-Bereich 11 und das Steuer- Gate 13 des Speichertransistors 22b angelegt. Weil sich die Speichertransistoren 22a und 22b den Drain-Bereich 11 teilen, besteht die Möglichkeit, daß Elektronen, die in das Floating-Gate 14 des Speichertransistors 22a eingelagert worden sind, wegen der an den Drain-Bereich 11 beim Schreiben des Speichertransistors 22b angelegten Spannung durch eine Tunnelerscheinung zum Drain-Bereich 11 abgezogen werden. Diese Erscheinung wird als Drain- Störerscheinung bezeichnet. Weil Elektronen wegen der Drain- Störerscheinung vom Floating-Gate des Speichertransistors abgezogen werden, in das Elektronen eingelagert worden sind, ändert sich der Zustand des geschriebenen Speichertransistors zum gelöschten Zustand. Das verursacht einen fehlerhaften Betrieb des Flash- Speichers.

Eine NAND-Vorrichtung ist zur Lösung der Probleme mit der NOR- Vorrichtung vorgeschlagen worden. Der NAND-Flash-Speicher ist z. B. in Nikei Electronics 1992.2.17 (Nr. 547), S. 180 bis 181 beschrieben. Fig. 153 zeigt ein Ersatzschaltbild eines Abschnitts des NAND-Flash-Speichers. Ein Dotierbereich der Auswahlgattertransistoren 39a, 39b und 39c ist mit der Bitleitung und der andere Dotierbereich mit den Speichertransistoren 38a, 38b bzw. 38c verbunden.

Durch den Auswahlgattertransistor 39a werden acht Speichertransistoren 38a, die in Längsrichtung angeordnet sind, ausgewählt; durch den Auswahlgattertransistor 39b acht Speichertransistoren 38b, die in Längsrichtung angeordnet sind; und durch den Auswahlgattertransistor 39c acht Speichertransistoren 38c, die in Längsrichtung angeordnet sind. Diese Speichertransistoren 38a, 38b und 38c liegen über die Auswahlgattertransistoren 23a, 23b bzw. 23c auf Masse.

Fig. 154 zeigt einen Querschnitt eines Abschnitts der Speicherzellenmatrix des NAND-Flash-Speichers. Auf einem P- Dotierbereich 30, der im Siliziumsubstrat 26 gebildet ist, sind Dotierbereiche 27 in einem Abstand voneinander geschaffen. Zwischen den Dotierbereichen 27 ist ein Speichertransistor 38a mit einem Floating-Gate 29 und einem Steuer-Gate 28 gebildet.

Fig. 155 zeigt einen Querschnitt der Speichertransistoren 38a. Auf einem P-Dotierbereich 30, der im Siliziumsubstrat gebildet ist, sind Dotierbereiche 27 in einem Abstand voneinander geschaffen. Auf dem P-Dotierbereich 30 zwischen den Dotierbereichen 27 sind ein Gate- Oxidfilm 35, ein Floating-Gate 29, ein Zwischenschicht-Isolierfilm 36 und ein Steuer-Gate geschichtet. Das Steuer-Gate 28 und das Floating-Gate 29 sind mit einem Oxidfilm 37 bedeckt.

Unter Bezugnahme auf die Fig. 153 bis 155 wird nun der Betrieb des NAND-Flash-Speichers beschrieben. Zuerst wird ein Schreibvorgang erläutert. Wenn z. B. im Speichertransistor 38a mit der Wortleitung W₈ ein Schreibvorgang ausgeführt werden soll, werden das Auswahlgatter S₂ des Auswahltransistors, die Bitleitung B1, die Source-Leitung und die P-Dotierbereiche 30 auf dem Massepotential gehalten, eine Spannung von etwa 10 V wird an S₁, B2 und B3 angelegt, eine Spannung von etwa 20 V wird an die Wortleitung W₈ angelegt, und die anderen Wortleitungen W₁ bis W₇ werden auf dem Massepotential gehalten. Wie durch [1] in Fig. 155 dargestellt ist, werden folglich im Speichertransistor 38a mit der Wortleitung W₈ (Steuer-Gate 28) Elektronen im Kanalbereich durch Kanal-FN (Fowler-Nordheim- Tunnelung) in das Floating-Gate 29 eingelagert. Das entspricht dem geschriebenen Zustand "0", und Vth beträgt zu diesem Zeitpunkt 3 V.

Nun wird der Löschvorgang beschrieben. Zum Löschen wird eine Spannung von 20 V an die Bitleitung S₁, die Bitleitung S₂ und den p- Dotierbereich 30 angelegt, und die Wortleitungen W₁ bis W₈ werden auf dem Massepotential gehalten. Gleichzeitig werden Elektronen aus dem Floating-Gate 29 des Speichertransistors 38a, der sich im geschriebenen Zustand "0" befindet, zum Kanalbereich abgezogen, und der Speichertransistor wird in den gelöschten Zustand "1" versetzt. Vth im gelöschten Zustand "1" wird gleich -2 V.

Nun wird der Lesevorgang beschrieben. Wenn der Speichertransistor 38a mit der Wortleitung W₈ gelesen wird, wird eine Spannung von etwa 1 V an die Bitleitung B1 angelegt, und die Source-Leitung sowie das Substrat werden auf dem Massepotential gehalten. Die Wortleitung W₈ wird auf dem Massepotential gehalten und eine Spannung von etwa 5 V wird an die Wortleitungen W₁ bis W₇ angelegt. Eine vorbestimmte Spannung wird an die Auswahlgatter S₁ und S₂ angelegt, um die Auswahlgattertransistoren durchzuschalten.

Weil die Wortleitung W₈ auf dem Massepotential (0 V) gehalten wird, wenn der Speichertransistor 38a mit der Wortleitung W₈ im gelöschten Zustand "1" ist, wird der Speichertransistor 38a durchgeschaltet, während der Speichertransistor 38a gesperrt wird, falls er sich im geschriebenen Zustand "0" befindet. Die Speichertransistoren 38a mit den Wortleitungen W₁ bis W₇ werden unabhängig vom geschriebenen Zustand "0" oder gelöschten Zustand "1" durchgeschaltet, da eine Spannung von 5 V an die Wortleitungen W₁ bis W₇ angelegt worden ist.

Wie in Fig. 154 dargestellt ist, wenn sich der Speichertransistor 38a mit der Wortleitung W₈ im gelöschten Zustand "1" befindet, fließt daher ein Strom durch einen Kanal, der durch die jeweiligen Wortleitungen W₁ bis W₈ gebildet wird, über die Bitleitung zum Leseverstärker. Wenn sich der Speichertransistor 38a mit der Wortleitung W₈ im geschriebenen Zustand "0" befindet, fließt kein Strom zum Leseverstärker, weil durch die Wortleitung W₈ kein Kanal gebildet wird. Wenn der Leseverstärker einen Strom erfaßt, wird daher der gelöschte Zustand "1" festgestellt, während der geschriebene Zustand "0" ermittelt wird, falls der Leseverstärker keinen Strom erfaßt.

Wenn Elektronen in das Floating-Gate unter Benutzung von Kanal-FN eingelagert werden, ist die Effizienz höher als für den Fall, daß Elektronen unter Verwendung heißer Kanalelektronen eingelagert werden. Daher kann die Leistungsaufnahme bei der NAND-Vorrichtung im Vergleich zur NOR-Vorrichtung vermindert werden.

Da ferner keine hohe Spannung an den Drain-Bereich des Spei­ chertransistors angelegt wird, weil Kanal-FN beim Schreiben der NAND-Vorrichtung benutzt wird, kann die Drain-Störer­ scheinung vermieden werden.

Weil bei der NAND-Vorrichtung das Lesen jedoch durch einen Stromfluß über acht in Reihe geschaltete Speichertransistoren ausgeführt wird, ist die für den Lesevorgang notwendige Zeit lang.

Weil ferner eine relativ hohe Spannung von 20 V beim Schreiben und Löschen benutzt wird, ist ein höherer Integrationsgrad schwierig.

Aus IEEE Journal of Solid-State Circuits, Vol. 26, Nr. 4, April 1991, Seiten 484 bis 491, ist ein EEPROM mit einem Auf­ bau einer sogenannten kontaktlosen Arrayanordnung bekannt, bei dem sowohl die Bitleitungen als auch die Sourceleitungen mit­ tels Diffusionsschichten gebildet sind, und bei der weder eine Metallverbindungsschicht noch ein Kontaktloch innerhalb des Zellenarrays vorhanden ist.

Aus IEEE Journal of Solid-State Circuits, Vol. 25, Nr. 2, April 1990, Seiten 417 bis 424, ist ein NAND-EEPROM bekannt, bei dem in einem Testlesemodus eine Steuergatespannung extern angelegt werden kann.

Aus der US 4,887,238 ist eine nicht-flüchtige Halbleiterspei­ chereinrichtung gemäß dem Oberbegriff des Anspruchs 49 be­ kannt.

Aus der US 4,878,199 ist ein EEPROM mit Wannenbereichen be­ kannt, die eine Mehrzahl von Speicherzellen enthalten. Zum De­ finieren der Zellenbereiche in den Wannenbereichen werden Feldisolierschichten verwendet.

Aus der US 4,959,812 ist ein EEPROM des NAND-Typs mit einer Doppelwanne bekannt, wobei beide Wannen auf dem gleichen Po­ tential gehalten werden.

Aus der DE 38 31 538 A1 ist ein nicht flüchtiger Halbleiter- Speicher des NAND-Typs bekannt. Bei diesem Speicher muß beim Auslesen einer Speicherzelle aufgrund des NAND-Typs jeweils eine gesamte NAND-Struktur eingeschaltet werden, die bei­ spielsweise aus vier Speicherzellen besteht. Dies verlangsamt den Lesebetrieb.

Aufgabe der Erfindung ist es, eine nicht flüchtige Halbleiter­ speichereinrichtung und ein Betriebsverfahren dafür zur Verfü­ gung zu stellen, bei denen der Lösch-, Schreib- und Lesebe­ trieb verbessert sind.

Die Aufgabe wird gelöst durch die in Anspruch 1, 34, 35, 36, 37, 43, 45, 48 oder 49 gekennzeichnete Einrichtung. Das Ver­ fahren ist in Anspruch 26 gekennzeichnet.

Weiterbildungen der Erfindung sind in den Unteransprüchen an­ gegeben.

Eine erfindungsgemäße nicht flüchtige Halbleiterspeicherein­ richtung weist eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, eine Mehrzahl von Wortleitungen, die entsprechend der Mehrzahl von Zeilen gebildet sind, eine Mehrzahl von Bitlei­ tungen, die entsprechend der Mehrzahl von Spalten gebildet sind, eine Source-Leitung, die gemeinsam für die Mehrzahl von Speicherzellen gebildet ist, eine Elektroneninjektionsschaltung und eine Elektronenextraktionsschaltung auf.

Jede der Mehrzahl von Speicherzellen weist ein Steuer-Gate, das mit einer entsprechenden Wortleitung verbunden ist, eine Drain, die mit einer entsprechenden Bitleitung verbunden ist, eine Source, die mit der Source-Leitung verbunden ist, und ein Floating-Gate auf. Beim Löschen injiziert die Elektroneninjektionsschaltung Elektronen gleichzeitig in die Floating-Gates einer Mehrzahl von Speicherzellen. Bei der Programmierung extrahiert die Elektronenextraktionsschaltung die Elektronen vom Floating-Gate einer ausgewählten Speicherzelle.

In der oben angeführten nicht-flüchtigen Halbleiterspeichereinrichtung werden beim Löschen Elektronen in die Floating-Gates der Mehrzahl von Speicherzellen injiziert. Damit wird die Schwellenspannung der Mehrzahl von Speicherzellen erhöht.

Andererseits werden bei der Programmierung Elektronen vom Floating- Gate einer ausgewählten Speicherzelle extrahiert. Damit wird die Schwellenspannung der ausgewählten Speicherzelle erhöht.

Es ist also möglich, die Mehrzahl von Speicherzellen ohne Vorlösch- Schreibvorgang blockweise zu löschen. Ferner wird verhindert, daß die Speicherzellen übermäßig gelöscht werden. Somit wird die Zeit vermindert, die für die Blocklöschung notwendig ist, und auch die Datenneuschreibzeit wird reduziert.

Die Elektroneninjektionsschaltung kann eine Spannungsanlegeschaltung aufweisen, die vorbestimmte positive Spannungen an eine oder mehrere ausgewählte Wortleitungen und die Source-Leitung anlegt, um heiße Elektronen in die Floating-Gates der Mehrzahl von Speicherzellen zu injizieren. In diesem Fall wird die Löschung durch Injektion der heißen Elektronen ausgeführt.

Die Elektroneninjektionsschaltung kann eine Spannungsanlegeschaltung aufweisen, die eine vorbestimmte positive Spannung an eine oder mehrere ausgewählte Wortleitungen anlegt, um Elektronen in die Floating-Gates der Mehrzahl von Speicherzellen durch einen Tunneleffekt zu injizieren.

Die Sources und Drains der Mehrzahl von Speicherzellen können in einer Wanne gebildet sein. Die Elektroneninjektionsschaltung kann eine Spannungsanlegeschaltung aufweisen, die eine vorbestimmte positive Spannung an die Mehrzahl von Wortleitungen oder eine oder mehrere ausgewählte Wortleitungen anlegt, während sie eine vorbestimmte negative Spannung an die Wanne anlegt, um Elektronen in die Floating-Gates der Mehrzahl von Speicherzellen durch einen Tunneleffekt zu injizieren.

In diesem Fall wird die Löschung durch den Tunneleffekt ausgeführt. Somit wird die Leistungsaufnahme beim Löschen vermindert.

Die Elektronenextraktionsschaltung kann eine Spannungsanlegeschaltung aufweisen, die eine vorbestimmte positive Spannung an eine ausgewählte Bitleitung anlegt, um Elektronen aus dem Floating-Gate einer ausgewählten Speicherzelle durch einen Tunneleffekt zu extrahieren.

Die Elektronenextraktionsschaltung kann eine kann eine Spannungsanlegeschaltung aufweisen, die eine vorbestimmte positive Spannung an eine ausgewählte Bitleitung anlegt, während sie eine vorbestimmte negative Spannung an eine ausgewählte Wortleitung anlegt, um Elektronen aus dem Floating-Gate einer ausgewählten Speicherzelle durch einen Tunneleffekt zu extrahieren.

In diesem Fall wird die Programmierung durch den Tunneleffekt ausgeführt. Somit wird die Leistungsaufnahme bei der Programmierung vermindert.

Die Elektronenextraktionsschaltung kann eine Spannungsanlegeschaltung aufweisen, die eine ausgewählte Bitleitung auf ein vorbestimmtes Potential entsprechend einem Wert vorlädt, während sie eine vorbestimm 99999 00070 552 001000280000000200012000285919988800040 0002004345276 00004 99880te Spannung an eine ausgewählte Wortleitung anlegt, dann die Source-Leitung zeitweise auf Masse legt, und anschließend eine negative Spannung an die ausgewählte Wortleitung anlegt.

In diesem Fall wird die ausgewählte Bitleitung auf das vorbestimmte Potential vorgeladen und das vorbestimmte Potential wird an die ausgewählte Wortleitung angelegt. Anschließend wird die Source- Leitung zeitweise auf Masse gelegt. Damit fließt ein Strom in einer Speicherzelle, deren Schwellenspannung unter einen vorbestimmten Wert gesenkt worden ist, um programmiert zu werden. Somit wird die Spannung der Bitleitung vermindert.

Andererseits fließt kein Strom in einer Speicherzelle, deren Schwellenspannung nicht unter den vorbestimmten Wert gesenkt worden ist. Somit wird die Spannung der Bitleitung beibehalten. Wenn anschließend eine negative Spannung an die Wortleitung angelegt wird, wird daher nur die Speicherzelle mit einer hohen Schwellenspannung programmiert. Als Ergebnis ist kein Verifiziervorgang für die Programmierung notwendig.

Eine nicht-flüchtige Halbleiterspeichereinrichtung nach einem weiteren Aspekt der vorliegenden Erfindung weist eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, eine Mehrzahl von Wortleitungen, die entsprechend der Mehrzahl von Zeilen gebildet sind, eine Mehrzahl von Hauptbitleitungen, die entsprechend der Mehrzahl von Spalten gebildet sind, und eine Source-Leitung, die gemeinsam für die Mehrzahl von Speicherzellen gebildet ist, auf. Die Mehrzahl von Speicherzellen ist in eine Mehrzahl von Sektoren unterteilt, wobei jeder Sektor eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, aufweist.

Diese nicht-flüchtige Halbleiterspeichereinrichtung weist ferner eine Mehrzahl von Subbitleitungsgruppen, die entsprechend der Mehrzahl von Sektoren gebildet sind, und eine erste Verbindungsschaltung, die eine der Mehrzahl von Subbitleitungsgruppen selektiv mit der Mehrzahl von Hauptbitleitungen verbindet, auf. Jeder der Mehrzahl von Subbitleitungsgruppen weist eine Mehrzahl von Subbitleitungen auf, die einer Mehrzahl von Spalten in einem entsprechenden Sektor entspricht.

Jede der Mehrzahl von Speicherzellen weist ein Steuer-Gate, das mit einer entsprechenden Wortleitung verbunden ist, eine Drain, die mit einer entsprechenden Subbitleitung verbunden ist, eine Source, die mit der Source-Leitung verbunden ist, und ein Floating-Gate auf. Diese nicht-flüchtige Halbleiterspeichereinrichtung weist ferner eine Elektroneninjektionsschaltung und eine Elektronenextraktionsschaltung auf. Beim Löschen injiziert die Elektroneninjektionsschaltung Elektronen gleichzeitig in die Floating-Gates einer Mehrzahl von Speicherzellen. Bei der Programmierung extrahiert die Elektronenextraktionsschaltung die Elektronen vom Floating-Gate einer ausgewählten Speicherzelle.

Bei dieser nicht-flüchtigen Halbleiterspeichereinrichtung ist es möglich, eine Löscheinheit durch die Haupt- und Subbitleitungsstruktur zu unterteilen. Ferner wird eine Störung zwischen den Sektoren bei der Programmierung vermieden. Außerdem wird eine bitweise Steuerung auf einer Bitbasis ermöglicht.

Die Mehrzahl von Speicherzellen kann in einer Wanne gebildet sein. Die nicht-flüchtige Halbleiterspeichereinrichtung kann ferner eine Positivspannung-Erzeugungsschaltung und eine Negativspannung- Erzeugungsschaltung aufweisen. Die Positivspannung- Erzeugungsschaltung empfängt eine Versorgungsspannung von außen, um eine vorbestimmte positive Spannung zu erzeugen. Die Negativspannung-Erzeugungsschaltung empfängt eine Versorgungsspannung von außen, um eine vorbestimmte negative Spannung zu erzeugen.

Die Elektroneninjektionsschaltung weist eine erste Spannungsanlegeschaltung, die die positive und die negative Spannung von der Positivspannung-Erzeugungsschaltung bzw. der Negativspannung-Erzeugungsschaltung empfängt und eine vorbestimmte positive Spannung an die Wortleitungen entsprechend einem ausgewählten Sektor anlegt, während sie eine vorbestimmte negative Spannung an die Wanne anlegt, wodurch beim Löschen Elektronen durch einen Tunneleffekt in die Floating-Gates einer Mehrzahl von Speicherzellen injiziert werden, die im ausgewählten Sektor gebildet sind.

Die Elektroneninjektionsschaltung weist eine zweite Spannungsanlegeschaltung, die die positive und die negative Spannung von der Positivspannung-Erzeugungsschaltung bzw. der Negativspannung-Erzeugungsschaltung empfängt und eine vorbestimmte negative Spannung an eine ausgewählte Wortleitung anlegt, während sie eine vorbestimmte positive Spannung an eine ausgewählte Hauptbitleitung anlegt, wodurch beim Programmieren Elektronen durch einen Tunneleffekt vom Floating-Gate einer ausgewählten Speicherzelle extrahiert werden.

In der nicht-flüchtigen Halbleiterspeichereinrichtung wird die Löschung und Programmierung durch einen Tunneleffekt ausgeführt. Damit wird die Leistungsaufnahme beim Löschen und Programmieren vermindert, wodurch positive und negative Spannungen aus einer externen Versorgungsspannung im Chip erzeugt werden können, die von einer einzelnen Spannungsversorgung geliefert wird. Somit erhält man einen Flash-Speicher, der mit einer einzelnen Spannungsversorgung arbeitet.

Die nicht-flüchtige Halbleiterspeichereinrichtung kann ferner eine Mehrzahl von Kapazitätselementen aufweisen, die entsprechend der Mehrzahl von Hauptbitleitungen gebildet sind, sowie eine zweite Verbindungsschaltung. Bei der Programmierung verbindet die zweite Verbindungsschaltung die Mehrzahl von Kapazitätselementen mit der Mehrzahl von Hauptbitleitungen.

Beim Programmieren der nicht-flüchtigen Halbleiterspeichereinrichtung werden durch die Spannungen der Hauptbitleitungen Ladungen in den Kapazitätselementen gespeichert. Wenn die Mehrzahl von Hauptbitleitungen mit hoher Geschwindigkeit geschaltet werden, wird die Verminderung der Hauptbitleitungsspannungen unterdrückt. Damit wird die Programmierung stabil in kurzer Zeit ausgeführt.

Die Source-Leitung kann in eine Mehrzahl von Abschnitten entsprechend der Mehrzahl von Sektoren unterteilt sein. Die nicht- flüchtige Halbleiterspeichereinrichtung kann ferner eine Potentialeinstellschaltung aufweisen, die beim Löschen Abschnitte der Source-Leitung entsprechend den ausgewählten und nicht- ausgewählten Sektoren auf verschiedene Potentiale einstellt.

Bei der nicht-flüchtigen Halbleiterspeichereinrichtung werden beim Löschen die Source-Potentiale der Speicherzellen, die in den ausgewählten und nicht-ausgewählten Sektoren gebildet sind, voneinander verschieden gemacht, wodurch die im ausgewählten Sektor geschaffenen Speicherzellen stabil gelöscht werden können, während die im nicht-ausgewählten Sektor gebildeten Speicherzellen zuverlässig geschützt sind.

Die nicht-flüchtige Halbleiterspeichereinrichtung kann ferner ein Kapazitätselement und eine dritte Verbindungsschaltung aufweisen, die beim Löschen das Kapazitätselement mit der Source-Leitung verbindet.

Bei dieser nicht-flüchtigen Halbleiterspeichereinrichtung ist es möglich, die Leckzeit der Source-Potentiale der Speicherzellen zu erhöhen, indem beim Löschen das Kapazitätselement mit der Source- Leitung verbunden wird. Damit können die Speicherzellen stabil gelöscht werden.

Die Elektroneninjektionsschaltung kann eine Spannungsanlegeschaltung aufweisen. Diese Spannungsanlegeschaltung lädt eine ausgewählte Hauptbitleitung auf ein vorbestimmtes Potential entsprechend einem Wert vor, während sie eine vorbestimmte Spannung an eine ausgewählte Wortleitung anlegt, dann die Source-Leitung zeitweise auf Masse legt, und anschließend eine negative Spannung an die ausgewählte Wortleitung anlegt.

In diesem Fall wird die ausgewählte Hauptbitleitung auf das vorbestimmte Potential vorgeladen und die vorbestimmte Spannung wird an die ausgewählte Wortleitung angelegt. Anschließend wird die Source-Leitung zeitweise auf Masse gelegt. Damit fließt ein Strom in einer Speicherzelle, deren Schwellenspannung unter einen vorbestimmten Wert gesenkt worden ist, um programmiert zu werden. Somit wird die Spannung der Hauptbitleitung vermindert.

Andererseits fließt kein Strom in einer Speicherzelle, deren Schwellenspannung nicht unter den vorbestimmten Wert gesenkt worden ist. Somit wird die Spannung der Hauptbitleitung beibehalten. Wenn anschließend eine negative Spannung an die Wortleitung angelegt wird, wird daher nur die Speicherzelle mit einer hohen Schwellenspannung programmiert. Als Ergebnis ist kein Verifiziervorgang für die Programmierung notwendig.

Eine nicht-flüchtige Halbleiterspeichereinrichtung nach einem weiteren Aspekt der vorliegenden Erfindung weist ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, auf. Jede Speicherzelle weist ein Steuer-Gate, ein Floating-Gate, eine Drain und eine Source auf. Die nicht-flüchtige Halbleiterspeichereinrichtung weist ferner eine Mehrzahl von Hauptbitleitungen, die jeweils in einer entsprechenden Spalte des Speicherzellenfeldes gebildet sind, eine Mehrzahl von Subbitleitungen, die jeweils mit der Drain der Speicherzellen in einer entsprechenden Spalte des Speicherzellenfeldes verbunden sind, eine Mehrzahl von Schalttransistoren, die jeweils von einem extern angelegten Adreßsignal abhängig sind, zum Verbinden einer entsprechenden der Mehrzahl von Hauptbitleitungen mit einer entsprechenden der Mehrzahl von Subbitleitungen, eine Mehrzahl von Wortleitungen, die jeweils mit dem Steuer-Gate der Speicherzellen in einer entsprechenden Zeile des Speicherzellenfeldes verbunden sind, eine Source-Leitung, die mit den Sources der Mehrzahl von Speicherzellen verbunden ist, einen Zeilendekoder, der von einem extern angelegten Adreßsignal abhängig ist, zum selektiven Anlegen einer negativen Spannung an die Mehrzahl von Wortleitungen, und eine Positivspannung-Anlegeschaltung, die von einem extern angelegten Betriebsmodus-Steuersignal abhängig ist, zum Anlegen einer positiven Spannung an die Source-Leitung, auf.

Im Betrieb führt der Zeilendekoder einer Mehrzahl von Wortleitungen selektiv eine negative Spannung zu, und die Positivspannung- Anlegeschaltung legt eine positive Spannung an eine Source-Leitung an. Daher wird die Differenz der Spannungen, die an eine vom Zeilendekoder ausgewählte Wortleitung und an eine nicht-ausgewählte Wortleitung angelegt werden, vermindert. Somit kann der Zeilendekoder auf einer kleineren Belegungsfläche gebildet werden.

Nach einem weiteren Aspekt der vorliegenden Erfindung weist eine nicht-flüchtige Halbleiterspeichereinrichtung eine Hauptbitleitung, die auf einem Halbleitersubstrat gebildet ist, eine erste und eine zweite Subbitleitung, die in Reihe und jeweils parallel zur Hauptbitleitung gebildet sind, einen ersten und einen zweiten Schalttransistor, die jeweils von einem Sektorauswahlsignal abhängig sind, zum Verbinden der Hauptbitleitung mit einer entsprechenden der ersten und zweiten Subbitleitung, eine erste Speicherzellengruppe mit einer Mehrzahl von Speicherzellen, die jeweils mit der ersten Subbitleitung verbunden sind, und eine zweite Speicherzellengruppe mit einer Mehrzahl von Speicherzellen, die jeweils mit der zweiten Subbitleitung verbunden sind, auf. Jede Speicherzelle weist ein Steuer-Gate und ein Floating-Gate, die auf einem Halbleitersubstrat gebildet sind, und eine Drain und eine Source, die im Halbleitersubstrat gebildet sind, auf. Jede Speicherzelle ist über die Drain mit einer entsprechenden ersten oder zweiten Subbitleitung verbunden. Die nicht-flüchtige Halbleiterspeichereinrichtung weist ferner eine Isolierschicht, die eine Speicherzelle in der ersten Speicherzellengruppe, die der zweiten Speicherzellengruppe am nächsten liegt, von einer Speicherzelle in der zweiten Speicherzellengruppe isoliert, die der ersten Speicherzellengruppe am nächsten liegt, auf.

Im Betrieb werden die Speicherzellen, die der ersten und zweiten Speicherzellengruppe am nächsten liegen, von der Isolierschicht, die im Substrat gebildet ist, isoliert. Daher kann im Vergleich mit dem Fall, wo ein Transistor zur Isolierung benutzt wird, eine höhere Integrationsdichte erzielt werden.

Nach einem weiteren Aspekt der vorliegenden Erfindung weist eine nicht-flüchtige Halbleiterspeichereinrichtung eine Hauptbitleitung, eine erste und eine zweite Subbitleitung, die in Reihe gebildet und jeweils parallel zur Hauptbitleitung sind, einen ersten und einen zweiten Schalttransistor, die jeweils von einem Sektorauswahlsignal abhängig sind, zum Verbinden der Hauptbitleitung mit einer entsprechenden ersten oder zweiten Subbitleitung, eine erste Speicherzellengruppe mit n Speicherzellen (n ≧ 2), die jeweils mit der ersten Subbitleitung verbunden sind, und eine zweite Speicherzellengruppe mit n Speicherzellen, die jeweils mit der zweiten Subbitleitung verbunden sind, auf. Jede Speicherzelle weist ein Steuer-Gate, ein Floating-Gate, eine Drain und eine Source auf. Jede Speicherzelle ist über die Drain mit einer entsprechenden ersten oder zweiten Subbitleitung verbunden. Die nicht-flüchtige Halbleiterspeichereinrichtung weist ferner n Verbindungsleitungen, die das Steuer-Gate der j-ten (j = 1, 2, . . ., n) Speicherzelle in der ersten Speicherzellengruppe, die sich in einer Richtung weg von der zweiten Speicherzellengruppe befindet, mit dem Steuer-Gate der j-ten Speicherzelle in der zweiten Speicherzellengruppe, die sich in einer Richtung weg von der ersten Speicherzellengruppe befindet, verbindet, und einen Zeilendekoder, der von einem extern angelegten Adreßsignal abhängig ist, zum Auswählen von einer der n Verbindungsleitungen auf.

Im Betrieb werden n Verbindungsleitungen mit jeweiligen Speicherzellen in der oben beschriebenen Weise verbunden, wobei der Zeilendekoder eine der n Verbindungsleitungen in Abhängigkeit von einem extern angelegten Adreßsignal auswählt. Weil die Verbindungsweise der n Verbindungsleitungen mit dem Zeilendekoder vereinfacht ist, erhält man eine höhere Integrationsdichte.

Nach einem weiteren Aspekt der vorliegenden Erfindung weist eine nicht-flüchtige Halbleiterspeichereinrichtung ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, auf. Jede Speicherzelle weist ein Steuer-Gate, ein Floating-Gate, eine Drain und eine Source auf. Die nicht-flüchtige Halbleiterspeichereinrichtung weist ferner eine Mehrzahl von Hauptbitleitungen, die jeweils in einer entsprechenden Spalte des Speicherzellenfeldes gebildet sind, eine Mehrzahl von Subbitleitungen, die jeweils mit der Drain-Elektrode der Speicherzellen einer entsprechenden Spalte des Speicherzellenfeldes verbunden sind, eine Mehrzahl von Schalttransistoren, die jeweils von einem extern angelegten Adreßsignal abhängig sind, zum Verbinden einer entsprechenden der Mehrzahl von Hauptbitleitungen mit einer entsprechenden der Mehrzahl von Subbitleitungen, eine Mehrzahl von Wortleitungen, die jeweils mit dem Steuer-Gate der Speicherzellen einer entsprechenden Zeile des Speicherzellenfeldes verbunden sind, eine Schaltung, die eine vorbestimmte positive Spannung erzeugt, eine Schaltung, die eine vorbestimmte negative Spannung erzeugt, einen Zeilendekoder, der von einem extern angelegten Adreßsignal abhängig ist, zum Auswählen von einer der Mehrzahl von Wortleitungen, und einen Umschalter, der zum Empfangen einer positiven Spannung, einer negativen Spannung und einer extern angelegten Wortleitungsspannung geschaltet und von einem extern angelegten Testmodussignal abhängig ist, zum Anlegen einer extern angelegten Wortleitungsspannung an den Zeilendekoder, auf. Der Zeilendekoder weist eine erste Komplementärschaltung mit einem P- und einem N-Feldeffekttransistor auf. Der Umschalter weist eine zweite Komplementärschaltung mit einem P- und einem N- Feldeffekttransistor auf. Eine extern angelegte Wortleitungsspannung wird über die erste und die zweite Komplementärschaltung einer Wortleitung zugeführt, die vom Zeilendekoder ausgewählt ist.

In einem Testmodusbetrieb wird eine extern angelegte Wortleitungsspannung wird über die erste und die zweite Komplementärschaltung einer Wortleitung zugeführt, wobei der Spannungspegel im Spannungspfad nicht vermindert wird. Daher kann eine gewünschte Spannung an eine ausgewählte Wortleitung angelegt werden. Somit kann die Prüfung einer Wortleitung unter einer vorbestimmten Bedingung für die Wortleitungsspannung ausgeführt werden.

Eine Spannungserzeugungsschaltung in Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleitersubstrat eines ersten Leitfähigkeitstyps und eine Mehrzahl von Kondensatoren mit jeweils einer ersten und einer zweiten Elektrode auf. Die erste Elektrode der Mehrzahl von Kondensatoren ist so geschaltet, daß sie abwechselnd ein erstes und ein zweites komplementäres Taktsignal empfängt. Die Spannungserzeugungsschaltung weist ferner eine Mehrzahl von Dioden auf, die jeweils im Substrat geschaffen sind. Jede Diode weist eine Wanne eines zweiten Leitfähigkeitstyps, die im Substrat gebildet ist, eine Wanne des ersten Leitfähigkeitstyps, die in der Wanne des zweiten Leitfähigkeitstyps gebildet ist, Bereiche, die das Potential einer vorherigen Stufe den Wannen des ersten und zweiten Leitfähigkeitstyps zuführen, und einen Dotierbereich des zweiten Leitfähigkeitstyps, der in der Wanne des ersten Leitfähigkeitstyps gebildet ist, auf. Der Dotierbereich des zweiten Leitfähigkeitstyps ist mit einer entsprechenden zweiten Elektrode der Mehrzahl von Kondensatoren verbunden.

Im Betrieb wird kein parasitärer Bipolartransistor erzeugt, weil im Substrat eine 3-Wannen-Struktur aufgebaut ist. Daher wird ein fehlerhafter Betrieb in der Spannungserzeugungsschaltung verhindert.

Nach einem weiteren Aspekt der vorliegenden Erfindung weist eine nicht-flüchtige Halbleiterspeichereinrichtung ein Halbleitersubstrat mit einer Hauptoberfläche, das einen ersten und einen zweiten Elementbildungsbereich hat, eine Mehrzahl von Speichertransistoren, die im ersten Elementbildungsbereich gebildet sind und ein elektrisches Schreiben und Löschen durch ein Steuer-Gate und ein Floating-Gate erlauben, eine Subbitleitung, die elektrisch mit dem Drain-Bereich eines jeweiligen der Mehrzahl von Speichertransistoren verbunden ist, und einen Auswahlgattertransistor, der im ersten Elementbildungsbereich gebildet ist, auf. Die Subbitleitung ist elektrisch mit einem ersten der Source/Drain-Bereiche des Auswahlgattertransistors verbunden. Die nicht-flüchtige Halbleiterspeichereinrichtung nach diesem Aspekt weist ferner eine Hauptbitleitung, die elektrisch mit dem zweiten der Source/Drain- Bereiche des Auswahlgattertransistors verbunden ist, einen ersten Wannenbereich, der im Halbleitersubstrat gebildet ist und den ersten Elementbildungsbereich umgibt, und einen zweiten Wannenbereich eines Leitfähigkeitstyps, der sich von dem des ersten Wannenbereichs unterscheidet, der im Halbleitersubstrat gebildet ist und den ersten Wannenbereich umgibt, auf. Wenn an den ersten Wannenbereich eine Spannung angelegt wird, wird der Übergang zwischen dem ersten und zweiten Wannenbereich in einen in Sperrichtung vorgespannten Zustand versetzt. Durch den zweiten Wannenbereich sind der erste und der zweite Elementbildungsbereich voneinander isoliert.

Bei der oben beschriebenen nicht-flüchtigen Halbleiterspeichereinrichtung wird der Übergang zwischen dem ersten und zweiten Wannenbereich in einen in Sperrichtung vorgespannten Zustand versetzt, wenn eine Spannung an den ersten Wannenbereich angelegt wird. Selbst wenn eine Spannung an den ersten Wannenbereich angelegt wird, fließt daher kein Strom zum zweiten Elementbildungsbereich.

Daher kann bei der oben beschriebenen nicht-flüchtigen Halbleiterspeichereinrichtung eine Spannung an den ersten Wannenbereich angelegt werden. Wenn eine Spannung, deren Vorzeichen sich von dem der Spannung unterscheidet, die an den ersten Wannenbereich angelegt wird, dem Steuer-Gate zugeführt wird, kann die Potentialdifferenz zwischen dem ersten Wannenbereich und dem Steuer-Gate relativ vergrößert werden, während die Maximalspannung im Halbleitersubstrat vermindert werden kann. Dadurch wird ein Kanal-FN erzeugt. Daher können Ladungsträger durch Kanal-FN in das Floating-Gate eindringen. Nach einem weiteren Aspekt wird das für den Löschvorgang der nicht-flüchtigen Halbleiterspeichereinrichtung benutzt.

Bei der oben beschriebenen nicht-flüchtigen Halbleiterspeichereinrichtung wird die Subbitleitung mit dem Drain- Bereich eines jeweiligen der Mehrzahl von Speichertransistoren verbunden. Daher ist es nicht notwendig, andere Speichertransistoren zu betreiben, wenn ein Speichertransistor gelesen wird, und somit kann die Betriebsgeschwindigkeit für das Lesen im Vergleich zur NAND-Vorrichtung erhöht werden.

Ferner ist bei der oben beschriebenen nicht-flüchtigen Halbleiterspeichereinrichtung die Bitleitung in eine Hauptbitleitung und eine Subbitleitung unterteilt. Die Hauptbitleitung und die Subbitleitung werden durch den Auswahlgattertransistor leitend gemacht. Daher kann eine Subbitleitung elektrisch von der anderen Subbitleitung isoliert werden, während sie sich dieselbe Hauptbitleitung teilen. Wenn der Schreibvorgang unter Verwendung einer solchen Subbitleitung ausgeführt wird, kann die andere Bitleitung elektrisch von der einen Subbitleitung getrennt werden. Daher tritt bei Speichertransistoren, die mit der anderen Subbitleitung verbunden sind, bei diesem Schreibvorgang keine Drain- Störung auf.

Bei der oben beschriebenen nicht-flüchtigen Halbleiterspeichereinrichtung kann ein Datenschreibvorgang durch Drain-FN ausgeführt werden. Daher kann der Schreibvorgang mit hoher Effizienz ausgeführt werden, und der durch die Bitleitung fließende Strom wird reduziert. Weil der durch die Bitleitung fließende Strom reduziert werden kann, kann man ein Material mit hohem Widerstand für die Bitleitung verwenden, und daher kann die Bitleitung aus einem anderen Material als Aluminium geschaffen werden. Daher kann die Bitleitung so gebildet werden, daß sie die Zweischichtstruktur der Haupt- und Subbitleitungen aufweist.

Ferner kann bei der oben beschriebenen nicht-flüchtigen Halbleiterspeichereinrichtung der Speichertransistor durch Drain-FN in den geschriebenen Zustand versetzt werden. Im Vergleich zur NOR- Vorrichtung, bei der der Schreibvorgang durch heiße Kanalelektronen ausgeführt wird, kann die Schreibeffizienz daher verbessert werden, und somit wird die Leistungsaufnahme vermindert.

Nach einem weiteren Aspekt wird bei der erfindungsgemäßen nicht- flüchtigen Halbleiterspeichereinrichtung eine Spannung an den ersten Wannenbereich angelegt, eine Spannung mit einem anderen Vorzeichen als das der Spannung, die an den ersten Wannenbereich angelegt wird, an das Steuer-Gate angelegt, und durch FN-(Fowler-Nordheim-)­ Tunnelung(Kanal-FN) an der gesamten Oberfläche des Kanalbereichs werden Ladungsträger in das Floating-Gate eingelagert, wodurch der Speichertransistor in den gelöschten Zustand versetzt wird. Eine Spannung wird an die Hauptbitleitung angelegt, eine Spannung mit einem anderen Vorzeichen als das der Spannung, die an die Hauptbitleitung angelegt wird, an das Steuer-Gate angelegt, und durch die FN-(Fowler-Nordheim-)Tunnelung (Drain-FN) an einem Überlappungsbereich zwischen dem Drain-Bereich und dem Floating-Gate werden Ladungsträger aus dem Floating-Gate abgezogen, wodurch der Speichertransistor in den geschriebenen Zustand versetzt wird.

Nach einem weiteren Aspekt der vorliegenden Erfindung wird angenommen, daß die nicht-flüchtige Halbleiterspeichereinrichtung die Vorrichtung ist, die ein Substrat mit einer Hauptoberfläche, einen Dotierbereich des zweiten Leitfähigkeitstyps, der als Bitleitung dient und auf der Hauptoberfläche des Halbleitersubstrats gebildet ist, ein erstes und ein zweites Floating-Gate, die auf der Hauptoberfläche des Halbleitersubstrats mit Isolierfilmen dazwischen gebildet sind, um den Dotierbereich des zweiten Leitfähigkeitstyps einzuschließen, und ein Steuer-Gate, das sich über dem ersten und zweiten Floating-Gate mit einem Isolierfilm dazwischen erstreckt, aufweist. Das erste Floating-Gate ist an einer Stelle gebildet, die mit einem Ende des Dotierbereichs überlappt, und das zweite Floating-Gate ist an einer Stelle gebildet, die das zweite Ende des Dotierbereichs nicht überlappt, sondern einen Abstand von ihm aufweist.

Bei der oben beschriebenen nicht-flüchtigen Halbleiterspeichereinrichtung ist das zweite Floating-Gate so gebildet, daß es den Dotierbereich nicht überlappt. Wenn der Transistor durch Einlagern von Elektronen in alle Floating-Gates gelöscht und dann Information durch Extrahieren von Elektronen aus dem ersten Floating-Gate geschrieben wird, kann daher ein fehlerhaftes Extrahieren von Elektronen aus dem, zweiten Floating- Gate, das dem ersten Floating-Gate benachbart ist, verhindert werden. Es kann nämlich ein fehlerhafter Betrieb verhindert werden.

Nach einem weiteren Aspekt der vorliegenden Erfindung weist bei der nicht-flüchtigen Halbleiterspeichereinrichtung der oben angeführte Dotierbereich einen ersten Dotierbereich eines zweiten Leitfähigkeitstyps mit einer relativ höheren Konzentration und einen zweiten Dotierbereich des zweiten Leitfähigkeitstyps mit einer relativ niedrigeren Konzentration auf. Das erste Floating-Gate ist an einer Stelle gebildet, die teilweise mit einem Ende des ersten und zweiten Dotierbereichs überlappt, und das zweite Floating-Gate ist an einer Stelle gebildet, die mit dem anderen Ende des ersten Dotierbereichs nicht überlappt, sondern einen Abstand von ihm aufweist, und teilweise mit dem anderen Ende des zweiten Dotierbereichs überlappt.

Auch bei dieser nicht-flüchtigen Halbleiterspeichereinrichtung kann eine fehlerhafter Betrieb der nicht-flüchtigen Halbleiterspeichereinrichtung ähnlich wie oben beschrieben verhindert werden, weil das zweite Floating-Gate nicht mit dem zweiten Ende des ersten Dotierbereichs überlappt.

Bei einem Verfahren zum Programmieren von Information in der nicht- flüchtigen Halbleiterspeichereinrichtung nach der vorliegenden Erfindung werden zuerst Elektronen in alle Floating-Gates von der gesamten Oberfläche des Kanalbereichs aus durch einen FN-(Fowler- Nordheim-)Effekt eingelagert. Dieser Zustand entspricht einem gelöschten Zustand. Durch den FN-Effekt in einem Bereich, wo das Floating-Gate und der Dotierbereich miteinander überlappen, werden Elektronen aus dem gewünschten Floating-Gate abgezogen, so daß die Information geschrieben wird.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1: Beziehungen zwischen Programmier- und Löschvorgängen und den Schwellenspannungen in der ersten bis zwölften Ausführungsform der vorliegenden Erfindung;

Fig. 2: gelöschte und programmierte Zustände in der ersten bis zwölften Ausführungsform;

Fig. 3: Schwellenspannungen bei der Blocklöschung in der ersten bis zwölften Ausführungsform;

Fig. 4: Änderungen der Schwellenspannnungen, die durch Blocklöschung verursacht werden, für die erste bis zwölfte Ausführungsform;

Fig. 5: ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der ersten Ausführungsform;

Fig. 6: Bedingungen der angelegten Spannungen für eine zu programmierende und zu löschende Speicherzelle bei der ersten Ausführungsform;

Fig. 7: Bedingungen der angelegten Spannungen für einen Blocklöschungs-, Programmier- und Lesevorgang bei der ersten Ausführungsform;

Fig. 8: ein Flußdiagramm zur Erläuterung eines Neuschreibvorgangs bei der ersten Ausführungsform;

Fig. 9: Bedingungen der angelegten Spannungen für eine zu programmierende und zu löschende Speicherzelle bei der zweiten Ausführungsform;

Fig. 10: Bedingungen der angelegten Spannungen für einen Blocklöschungs-, Programmier- und Lesevorgang bei der zweiten Ausführungsform;

Fig. 11: ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der dritten Ausführungsform;

Fig. 12: ein Blockschaltbild der Struktur eines X-Dekoders, der im Flash-Speicher von Fig. 11 enthalten ist;

Fig. 13: Bedingungen der angelegten Spannungen für eine zu programmierende und zu löschende Speicherzelle bei der dritten Ausführungsform;

Fig. 14: Bedingungen der angelegten Spannungen für einen Blocklöschungs-, Programmier- und Lesevorgang bei der dritten Ausführungsform;

Fig. 15: Bedingungen der angelegten Spannungen für einen Page- Blocklöschungs-, Programmier- und Lesevorgang bei der vierten Ausführungsform;

Fig. 16: ein Flußdiagramm zur Erläuterung eines Neuschreibvorgangs bei der vierten Ausführungsform;

Fig. 17: Bedingungen der angelegten Spannungen für einen Page- Blocklöschungs-, Programmier- und Lesevorgang bei der fünften Ausführungsform;

Fig. 18: ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der sechsten Ausführungsform;

Fig. 19: ein detailliertes Schaltbild der Strukturen eines Speicherfeldes im Flash-Speicher der Fig. 18 und von Teilen, die dazu gehören;

Fig. 20: Bedingungen der angelegten Spannungen für eine zu programmierende und zu löschende Speicherzelle bei der sechsten Ausführungsform;

Fig. 21: Bedingungen der angelegten Spannungen für einen Sektorblocklöschungs-, Programmier- und Lesevorgang bei der sechsten Ausführungsform;

Fig. 22: ein Flußdiagramm zur Erläuterung der Programmier- und Verifiziervorgänge bei der sechsten Ausführungsform;

Fig. 23: einen Querschnitt der Struktur einer Speicherzelle, die im Flash-Speicher nach der sechsten Ausführungsform verwendet wird;

Fig. 24: eine Struktur von zwei benachbarten Speicherzellen der sechsten Ausführungsform;

Fig. 25: ein Layout-Diagramm des Speicherzellenfeldes der sechsten Ausführungsform;

Fig. 26: ein Schaltbild, das die an das Speicherzellenfeld der sechsten Ausführungsform angelegte Spannung zeigt;

Fig. 27: ein Ersatzschaltbild für eine Hochspannung- Erzeugungsschaltung;

Fig. 28: den Querschnitt einer Teilstruktur der Hochspannung- Erzeugungsschaltung, die für den Flash-Speicher nach der sechsten Ausführungsform benutzt wird;

Fig. 29: einen Querschnitt zum Beschrieben des Vorhandenseins eines parasitären Transistors in der Struktur von Fig. 28;

Fig. 30: ein Ersatzschaltbild für eine Schaltung, die durch den in Fig. 29 gezeigten parasitären Transistor gebildet wird;

Fig. 31: den Querschnitt einer anderen Struktur für eine Hochspannung-Erzeugungsschaltung, die in Flash-Speicher nach der sechsten Ausführungsform benutzt wird;

Fig. 32: ein Ersatzschaltbild für eine Negativspannung- Erzeugungsschaltung;

Fig. 33: den Querschnitt einer Teilstruktur der Negativspannung- Erzeugungsschaltung, die für den Flash-Speicher nach der sechsten Ausführungsform benutzt wird;

Fig. 34: ein Schaltbild der Struktur eines Speicherzellenfeldes, das in einem Flash-Speicher nach der siebten Ausführungsform verwendet wird, und Teile, die dazu gehören;

Fig. 35: die Spannungsänderungen in den Hauptbitleitungen in einem Programmiervorgang bei der siebten Ausführungsform;

Fig. 36: ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der achten Ausführungsform;

Fig. 37: ein detailliertes Schaltbild der Strukturen eines Speicherfeldes im Flash-Speicher der Fig. 36 und von Teilen, die dazu gehören;

Fig. 38: ein Diagramm zur Erläuterung des gelöschten Zustands einer Speicherzelle ohne Bird's-Beak (Vogelschnabelstruktur);

Fig. 39: Bedingungen der angelegten Spannungen beim Löschen für Speicherzellen ohne Bird's-Beaks, die in ausgewählten und nicht-ausgewählten Sektoren gebildet sind;

Fig. 40: Bedingungen der angelegten Spannungen bei einem Sektorblocklöschvorgang für Speicherzellen ohne Bird's-Beaks;

Fig. 41: ein Schaltbild, das die Struktur eines Source-Dekoders zeigt, der für Speicherzellen ohne Gate-Bird's-Beak benutzt wird;

Fig. 42: Spannungen für die jeweiligen Teile im Source-Dekoder von Fig. 41;

Fig. 43: ein Diagramm zur Erläuterung des gelöschten Zustands einer Speicherzelle mit Bird's-Beak;

Fig. 44: Bedingungen der angelegten Spannungen beim Löschen für Speicherzellen mit Bird's-Beaks, die in ausgewählten und nicht-ausgewählten Sektoren gebildet sind;

Fig. 45: Bedingungen der angelegten Spannungen bei einem Sektorblocklöschvorgang für Speicherzellen mit Bird's-Beaks;

Fig. 46: ein Schaltbild, das die Struktur eines Source-Dekoders zeigt, der für Speicherzellen mit Gate-Bird's-Beak benutzt wird;

Fig. 47: Spannungen für die jeweiligen Teile im Source-Dekoder von Fig. 46;

Fig. 48: Bedingungen der angelegten Spannungen beim Löschen für Speicherzellen, die in ausgewählten und nicht-ausgewählten Sektoren gebildet sind, für einen Speicher mit einem niedrigen Wannenpotential;

Fig. 49: Bedingungen der angelegten Spannungen bei einem Sektorblocklöschvorgang für einen Speicher mit einem niedrigen Wannenpotential;

Fig. 50: ein Schaltbild der Struktur eines Source-Dekoders, der für einen Speicher mit einem niedrigen Wannenpotential benutzt wird;

Fig. 51: Spannungen für die jeweiligen Teile im Source-Dekoder von Fig. 50;

Fig. 52: ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der neunten Ausführungsform;

Fig. 53: ein detailliertes Schaltbild der Strukturen eines Speicherfeldes im Flash-Speicher der Fig. 52 und von Teilen, die dazu gehören;

Fig. 54: Bedingungen der angelegten Spannungen bei einem Sektorblocklöschvorgang in der neunten Ausführungsform;

Fig. 55: ein Schaltbild, das die Strukturen eines Auswahlgatterdekoders und eines Source-Umschalters zeigt, die im Flash-Speicher der Fig. 52 enthalten sind;

Fig. 56: Spannungen für die jeweiligen Teile im Auswahlgatterdekoder und Source-Umschalter von Fig. 55;

Fig. 57: ein Flußdiagramm zur Erläuterung eines Programmiervorgangs in einem Flash-Speicher nach der zehnten Ausführungsform;

Fig. 58: ein Flußdiagramm zur Erläuterung eines Programmiervorgangs in einem Flash-Speicher nach der elften Ausführungsform;

Fig. 59: ein Blockdiagramm der Gesamtstruktur eines Flash-Speichers nach der zwölften Ausführungsform;

Fig. 60: ein Schaltbild des Speicherzellenfeldes und seiner Peripherieschaltung, die in Fig. 59 dargestellt sind;

Fig. 61: ein Layout-Diagramm eines Halbleitersubstrats, das die Verbindung zwischen der Wortleitung und der Ausgabeleitung des lokalen Dekoders von Fig. 60 zeigt;

Fig. 62: eine Querschnittstruktur der zwei Speicherzellen 1491 und 1492 von Fig. 60, die deren Isolierung darstellt;

Fig. 63: eine Querschnittstruktur der zwei Speicher 1491 und 1492 von Fig. 60, die deren Isolierung darstellt, die durch einen Feldabschirmungstransistor erzielt wird;

Fig. 64: ein Schaltbild einer Wortleitungsspannungs-Steuerschaltung und eines Vordekoders, die bei der zwölften Ausführungsform verwendet werden;

Fig. 65: einen Teilquerschnitt des Speichertransistorbereichs nach der dreizehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 66(a) und (b): einen Teilquerschnitt und ein Ersatzschaltbild des Speichertransistorbereichs nach der vierzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 67: einen Querschnitt des Speichertransistors nach der vierzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 68: eine Draufsicht auf die Struktur von Fig. 66(a) mit einem Steuer-Gate;

Fig. 69: eine Draufsicht auf die Struktur von Fig. 66(a) mit einer Subbitleitung;

Fig. 70: eine Draufsicht auf die Struktur von Fig. 66(a) mit einer Hauptbitleitung;

Fig. 71: eine Draufsicht auf die Struktur von Fig. 66(a) mit Aluminiumverdrahtung;

Fig. 72-76: Blockschaltbilder erster bis fünfter Strukturen nach der vierzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 77-95: Querschnitte des Speichertransistorbereichs nach der vierzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung, die den ersten bis neunzehnten Schritt von deren Herstellungsverfahren darstellen;

Fig. 99-100: Querschnitte eines Auswahlgatter-Kontaktbereichs nach der vierzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung, die den ersten bis fünften Schritt von deren Herstellungsverfahren darstellen;

Fig. 101: eine Draufsicht auf den Source-Leitungskontaktbereich und den Drain-Kontaktbereich der vierzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 102-106: Querschnitte des Source-Leitungskontaktbereiches und des Drain-Kontaktbereiches der vierzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung, die den ersten bis fünften Schritt von deren Herstellungsverfahren darstellen;

Fig. 107(a) und (b): Querschnitte des Speichertransistorbereichs nach der fünfzehnten Ausführungsform einer nicht- flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 108: einen Querschnitt des Speichertransistorbereichs nach der sechzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 109: einen Teilquerschnitt des Speichertransistorbereichs entlang der Linie F-F von Fig. 69 der sechzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 110-119: Querschnitte des Speichertransistorbereichs nach der sechzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung, die den zehnten bis neunzehnten Schritt von deren Herstellungsverfahren darstellen;

Fig. 120: einen Teilquerschnitt der siebzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 121(a), 121(b), 122(a), 122(b): Querschnitte und Draufsichten des Speichertransistorbereichs nach der siebzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung, die den ersten und zweiten Schritt von deren Herstellungsverfahren darstellen;

Fig. 123 und 124: Querschnitte des Speichertransistorbereichs nach der siebzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung, die den dritten und vierten Schritt von deren Herstellungsverfahren darstellen;

Fig. 125(a), 125(b): einen Teilquerschnitt und eine Draufsicht des Speichertransistorbereichs nach der siebzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung;

Fig. 126: einen Teilquerschnitt der siebzehnten Ausführungsform einer nicht-flüchtigen Halbleiterspeichereinrichtung der vorliegenden Erfindung entsprechend einer anderen Art und Weise;

Fig. 127: ein schematisches Diagramm einer nicht-flüchtigen Halbleiterspeichereinrichtung nach der vorliegenden Erfindung zum Erläutern von deren charakteristischen Betrieb;

Fig. 128: einen Querschnitt der Struktur einer Speicherzelle mit geschichteten Gates, die in einem Flash-Speicher benutzt wird;

Fig. 129: die Beziehungen zwischen den Programmier- und Löschvorgängen und den Schwellenspannungen im Flash- Speicher;

Fig. 130: Bedingungen der angelegten Spannungen für eine zu programmierende und zu löschende Speicherzelle des Flash- Speichers;

Fig. 131: ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers;

Fig. 132: ein Blockschaltbild der Struktur eines X-Dekoders, der im Flash-Speicher von Fig. 56 enthalten ist;

Fig. 133: Bedingungen der angelegten Spannungen für einen Programmiervorgang im Flash-Speicher;

Fig. 134: ein Flußdiagramm zur Erläuterung eines Vorlösch- Schreibvorgangs im Flash-Speicher;

Fig. 135: ein Flußdiagramm zur Erläuterung eines Blocklöschvorgangs im Flash-Speicher;

Fig. 136: Bedingungen der angelegten Spannungen für einen Blocklöschvorgang im Flash-Speicher;

Fig. 137: Bedingungen der angelegten Spannungen für einen Lesevorgang im Flash-Speicher;

Fig. 138: Spannungen der jeweiligen Leitungen für die Programmier-, Lösch- und Lesevorgänge im Flash-Speicher;

Fig. 139: Schwellenspannungen für den Fall eines Blocklöschvorgangs ohne Vorlösch-Schreibvorgang im Flash-Speicher;

Fig. 140: Schwellenspannungen für den Fall eines Blocklöschvorgangs nach einem Vorlösch-Schreibvorgang;

Fig. 141: ein Flußdiagramm zur Erläuterung eines Neuschreibvorgangs im Flash-Speicher;

Fig. 142: die Änderung der Schwellenspannungen für den Fall eines Blocklöschvorgangs ohne Vorlösch-Schreibvorgang im Flash-Speicher;

Fig. 143: einen Querschnitt der Struktur einer Speicherzelle mit einem Auswahltransistor;

Fig. 144: ein Diagramm zur Erläuterung der Störungen bei Sektorbildung;

Fig. 145: ein Layout-Diagramm des Speicherzellenfeldes eines Flash- Speichers mit einer Hauptbitleitung und einer Subbitleitung;

Fig. 146: eine Ansicht einer Speicherzelle eines Flash-Speichers;

Fig. 147: ein Schaltbild für die Spannungen, die an das Speicherzellenfeld des Flash-Speichers angelegt werden;

Fig. 148: ein Blockschaltbild der allgemeinen Struktur eines Flash- Speichers;

Fig. 149: ein Ersatzschaltbild der Struktur einer NOR- Speicherzellenmatrix;

Fig. 150: einen Querschnitt der Struktur eines NOR- Speichertransistors;

Fig. 151: eine Draufsicht, die schematisch eine planare NOR- Anordnung darstellt;

Fig. 152: einen Querschnitt entlang der Achse A-A von Fig. 58;

Fig. 153: ein Teilersatzschaltbild der Speicherzellenmatrix eines NAND-Flash-Speichers;

Fig. 154: einen Teilquerschnitt einer Speicherzellenmatrix eines NAND-Flash-Speichers;

Fig. 155: einen Querschnitt eines Speichertransistors eines NAND- Flash-Speichers;

Fig. 156(a) und 156(b): eine Draufsicht auf eine nicht flüchtige Halbleiterspeichereinrichtung mit einem Speicherzellenfeld einer virtuellen Massestruktur und einen Querschnitt davon entlang der Achse B-B von Fig. 156(a);

Fig. 157: ein Diagramm zur Erläuterung eines Schreibvorgangs in der nicht-flüchtigen Halbleiterspeichereinrichtung von Fig. 156;

Fig. 158: ein Diagramm zur Erläuterung eines Löschvorgangs in der nicht-flüchtigen Halbleiterspeichereinrichtung von Fig. 156; und

Fig. 159: ein Diagramm zur Erläuterung von Schwierigkeiten in der nicht-flüchtigen Halbleiterspeichereinrichtung von Fig. 156, wenn ein Vorgang in Übereinstimmung mit der vorliegenden Erfindung ausgeführt wird.

Zuerst werden die Beziehungen zwischen Programmier- und Löschvorgängen und den Schwellenspannungen in der ersten bis zwölften Ausführungsform der vorliegenden Erfindung beschrieben.

Bei bekannten Flash-Speichern wird die Schwellenspannung einer Speicherzelle durch einen Programmiervorgang erhöht, während sie bei einem Löschvorgang vermindert wird, wie in Fig. 1(b) dargestellt ist. Bei jeder Ausführungsform der vorliegenden Erfindung wird andererseits die Schwellenspannung einer Speicherzelle bei einem Programmiervorgang vermindert, während sie bei einem Löschvorgang erhöht wird, wie in Fig. 1(a) gezeigt ist.

Bei bekannten Flash-Speichern werden Elektronen vom Floating-Gate einer Speicherzelle emittiert, die in einem gelöschten Zustand ist, so daß ihre Schwellenspannung reduziert wird, wie in Fig. 2(b) dargestellt ist. In einer Speicherzelle, die sich in einem programmierten Zustand befindet, werden Elektronen in das Floating- Gate injiziert, so daß ihre Schwellenspannung ansteigt.

Bei jeder Ausführungsform der vorliegenden Erfindung werden Elektronen in das Floating-Gate einer Speicherzelle im gelöschten Zustand injiziert, so daß ihre Schwellenspannung ansteigt, wie in Fig. 2(a) gezeigt ist. Andererseits werden in einer Speicherzelle, die sich in einem programmierten Zustand befindet, Elektronen vom Floating-Gate emittiert, so daß ihre Schwellenspannung vermindert wird.

Sowohl bei den Ausführungsformen der Erfindung als auch den bekannten Flash-Speichern entspricht der gelöschte Zustand dem Wert "1" und der programmierte Zustand dem Wert "0".

Damit wird entsprechend der vorliegenden Erfindung die Schwellenspannung jeder Speicherzelle durch einen Löschvorgang erhöht, wodurch es möglich ist, die Schwellenspannungen aller Speicherzellen durch einen Blocklöschvorgang über eine Versorgungsspannung Vcc zu erhöhen, wobei kein Vorlösch- Schreibvorgang ausgeführt wird, wie in Fig. 3 gezeigt ist.

Selbst wenn eine Mehrzahl von Speicherzellen in ihren Schwellenspannungen schwankt, wird durch einen Blocklöschvorgang keine Speicherzelle übermäßig gelöscht, wie in Fig. 4 gezeigt ist.

(1) Erste Ausführungsform (Fig. 5 bis 8) (a) Gesamtstruktur des Flash-Speichers (Fig. 5)

Fig. 5 zeigt ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der ersten Ausführungsform. Die Gesamtstruktur des in Fig. 5 dargestellten Flash-Speichers ist ähnlich der des Flash- Speichers von Fig. 131, außer daß sich die Bedingungen für die angelegten Spannungen in den verschiedenen Operationen unterscheiden. Auch der in Fig. 5 gezeigte Flash-Speicher ist auf einem Chip CH gebildet.

(b) Programmieren und Löschen einer Speicherzelle (Fig. 6)

Fig. 6 zeigt in (a) bzw. (b) Bedingungen der angelegten Spannungen für eine zu programmierende und zu löschende Speicherzelle. Beim Programmieren wird eine hohe Spannung Vpp (im allgemeinen etwa 12 V) an die Drain 1002 und 0 V werden an das Steuer-Gate 1006 angelegt, während die Source 1003 in einen schwebenden Zustand gebracht wird, wie in Fig. 6(a) dargestellt ist. Damit wird ein starkes elektrisches Feld zwischen dem Floating-Gate 1005 und der Drain 1002 erzeugt, so daß Elektronen durch einen Tunneleffekt vom Floating- Gate 1005 zur Drain 1002 fließen. Somit wird die Schwellenspannung der Speicherzelle vermindert.

Beim Löschen wird eine Spannung von 0 V an die Drain 1002, eine hohe Spannung Vpp (im allgemeinen etwa 12 V) an das Steuer-Gate 1006 und eine vorbestimmte hohe Spannung V_SL (6 V) an die Source 1003 angelegt, wie in Fig. 6(b) dargestellt ist. Damit werden heiße Elektronen durch einen Lawinendurchbruch oder heiße Kanalelektronen in der Umgebung der Source 1003 erzeugt. Die heißen Elektronen werden von der hohen Spannung Vpp des Steuer-Gates 1006 beschleunigt, überspringen die Energiebarriere, die von einem Isolierfilm 1004 definiert wird, und werden in das Floating-Gate 1005 injiziert. Somit wird die Schwellenspannung der Speicherzelle erhöht.

Damit werden bei der Programmierung Elektronen durch einen Tunneleffekt vom Floating-Gate 1005 zur Drain emittiert. Daher ist ein N^--Dotierbereich 1002b entlang der Drain 1002 gebildet, um das elektrische Feld im Kanal oder Substrat abzuschwächen.

Andererseits werden beim Löschen durch heiße Elektronen von einem Abschnitt nahe bei der Source 1003 in das Floating-Gate 1005 injiziert. Daher ist ein P⁺-Dotierbereich 1003b entlang der Source 1003 gebildet, so daß ein höheres elektrisches Feld im Kanal oder Substrat erzielt wird.

Die P^--Wanne 1008 kann durch ein P^--Halbleitersubstrat ersetzt werden.

(c) Betrieb des Flash-Speichers (Fig. 7)

Unter Bezugnahme auf Fig. 7 werden nun ein Blocklösch-, Programmier- und Lesevorgang für den Flash-Speicher beschrieben. Fig. 7 zeigt Speicherzellen M11 bis M13, M21 bis 23 und M31 bis M33, die einen Teil der in einem Speicherfeld 1010 vorhandenen Speicherzellen darstellen.

(i) Blocklöschvorgang (Fig. 7(a))

Zuerst wird ein Steuersignal, das einen Blocklöschvorgang festlegt, über einen Steuersignalpuffer 1120 einer Steuerschaltung 1130 zugeführt. Ferner wird eine hohe Spannung Vpp extern an einen Vpp/Vcc-Umschalter 1090 angelegt.

Der Vpp/Vcc-Umschalter 1090 führt die hohe Spannung Vpp einem X- Dekoder 1030 zu. Der X-Dekoder 1030 wählt alle Wortleitungen WL1 bis WL3 aus, und legt die hohe Spannung Vpp an sie an. Ein Y-Dekoder 1040 schaltet alle Y-Gattertransistoren durch, die in einem Y-Gatter 1050 gebildet sind. Eine Schreibschaltung 1080 legt über das Y- Gatter 1050 0 V an alle Bitleitungen BL1 bis BL3 an. Eine Source- Steuerschaltung 1110 legt eine vorbestimmte hohe Spannung V_SL (V_SL < Vpp) an alle Source-Leitungen SL an.

Damit werden Spannungen an alle Speicherzellen M11 bis M33 angelegt, wie in Fig. 6(b) gezeigt ist. Somit werden alle Speicherzellen M11 bis M33 gelöscht.

(ii) Programmiervorgang (Fig. 7(b))

Hier wird angenommen, daß die Speicherzelle M12 programmiert wird. Es wird nämlich der Wert "0" in die Speicherzelle M12 geschrieben, während der Wert "1" in die restlichen Speicherzellen geschrieben wird.

Zuerst wird der Steuerschaltung 1130 durch den Steuersignalpuffer 1120 ein Steuersignal zugeführt, das einen Programmierbetrieb festlegt. Ferner wird eine hohe Spannung Vpp extern an den Vpp/Vcc- Umschalter angelegt.

Der X-Dekoder 1030 wählt die Wortleitung WL2 in Abhängigkeit von einem X-Adreßsignal von einem Adreßpuffer 1020 aus, um 0 V an die ausgewählte Wortleitung WL2 anzulegen, während den nicht- ausgewählten Wortleitungen WL1 und WL3 die Versorgungsspannung Vcc zugeführt wird.

Der Vpp/Vcc-Umschalter 1090 legt die hohe Spannung Vpp an die Schreibschaltung 1080 an, der Daten nacheinander von außen durch einen Dateneingabe/ausgabepuffer 1070 zugeführt werden. Gleichzeitig schaltet der Y-Dekoder 1040 die Y-Gattertransistoren, die im Y- Gatter 1050 gebildet sind, in Abhängigkeit von einem Y-Adreßsignal vom Adreßpuffer 1020 nacheinander durch. Die Schreibschaltung 1080 legt die hohe Spannung Vpp über das Y-Gatter 1050 an die Bitleitung BL1 an, während die Versorgungsspannung Vcc an die Bitleitungen BL2 und BL3 angelegt wird. Die Source-Steuerschaltung 1110 bringt die Source-Leitung SL in einen schwebenden Zustand.

Damit werden Spannungen an die Speicherzelle M12 angelegt, wie sie in Fig. 6(a) gezeigt sind. Zu diesem Zeitpunkt befindet sich jede der restlichen Speicherzellen in einem der folgenden Zustände:

• A) Die Drain liegt auf der hohen Spannung Vpp und das Steuer-Gate auf dem Versorgungspotential Vcc, während die Source in einem schwebenden Zustand ist.
• B) Die Drain liegt auf der Versorgungsspannung Vcc und das Steuer- Gate auf 0 V, während die Source in einem schwebenden Zustand ist.
• C) Die Drain und das Steuer-Gate liegen auf der Versorgungsspannung Vcc, während die Source in einem schwebenden Zustand ist.

Folglich wird ein starkes elektrisches Feld nur zwischen dem Floating-Gate und der Drain der Speicherzelle M12 erzeugt, so daß nur die Speicherzelle M12 programmiert wird.

(iii) Lesevorgang (Fig. 7(c))

Der Lesevorgang ist im wesentlichen gleich wie der oben unter Bezugnahme auf die Fig. 137 beschriebene. Es wird hier angenommen, daß der Wert aus der Speicherzelle M12 gelesen wird. Zuerst wird ein Steuersignal, das einen Lesevorgang festlegt, über den Steuersignalpuffer 1120 der Steuerschaltung 1130 zugeführt.

Der X-Dekoder 1030 wählt die Wortleitung WL2 in Abhängigkeit von einem X-Adreßsignal vom Adreßpuffer 1020 aus, um die Versorgungsspannung Vcc an sie anzulegen. Gleichzeitig werden die restlichen Wortleitungen auf 0 V gehalten. Der Y-Dekoder 1040 schaltet einen Y-Gattertransistor im Y-Gatter 1050 in Abhängigkeit von einem Y-Adreßsignal vom Adreßpuffer 1020 durch. Die Source- Steuerschaltung 1110 legt die Source-Leitung SL auf Masse.

Damit erscheint eine Lesespannung Vr auf der Bitleitung BL1. Diese Lesespannung Vr wird vom Leseverstärker 1060 erfaßt und verstärkt, um über den Dateneingabe/ausgabepuffer 1070 nach außen abgegeben zu werden.

(d) Neuschreibvorgang (Fig. 8)

Unter Bezugnahme auf das Flußdiagramm in Fig. 8 wird nun ein Datenneuschreibvorgang beschrieben.

Zuerst wird ermittelt, ob alle Speicherzellen den Wert "1" speichern (Schritt S1). Wenn nicht in allen Speicherzellen der Wert "1" gespeichert ist, wird ein Blocklöschvorgang ausgeführt (Schritt S2). Anschließend wird ein Programmiervorgang ausgeführt (Schritt S3). Damit ist es möglich, Daten ohne Vorlösch-Schreibvorgang neu zu schreiben.

(e) Modifikationen

Die nicht-ausgewählten Bitleitungen BL2 und BL3 können beim Programmieren in schwebende Zustände gebracht werden. Zu diesem Zeitpunkt befindet sich jede der nicht-ausgewählten Speicherzellen in einem der folgenden Zustände:

• A) Die Drain liegt auf der hohen Spannung Vpp und das Steuer-Gate auf dem Versorgungspotential Vcc, während die Source in einem schwebenden Zustand ist.
• B) Die Drain ist in einem schwebenden Zustand und das Steuer-Gate liegt auf 0 V, während die Source in einem schwebenden Zustand ist.
• C) Die Drain ist in einem schwebenden Zustand und das Steuer-Gate liegt auf der Versorgungsspannung Vcc, während die Source in einem schwebenden Zustand ist.

Auch in diesem Fall wird nur in einem Bereich zwischen dem Floating- Gate und der Drain der Speicherzelle M12 ein starkes elektrisches Feld erzeugt, so daß nur die Speicherzelle M12 durch einen Tunneleffekt programmiert wird.

Beim Programmieren kann die Versorgungsspannung Vcc an die Source- Leitung SL angelegt werden. Gleichzeitig wird die hohe Spannung Vpp an die Drain der Speicherzelle M12 angelegt, während 0 V am Steuer- Gate und die Versorgungsspannung Vcc an der Source anliegen. Jede der restlichen Speicherzellen befindet sich in einem der folgenden Zustände:

• A) Die Drain liegt auf der hohen Spannung Vpp, während das Steuer- Gate und die Source auf dem Versorgungspotential Vcc sind.
• B) Die Drain liegt auf der Versorgungsspannung Vcc und das Steuer- Gate liegt auf 0 V, während die Source auf dem Versorgungspotential Vcc ist.
• C) Die Drain, das Steuer-Gate und die Source liegen auf der Versorgungsspannung Vcc.

Auch in diesem Fall wird nur in einem Bereich zwischen dem Floating- Gate und der Drain der Speicherzelle M12 ein starkes elektrisches Feld erzeugt, so daß nur die Speicherzelle M12 durch einen Tunneleffekt programmiert wird.

Beim Programmieren können die nicht-ausgewählten Bitleitungen BL2 und BL3 in einen schwebenden Zustand gebracht und die Versorgungsspannung Vcc kann an die Source-Leitung SL angelegt werden. Gleichzeitig wird die hohe Spannung Vpp an die Drain der Speicherzelle M12 und 0 V an ihr Steuer-Gate angelegt, während die Versorgungsspannung Vcc ihrer Source zugeführt wird. Jede der restlichen Speicherzellen befindet sich in einem der folgenden Zustände:

• A) Die Drain liegt auf der hohen Spannung Vpp, während das Steuer- Gate und die Source auf dem Versorgungspotential Vcc sind.
• B) Die Drain befindet sich in einem schwebenden Zustand und das Steuer-Gate liegt auf 0 V, während die Source auf dem Versorgungspotential Vcc ist.
• C) Die Drain befindet sich in einem schwebenden Zustand, während das Steuer-Gate und die Source auf der Versorgungsspannung Vcc liegen.

Auch in diesem Fall wird nur in einem Bereich zwischen dem Floating- Gate und der Drain der Speicherzelle M12 ein starkes elektrisches Feld erzeugt, so daß nur die Speicherzelle M12 durch einen Tunneleffekt programmiert wird.

Nach dem Blocklöschvorgang kann ein Verifiziervorgang ausgeführt werden. Ferner können Elektronen von den Steuer-Gates aller Speicherzellen extrahiert werden, indem vor dem Blocklöschvorgang eine Spannung von 0 V und eine hohe Spannung Vpp an die Steuer-Gates aller Speicherzellen bzw. die P^--Wanne (oder das P^-- Halbleitersubstrat) angelegt werden, um anschließend den Blocklöschvorgang auszuführen, während ein Verifiziervorgang durchgeführt wird. Damit ist es möglich, die Schwankung der Schwellenspannungen der blockgelöschten Speicherzellen weiter zu vermindern.

(f) Effekt der ersten Ausführungsform

Beim bekannten Flash-Speicher werden Elektronen von der Drain-Seite in dass Floating-Gate injiziert. Wenn das Potential einer Bitleitung in einem Lesevorgang erhöht wird, werden daher Elektronen in eine ausgewählte Speicherzelle von der Drain aus injiziert und verursachen eine Soft-Schreiberscheinung.

Andererseits werden beim Flash-Speicher nach der ersten Ausführungsform Elektronen in das Floating-Gate von der Source-Seite aus injiziert. Damit kann eine Soft-Schreiberscheinung bei einem Lesevorgang kaum auftreten.

Der Verifiziervorgang kann gleichzeitig mit dem Programmiervorgang ausgeführt werden, so daß die Schwankung der Schwellenspannungen der programmierten Speicherzellen vermindert werden kann.

(2) Zweite Ausführungsform (Fig. 9 und 10)

Die Gesamtstruktur eines Flash-Speichers nach der zweiten Ausführungsform ist ähnlich der in Fig. 5 gezeigten.

(a) Programmieren und Löschen einer Speicherzelle (Fig. 9)

Die Bedingungen der angelegten Spannungen zum Programmieren und Löschen einer Speicherzelle sind in Fig. 9(a) bzw. 9(b) dargestellt. Die Bedingungen zur Programmierung sind ähnlich denen, die in Fig. 6(a) gezeigt sind.

Beim Löschen wird eine Spannung von 0 V an die Drain 1002 und eine hohe Spannung Vpp (im allgemeinen etwa 12 V) an das Steuer-Gate 1006 angelegt, während der Source 1003 eine Spannung von 0 V zugeführt wird, wie in Fig. 9(b) dargestellt ist. Damit wird ein Kanal ch in einem Bereich zwischen der Source 1003 und der Drain 1002 definiert, wodurch ein starkes elektrisches Feld zwischen dem Kanal ch und dem Floating-Gate 1005 erzeugt wird. Elektronen werden durch einen Tunneleffekt vom Kanal ch in das Floating-Gate 1005 injiziert. Somit wird die Schwellenspannung der Speicherzelle erhöht.

Damit werden bei dieser Ausführungsform bei der Programmierung Elektronen durch einen Tunneleffekt vom Floating-Gate 1005 zur Drain 1002 emittiert. Daher ist ein N^--Dotierbereich 1002c entlang der Drain 1002 gebildet, um das elektrische Feld im Kanal oder Substrat abzuschwächen.

Ein anderer N^--Dotierbereich 1003c kann entlang der Source 1003 gebildet sein. Wenn solche N^--Dotierbereiche 1002c und 1003c sowohl auf der Drain- als auch der Source-Seite geschaffen sind, ist es möglich, die Herstellungsschritte zu vermindern.

(b) Betrieb des Flash-Speichers (Fig. 10)

Unter Bezugnahme auf Fig. 10 werden nun ein Blocklösch-, Programmier- und Lesevorgang für den Flash-Speicher beschrieben. Der Programmier- und Lesevorgang sind ähnlich denen der ersten Ausführungsform. Daher wird im folgenden nur der Blocklöschvorgang beschrieben.

Zuerst wird ein Steuersignal, das einen Blocklöschvorgang festlegt, über einen Steuersignalpuffer 1120 einer Steuerschaltung 1130 zugeführt. Ferner wird eine hohe Spannung Vpp extern an einen Vpp/Vcc-Umschalter 1090 angelegt.

Der Vpp/Vcc-Umschalter 1090 führt die hohe Spannung Vpp einem X- Dekoder 1030 zu, der wiederum alle Wortleitungen WL1 bis WL3 auswählt, um die hohe Spannung Vpp an sie anzulegen. Ein Y-Dekoder 1040 schaltet alle Y-Gattertransistoren durch, die in einem Y-Gatter 1050 gebildet sind. Eine Schreibschaltung 1080 legt über das Y- Gatter 1050 0 V an alle Bitleitungen BL1 bis BL3 an. Eine Source- Steuerschaltung 1110 legt eine Spannung von 0 V an eine Source- Leitung SL an.

Damit werden Spannungen an alle Speicherzellen M11 bis M33 angelegt, wie in Fig. 9(b) gezeigt ist. Somit werden alle Speicherzellen M11 bis M33 gelöscht.

Im Blocklöschbetrieb kann eine negative Spannung positiv an eine P- Wanne (oder ein P^--Halbleitersubstrat) angelegt werden.

Die Daten werden entsprechend der in Fig. 8 gezeigten Prozedur neu geschrieben. Daher ist es möglich, die Daten ohne Vorlösch- Schreiboperation neu zu schreiben.

(3) Dritte Ausführungsform (Fig. 11 bis 14)

Fig. 11 zeigt ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der dritten Ausführungsform. Dieser Flash-Speicher unterscheidet sich von dem in Fig. 5 gezeigten in den folgenden Punkten:

Der Flash-Speicher weist ferner eine Negativspannung-Steuerschaltung 1140 auf, die eine extern angelegte negative Spannung -Vee empfängt, um eine vorbestimmte negative Spannung zu erzeugen. Ferner weist der X-Dekoder 1030 anstelle der Mehrzahl von Hochspannungsschaltern 1302 (siehe Fig. 132) eine Mehrzahl von Potentialsteuerschaltern 1303 auf, die mit einer Mehrzahl von jeweiligen Wortleitungen WL verbunden sind, wie in Fig. 12 dargestellt ist. Jeder Potentialsteuerschalter 1303 legt eine hohe Spannung Vpp oder eine Versorgungsspannung Vcc von einem Vpp/Vcc-Umschalter 1090 oder die negative Spannung -Vee von der Negativspannung-Steuerschaltung 1140 an eine entsprechende Wortleitung WL an.

(b) Programmieren und Löschen einer Speicherzelle (Fig. 13)

Fig. 13 zeigt in (a) bzw. (b) Bedingungen der angelegten Spannungen für eine zu programmierende und zu löschende Speicherzelle.

Beim Programmieren wird die Versorgungsspannung Vcc (im allgemeinen etwa 5 V) an die Drain 1002 und die negative Spannung -Vee (-12 V) an das Steuer-Gate 1006 angelegt, während die Source 1003 in einen schwebenden Zustand gebracht wird. Damit wird ein starkes elektrisches Feld zwischen dem Floating-Gate 1005 und der Drain 1002 erzeugt, so daß Elektronen durch einen Tunneleffekt vom Floating- Gate 1005 zur Drain 1002 fließen. Somit wird die Schwellenspannung der Speicherzelle vermindert.

Die Bedingungen beim Löschen sind ähnlich wie die in Fig. 6(b) dargestellten.

Damit werden bei der Programmierung Elektronen durch einen Tunneleffekt vom Floating-Gate 1005 zur Drain emittiert. Daher ist ein N^--Dotierbereich 1002d entlang der Drain 1002 gebildet, um das elektrische Feld im Kanal oder Substrat abzuschwächen.

Andererseits werden beim Löschen durch heiße Elektronen, Elektronen von einem Abschnitt nahe bei der Source 1003 in das Floating-Gate 1005 injiziert. Daher ist ein P⁺-Dotierbereich 1003d entlang der Source 1003 gebildet, so daß ein höheres elektrisches Feld im Kanal oder Substrat erzielt wird.

(c) Betrieb des Flash-Speichers (Fig. 14)

Unter Bezugnahme auf Fig. 14 werden nun ein Blocklösch-, Programmier- und Lesevorgang für den Flash-Speicher beschrieben. Der Blocklösch- und der Lesevorgang sind ähnlich denen der ersten Ausführungsform. Daher wird im folgenden nur der Programmiervorgang beschrieben.

Hier wird angenommen, daß die Speicherzelle M12 programmiert wird. Es wird nämlich der Wert "0" in die Speicherzelle M12 geschrieben, während der Wert "1" in die restlichen Speicherzellen geschrieben wird.

Zuerst wird der Steuerschaltung 1130 durch den Steuersignalpuffer 1120 ein Steuersignal zugeführt, das den Programmierbetrieb festlegt. Ferner wird eine negative Spannung -Vee extern an die Negativspannung-Steuerschaltung 1140 angelegt.

Der X-Dekoder 1030 wählt die Wortleitung WL2 in Abhängigkeit von einem X-Adreßsignal von einem Adreßpuffer 1020 aus, um die negative Spannung -Vee von der Negativspannung-Steuerschaltung 1140 an die ausgewählte Wortleitung WL2 anzulegen, während den nicht- ausgewählten Wortleitungen WL1 und WL3 eine Spannung von 0 V zugeführt wird.

Der Vpp/Vcc-Umschalter 1090 legt die Versorgungspannung Vcc an die Schreibschaltung 1080 an. Daten werden der Schreibschaltung 1080 nacheinander von außen durch einen Dateneingabe/ausgabepuffer 1070 zugeführt. Gleichzeitig schaltet der Y-Dekoder 1040 die Y- Gattertransistoren, die im Y-Gatter 1050 gebildet sind, in Abhängigkeit von einem Y-Adreßsignal vom Adreßpuffer 1020 nacheinander durch. Die Schreibschaltung 1080 legt die Versorgungsspannung Vcc über das Y-Gatter 1050 an die Bitleitung BL1 an, während eine Spannung von 0 V an die Bitleitungen BL2 und BL3 angelegt wird. Die Source-Steuerschaltung 1110 bringt die Source- Leitung SL in einen schwebenden Zustand.

Damit werden Spannungen an die Speicherzelle M12 angelegt, wie sie in Fig. 13(a) gezeigt sind. Zu diesem Zeitpunkt befindet sich jede der restlichen Speicherzellen in einem der folgenden Zustände:

• A) Die Drain liegt auf dem Versorgungspotential Vcc und das Steuer- Gate auf 0 V, während die Source in einem schwebenden Zustand ist.
• B) Die Drain liegt auf 0 V und das Steuer-Gate auf der negativen Spannung -Vee, während die Source in einem schwebenden Zustand ist.
• C) Die Drain und das Steuer-Gate liegen auf 0 V, während die Source in einem schwebenden Zustand ist.

(e) Modifikationen

Die nicht-ausgewählten Bitleitungen BL2 und BL3 können beim Programmieren in schwebende Zustände gebracht werden. Zu diesem Zeitpunkt befindet sich jede der nicht-ausgewählten Speicherzellen in einem der folgenden Zustände:

• A) Die Drain liegt auf der Versorgungsspannung Vcc und das Steuer- Gate auf 0 V, während die Source in einem schwebenden Zustand ist.
• B) Die Drain ist in einem schwebenden Zustand und das Steuer-Gate liegt auf der negativen Spannung -Vee, während die Source in einem schwebenden Zustand ist.
• C) Die Drain ist in einem schwebenden Zustand und das Steuer-Gate liegt auf 0 V, während die Source in einem schwebenden Zustand ist.

Auch in diesem Fall wird nur in einem Bereich zwischen dem Floating- Gate und der Drain der Speicherzelle M12 ein starkes elektrisches Feld erzeugt, so daß nur die Speicherzelle M12 durch einen Tunneleffekt programmiert wird.

Beim Programmieren können die nicht-ausgewählten Bitleitungen in schwebende Zustände gebracht werden, und eine Spannung von 0 V kann an die Source-Leitung SL angelegt werden. In diesem Fall wird die Versorgungsspannung Vcc an die Drain und die negative Spannung -Vee an das Steuer-Gate der Speicherzelle M12 angelegt, während 0 V an der Source anliegen. Jede der restlichen Speicherzellen befindet sich in einem der folgenden Zustände:

• A) Die Drain liegt auf der Versorgungsspannung Vcc, während das Steuer-Gate und die Source auf 0 V sind.
• B) Die Drain befindet sich in einem schwebenden Zustand und das Steuer-Gate liegt auf der negativen Spannung -Vee, während die Source auf 0 V ist.
• C) Die Drain befindet sich in einem schwebenden Zustand, während das Steuer-Gate und die Source auf 0 V liegen.

Auch in diesem Fall wird nur in einem Bereich zwischen dem Floating- Gate und der Drain der Speicherzelle M12 ein starkes elektrisches Feld erzeugt, so daß nur die Speicherzelle M12 durch einen Tunneleffekt programmiert wird.

Bei der dritten Ausführungsform kann der Blocklöschvorgang ähnlich wie bei der in Fig. 10 gezeigten zweiten Ausführungsform ausgeführt werden. Die Spannungen werden wie in Fig. 9(b) an die jeweiligen Speicherzellen angelegt.

In diesem Fall werden die Elektronen durch Tunneleffekte in das Floating-Gate injiziert oder von diesem emittiert, wodurch die Leistungsaufnahme vermindert wird. Damit ist es möglich, hohe und negative Spannungen im Innern aus der extern angelegten Versorgungsspannung zu erzeugen.

(4) Vierte Ausführungsform (Fig. 15 und 16)

Die Gesamtstruktur eines Flash-Speichers nach der vierten Ausführungsform ist ähnlich der in Fig. 5 gezeigten. Die Bedingungen der angelegten Spannungen für die jeweilige Speicherzelle beim Programmieren und Löschen sind ähnlich den in Fig. 6(a) und 6(b) dargestellten. Die vierte Ausführungsform unterscheidet sich von der ersten Ausführungsform nur im Steuerverfahren.

(a) Betrieb des Flash-Speichers (Fig. 15)

Unter Bezugnahme auf Fig. 15 werden nun ein Blocklösch-, Programmier- und Lesevorgang für den Flash-Speicher beschrieben. Der Programmier- und der Lesevorgang sind ähnlich denen der ersten Ausführungsform. Daher wird im folgenden nur der Page- Blocklöschvorgang beschrieben.

Der Ausdruck "Page" bezeichnet alle Speicherzellen, die mit einer einzelnen Wortleitung verbunden sind. Der Page-Blocklöschvorgang wird auf einer Page-Basis ausgeführt. Nun wird ein Blocklöschvorgang für eine Page entsprechend der Wortleitung WL2 beschrieben.

Zuerst wird der Steuerschaltung 1130 durch den Steuersignalpuffer 1120 ein Steuersignal zugeführt, das den Blocklöschvorgang festlegt. Ferner wird eine hohe Spannung Vpp extern an den Vpp/Vcc-Umschalter 1090 angelegt.

Der Vpp/Vcc-Umschalter 1090 legt die hohe Spannung Vpp an den X- Dekoder 1030 an. Der X-Dekoder 1030 wählt die Wortleitung WL2 in Abhängigkeit von einem X-Adreßsignal von einem Adreßpuffer 1020 aus, um die hohe Spannung Vpp an die ausgewählte Wortleitung WL2 anzulegen, während den nicht-ausgewählten Wortleitungen WL1 und WL3 eine Spannung von 0 V zugeführt wird. Der Y-Dekoder 1040 schaltet alle Y-Gattertransistoren, die im Y-Gatter 1050 gebildet sind, durch. Die Schreibschaltung 1080 legt eine Spannung von 0 V über das Y-Gatter 1050 an alle Bitleitungen BL1 bis BL3 an. Die Source- Steuerschaltung 1110 legt eine vorbestimmte hohe Spannung V_SL (V_SL < Vpp) an die Source-Leitung SL an.

Damit werden Spannungen an alle Speicherzellen M12, M22 und M32 angelegt, die mit der Wortleitung WL2 verbunden sind, wie in Fig. 6(b) gezeigt ist. Damit werden die Speicherzellen M12, M22 und M32 gelöscht.

In jeder der Speicherzellen, die mit den nicht-ausgewählten Speicherzellen WL1 und WL3 verbunden sind, wird eine Spannung von 0 V an die Drain 1002 und die hohe Spannung V_SL an die Source 1003 angelegt, während 0 V an das Steuer-Gate 1006 angelegt wird. Damit besteht nur eine geringe Wahrscheinlichkeit, daß heiße Elektronen über die Energiebarriere springen, die durch einen Isolierfilm definiert wird, und in das Floating-Gate 1005 eindringen. Damit werden nur die Speicherzellen gelöscht, die mit der ausgewählten Wortleitung WL2 verbunden sind.

Somit erfolgt die Blocklöschung nicht auf der Basis des gesamten Speicherfeldes, sondern auf einer Page-Basis.

(b) Neuschreibvorgang (Fig. 16)

Unter Bezugnahme auf das Flußdiagramm in Fig. 16 wird nun ein Datenneuschreibvorgang im Flash-Speicher nach der vierten Ausführungsform beschrieben.

Zuerst wird ermittelt, ob alle Speicherzellen den Wert "1" speichern (Schritt S11). Wenn nicht in allen Speicherzellen der Wert "1" gespeichert ist, wird ein Page-Blocklöschvorgang für die neu zu schreibende Page ausgeführt (Schritt S12). Anschließend wird ein Programmiervorgang ausgeführt (Schritt S13).

Damit ist es möglich, Daten auf einer Page-Basis ohne Vorlösch- Schreibvorgang neu zu schreiben.

(5) Fünfte Ausführungsform (Fig. 17)

Die Gesamtstruktur eines Flash-Speichers nach der fünften Ausführungsform ist ähnlich der in Fig. 5 gezeigten. Die Bedingungen der angelegten Spannungen für die jeweilige Speicherzelle beim Programmieren und Löschen sind ähnlich den in Fig. 9(a) und 9(b) dargestellten. Die fünfte Ausführungsform unterscheidet sich von der zweiten Ausführungsform nur im Steuerverfahren.

Unter Bezugnahme auf Fig. 17 werden nun ein Page-Blocklösch-, Programmier- und Lesevorgang für den Flash-Speicher nach der fünften Ausführungsform beschrieben. Der Programmier- und der Lesevorgang sind ähnlich denen der zweiten Ausführungsform. Daher wird im folgenden unter Bezugnahme auf eine Page entsprechend der Wortleitung WL2 nur der Page-Blocklöschvorgang beschrieben.

Zuerst wird der Steuerschaltung 1130 durch den Steuersignalpuffer 1120 ein Steuersignal zugeführt, das den Page-Blocklöschvorgang festlegt. Ferner wird eine hohe Spannung Vpp extern an den Vpp/Vcc- Umschalter 1090 angelegt.

Der Vpp/Vcc-Umschalter 1090 legt die hohe Spannung Vpp an den X- Dekoder 1030 an. Der X-Dekoder 1030 wählt die Wortleitung WL2 in Abhängigkeit von einem X-Adreßsignal von einem Adreßpuffer 1020 aus, um die hohe Spannung Vpp an sie anzulegen, während den nicht- ausgewählten Wortleitungen WL1 und WL3 eine Spannung von 0 V zugeführt wird. Der Y-Dekoder 1040 schaltet alle Y- Gattertransistoren, die im Y-Gatter 1050 gebildet sind, durch. Die Schreibschaltung 1080 legt eine Spannung von 0 V über das Y-Gatter 1050 an alle Bitleitungen BL1 bis BL3 an. Die Source-Steuerschaltung 1110 legt eine Spannung von 0 V an die Source-Leitung SL an.

Damit werden Spannungen an alle Speicherzellen M12, M22 und M32 angelegt, die mit der Wortleitung WL2 verbunden sind, wie in Fig. 9(b) gezeigt ist. Damit werden die Speicherzellen M12, M22 und M32 gelöscht.

In jeder der Speicherzellen, die mit den nicht-ausgewählten Speicherzellen WL1 und WL3 verbunden sind, wird eine Spannung von 0 V an die Drain 1002, die Source 1003 und das Steuer-Gate 1006 angelegt. Daher wird kein starkes elektrisches Feld zwischen dem Floating-Gate 1005 und der Source 1003 erzeugt, wodurch keine Elektronen durch einen Tunneleffekt in das Floating-Gaste 1005 injiziert werden. Damit werden nur die Speicherzellen gelöscht, die mit der ausgewählten Wortleitung WL2 verbunden sind.

Somit ist es möglich, die Blocklöschung nicht auf der Basis des gesamten Speicherfeldes, sondern auf einer Page-Basis auszuführen.

Die Daten werden mit der in Fig. 16 gezeigten Prozedur geschrieben. Damit ist es möglich, die Daten auf einer Page-Basis ohne Vorlösch- Schreibvorgang neu zu schreiben.

(6) Sechste Ausführungsform (Fig. 18 bis 33)

Fig. 18 zeigt ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der sechsten Ausführungsform. Fig. 19 ist ein Schaltbild der Strukturen eines Speicherfeldes und von Teilen, die dazu gehören.

Der in Fig. 18 dargestellte Flash-Speicher unterscheidet sich vom Flash-Speicher, der in Fig. 56 gezeigt ist, in den folgenden Punkten: Das Speicherfeld 1010a ist in eine Mehrzahl von Sektoren SE1 und SE2 unterteilt, wie in Fig. 187 dargestellt ist. Das Speicherfeld 1010a weist Auswahlgatter SG1 und SG2 auf, die den Sektoren SE1 bzw. SE2 entsprechen.

Das Speicherfeld 1010a ist in einer P^--Wanne 1008 gebildet. Dieser Flash-Speicher weist keinen Vpp/Vcc-Umschalter 1090 auf, der in Fig. 131 gezeigt ist, sondern Hochspannungs-Erzeugungsschaltungen 1210 und 1220, Negativspannung-Erzeugungsschaltungen 1230 und 1240, eine Wannenpotential-Erzeugungsschaltung 1250 und einen Auswahlgatterdekoder 1260. Die Hochspannungs-Erzeugungsschaltungen 1210 und 1220 empfangen eine Versorgungsspannung (z. B. 5 V) von außen, um hohe Spannungen (z. B. 10 V) zu erzeugen. Die Negativspannung-Erzeugungsschaltungen 1230 und 1240 empfangen die Versorgungsspannung von außen, um negative Spannungen (z. B. -10 V) zu erzeugen. Die Wannenpotential-Erzeugungsschaltung 1250 legt beim Löschen eine negative Spannung (z. B. -5 V) an die P^--Wanne 1008 an.

Der Auswahlgatterdekoder 1260 aktiviert selektiv die Auswahlgatter SG1 und SG2 in Abhängigkeit von einem Teil eines Adreßsignals vom Adreßpuffer 1020.

Wie in Fig. 19 gezeigt ist, ist eine Mehrzahl von Hauptbitleitungen im Speicherfeld 1010a geschaffen. Fig. 19 zeigt zwei Hauptbitleitungen MB0 und MB1. Die Hauptbitleitungen MB0 und MB1 sind über die Y-Gattertransistoren YG0 bzw. YG1 mit einem Leseverstärker 1060 und einer Schreibschaltung 1080 verbunden.

Entsprechend jeder Hauptbitleitung ist eine Mehrzahl von Subbitleitungen geschaffen. Beim in Fig. 19 gezeigten Beispiel sind die zwei Subbitleitungen SB01 und SB02 entsprechend der Hauptbitleitung MB0 und die zwei Subbitleitungen SB11 und SB12 entsprechend der Hauptbitleitung MB1 geschaffen.

Eine Mehrzahl von Wortleitungen ist so angeordnet, daß sie die Mehrzahl von Subbitleitungen kreuzt. Beim in Fig. 19 dargestellten Beispiel sind die Wortleitungen WL0 und WL1 so angeordnet, daß sie die Subbitleitungen SB01 und SB11 kreuzen, während die Wortleitungen WL2 und WL3 so angeordnet sind, daß sie die Subbitleitungen SB02 und SB12 kreuzen.

Speicherzellen M00 bis M03 und M10 bis M13 sind an den Kreuzungen der Subbitleitungen SB01, SB02, SB11 und SB12 mit den Wortleitungen WL0 bis WL3 geschaffen. Die Speicherzellen M00, M01, M10 und M11 sind im Sektor SE1 enthalten, während die Speicherzellen M02, M03, M12 und M13 im Sektor SE2 gebildet sind.

In jeder Speicherzelle ist eine Drain mit einer entsprechenden Subbitleitung und ein Steuer-Gate mit einer entsprechenden Wortleitung verbunden, während die Source mit einer Source-Leitung SL verbunden ist.

Das Auswahlgatter SG1 weist Auswahlgattertransistoren SG01 und SG11 auf, während das Auswahlgatter SG2 Auswahlgattertransistoren SG02 und SG12 besitzt. Die Subbitleitungen SB01 und SB02 sind mit der Hauptbitleitung MB0 über die Auswahlgattertransistoren SG01 bzw. SG11 verbunden, während die Subbitleitungen SB11 und SB12 mit der Hauptbitleitung MB1 über die Auswahlgattertransistoren SG11 bzw. SG12 verbunden sind. Eine Auswahlgatterleitung SGL1 des Auswahlgatterdekoders 1260 ist mit den Auswahlgattertransistoren SG01 und SG11 verbunden, während die andere Auswahlgatterleitung SGL2 mit den Auswahlgattertransistoren SG02 und SG12 verbunden ist.

(b) Programmieren und Löschen einer Speicherzelle (Fig. 20)

Fig. 20 zeigt in (a) bzw. (b) Bedingungen der angelegten Spannungen für eine zu programmierende und zu löschende Speicherzelle.

Beim Programmieren wird eine positive Spannung Vpp (z. B. 5 V) an die Drain 1002 und eine negative Spannung (z. B. -10 V) an das Steuer-Gate 1006 angelegt, während die Source 1003 in einen schwebenden Zustand gebracht und 0 V an die P^--Wanne 1008 angelegt wird, wie in Fig. 20(a) dargestellt ist. Damit wird ein starkes elektrisches Feld zwischen dem Floating-Gate 1005 und der Drain 1002 erzeugt, so daß Elektronen durch einen Tunneleffekt vom Floating-Gate 1005 zur Drain 1002 fließen. Somit wird die Schwellenspannung der Speicherzelle vermindert.

Beim Löschen wird andererseits die Drain 1002 in einen schwebenden Zustand gebracht und eine hohe Spannung (z. B. 10 V) wird an das Steuer-Gate 1006 angelegt, während die Source 1003 in einen schwebenden Zustand gebracht und eine negative Spannung (z. B. -5 V) an die P^--Wanne 1008 angelegt wird, wie in Fig. 20(b) dargestellt ist. Somit wird eine hohe Spannung (in diesem Fall 15 V) zwischen das Steuer-Gate 1006 und die P^--Wanne 1008 angelegt, und ein starkes elektrisches Feld wird zwischen der Source 1003 und dem Floating- Gate 1005 erzeugt. Damit werden heiße Elektronen durch einen Tunneleffekt von der Source 1003 in das Floating-Gate injiziert, wodurch sich die Schwellenspannung der Speicherzelle erhöht.

Damit werden bei der Programmierung Elektronen durch einen Tunneleffekt vom Floating-Gate 1005 zur Drain 1002 emittiert. Daher ist ein N^--Dotierbereich 1002e entlang der Drain 1002 gebildet, um das elektrische Feld im Kanal oder Substrat abzuschwächen.

Ein anderer N^--Dotierbereich 1003e kann entlang der Source 1003 gebildet sein. Wenn solche N^--Dotierbereiche 1002e und 1003e sowohl auf der Drain- als auch der Source-Seite geschaffen sind, ist es möglich, die Herstellungsschritte zu vermindern.

(c) Betrieb des Flash-Speichers (Fig. 21)

Unter Bezugnahme auf Fig. 21 werden nun ein Sektorblocklösch-, Programmier- und Lesevorgang für den Flash-Speicher beschrieben.

(i) Sektorblocklöschvorgang

Es wird angenommen, daß die im Sektor SE1 gebildeten Speicherzellen gelöscht werden. Zuerst wird ein Steuersignal, das einen Sektorblocklöschvorgang festlegt, über einen Steuersignalpuffer 1120 einer Steuerschaltung 1130 zugeführt. Damit werden die Hochspannungs-Erzeugungsschaltung 1220 und die Negativspannung- Erzeugungsschaltung 1230 aktiviert.

Die Hochspannungs-Erzeugungsschaltung 1220 führt eine hohe Spannung (10 V) einem X-Dekoder 1030 zu. Der X-Dekoder 1030 legt die hohe Spannung (10 V) an die Wortleitungen WL0 und WL1 an, die im Sektor SE1 gebildet sind, während er eine Spannung von 0 V an die Wortleitungen WL2 und WL3 anlegt, die im Sektor SE1 gebildet sind. Die Negativspannung-Erzeugungsschaltung 1230 legt negative Spannungen an einen Y-Dekoder 1040 und die Wannenpotential- Erzeugungsschaltung 1250 an. Der Y-Dekoder 1040 legt die negative Spannung (-5 V) an die Y-Gattertransistoren YG0 und YG1 an, die im Y- Gatter 1050 gebildet sind. Damit nehmen die Hauptbitleitungen MB0 und MB1 schwebende Zustände ein. Eine Source-Steuerschaltung 1110 bringt die Source-Leitung SL in einen schwebenden Zustand. Die Wannenpotential-Erzeugungsschaltung 1250 legt die negative Spannung (-5 V) an die P^--Wanne 1008 an. Der Auswahlgatterdekoder 1260 legt eine Spannung von 0 V an die Auswahlgatterleitungen SGL1 und SGL2 an.

Damit werden Spannungen an alle Speicherzellen M00, M01, M10 und M11 angelegt, die im Sektor SE1 gebildet sind, wie in Fig. 20(b) gezeigt ist. Somit werden alle Speicherzellen im Sektor SE1 gelöscht.

Zu diesem Zeitpunkt beträgt die Spannung, die zwischen dem Steuer- Gate und der P^--Wanne in der jeweiligen Speicherzelle im nicht- ausgewählten Sektor SE2 angelegt ist, 5 V, wodurch kein Tunneleffekt verursacht wird. Ferner ergibt sich im wesentlichen keine Störung der Daten, weil diese Potentialbedingung im wesentlichen gleich wie bei einem Lesevorgang ist.

(ii) Programmiervorgang (Fig. 21(b))

Hier wird angenommen, daß die Speicherzelle M00 programmiert wird. Es wird nämlich der Wert "0" in die Speicherzelle M00 geschrieben, während der Wert "1" in die Speicherzelle M10 geschrieben wird. Zuerst wird der Steuerschaltung 1130 durch den Steuersignalpuffer 1120 ein Steuersignal zugeführt, das einen Programmierbetrieb festlegt. Dadurch werden die Hochspannungs-Erzeugungsschaltung 1210 und die Negativspannung-Erzeugungsschaltung 1240 aktiviert.

Die Negativspannung-Erzeugungsschaltung 1240 führt dem X-Dekoder 1030 eine negative Spannung zu. In Abhängigkeit von einem X- Adreßsignal von einem Adreßpuffer 1020 wählt der X-Dekoder 1030 die Wortleitung WL0 aus, um eine negative Spannung (-10 V) an sie anzulegen, während den nicht-ausgewählten Wortleitungen WL1 bis WL3 eine Spannung von 0 V zugeführt wird.

Die Hochspannungs-Erzeugungsschaltung 1210 führt dem Y-Dekoder 1040, der Schreibschaltung 1080 und dem Auswahlgatterdekoder 1260 hohe Spannungen zu. Zuerst wird der Wert "0" extern an die Schreibschaltung 1080 über den Dateneingabe/ausgabepuffer 1070 zugeführt und verriegelt. In Abhängigkeit von einem Y-Adreßsignal vom Adreßpuffer 1020 legt der Y-Dekoder 1040 eine hohe Spannung (z. B. 7 V) an den Y-Gattertransistor YG0 an, der im Y-Gatter 1050 gebildet ist, während er dem Y-Gattertransistor YG1 eine Spannung von 0 V zuführt. Damit wird der Y-Gattertransistor YG0 durchgeschaltet.

Die Schreibschaltung 1080 legt eine Programmierspannung (5 V) entsprechend dem Wert "0" über den Y-Gattertransistor YG0 an die Hauptbitleitung MB0 an. Ferner legt der Auswahlgatterdekoder 1260 eine hohe Spannung (z. B. 7 V) an die Auswahlgatterleitung SGL1 an, während er der Auswahlgatterleitung SGL1 eine Spannung von 0 V zuführt. Damit werden die Subbitleitungen SB01 und SB11 mit den Hauptbitleitungen MB0 bzw. MB1 verbunden. Die Source-Steuerschaltung 1110 bringt die Source-Leitung SL in einen schwebenden Zustand. Die Wannenpotential-Erzeugungsschaltung 1250 legt 0 V an die P^--Wanne 1008 an.

Damit werden Spannungen an die Speicherzelle M00 angelegt, wie sie in Fig. 20(a) gezeigt sind. Somit wird die Schwellenspannung der Speicherzelle M00 vermindert.

Nachdem eine konstante Zeitspanne verstrichen ist (z. B. 1 ms) wird der Wert "1" extern der Schreibschaltung 1008 über den Dateneingabe/ausgabepuffer 1070 zugeführt und verriegelt. In Abhängigkeit von einem Y-Adreßsignal vom Adreßpuffer 1020 legt der Y-Dekoder 1040 eine hohe Spannung (7 V) an den Y-Gattertransistor YG1 an, der im Y-Gatter 1050 gebildet ist, während er dem Y- Gattertransistor YG0 eine Spannung von 0 V zuführt. Damit wird der Y- Gattertransistor YG1 durchgeschaltet. Die Schreibschaltung 1080 legt eine Spannung von 0 V entsprechend dem Wert "1" über den Y- Gattertransistor YG1 an die Hauptbitleitung MB1 an. Dadurch wird die Schwellenspannung der Speicherzelle M10 auf einem hohen Wert gehalten.

Im Programmierbetrieb kann ein Verifiziervorgang ausgeführt werden. Dieser Verifiziervorgang wird nun unter Bezugnahme auf das Flußdiagramm in Fig. 22 beschrieben.

Wie oben beschrieben worden ist, wird eine negative Spannung (-10 V) an die ausgewählte Wortleitung WL0 angelegt, während eine hohe Spannung (7 V) an die Auswahlgatterleitung SGL1 angelegt wird (Schritt S21). Die Source-Leitung SL wird in einen schwebenden Zustand gebracht (Schritt S22), während 5 V an die Hauptbitleitung MB0 als Wert "0" und 0 V an die Hauptbitleitung MB1 als Wert "1" angelegt werden (Schritt S23). Damit wird die Schwellenspannung der Speicherzelle M00 vermindert. Gleichzeitig wird die Schwellenspannung der Speicherzelle M10 auf einem hohen Wert gehalten.

Nachdem eine konstante Zeitspanne verstrichen ist (z. B. 1 ms) startet die Steuerschaltung 1130 einen Verifiziervorgang, wodurch die Verifizierspannung-Erzeugungsschaltung 1100 aktiviert wird. Die Verifizierspannung-Erzeugungsschaltung 1100 führt dem X-Dekoder 1030 eine Verifizierspannung zu, die niedriger als die normale Versorgungsspannung Vcc ist. Damit wird die Verifizierspannung an die ausgewählte Wortleitung WL0 angelegt (Schritt S24). Die Source- Steuerschaltung 1100 legt die Source-Leitung SL auf Masse (Schritt S25). Damit wird ein Lesevorgang ausgeführt (Schritt S26).

Wenn die Schwellenspannung der Speicherzelle M00 höher als die Verifizierspannung ist, fließt in der Hauptbitleitung MB0 kein Strom. Daher erfaßt der Leseverstärker 1060 den Wert "1". In diesem Fall ermittelt die Steuerschaltung 1130, daß die Programmierung unvollständig ist, und führt den Programmier- und Verifiziervorgang erneut aus (Schritte S27 und S21 bis S26).

Wenn die Schwellenspannung der Speicherzelle M00 niedriger als die Verifizierspannung ist, fließt in der Hauptbitleitung MB0 ein Strom. Daher erfaßt der Leseverstärker 1060 den Wert "0". In diesem Fall stellt die Steuerschaltung 1130 fest, daß die Programmierung ausreichend ist, und beendet den Programmiervorgang für die Speicherzelle.

Das X-Adreßsignal, das dem X-Dekoder 1030 zugeführt wird, wird sequentiell erhöht, um die Programmier- und Verifiziervorgänge für die Wortleitungen WL1, WL2 und WL3 nacheinander auszuführen (Schritte S28 und S29).

(iii) Lesevorgang (Fig. 21(c))

Es wird hier angenommen, daß der Wert aus der Speicherzelle M00 gelesen wird. Zuerst wird ein Steuersignal, das einen Lesevorgang festlegt, über den Steuersignalpuffer 1120 der Steuerschaltung 1130 zugeführt.

In Abhängigkeit von einem X-Adreßsignal vom Adreßpuffer 1020 wählt der X-Dekoder 1030 die Wortleitung WL0 aus, um die Versorgungsspannung Vcc an sie anzulegen. Gleichzeitig werden die Wortleitungen WL1, WL2 und WL3 auf 0 V gehalten. Der Auswahlgatterdekoder 1260 legt 5 V an die Auswahlgatterleitung SGL1 an, während der Auswahlgatterleitung SGL2 eine Spannung von 0 V zugeführt wird. Der Y-Dekoder 1040 schaltet den Y-Gattertransistor YG0 im Y-Gatter 1050 in Abhängigkeit von einem Y-Adreßsignal vom Adreßpuffer 1020 durch. Die Source-Steuerschaltung 1110 legt die Source-Leitung SL auf Masse.

Damit erscheint eine Lesespannung Vr auf der Hauptbitleitung MB0. Der Leseverstärker 1060 erfaßt diese Lesespannung Vr, um sie über den Dateneingabe/ausgabepuffer 1070 nach außen abzugeben.

(d) Querschnittstruktur der Speicherzelle (Fig. 23)

Fig. 23 zeigt die Querschnittstruktur der jeweiligen Speicherzelle, die im Flash-Speicher nach dieser Ausführungsform benutzt wird. Die in Fig. 23 dargestellte Struktur wird als 3-Wannen-Struktur bezeichnet.

Eine N^--Wanne 1009 ist in einem vorbestimmten Bereich eines P^-- Halbleitersubstrats 1 gebildet, und eine P^--Wanne 1008 ist in der N^- - Wanne 1009 geschaffen. Zwei N⁺-Dotierbereiche sind in vorbestimmten Abschnitten der P^--Wanne 1008 in einem vorbestimmten Abstand gebildet, um eine Drain 1002 bzw. eine Source 1003 zu bilden. Ein Floating-Gate 1005 ist über einem Bereich zwischen der Source 1002 und der Drain 1003 gebildet, wobei ein extrem dünner Isolierfilm 1004 (etwa 100 Å) wie z. B. ein Oxidfilm zwischen dem Bereich und dem Gate liegt, und ein Steuer-Gate 1006 ist ferner über dem Floating- Gate 1005 mit einem anderen Isolierfilm dazwischen geschaffen. Damit wird eine Speicherzelle MC gebildet.

Ein CMOS-Schaltungsbereich 1300 weist einen N-Kanal Transistor, der in einer P^--Wanne gebildet ist, und einen P-Kanal Transistor, der in einer N^--Wanne gebildet ist, auf.

(e) Hohe Integrationsdichte

Fig. 24 zeigt die Struktur von zwei benachbarten Speicherzellen nach der sechsten Ausführungsform. Wie in Fig. 24 dargestellt ist, sind die beiden Speicherzellen M00 und M10 durch einen Isolieroxidfilm 1400, der auf einer P-Wanne 1008 gebildet ist, voneinander isoliert.

Im Programmierbetrieb wird eine Spannung von 5 V an die Drain 1002' der ausgewählten Speicherzelle M10 und eine Spannung von 0 V an die Drain 1002 der nicht-ausgewählten Speicherzelle M00 angelegt. Ferner wird eine negative Spannung von -10 V an eine zweite Aluminiumverdrahtungsschicht 1006 angelegt, die ein Steuer-Gate bildet. Daher existiert äquivalent dazu ein MOS-Transistor 1401 mit dem Isolieroxidfilm 1400 als Gate-Oxidfilm.

Der äquivalente NMOS-Transistor 1401 empfängt eine negative Spannung von -10 V über die Gate-Elektrode. Das bedeutet, daß dieser äquivalente Transistor 1401 beim oben beschriebenen Programmiervorgang nicht leitet. Daher kann im Vergleich zur Breite Wb, die in Fig. 146 gezeigt ist, ein niedrigerer Wert für die Breite Wa des Isolieroxidfilms 1400 gewählt werden. Somit erhält man eine höhere Integrationsdichte.

Fig. 25 zeigt ein Layout des Speicherzellenfelds auf einem Halbleitersubstrat nach der sechsten Ausführungsform. Wie bereits beschrieben worden ist, wird der Stromfluß durch die Subbitleitung signifikant vermindert, weil bei der sechsten Ausführungsform der Programmiervorgang und der Löschvorgang unter vorteilhafter Nutzung der Tunnelerscheinung ausgeführt werden. Daher kann die Kanalbreite der Auswahlgattertransistoren SG0 und SG1 zur Sektorauswahl auf einen kleineren Wert als in dem Fall, der Fig. 145 gezeigt ist, eingestellt werden. Daher erhält man ein Layout, das für eine höhere Integration besser geeignet ist.

Fig. 26 zeigt ein Schaltbild für die Spannungen, die bei der sechsten Ausführungsform an das Speicherzellenfeld angelegt werden. Fig. 26(a) zeigt die Spannungen, die beim Programmieren zugeführt werden, und Fig. 26(b) die Spannungen, die beim Löschen angelegt sind.

Wie in Fig. 26(a) dargestellt ist, liefert der nicht gezeigte X- Dekoder beim programmieren Ausgangsspannungen von -10 V und 0 V. Der X-Dekoder gibt mit anderen Worten Ausgangsspannungen ab, die eine Differenz von 10 V aufweisen.

Wie in Fig. 26(b) gezeigt ist, erfordert der X-Dekoder beim Löschen Ausgangsspannungen von 10 V und 0 V. Das bedeutet, daß der X-Dekoder Ausgangsspannungen mit einer Differenz von 10 V abgibt.

Durch Vergleichen der in Fig. 26 gezeigten Ausgangsspannungsdifferenz (d. h. 10 V) und der in Fig. 147 dargestellten (d. h. 15 V und 18 V) kann man bestätigen, daß die Ausgangsspannungsdifferenz des X-Dekoder 99999 00070 552 001000280000000200012000285919988800040 0002004345276 00004 99880s bei der sechsten Ausführungsform vermindert ist. Das trägt zu einer Verbesserung der Integrationsdichte des X-Dekoders bei. Weil die Ausgangsspannungsdifferenz des X-Dekoders bei der sechsten Ausführungsform vermindert ist, kann der X-Dekoder auf einem Halbleitersubstrat mit einem niedrigeren Platzbedarf gebildet werden.

(f) Hochspannung-Erzeugungsschaltung (Fig. 27 und 28)

Fig. 27(a) zeigt ein Ersatzschaltbild einer Hochspannung- Erzeugungsschaltung. Die Hochspannung-Erzeugungsschaltung weist eine Mehrzahl von Dioden D210 und eine Mehrzahl von Kondensatoren C210 auf. Den Kondensatoren C210 werden 2-Phasen-Taktsignale ϕ und/ϕ zugeführt, wodurch sie Ladungspumpen bilden. Wie in Fig. 27(b) dargestellt ist, besteht jede Diode D210 im allgemeinen aus einem N- Kanal Transistor. Das rückseitige Gate (Back-Gate) dieses N-Kanal Transistors liegt auf Masse.

Wenn jedoch die Versorgungsspannung Vcc auf einem niedrigen Pegel ist (z. B. 3 V), dann ist es aufgrund eines Back-Gate-Effekts schwierig, eine hohe Spannung zu erzielen. Der Back-Gate-Effekt ist ein Effekt, bei dem die Schwellenspannung erhöht wird, wenn die Back-Gate-Spannung relativ zur Source-Spannung vermindert wird.

Fig. 28 zeigt eine Struktur, die bei dieser Ausführungsform benutzt wird. Eine Mehrzahl von N^--Wannen 1211 ist in einem P^-- Halbleitersubstrat 1 gebildet, während ein P⁺-Dotierbereich 1212 und ein N⁺-Dotierbereich 1213 in jeder N^--Wanne 1211 geschaffen sind. Der P⁺-Dotierbereich 1212 und der N⁺-Dotierbereich 1213 bilden eine Diode.

Entsprechend dieser Struktur wird kein Back-Gate-Effekt verursacht, weil die Dioden kein Back-Gate aufweisen.

Es können jedoch parasitäre Transistoren (Bipolartransistoren), wie in Fig. 29 dargestellt ist, in der Hochspannung-Erzeugungsschaltung mit der in Fig. 28 gezeigten Struktur existieren. Wie in Fig. 29 dargestellt ist, können parasitäre pnp-Transistoren 1411 und 1412 durch einen P⁺-Dotierbereich 1212, eine N^--Wanne 1211 und ein P^-- Halbleitersubstrat 1001 gebildet werden. Die in Fig. 30 gezeigte Schaltung wird äquivalent durch das Vorhandensein dieser parasitären Transistoren 1411, 1412, . . . gebildet.

Fig. 30 zeigt ein Ersatzschaltbild einer Schaltung, die durch die in Fig. 29 dargestellten parasitären Transistoren 1411, 1412, . . . gebildet wird. Aus Fig. 30 ist ersichtlich, daß ein gewisser Leckstrom I_LEAK geringfügig erhöht wird, und einen erheblichen Strom In durch die kaskadierten parasitären Transistoren 1411, 1412, . . . erzeugt. Unter der Annahme, daß die Stromverstärkungsrate eines jeden der parasitären Transistoren 1411, 1412, . . . gleich hfe ist, so fließt ein erheblicher Strom In, der durch die folgende Gleichung bestimmt wird.

I₁ = (1 + hfe) . I_LEAK

In = (1 + hfe)ⁿ . I_LEAK

Um das Fließen eines übermäßigen Stroms In in der Hochspannung- Erzeugungsschaltung zu vermeiden, wird die in Fig. 31 dargestellte Struktur vorgeschlagen.

Fig. 31 zeigt den Querschnitt einer Hochspannung- Erzeugungsschaltung, die im Flash-Speicher der sechsten Ausführungsform nach einer anderen Struktur benutzt wird. Wie in Fig. 31 dargestellt ist, wird eine 3-Wannen-Struktur in der Hochspannung-Erzeugungsschaltung verwendet. Das verhindert das Vorhandensein der in Fig. 29 gezeigten parasitären Transistoren 1411, 1412, . . ., um einen stabilen Hochziehbetrieb zu ermöglichen.

(g) Negativspannung-Erzeugungsschaltung (Fig. 32 und 33)

Fig. 32(a) zeigt ein Ersatzschaltbild einer Negativspannung- Erzeugungsschaltung. Die Negativspannung-Erzeugungsschaltung weist eine Mehrzahl von Dioden D230 und eine Mehrzahl von Kondensatoren C230 auf. Den Kondensatoren C230 werden 2-Phasen-Taktsignale ϕ und /ϕ zugeführt, wodurch sie Ladungspumpen bilden.

Wie in Fig. 32(b) dargestellt ist, besteht jede Diode D230 im allgemeinen aus einem P-Kanal Transistor. Das Back-Gate des P-Kanal Transistors liegt auf Masse.

Wenn die Versorgungsspannung Vcc auf einem niedrigen Pegel ist (z. B. 3 V), dann ist es aufgrund eines Back-Gate-Effekts schwierig, eine niedrige negative Spannung zu erzielen.

Fig. 33 zeigt eine 3-Wannen-Struktur, die bei dieser Ausführungsform benutzt wird. Eine N^--Wanne 1231 ist in einem P^--Halbleitersubstrat 1 gebildet, und eine Mehrzahl von P^--Wannen 1232 ist in der N^--Wanne 1231 geschaffen, während ein N⁺-Dotierbereich 1233 und ein P⁺- Dotierbereich 1234 in jeder P^--Wanne 1232 geschaffen sind. Der N⁺- Dotierbereich 1233 und der P⁺-Dotierbereich 1234 bilden eine Diode.

Entsprechend dieser Struktur wird kein Back-Gate-Effekt verursacht, weil die Dioden kein Back-Gate aufweisen. Ferner wird auch die Speicherzelle in der N^--Wanne gebildet, wie in Fig. 23 dargestellt ist, wodurch die Anzahl der Herstellungsschritte nicht erhöht wird.

(7) Siebte Ausführungsform (Fig. 34 und 35)

Fig. 34 zeigt ein Schaltbild der Strukturen des Speicherfeldes eines Flash-Speichers nach der siebten Ausführungsform und von Teilen, die dazu gehören. Die Gesamtstruktur des Flash-Speichers nach der siebten Ausführungsform ist ähnlich der in Fig. 18 gezeigten.

Die siebte Ausführungsform unterscheidet sich von der sechsten Ausführungsform dahingehend, daß die Kondensatoren C0 und C1 über Transfergattertransistoren TG0 bzw. TG1 mit den Hauptbitleitungen MB0 und MB1 verbunden sind. Den Kondensatoren C0 und C1 wird das Wannenpotential VB zugeführt. Von einer Steuerschaltung 1130 wird ein Steuersignal CG1 an die Transfergattertransistoren TG0 und TG1 angelegt. Die Strukturen der anderen Teile sind ähnlich denen, die in Fig. 19 gezeigt sind.

Unter der Annahme, daß die Programmierzeit für eine einzelne Speicherzelle 1 ms beträgt, ist eine Zeit von 2 ms notwendig, um die in Fig. 34 dargestellte 2-Bit-Struktur zu programmieren. In der Praxis sind jedoch hunderte bis tausende Speicherzellen mit einer einzelnen Wortleitung verbunden, und daher ist eine enorme Zeitspanne zum Neuschreiben von Daten notwendig. Ein Daten-Latch kann für jede Hauptbitleitung gebildet sein, um Speicherzellen gleichzeitig zu programmieren, die mit einer Mehrzahl von Bitleitungen verbunden sind. Es ist jedoch schwierig, ein solches Layout zu implementieren.

Bei der siebten Ausführungsform werden daher die in Fig. 34 gezeigten Kondensatoren C0 und C1 gebildet.

Beim Programmieren werden die Transfergattertransistoren TG0 und TG1 in Abhängigkeit vom Steuersignal CG1 durchgeschaltet. Ein Y-Dekoder 1040 schaltet die Y-Gattertransistoren YG0 und YG1 in Abhängigkeit von einem Y-Adreßsignal mit hoher Geschwindigkeit und einer Periode von z. B. mehreren 10 µs durch. Zu diesem Zeitpunkt werden Daten nacheinander einer Schreibschaltung 1080 entsprechend dem Y- Adreßsignal zugeführt. Damit werden die Kapazitäten C0 und C1 entsprechend den Daten über die Hauptbitleitungen MB0 und MB1 geändert. Dieser Vorgang wird für 1 ms wiederholt.

Im allgemeinen ist ein Strom von nicht mehr als ein paar nA notwendig, um die Elektronen von einem Floating-Gate durch einen Tunneleffekt zu emittieren. Somit ist es möglich, einen Strom, der für den Tunneleffekt erforderlich ist, durch die in den Kondensatoren C0 und C1 gespeicherten Ladungen bereitzustellen.

Wenn die Y-Gattertransistoren YG0 und YG1 z. B. alle 250 µs umgeschaltet werden, wie in Fig. 35 gezeigt ist, wird während der Zeiten von 250 bis 500 µs und 750 µs bis 1 ms keine Programmierspannung an die Hauptbitleitung MB0 angelegt. Während dieser Zeitintervalle wird die Spannung der Hauptbitleitung MB0 jedoch durch die in der Hauptbitleitung MB0 und dem Kondensator C0 gespeicherten Ladungen aufrecht erhalten. Damit beträgt die zum Programmieren von Speicherzellen, die mit den Hauptbitleitungen MB0 und MB1 verbunden sind, 1 ms.

Der Spannungsabfall ΔV während der Zeit, in der keine Programmierspannung an die Hauptbitleitung MB0 angelegt wird, wird von der Kapazität des Kondensators C0 und der Umschaltfrequenz der Y-Gattertransistoren YG0 und YG1 bestimmt. Mit einem Anstieg der Kapazität des Kondensators C0 oder der Umschaltfrequenz, wird das Abfallen der programmierspannung so stark unterdrückt, daß der Programmiervorgang stabil mit hoher Geschwindigkeit ausgeführt werden kann.

Wenn die Kondensatoren C0 und C1 durch MOS-Kondensatoren gebildet werden, werden die Hauptbitleitungen MB0 und MB1 bevorzugterweise mit deren Gates verbunden. Wenn die Hauptbitleitungen MB0 und MB1 mit den Diffusionsschichten der MOS-Kondensatoren verbunden sind, kann die aufgebaute Programmierspannung z. B. durch ein Übergangsleck oder ähnliches bei hoher Temperatur in kurzer Zeit entladen werden.

Die Bedingungen für die angelegten Spannungen beim programmieren und Löschen sind ähnlich denen der sechsten Ausführungsform. Ferner sind auch die Sektorblocklösch- und Programmiervorgänge ähnlich denen der sechsten Ausführungsform.

(8) Achte Ausführungsform (Fig. 36 bis 51)

Fig. 36 zeigt ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der achten Ausführungsform. Fig. 37 ist ein Schaltbild der Strukturen eines Speicherfeldes und von Teilen, die dazu gehören.

Der in Fig. 36 dargestellte Flash-Speicher unterscheidet sich von dem Flash-Speicher der sechsten Ausführungsform, der in Fig. 18 gezeigt ist, in den folgenden Punkten: Die Source-Steuerschaltung 1110 ist durch einen Source-Dekoder 1270 ersetzt worden. Ferner legt eine Negativspannung-Erzeugungsschaltung 1230 negative Spannungen an einen Auswahlgatterdekoder 1260 und den Source-Dekoder 1270 anstelle des Y-Dekoders 1040 an.

Wie in Fig. 37 gezeigt ist, sind die Sources der in einem Sektor SE1 gebildeten Speicherzellen M00, M01, M10 und M11 mit einer Source- Leitung SL1 verbunden, während die der in einem anderen Sektor SE2 gebildeten Speicherzellen M02, M03, M12 und M13 mit einer anderen Source-Leitung SL2 verbunden sind. Der Ausgangsanschluß des Source- Dekoders 1270 ist mit den Source-Leitungen SL1 und SL2 verbunden.

Beim Löschen befindet sich die Source einer jeden Speicherzelle, die im ausgewählten Sektor ist, in einem schwebenden Zustand. Wenn die Source einen Leckpfad aufweist, wird das Source-Potential so angehoben, daß ein elektrisches Feld zwischen Source und dem Floating-Gate vermindert wird.

Um die Source-Potentiale beim Löschen zu stabilisieren, können daher Kondensatoren C11 und C12 mit den Source-Leitungen SL1 und SL2 über Transfergattertransistoren TG11 bzw. TG12 verbunden werden.

Den Kondensatoren C11 und C12 wird das Wannenpotential VB zugeführt. Von einer Steuerschaltung 1130 wird ein Steuersignal CG2 an die Transfergattertransistoren TG0 und TG1 angelegt.

Beim Löschen werden die Transfergattertransistoren TG11 und TG12 in Abhängigkeit vom Steuersignal CG2 durchgeschaltet. Damit wird die Änderung der Source-Potentiale vermindert.

Die Programmier- und Lesevorgänge bei der achten Ausführungsform sind ähnlich denen bei der sechsten Ausführungsform. Nun wird ein Sektorblocklöschvorgang beschrieben.

Bei der sechsten Ausführungsform werden beim Löschen Spannungen an eine Speicherzelle angelegt, wie das in Fig. 20(b) gezeigt ist. Wenn die Speicherzelle in einer extrem kurzen Zeit gelöscht wird (z. B. innerhalb weniger ms), kann die Bildung einer Inversionsschicht dieser Spannungszuführung nicht folgen und eine Verarmungsschicht wird im unteren Teil der Speicherzelle gebildet.

In diesem Fall werden die Bedingungen der angelegten Spannungen für Speicherzellen, die in einem ausgewählten Sektor gebildet sind, bevorzugterweise anders als die für Speicherzellen, die in einem nicht ausgewählten Sektor gebildet sind, gemacht.

Die Bedingungen der angelegten Spannungen für jede Speicherzelle hängt davon ab, ob im Isolierfilm 1004 (Tunneloxidfilm), der unter dem Floating-Gate 1005 gebildet ist, ein Bird's-Beak (Vogelschnabel oder Vogelschnabel-förmige Struktur) auftritt. Der "Gate-Bird's- Beak" gibt einen solchen Zustand an, bei dem die unteren Randbereiche des Floating-Gates 1005 durch den Tunnelisolierfilm unter dem Floating-Gate 1005 bei der Herstellung korrodiert ist, wie in Fig. 43 durch gb angedeutet ist. Damit ist die Dicke des Tunneloxidfilms unter den Randbereichen des Floating-Gates 1005 erhöht.

Zuerst werden die Bedingungen der angelegten Spannungen für eine Speicherzelle ohne oder mit nur einem kleine Gate-Bird's-Beak beschrieben, und anschließend die für eine Speicherzelle mit einem großen Gate-Bird's-Beak.

(b) Speicherzelle ohne Gate-Bird's-Beak (Fig. 38 bis 42) (i) Löschen von Speicherzellen (Fig. 38 und 39)

Fig. 38 zeigt eine Kapazität Cg zwischen dem Steuer-Gate 1006 und dem Floating-Gate 1005, eine Kapazität Cf zwischen dem Floating-Gate 1005 und der P^--Wanne 1008, eine Kapazität Cd, die durch eine Verarmungsschicht definiert wird, eine Kapazität Cd zwischen der Drain 1002 und dem Floating-Gate 1005, und eine Kapazität Cs zwischen der Source 1003 und dem Floating-Gate 1005. Das Symbol Ct bezeichnet die gesamte Kapazität der einzelnen Kapazitäten Cf und Cb.

Eine positive Spannung VCG wird an das Steuer-Gate 1006 angelegt, während der P^--Wanne 1008 eine negative Spannung VB zugeführt wird. Weil die Drain 1002 und die Source 1003 in schwebenden Zuständen sind, erreichen die Drain- und Source-Spannungen Vd und Vs im wesentlichen die negative Spannung VB. Unter der Annahme, daß VFG das aktuelle Potential des Floating-Gates 1005 darstellt und die anfangs gespeicherten Ladungen gleich null sind, gilt die folgende Gleichung für das Prinzip der Ladungserhaltung:

(VCG - VFG) . Cg = (VFG - VB) . (Cs + Ct + Cd) (1)

Die Gleichung (1) wird folgendermaßen ausmultipliziert:

VFG = {VCG . Cg + (Cs + Ct + Cd) . VB}/(Cs + Ct + Cd + Cg) (2)

Die Gleichung (1) wird weiter folgendermaßen ausmultipliziert:

VFG = {VCG + (Cs + Ct + Cd) . VB/Cg}/{Cs + Ct + Cd)/Cg + 1} (3)

Die Werte Cs und Cd können vernachlässigt werden, weil sie im Vergleich zu Cg klein sind. Damit kann Gleichung (3) folgendermaßen geschrieben werden:

VFG = (VCG + Ct . VB/Cg)/(Ct/Cg + 1} (4)

Wenn sich die Verarmungsschicht ausbreitet, werden die Kapazitäten Cb und Ct reduziert. Damit nähert sich das Potential VFG des Floating-Gates 1005 dem Potential VCG des Steuer-Gates. Die Potentiale der Drain 1002 und der Source 1003, die in schwebenden Zuständen sind, sind jedoch im wesentlichen gleich dem der P^--Wanne 1008.

In diesem Fall wird das elektrische Feld E zwischen dem Floating- Gate 1005 und der Drain 1002 oder der Source 1003 folgendermaßen ausgedrückt:

E = (VFG - VB)/TOX (5)

worin VFG das Potential des Floating-Gates 1005 und VB das der P^-- Wanne 1008 darstellt, während TOX die Dicke des Tunnelisolierfilms ist.

Weil das Potential VFG des Floating-Gates 1005 erhöht ist, wird das elektrische Feld zwischen dem Floating-Gate 1005 und der Drain 1002 oder Source 1003 erhöht. Daher wird der Tunneleffekt an einem Ende der Drain 1002 oder der Source 1003 verstärkt. Somit wird die Löschbarkeit verbessert.

Ein solcher Effekt wird für einen ausgewählten Sektor bevorzugt, nicht aber für einen nicht-ausgewählten Sektor.

Daher wird die Source 1003 einer jeden Speicherzelle in einem ausgewählten Sektor in einen schwebenden Zustand gebracht, wie in Fig. 39(a) gezeigt ist, während ein Potential gleich oder höher als das der P^--Wanne 1008 an die Source 1003 einer jeden Speicherzelle in einem nicht ausgewählten Sektor angelegt wird, wie in Fig. 39(b) dargestellt ist.

Somit wird zwischen der Source 1003 und der Drain 1002 in jeder Speicherzelle in einem nicht ausgewählten Sektor ein Kanal ch gebildet, und das Potential des Kanals ch wird von der Source angelegt. Daher wird das Potential des Floating-Gates 1005 aufgrund kapazitiver Kopplung zwischen dem Floating-Gate 1005 und dem Kanal ch vermindert, um das elektrische Feld abzuschwächen, das am Tunnelisolierfilm anliegt. Somit werden die Daten in jeder Speicherzelle in einem nicht-ausgewählten Sektor stabil geschützt.

(ii) Sektorblocklöschvorgang im Flash-Speicher

Unter Bezugnahme auf Fig. 40 wird nun ein Sektorblocklöschvorgang in einem Flash-Speicher ohne Gate-Bird's-Beak beschrieben. Hier wird angenommen, daß die im Sektor SE1 gebildeten Speicherzellen gelöscht werden.

Den Wortleitungen WL0 und WL1, die im Sektor SE1 gebildet sind, wird eine Spannung von 10 V zugeführt, während 0 V an die Wortleitungen WL2 und WL3, die im Sektor SE2 gebildet sind, angelegt wird. Ferner wird eine Spannung von 0 V an die Auswahlgatterleitungen SGL1 und SGL2 und eine Spannung von -5 V an die P^--Wanne 1008 angelegt. Die Source- Leitung SL1 wird in einen schwebenden Zustand gebracht, während -5 V an der Source-Leitung SL2 anliegen.

Somit ist es möglich, die im Sektor SE1 gebildeten Speicherzellen zu löschen, während die Daten in den Speicherzellen, die im Sektor SE2 gebildet sind, sicher gehalten werden.

(iii) Source-Dekoder (Fig. 41 und 42)

Fig. 41 zeigt die Struktur eines Source-Dekoders 1270, der für einen Flash-Speicher ohne Gate-Bird's-Beak verwendet wird. Fig. 42 zeigt die Spannungen der jeweiligen Abschnitte im Source-Dekoder 1270, der in Fig. 41 gezeigt ist, nur für die Source-Leitung SL1. Die Strukturen der Abschnitte, die zur Source-Leitung SL2 gehören, sind ähnlich denen von Fig. 41, mit Ausnahme der Eingangssignale an die Eingangsanschlüsse AD0, AD1 und AD2.

Die Back-Gates der P-Kanal Transistoren P1, P2 und P3 sind mit einem Anschluß VDD verbunden, während die der N-Kanal Transistoren N1, N2, N3 und N4 mit einem anderen Anschluß VBB verbunden sind.

Beim Löschen wird eine Spannung von 0 V an den Anschluß VDD und eine negative Spannung (-5 V), die gleich dem Wannenpotential ist, an den Anschluß VBB angelegt. Ferner wird eine negative Spannung, die gleich dem oder höher als das Wannenpotential (-5 V) ist, an einen weiteren Anschluß VBB2 angelegt.

Wenn der Sektor SE1 ausgewählt ist, werden Eingangssignale mit 0 V an alle Eingangsanschlüsse AD0 bis AD2 angelegt. Damit wird der Transistor N4 gesperrt und die Source-Leitung SL1 nimmt einen schwebenden Zustand ein. Wenn der Sektor SE1 nicht ausgewählt ist, wird andererseits ein Eingangssignal mit -5 V an einen der Eingangsanschlüsse AD0 bis AD2 angelegt. Damit schaltet der Transistor N4 durch und -5 V wird an die Source-Leitung SL1 angelegt.

Beim Programmieren und Lesen wird eine Versorgungsspannung Vcc (5 V) an den Anschluß VDD angelegt, während den Anschlüssen VBB und VBB2 eine Spannung von 0 V zugeführt wird.

Beim Programmieren werden Eingangssignale mit 5 V allen Eingangsanschlüssen AD0 bis AD2 zugeführt. Damit wird der Transistor N4 gesperrt und die Source-Leitung SL1 nimmt einen schwebenden Zustand ein.

Andererseits werden beim Lesen Eingangssignale mit 0 V an alle Eingangsanschlüsse AD0 bis AD2 angelegt. Damit wird der Transistor N4 durchgeschaltet und 0 V wird an die Source-Leitung SL1 angelegt.

(c) Speicherzelle mit Gate-Bird's-Beak (Fig. 43 bis 47) (i) Löschen einer Speicherzelle (Fig. 43 und 44)

Wenn eine Speicherzelle einen großen Bird's-Beak gb aufweist, wie in Fig. 43 gezeigt ist, können Diffusionsschichten, die die Drain 1002 und die Source 1003 bilden, sich nicht nach unten unter den dünnen Tunnelisolierfilm erstrecken. In diesem Fall werden keine Tunneleffekte zwischen der Drain 1002 und dem Floating-Gate 1005 und zwischen der Source 1003 und dem Floating-Gate 1005 verursacht. Somit wird die Speicherzelle durch einen Tunneleffekt zwischen der P^--Wanne 1008 und dem Floating-Gate 1005 gelöscht.

Ein elektrisches Feld E zwischen dem Floating-Gate 1005 und der P^-- Wanne 1008 wird folgendermaßen ausgedrückt:

E = (VFG - VB)/(TOX + Id) (6)

worin VFG das Potential des Floating-Gates 1005, VB das der P^--Wanne 1008, TOX die Dicke des Tunnelisolierfilms und Id die Dicke der Verarmungsschicht bedeuten. Wenn die Drain 1002 und die Source 1003 in schwebende Zustände gebracht werden, wird das elektrische Feld durch die Verarmungsschicht geschwächt und vermindert die Löschbarkeit.

In diesem Fall wird eine negative Spannung (-5 V) gleich dem Potential der P^--Wanne 1008 an die Source 1003 einer jeden Speicherzelle angelegt, die in einem ausgewählten Sektor gebildet sind, wie in Fig. 44(a) gezeigt ist, während die Source 1003 aller Speicherzellen, die in einem ausgewählten Sektor gebildet sind, in einen schwebenden Zustand gebracht wird, wie in Fig. 44(b) dargestellt ist.

Damit wird ein Kanal ch zwischen der Source 1003 und der Drain 1002 in jeder Speicherzelle gebildet, die in einem ausgewählten Sektor gebildet sind, und das Potential des Kanals ch wird von der Source 1003 angelegt. Damit wird ein ausreichendes elektrisches Feld an den Tunnelisolierfilm zwischen dem Kanal ch und dem Floating-Gate 1005 angelegt, um einen Tunneleffekt dazwischen zu verursachen. Damit wird die Löschbarkeit der Speicherzelle in einem ausgewählten Sektor verbessert.

Andererseits befindet sich die Source 1003 einer jeden Speicherzelle, die in einem nicht-ausgewählten Sektor gebildet ist, in einem schwebenden Zustand, wodurch zwischen der Source 1003 und der Drain 1002 kein Kanal gebildet wird, und im unteren Teil der Speicherzelle eine Verarmungsschicht gebildet wird. Damit wird das elektrische Feld zwischen dem Floating-Gate 1005 und der P^--Wanne 1008 reduziert.

(ii) Sektorblocklöschvorgang im Flash-Speicher (Fig. 45)

Unter Bezugnahme auf Fig. 45 wird nun ein Sektorblocklöschvorgang in einem Flash-Speicher mit Gate-Bird's-Beak beschrieben. Hier wird angenommen, daß die im Sektor SE1 gebildeten Speicherzellen gelöscht werden.

Den Wortleitungen WL0 und WL1, die im Sektor SE1 gebildet sind, wird eine Spannung von 10 V zugeführt, während 0 V an die Wortleitungen WL2 und WL3, die im Sektor SE2 gebildet sind, angelegt wird. Ferner wird eine Spannung von 0 V an die Auswahlgatterleitungen SGL1 und SGL2 angelegt. Eine Spannung von -5 V wird an die P^--Wanne 1008 und die Source-Leitung SL1 angelegt, während die Source-Leitung SL2 in einen schwebenden Zustand gebracht wird.

Somit ist es möglich, die im Sektor SE1 gebildeten Speicherzellen zu löschen, während die Daten in den Speicherzellen, die im Sektor SE2 gebildet sind, sicher geschützt werden.

(iii) Source-Dekoder (Fig. 46 und 47)

Fig. 46 zeigt die Struktur eines Source-Dekoders 1270, der für einen Flash-Speicher mit Gate-Bird's-Beak verwendet wird. Fig. 47 zeigt die Spannungen der jeweiligen Abschnitte im Source-Dekoder 1270, der in Fig. 46 gezeigt ist, nur für die Source-Leitung SL1. Die Strukturen der Abschnitte, die zur Source-Leitung SL2 gehören, sind ähnlich denen von Fig. 46, mit Ausnahme der Eingangssignale an die Eingangsanschlüsse AD0, AD1 und AD2.

Die Back-Gates der P-Kanal Transistoren P1, P2, P3 und P4 sind mit einem Anschluß VDD verbunden, während die der N-Kanal Transistoren N1, N2, N3, N5 und N6 mit einem anderen Anschluß VBB verbunden sind.

Beim Löschen wird eine Spannung von 0 V an den Anschluß VDD und eine negative Spannung (-5 V), die gleich dem Wannenpotential ist, an den Anschluß VBB angelegt.

Wenn der Sektor SE1 ausgewählt ist, werden Eingangssignale mit 0 V an alle Eingangsanschlüsse AD0 bis AD2 angelegt. Damit wird der Transistor N6 durchgeschaltet und an die Source-Leitung SL1 wird eine Spannung von -5 V angelegt.

Wenn der Sektor SE1 nicht ausgewählt ist, wird andererseits ein Eingangssignal mit -5 V an einen der Eingangsanschlüsse AD0 bis AD2 angelegt. Damit sperrt der Transistor N6 und die Source-Leitung SL1 nimmt einen schwebenden Zustand ein.

Beim Programmieren und Lesen wird eine Versorgungsspannung Vcc (5 V) an den Anschluß VDD angelegt, während dem Anschluß VBB eine Spannung von 0 V zugeführt wird.

Beim Programmieren werden Eingangssignale mit 0 V allen Eingangsanschlüssen AD0 bis AD2 zugeführt. Damit wird der Transistor N6 gesperrt und die Source-Leitung SL1 nimmt einen schwebenden Zustand ein.

Andererseits werden beim Lesen Eingangssignale mit 5 V an alle Eingangsanschlüsse AD0 bis AD2 angelegt. Damit wird der Transistor N6 durchgeschaltet und 0 V wird an die Source-Leitung SL1 angelegt.

(d) Flash-Speicher mit niedrigem Wannenpotential (Fig. 48 bis 51) (i) Löschen einer Speicherzelle (Fig. 48)

Bei der oben angeführten Beschreibung wird angenommen, daß beim Löschen eine Spannung von -5 V an die P^--Wanne angelegt wird. Wenn das Wannenpotential weiter vermindert wird, um die Löschbarkeit zu verbessern, ergibt sich ein Störungsproblem in einem nicht- ausgewählten Sektor.

Wenn der Flash-Speicher einen umfangreichen Bird's-Beak aufweist, wird z. B. die negative Spannung (-5 V) des Anschlusses VBB, die gleich dem Wannenpotential ist, an die Source-Leitung des ausgewählten Sektors angelegt, wie in Fig. 46 dargestellt ist, während die Source-Leitung eines nicht ausgewählten Sektors einen schwebenden Zustand annimmt.

Wenn das Wannenpotential jedoch weiter reduziert wird, wird das elektrische Feld zwischen dem Floating-Gate und der P^--Wanne in jeder Speicherzelle, die in einem nicht ausgewählten Sektor gebildet ist, erhöht. Folglich ist es unmöglich, die Daten in den Speicherzellen im nicht-ausgewählten Sektor zuverlässig zu schützen.

Daher wird eine Spannung höher als das Wannenpotential an die Source-Leitung des nicht ausgewählten Sektors angelegt. Beispielsweise wird das Potential der P^--Wanne 8 auf -10 V vermindert, wie in Fig. 48 dargestellt ist. In diesem Fall wird dasselbe Potential wie das Wannenpotential (-10 V) an die Source 1003 jeder Speicherzelle, die im ausgewählten Sektor gebildet ist, angelegt, wie in Fig. 48(a) dargestellt ist, während -5 V an die Source 1003 jeder Speicherzelle, die im nicht ausgewählten Sektor gebildet ist, angelegt wird.

Damit kann die Potentialdifferenz zwischen dem Kanal und dem Steuer- Gate 1006 gleich 5 V in jeder Speicherzelle im nicht-ausgewählten Sektor gemacht werden.

(ii) Sektorblocklöschvorgang im Flash-Speicher (Fig. 49)

Unter Bezugnahme auf Fig. 49 wird nun ein Sektorblocklöschvorgang in einem Flash-Speicher mit einem niedrigen Wannenpotential beschrieben. Hier wird angenommen, daß die im Sektor SE1 gebildeten Speicherzellen gelöscht werden.

Den Wortleitungen WL0 und WL1, die im Sektor SE1 gebildet sind, wird eine Spannung von 10 V zugeführt, während 0 V an die Wortleitungen WL2 und WL3, die im Sektor SE2 gebildet sind, angelegt wird. Ferner wird eine Spannung von 0 V an die Auswahlgatterleitungen SGL1 und SGL2 angelegt. Eine Spannung von -10 V wird an die P^--Wanne 1008 und die Source-Leitung SL1 angelegt, während der Source-Leitung SL2 eine Spannung von -5 V zugeführt wird.

Somit ist es möglich, die im Sektor SE1 gebildeten Speicherzellen zu löschen, während die Daten in den Speicherzellen, die im Sektor SE2 gebildet sind, sicher geschützt werden.

(iii) Source-Dekoder (Fig. 50 und 51)

Fig. 50 zeigt die Struktur eines Source-Dekoders 1270, der für einen Flash-Speicher mit einem niedrigen Wannenpotential verwendet wird. Fig. 51 zeigt die Spannungen der jeweiligen Abschnitte im Source- Dekoder 1270, der in Fig. 50 gezeigt ist, nur für die Source-Leitung SL1. Die Strukturen der Abschnitte, die zur Source-Leitung SL2 gehören, sind ähnlich denen von Fig. 50, mit Ausnahme der Eingangssignale an die Eingangsanschlüsse AD0, AD1 und AD2.

Die Back-Gates der P-Kanal Transistoren P1, P2, P3 und P5 sind mit einem Anschluß VDD verbunden, während die der N-Kanal Transistoren N1, N2, und N3 mit einem anderen Anschluß VBB verbunden sind.

Beim Löschen wird eine Spannung von -5 V an den Anschluß VDD und eine negative Spannung (-10 V), die gleich dem Wannenpotential ist, an den Anschluß VBB angelegt. Ferner wird eine Spannung von 0 V an die Steuerleitung CSL und eine Spannung von -10 V an eine andere Steuerleitung DSL angelegt.

Wenn der Sektor SE1 ausgewählt ist, werden Eingangssignale mit 0 V an alle Eingangsanschlüsse AD0 bis AD2 angelegt. Damit wird eine Spannung von -10 V an die Source-Leitung SL1 angelegt. Wenn der Sektor SE1 nicht ausgewählt ist, wird andererseits ein Eingangssignal mit -10 V an einen der Eingangsanschlüsse AD0 bis AD2 angelegt. Damit wird eine Spannung von -5 V an die Source-Leitung SL1 angelegt. Das Potential einer Source-Leitung, die in einem nicht- ausgewählten Sektor gebildet ist, kann beim Löschen durch Ändern des Potentials, das dem Anschluß VDD zugeführt wird, frei gewählt werden.

Beim Programmieren und Lesen wird eine Versorgungsspannung Vcc (5 V) an den Anschluß VDD angelegt, während dem Anschluß VBB eine Spannung von 0 V zugeführt wird.

Beim Programmieren wird eine Spannung von 0 V an die Steuerleitung CSL angelegt, während eine Spannung von 5 V an die Steuerleitung DSL angelegt wird. Damit nimmt die Source-Leitung SL1 einen schwebenden Zustand ein.

Andererseits wird beim Lesen eine Spannung von 5 V an die Steuerleitung CSL angelegt, während eine Spannung von 0 V an die Steuerleitung DSL angelegt wird. Ferner werden Eingangssignale von 5 V an alle Eingangsanschlüsse AD0 bis AD2 angelegt. Damit wird eine Spannung von 0 V an die Source-Leitung SL1 angelegt.

(9) Neunte Ausführungsform (Fig. 52 bis 56) (a) Gesamtstruktur des Flash-Speichers (Fig. 52 und 53)

Fig. 52 zeigt ein Blockschaltbild der Gesamtstruktur eines Flash- Speichers nach der neunten Ausführungsform. Fig. 53 ist ein Schaltbild der Strukturen eines Speicherfeldes und von Teilen, die dazu gehören.

Der in Fig. 52 dargestellte Flash-Speicher unterscheidet sich vom Flash-Speicher der achten Ausführungsform, der in Fig. 36 gezeigt ist, in den folgenden Punkten: Der Source-Dekoder 1270 ist durch Source-Umschalter 1281 und 1282 ersetzt worden, außerdem führt eine Negativspannung-Erzeugungsschaltung 1230 einem Auswahlgatterdekoder 1260 eine negative Spannung zu.

Wie in Fig. 53 dargestellt ist, empfängt der Source-Umschalter 1281 das Potential auf einer Auswahlgatterleitung SGL1, um das Potential der Source-Leitung SL1 zu steuern. Der Source-Umschalter 1282 empfängt das Potential auf einer Auswahlgatterleitung SGL2, um das Potential der Source-Leitung SL2 zu steuern. Diese Source-Umschalter 1281 und 1282 werden von einem Steuersignal CG3 gesteuert, das eine Steuerschaltung 1130 liefert.

Die Programmier- und Lesevorgänge bei der neunten Ausführungsform sind ähnlich denen bei der sechsten Ausführungsform. Nun wird ein Löschvorgang beschrieben.

(b) Sektorblocklöschvorgang im Flash-Speicher (Fig. 54)

Unter Bezugnahme auf Fig. 54 wird nun ein Sektorblocklöschvorgang im Flash-Speicher nach der neunten Ausführungsform beschrieben. Hier wird angenommen, daß die im Sektor SE1 gebildeten Speicherzellen gelöscht werden.

Wie bereits im Zusammenhang mit der achten Ausführungsform beschrieben worden ist, wird für eine weitere Verbesserung der Löschbarkeit eine Spannung von -10 V an die P^--Wanne 8 angelegt.

Den Wortleitungen WL0 und WL1, die im Sektor SE1 gebildet sind, wird eine Spannung von 10 V zugeführt, während 0 V an die Wortleitungen WL2 und WL3, die im Sektor SE2 gebildet sind, angelegt wird. Ferner wird eine Spannung von -10 V an die Auswahlgatterleitung SGL1 und eine Spannung von -5 V an die Auswahlgatterleitung SGL2 angelegt. Durch den Source-Umschalter 1281 wird der Source-Leitung SL1 eine Spannung von -10 V zugeführt und an die Source-Leitung SL2 durch den Source- Umschalter 1282 eine Spannung von -5 V angelegt.

Somit ist es möglich, die im Sektor SE1 gebildeten Speicherzellen zu löschen, ohne den Sektor SE2 zu stören.

Fig. 55 ist ein Schaltbild der Strukturen des Auswahlgatterdekoders 1260 und des Source-Umschalters 1281, die für den Flash-Speicher nach der neunten Ausführungsform verwendet werden. Fig. 56 zeigt die Spannungen der jeweiligen Abschnitte im Auswahlgatterdekoder 1260 und des Source-Umschalter 1281, die in Fig. 55 dargestellt sind. Fig. 55 zeigt nur einen Teil des Auswahlgatterdekoders 1260, der zur Auswahlgatterleitung SGL1 gehört, und den Source-Umschalter 1281, der mit der Source-Leitung SL1 verbunden ist. Die Strukturen der Abschnitte des Auswahlgatterdekoders 1260, die zur Auswahlgatterleitung SGL2 gehören, und des Source-Umschalters 1282 sind ähnlich denen, die in Fig. 55 dargestellt sind, mit Ausnahme der Eingangssignale an die Eingangsanschlüsse AD0, AD1 und AD2.

Die Back-Gates der P-Kanal Transistoren P21 bis P25 sind mit einem Anschluß VDD verbunden, während die der N-Kanal Transistoren N21 bis N28 mit einem anderen Anschluß VBB verbunden sind. Das in Fig. 53 gezeigte Steuersignal CG3 wird durch Steuerleitungen ASL und BSL zugeführt.

Beim Löschen wird eine Spannung von 0 V an den Anschluß VDD angelegt, während -10 V dem Anschluß VBB zugeführt werden. Eine Spannung von - 5 V wird an einen anderen Anschluß VBB2 und -10 V an einen Anschluß VSG angelegt. Der Steuerleitung ASL wird eine Spannung von 0 V zugeführt, während an die Steuerleitung BSL eine Spannung von -10 V angelegt wird.

Wenn der Sektor SE1 ausgewählt ist, werden Eingangssignale mit 0 V an alle Eingangsanschlüsse AD0 bis AD2 angelegt. Damit werden die Transistoren N25 und P25 durchgeschaltet, so daß der Auswahlgatterleitung SGL1 das Potential (-10 V) des Anschlusses VSG zugeführt wird. Weil das Potential der Steuerleitung ASL gleich 0 V ist, wird der Transistor N27 durchgeschaltet, so daß der Source- Leitung SL1 das Potential (-10 V) des Anschlusses VSG zugeführt wird.

Wenn der Sektor SE1 nicht ausgewählt ist, wird ein Eingangssignal mit -10 V an einen der Eingangsanschlüsse AD0 bis AD2 angelegt. Damit wird der Transistor N26 durchgeschaltet, so daß der Auswahlgatterleitung SGL1 das Potential (-10 V) des Anschlusses VBB2 zugeführt wird. Das Potential (-5 V) des Anschlusses VBB2 wird ferner über den Transistor N27 an die Source-Leitung SL1 angelegt. Es ist möglich, das Potential einer Source-Leitung, die in einem nicht- ausgewählten Sektor gebildet ist, frei zu ändern, indem man die dem Anschluß VBB zugeführte Spannung verändert.

Beim Programmieren wird eine Versorgungsspannung Vcc (7 V) an den Anschluß VDD angelegt, während den Anschlüssen VBB und VBB2 eine Spannung von 0 V zugeführt wird. Dem Anschluß VSG wird eine Spannung von 7 V zugeführt, während eine Spannung von 0 V an die Steuerleitungen ASL und BSL angelegt wird.

Wenn der Sektor SE1 ausgewählt ist, schalten die Transistoren N25 und P25 durch, so daß das Potential (7 V) des Anschlusses VSG der Auswahlgatterleitung SGL1 zugeführt wird. Gleichzeitig sind die Transistoren N27 und N28 gesperrt, wodurch die Source-Leitung SL1 einen schwebenden Zustand einnimmt. Wenn der Sektor SE1 andererseits nicht ausgewählt ist, schaltet der Transistor N26 durch, so daß das Potential (0 V) des Anschlusses VBB2 der Auswahlgatterleitung SGL1 zugeführt wird. Gleichzeitig sind die Transistoren N27 und N28 gesperrt, wodurch die Source-Leitung SL1 einen schwebenden Zustand einnimmt.

Beim Lesen wird andererseits eine Versorgungsspannung Vcc (5 V) an den Anschluß VDD angelegt, während den Anschlüssen VBB und VBB2 eine Spannung von 0 V zugeführt wird. Dem Anschluß VSG wird eine Spannung von 5 V und der Steuerleitung ASL eine Spannung von 0 V zugeführt, während eine Spannung von 5 V an die Steuerleitung BSL angelegt wird.

Wenn der Sektor SE1 ausgewählt ist, schalten die Transistoren N25 und P25 durch, so daß das Potential (5 V) des Anschlusses VSG der Auswahlgatterleitung SGL1 zugeführt wird. Gleichzeitig ist der Transistor N28 durchgeschaltet und dadurch liegt die Source-Leitung SL1 auf Masse. Wenn der Sektor SE1 andererseits nicht ausgewählt ist, schaltet der Transistor N26 durch, so daß das Potential (0 V) des Anschlusses VBB2 der Auswahlgatterleitung SGL1 zugeführt wird. Gleichzeitig ist der Transistor N28 durchgeschaltet und somit liegt die Source-Leitung SL1 auf Masse.

Damit ist es möglich, beim Löschen ein Wannenpotential an die Source-Leitung eines ausgewählten Sektors anzulegen, während ein Potential höher als das Wannenpotential der Source-Leitung eines nicht-ausgewählten Sektors zugeführt wird, ohne daß die in Fig. 37 dargestellten Besonderheiten für den Source-Dekoder 270 notwendig sind.

(10) Zehnte Ausführungsform (Fig. 57)

Die Besonderheit des Flash-Speichers nach der zehnten Ausführungsform ist, daß beim Programmieren kein Verifiziervorgang notwendig ist. Die Struktur des Flash-Speichers nach der zehnten Ausführungsform ist ähnlich der Struktur der sechsten bis neunten Ausführungsform. Ferner sind die Blocklösch- und Lesevorgänge dieser Ausführungsform ähnlich denen der sechsten bis neunten Ausführungsform.

Unter Bezugnahme auf das Flußdiagramm in Fig. 57 wird nun ein Programmiervorgang dieses Flash-Speichers nach der zehnten Ausführungsform beschrieben.

Zunächst wird das Potential einer ausgewählten Wortleitung auf einen Verifizierungspegel gesetzt, und eine hohe Spannung wird an die ausgewählte Auswahlgatterleitung angelegt (Schritt S31). Damit wird der ausgewählte Auswahlgattertransistor durchgeschaltet. Dann wird eine Source-Leitung in einen schwebenden Zustand gebracht (Schritt S32). Die Hauptbitleitung entsprechend dem Wert "0" wird auf 5 V vorgeladen, und die entsprechend dem Wert "1" wird auf 0 V gehalten (Schritt S33).

Anschließend wird die Source-Leitung für eine bestimmte Zeitspanne auf Masse gelegt (Schritt S34). Wenn die Schwellenspannung einer Speicherzelle, die im ausgewählten Sektor gebildet ist, höher als der Verifizierpegel ist, wird das Potential der Hauptbitleitung entsprechend dem Wert "0" auf dem oben angeführten Vorladepegel gehalten. Wenn die Schwellenspannung der Speicherzelle, die im ausgewählten Sektor gebildet ist, andererseits niedriger als der Verifizierpegel ist, wird das Potential der Hauptbitleitung entsprechend dem Wert "0" über die Speicherzelle entladen.

Anschließend wird die Source-Leitung in einen schwebenden Zustand gebracht (Schritt S35) und eine negative Spannung wird an die ausgewählte Wortleitung angelegt (Schritt S36). Damit wird nur die Speicherzelle programmiert, die mit der auf 5 V vorgeladenen Hauptbitleitung verbunden ist.

Der oben beschriebene Programmierzyklus wird eine vorbestimmte Anzahl mal wiederholt (Schritt S37), und anschließend wird die X- Adresse inkrementiert, um den oben angeführten Programmierzyklus für die nächste Wortleitung zu wiederholen (Schritte S38 und S39). Wenn der beschriebene Programmierzyklus für alle Wortleitungen im ausgewählten Sektor wiederholt worden ist, ist der Programmiervorgang beendet (Schritt S38).

Entsprechend dem oben angeführten Verfahren ist es möglich, den Programmiervorgang mit hoher Geschwindigkeit auszuführen, ohne einen Verifiziervorgang nach jedem Anlegen der Programmierspannung an die Hauptbitleitung durchzuführen. Um den Vorladepegel stabil zu halten, können Kondensatoren mit der Hauptbitleitung über Transfergattertransistoren verbunden sein, so daß die Transfergattertransistoren im Programmierbetrieb durchgeschaltet werden, wie bei der zweiten Ausführungsform gezeigt ist.

Das oben angeführte Verfahren ist auch auf die Flash-Speicher der folgenden Ausführungsformen anwendbar.

(11) Elfte Ausführungsform (Fig. 58)

Die Besonderheit auch des Flash-Speichers nach der elften Ausführungsform ist, daß beim Programmieren kein Verifiziervorgang notwendig ist. Die Struktur des Flash-Speichers nach der elften Ausführungsform ist ähnlich der Struktur der sechsten bis neunten Ausführungsform. Ferner sind die Blocklösch- und Lesevorgänge dieser Ausführungsform ähnlich denen der sechsten bis neunten Ausführungsform.

Unter Bezugnahme auf Fig. 58 wird nun ein Programmiervorgang dieses Flash-Speichers nach der elften Ausführungsform beschrieben.

Zunächst wird das Potential einer ausgewählten Wortleitung auf einen Verifizierungspegel gesetzt, und eine hohe Spannung wird an die ausgewählte Auswahlgatterleitung angelegt (Schritt S41). Damit wird der ausgewählte Auswahlgattertransistor durchgeschaltet. Dann wird eine Source-Leitung in einen schwebenden Zustand gebracht (Schritt S42). Die Hauptbitleitung entsprechend dem Wert "0" wird auf 5 V vorgeladen, und die entsprechend dem Wert "1" wird auf 0 V gehalten (Schritt S43).

Anschließend wird die Source-Leitung für eine bestimmte Zeitspanne auf Masse gelegt (Schritt S44). Wenn die Schwellenspannung einer Speicherzelle, die im ausgewählten Sektor gebildet ist, höher als der Verifizierpegel ist, wird das Potential der Hauptbitleitung entsprechend dem Wert "0" auf dem oben angeführten Vorladepegel gehalten. Wenn die Schwellenspannung der Speicherzelle, die in ausgewählten Sektor gebildet ist, andererseits niedriger als der Verifizierpegel ist, wird das Potential der Hauptbitleitung entsprechend dem Wert "0" über die Speicherzelle entladen.

Wenn die Potentiale nicht aller Hauptbitleitungen gleich 0 V sind (Schritt S45), wird die Source-Leitung in einen schwebenden Zustand gebracht (Schritt S46), und eine negative Spannung wird an die ausgewählte Wortleitung angelegt (Schritt S47). Damit wird nur die Speicherzelle programmiert, die mit der auf 5 V vorgeladenen Hauptbitleitung verbunden ist.

Der oben beschriebene Programmierzyklus wird wiederholt, bis die Potentiale aller Bitleitungen den Pegel 0 V erreicht haben (Schritt S45), und anschließend wird die X-Adresse inkrementiert, um den oben angeführten Programmierzyklus für die nächste Wortleitung zu wiederholen (Schritte S48 und S49). Wenn der beschriebene Programmierzyklus für alle Wortleitungen im ausgewählten Sektor wiederholt worden ist, ist der Programmiervorgang beendet (Schritt S48).

Entsprechend dem oben angeführten Verfahren ist es möglich, einen Programmiervorgang mit hoher Geschwindigkeit auszuführen, ohne einen Verifiziervorgang nach jedem Anlegen der Programmierspannung an die Hauptbitleitung durchzuführen, wobei der Programmiervorgang automatisch beendet wird.

Das oben angeführte Verfahren ist auch auf die Flash-Speicher der folgenden Ausführungsformen anwendbar.

(12) Zwölfte Ausführungsform (Fig. 59 bis 64)

Fig. 59 zeigt ein Blockschaltbild der gesamten Struktur eines Flash- Speichers nach der zwölften Ausführungsform. In diesem Flash- Speicher nach der Fig. 59 wird ein Programmier- und Löschvorgang ähnlich denen des Flash-Speichers ausgeführt der in Fig. 18 dargestellt ist.

Wie in Fig. 59 gezeigt ist, weist dieser Flash-Speicher Vordekoder 1451-1454, einen globalen Dekoder 1455, einen Auswahlgatterdekoder 1456, Wannenpotential-Steuerschaltungen 1457 und 1458, Source- Leitungstreiber 1459 und 1460, Speicherzellenfelder 1461 und 1462, die in Sektoren unterteilt sind, und lokale Dekoder 1463 und 1464 auf.

Fig. 60 zeigt ein Schaltbild des Speicherzellenfeldes und seiner Peripherieschaltung, die in Fig. 59 dargestellt sind. Fig. 60 zeigt detailliert die Schaltungen des globalen Dekoders 1455, des lokalen Dekoders 1464, des Speicherzellenfeldes, des Source-Leitungstreibers 1460 und des Auswahlgatterdekoders 1456. In Fig. 135 bezeichnet "2AL" die Verdrahtung, die durch die zweite Aluminiumverdrahtungsschicht gebildet wird, und "2POL" die Verdrahtung, die durch die zweite Polysiliziumschicht gebildet wird.

Die folgende Tabelle 1 gibt die Spannungen an, die an die in Fig. 59 und 60 gezeigten Schaltungen im Programmier- und Lesebetrieb angelegt werden.

Tabelle 1

Die zwölfte Ausführungsform weist den folgenden Vorteil zusätzlich zu den bereits beschriebenen Vorteilen auf.

Fig. 61 stellt ein Layout der Verbindung zwischen den Wortleitungen WL00-WL07 und WL10-WL17 und den Ausgangsleitungen WL0-WL7 des lokalen Dekoders 1464 von Fig. 60 auf dem Halbleitersubstrat dar. Wie in Fig. 61 gezeigt ist, ist jede der Wortleitungen WL00-WL07 und WL10-WL17 aus einer zweiten Polysiliziumschicht gebildet. Jede Ausgangsleitung des lokalen Dekoders 1464 ist aus einer zweiten Aluminiumverdrahtungsschicht geschaffen. Die Verbindung zwischen der jeweiligen Wortleitung und einer entsprechenden Ausgangssignalleitung wird über ein Loch ausgeführt. Es sei bemerkt, daß die in Fig. 61 dargestellte Art und Weise der Verbindung auch im Schaltbild der Fig. 60 gezeigt ist.

Durch die in den Fig. 60 und 61 dargestellte Art und Weise der Verbindung wird die Verbindung zwischen einer Wortleitung und einer Ausgangsleitung des lokalen Dekoders vereinfacht, um die Verdrahtungsdichte zu reduzieren. Damit wird eine hohe Integrationsdichte erreicht.

Fig. 62 stellt einen Querschnitt von zwei Speicherzellen 1491 und 1492 von Fig. 60 dar, der die Isolation zwischen ihnen zeigt. Die Speicherzellen 1491 und 1492 von Fig. 60 befinden sich an jeweiligen Positionen, die dem anderen Sektor am nächsten liegen. Um die Transistoren 1491 und 1492 zu isolieren, ist im Halbleitersubstrat ein Isolieroxidfilm 1490 geschaffen, wie in Fig. 62 gezeigt ist. Die Breite des Isolieroxidfilms 1490, die zur Isolierung der zwei benachbarten Transistoren 1491 und 1492 erforderlich ist, kann kleiner als in dem Fall gemacht werden, in dem die Transistoren 1495 und 1496 zur Feldabschirmung benutzt werden, wie in Fig. 63 dargestellt ist. Während bei der in Fig. 63 gezeigten Ausführungsform eine große Breite Wd zur Bildung der Transistoren 1495 und 1496 zur Isolierung notwendig ist, können mit anderen Worten die zwei benachbarten Transistoren 1491 und 1492 durch die Verwendung des Isolieroxidfilms 1490 mit einer geringen Breite Wc isoliert werden. Damit wird eine höhere Integrationsdichte erreicht.

Fig. 64 zeigt das Schaltbild einer Wortleitungsspannung- Steuerschaltung und eines Vordekoders, die bei der zwölften Ausführungsform verwendet werden. Die in Fig. 64 gezeigte Wortleitungsspannung-Steuerschaltung 1470 ist in Fig. 59 zur Vereinfachung nicht dargestellt.

Wie in Fig. 64 gezeigt ist, weist die Wortleitungsspannung- Steuerschaltung 1470 einen VPP-Generator 1471, einen VBB-Generator 1472, einen Spannungsdetektor 1473, einen Inverter 1474, einen VPP- Umschalter 1475, einen VPP-Umschalter 1476 und CMOS- Übertragungsgatter 1477 und 1478 auf.

Der Vordekoder 1452 weist einen PMOS-Transistor 1481 und einen NMOS- Transistor 1482 auf, die ein CMOS-Übertragungsgatter implementieren.

In der Wortleitungsspannung-Steuerschaltung 1470 und dem Vordekoder 1452, die in Fig. 64 dargestellt sind, werden die in der oben angeführten Tabelle 1 angegebenen Spannungen angelegt, um einen Löschvorgang, einen Programmiervorgang und einen Lesevorgang auszuführen.

Im allgemeinen wird eine externe Spannung V_EW zum Prüfen zugeführt, um die Schwellenspannungsverteilung der Speicherzellen im Flash- Speicher zu erfassen. Wie in Fig. 64 gezeigt ist, wird in einen Testmodusbetrieb eine externe Spannung V_EW an die Wortleitungen WL00-WL07, die in Fig. 60 gezeigt sind, über das CMOS- Übertragungsgatter 1478 in der Wortleitungsspannung-Steuerschaltung 1470 und das CMOS-Übertragungsgatter (das durch die Transistoren 1481 und 1482 gebildet wird) im Vordekoder 1452 angelegt. Weil der Spannungspfad der externen Spannung V_EW nur durch die CMOS-Schaltung gebildet wird, tritt kein Spannungsverlust durch die Schwellenspannung des MOS-Transistors auf. Mit anderen Worten kann einen externe Spannung V_EW, die sich in einem weiteren Bereich ändert, an eine Wortleitung angelegt werde, ohne den Spannungspegel zu verändern. Damit kann eine gewünschte Prüfung ausgeführt werden.

Fig. 65 zeigt ein schematisches Diagramm einer dreizehnten Ausführungsform der nicht-flüchtigen Speichereinrichtung nach der vorliegenden Erfindung. Ein Halbleitersubstrat 80 ist in einen Speichertransistorbereich und einen Peripheriebereich unterteilt. Im Speichertransistorbereich sind Speichertransistoren 87a, 87b, 87c und 87d in einem Abstand voneinander gebildet. Auf der Hauptoberfläche des Halbleitersubstrats 80 sind im Speichertransistorbereich n-Source-Bereiche 84a und 84b sowie n- Drain-Bereiche 85a und 85b in einem Abstand voneinander gebildet. Der Source-Bereich 84a dient als Source-Bereich der Speichertransistoren 87a und 87b, während der Source-Bereich 84b als Source-Bereich der Speichertransistoren 87c und 87d dient.

Der Drain-Bereich 85a dient als Drain-Bereich der Speichertransistoren 87b und 87c, während der Drain-Bereich 85b als Drain-Bereich des Speichertransistors 87d dient. Das Bezugszeichen 88 bezeichnet ein Steuer-Gate und das Bezugszeichen 89 ein Floating- Gate.

Auf der Hauptoberfläche des Halbleitersubstrats 80 im Speichertransistorbereich ist ein Auswahlgattertransistor 86 mit n- Source/Drain-Bereichen 83a und 83b gebildet. Der Source/Drain- Bereich 83b dient auch als Drain-Bereich des Speichertransistors 87a.

Auf den Speichertransistoren 87a, 87b, 87c und 87d ist eine Subbitleitung 90 aus polykristallinem Silizium geschaffen. Die Subbitleitung 90 ist mit dem Source/Drain-Bereich 83b verbunden. Eine Verzweigungsleitung 91a, die von der Subbitleitung 90 verzweigt, ist mit dem Drain-Bereich 85a verbunden, und eine Verzweigungsleitung 91b ist mit dem Source-Bereich 85b verbunden. Eine Hauptbitleitung 92 aus Aluminium ist auf der Subbitleitung 90 geschaffen. Die Hauptbitleitung 92 ist mit dem Source/Drain-Bereich 83 verbunden.

Im Halbleitersubstrat 80 ist ein p-Wannenbereich 82 gebildet, der den Speichertransistorbereich umgibt, und ein n-Wannenbereich 81 ist gebildet, der den p-Wannenbereich 82 umgibt. Im Randbereich ist ein MOS-Transistor 93 geschaffen. Unter Bezugnahme auf eine vierzehnte Ausführungsform wird die erfindungsgemäße nicht-flüchtige Halbleiterspeichereinrichtung detaillierter beschrieben.

Fig. 66(a) zeigt einen Querschnitt des Transistorbereichs nach der vierzehnten Ausführungsform der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung. P-Wannenbereiche 210 sind in einem Abstand voneinander auf einem P-Siliziumsubstrat 201 gebildet. Speichertransistoren 250 bis 257, 261 und 262 sowie Auswahlgattertransistoren 259 und 260 sind auf dem P-Wannenbereich 210 gebildet. Im P-Wannenbereich 210 sind ein n-Source-Bereich 223 und ein n-Drain-Bereich 224 eines jeweiligen Speichertransistors geschaffen. Das Bezugszeichen 249 bezeichnet einen n-Dotierbereich. Jeder Speichertransistor und jeder Auswahlgattertransistor ist mit einem Siliziumoxidfilm 247 bedeckt. Der Source-Bereich 223 wird von einem Siliziumoxidfilm 247 abgeschirmt. Im Gegensatz dazu werden der Drain-Bereich und der Dortierbereich 249 nicht vom Siliziumoxidfilm abgeschirmt. Jeder Speichertransistor weist ein Floating-Gate 219 und ein Steuer-Gate 220 auf.

Die Drain-Bereiche 224 der jeweiligen Speichertransistoren 250 bis 258 sind elektrisch mit einer Subbitleitung 227a verbunden. Die Drain-Bereiche 224 der Speichertransistoren 261 und 262 sind elektrisch mit einer Subbitleitung 227a verbunden. Der Dotierbereich 249 ist elektrisch mit einer leitenden Schicht 248 verbunden. Ein Blind-Gate-Transistor 258 mit einem Blind-Gate 242 ist auf einem Feldoxidfilm 206 geschaffen. Details des Blind-Gate-Transistors 258 werden später beschrieben. Auf den Subbitleitungen 227a und 227b ist ein Zwischenschichtisolierfilm 245 gebildet, und eine Hauptbitleitung 233 ist auf dem Zwischenschichtisolierfilm 245 geschaffen. Die Hauptbitleitung 233 ist elektrisch mit der leitenden Verdrahtungsschicht 248 verbunden. Ein Zwischenschichtisolierfilm 246 ist auf der Hauptbitleitung 233 und eine Aluminiumverdrahtungsschicht 238 in einem Abstand auf dem Zwischenschichtisolierfilm 246 gebildet. Demgegenüber ist im Siliziumsubstrat 201 ein n-Wannenbereich 207 gebildet, um den p- Wannenbereich 210 zu bedecken.

Fig. 66(b) ist ein Ersatzschaltbild des Speichertransistors, der in Fig. 66(a) gezeigt ist. Die Drain-Bereich von acht Speichertransistoren sind mit der Subbitleitung und die Source- Bereiche mit einer Source-Leitung verbunden. Die Verbindung/Trennung zwischen der Hauptbitleitung und der Subbitleitung wird durch ein Auswahlgatter 1 ausgeführt. Die Wortleitungen 1 bis 8 entsprechen den Steuer-Gates.

Fig. 67 zeigt einen Querschnitt des Speichertransistors nach der vierzehnten Ausführungsform der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung. Ein Gate-Oxidfilm 213 ist zwischen der p-Wanne 210 und einem Floating-Gate 219 gebildet, und ein ONO- Film 215 ist zwischen dem Floating-Gate 219 und dem Steuer-Gate 220 geschaffen.

Unter Bezugnahme auf die Fig. 66(b) und 67 wird nun der Betrieb der vierzehnten Ausführungsform der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung beschrieben. Zuerst wird der Löschvorgang beschrieben. In den NOR- und NAND-Vorrichtungen wird die Löschung ausgeführt, indem Elektronen herausgezogen werden, wie oben beschrieben worden ist. Bei der vierzehnten Ausführungsform wird die Löschung jedoch ausgeführt, indem Elektronen eingelagert werden. Genauer gesagt wird die Hauptbitleitung 233 in einem schwebenden Zustand gehalten und der Auswahlgattertransistor 259 gesperrt, wenn die Speichertransistoren 250 bis 257 auf einmal gelöscht werden sollen. Folglich wird auch die Subbitleitung 227a in einen schwebenden Zustand versetzt. Eine Spannung von ungefähr -10 V wird an die Source-Leitung und den p-Wannenbereich 210a angelegt. Dann wird den Wortleitungen 1 bis 8 eine Spannung von ungefähr 10 V zugeführt. Folglich werden durch einen FN-Effekt Elektronen im Kanalbereich in das Floating-Gate 219 eingelagert, wie durch [2] in Fig. 67 dargestellt ist. Das entspricht dem gelöschten Zustand 1, und der Wert von Vth steigt auf etwa 6 V.

Nun wird der Schreibvorgang beschrieben. Wenn der Speichertransistor 257 in den geschriebenen Zustand "0" versetzt werden soll, wird der Auswahlgattertransistor 259 durchgeschaltet, und eine Spannung von etwa 5 V wird an die Hauptbitleitung 233 angelegt. Damit erreicht die Subbitleitung 227a eine Spannung von ungefähr 5 V. Der p- Wannenbereich 210a wird auf dem Massepotential gehalten und die Source-Leitung ist offen. Ferner wird der Wortleitung 8 eine Spannung von ungefähr -10 V zugeführt, und die Wortleitungen 1 bis 7 werden auf dem Massepotential gehalten. Folglich werden Elektronen, die im Floating-Gate 219 des Speichertransistors 257 gespeichert sind, durch den FN-Effekt zum Drain-Bereich 224 gezogen, wie durch [1] in Fig. 67 dargestellt ist. Der FN-Effekt ist eine Art von Tunneleffekt. Folglich wird der Speichertransistor 257 in einen geschriebenen Zustand "0" versetzt, und der Wert von Vth beträgt diesmal ungefähr 1 V.

Nun wird der Lesevorgang beschrieben. Wenn z. B. der Speichertransistor 257 gelesen werden soll, wird der Auswahlgattertransistor 259 durchgeschaltet und eine Spannung von 1 V wird an die Hauptbitleitung 233 angelegt. Die Source-Leitung und der p-Wannenbereich 210a werden auf dem Massepotential gehalten. Eine Spannung im Bereich von 3 bis 5 V wird an die Wortleitung 8 angelegt, und die Wortleitungen 1 bis 7 werden auf das Massepotential gesetzt. Zu diesem Zeitpunkt wird kein Kanal gebildet, wenn sich der Speichertransistor im gelöschten Zustand "1" befindet, und daher fließt kein Strom zur Bitleitung. Befindet sich der Speichertransistor dagegen im geschriebenen Zustand "0", wird ein Kanal gebildet, und es fließt ein Strom zur Bitleitung. Auf diese Weise wird der geschriebene/gelöschte Zustand bestimmt.

Bei der vierzehnten Ausführungsform wird eine negative Spannung an den p-Wannenbereich 210 angelegt. Weil um den p-Wannenbereich 210 ein n-Wannenbereich 207 gebildet ist, werden der p-Wannenbereich 210 und der n-Wannenbereich 207 selbst dann in einen in Sperrichtung vorgespannten Zustand versetzt, wenn eine negative Spannung angelegt ist. Daher wird die Spannung nicht dem Bildungsbereich für die Peripherieschaltung zugeführt, selbst wenn eine Spannung am p- Wannenbereich 210 anliegt.

Beim Löschvorgang wird der Wert der maximalen Spannung durch Anlegen einer negativen Spannung an den p-Wannenbereich und Anlegen einer positiven Spannung an die Wortleitung klein gemacht, während man die Potentialdifferenz zwischen dem p-Wannenbereich 210 und dem Steuer- Gate 220 relativ vergrößert, wodurch der Kanal-FN-Effekt möglich wird. Wie in Fig. 66(a) dargestellt ist, ist die Subbitleitung 227a mit dem jeweiligen Drain-Bereich 224 der Speichertransistoren 250 bis 257 verbunden. Daher kann man einen großen Lesestrom beim Lesevorgang erhalten, womit die Geschwindigkeit des Lesevorgangs im Vergleich zur NAND-Vorrichtung erhöht wird.

Weil Dain-FN zum Schreiben benutzt wird, wie in Fig. 67 gezeigt ist, kann ferner der Schreibvorgang mit höherer Effizienz als bei Verwendung heißer Kanalelektronen ausgeführt werden. Das führt zu einer geringeren Leistungsaufnahme.

Nun wird das planare Layout der in Fig. 66(a) gezeigten Struktur beschrieben. Fig. 68 stellt eine Draufsicht in einem Zustand dar, in dem das Steuer-Gate 220 gebildet wird. Der Querschnitt entlang der Achse A-A von Fig. 68 entspricht dem Zustand des Steuer-Gates 220 von Fig. 66(a). Das Steuer-Gate 220, das Auswahlgatter 234, das Blind-Gate 242 und die Source-Leitung 223 erstrecken sich in longitudinaler Richtung. Die Source-Leitung 223a wird durch Verbinden des Source-Bereichs 223 von Fig. 66(a) gebildet. Der Feldoxidfilm 206 und der Drain-Bereich 224 werden abwechselnd gebildet. Die Verdrahtungsschicht (entsprechend dem Steuer-Gate des Speichertransistors) auf dem Auswahlgatter 234 ist nicht dargestellt.

Fig. 69 zeigt ein Layout der Fig. 68 mit darauf geschaffenen Subbitleitungen 227a und 227b. Die Source-Leitung 223a ist elektrisch mit der Verdrahtungsschicht 241 verbunden. Die Verdrahtungsschicht 241 ist gleichzeitig mit den Subbitleitungen 227a und 227b gebildet worden.

Das Auswahlgatter 234 ist elektrisch mit einem Polypad 236 verbunden. Auch das Polypad 236 ist gleichzeitig mit den Subbitleitungen 227a und 227b gebildet worden. Die Kontakte zwischen dem Drain-Bereich 224 und den Subbitleitungen 227a und 227b sind nicht dargestellt. Auch der Kontakt zwischen der leitenden Verdrahtungsschicht 248 und dem Dotierbereich ist nicht dargestellt.

Fig. 70 zeigt ein Layout der Fig. 69 mit einer darauf geschaffenen Hauptbitleitung 233. Die Hauptbitleitung 233 ist elektrisch mit der leitenden Verdrahtungsschicht 248 verbunden. Die Aluminiumelektroden 237a, 237b, 237c und 237d sind gleichzeitig mit der Hauptbitleitung 233 geschaffen worden. Die Aluminiumelektrode 237a ist elektrisch mit einem ersten Polypad 236 und die Aluminiumelektrode 237b elektrisch mit einem zweiten Polypad 236 verbunden. Die Aluminiumelektrode 237c ist elektrisch mit der Verdrahtungsschicht 241 und die Aluminiumelektrode 237d elektrisch mit dem Blind-Gate 242 verbunden.

Fig. 71 zeigt ein Layout der Fig. 70 mit einer darauf geschaffenen Aluminiumverdrahtungen 238a bis 238g. Die Aluminiumverdrahtung 238a ist elektrisch mit der Aluminiumelektrode 237a, die Aluminiumverdrahtung 238b mit der Aluminiumelektrode 237b, die Aluminiumverdrahtung 238e mit der Aluminiumelektrode 237c und die Aluminiumverdrahtungen 238f und 238g mit der Aluminiumelektrode 237b verbunden.

Unter Bezugnahme auf Tabelle 2 werden sowohl die gesamte Struktur der vierzehnten Ausführungsform der erfindungsgemäßen nicht- flüchtigen Halbleiterspeichereinrichtung als auch erste bis siebte Beispiele von deren Betrieb beschrieben.

Eine Speicherzellenmatrix in der nicht-flüchtigen Halbleiterspeichereinrichtung ist in eine Mehrzahl von Sektoren unterteilt, wie unten beschrieben ist. Tabelle 2 zeigt Bedingungen zum Anlegen von Spannungen an eine Speicherzelle (Speichertransistor) in einem ausgewählten Sektor und an eine Speicherzelle (Speichertransistor) in nicht-ausgewählten Sektoren. In Tabelle 2 bezeichnet das Bezugszeichen Vd die Drain-Spannung, Vg die Steuer-Gate-Spannung, Vs die Source-Spannung und Vbb die Wannenspannung.

Tabelle 2

Beim Löschen angelegte Spannungen

Beim Schreiben angelegte Spannungen

Beim Lesen angelegte Spannungen

<1< Erstes Beispiel (a) Gesamtstruktur der nicht-flüchtigen Halbleiterspeichereinrichtung

Fig. 72 zeigt ein Blockdiagramm der Gesamtstruktur der nicht- flüchtigen Halbleiterspeichereinrichtung des ersten Beispiels.

Eine Speicherzellenmatrix 70 ist in Sektoren SE1 und SE2 unterteilt. Die Speicherzellenmatrix 70 weist Auswahlgatter SG1 und SG2 auf, die den Sektoren SE1 bzw. SE2 entsprechen. Die Speicherzellenmatrix 70 ist in einem P-Wannenbereich 71 geschaffen.

Zwei Bitleitungen MB0 und MB1 sind in der Speicherzellenmatrix 70 angeordnet. Hauptbitleitungen MB0 und MB1 sind mit einem Leseverstärker 52 und einer Schreibschaltung 53 über Y- Gattertransistoren YG0 und YG1 in einem Y-Gatter 72 verbunden.

Zwei Subbitleitungen SB01 und SB02 sind entsprechend der Hauptbitleitung MB0 und zwei Subbitleitungen SB11 und SB12 entsprechend der Hauptbitleitung MB1 gebildet.

Wortleitungen WL0 und WL1 sind so angeordnet, daß sie die Subbitleitungen SB01 und SB11 kreuzen, und Wortleitungen WL2 und WL3 sind so angeordnet, daß sie die Subbitleitungen SB02 und SB12 kreuzen.

An den Kreuzungspunkten zwischen den Subbitleitungen SB01, SB02, SB11, SB12 mit den Wortleitungen WL03 bis WL04 sind Speicherzellen (Speichertransistoren) M00 bis M03 bzw. M10 bis M13 geschaffen. Die Speicherzellen M00, M01, M10 und M11 sind im Sektor SE1 gebildet, die Speicherzellen M02, M03, M12 und M13 im Sektor SE2.

Die Drain einer jeden Speicherzelle ist mit der entsprechenden Subbitleitung, das Steuer-Gate mit der entsprechenden Wortleitung und die Source mit der Source-Leitung SL verbunden. Das Auswahlgatter SG1 weist die Auswahlgattertransistoren SG01 und SG11 und das Auswahlgatter SG2 weist die Auswahlgattertransistoren SG02 und SG12 auf. Die Subbitleitungen SB01 und SB02 sind über Auswahlgattertransistoren SG01 bzw. SG02 mit der Hauptbitleitung MB0 und die Subbitleitungen SB11 und SB12 über Auswahlgattertransistoren SG11 bzw. SG12 mit der Hauptbitleitung MB1 verbunden. Der Adreßpuffer 58 empfängt ein extern angelegtes Adreßsignal, und legt ein X-Adreßsignal an einen X-Dekoder 59 und ein Y-Adreßsignal an einen Y-Dekoder 57 an. Der X-Dekoder 59 wählt in Abhängigkeit vom X- Adreßsignal eine der Mehrzahl von Wortleitungen WL0 bis WL3 aus. Der Y-Dekoder 57 erzeugt ein Auswahlsignal zum Auswählen von einer der Mehrzahl von Hauptbitleitungen MB0 und MB1 in Abhängigkeit vom Y- Adreßsignal.

Die Y-Gattertransistoren im Y-Gatter 72 verbinden die Hauptbitleitungen MB0 und MB1 in Abhängigkeit von einem Auswahlsignal mit dem Leseverstärker 52 bzw. der Schreibschaltung.

Beim Lesen erfaßt der Leseverstärker 52 den Wert, der auf die Hauptbitleitung MB0 oder die Hauptbitleitung MB1 ausgelesen worden ist, und gibt den Wert über einen Dateneingabe/ausgabepuffer 51 nach außen ab.

Beim Lesen wird ein extern zugeführter Wert über den Dateneingabe/ausgabepuffer 51 an die Schreibschaltung 53 angelegt, und die Schreibschaltung 53 legt eine Programmierspannung entsprechend dem Wert an die Hauptbitleitungen MB0 und MB1 an.

Hochspannungs-Erzeugungsschaltungen 54 und 55 empfangen eine extern zugeführte Versorgungsspannung Vcc (z. B. 5 V) und erzeugen eine hohe Spannung. Eine Negativspannung-Erzeugungsschaltung 56 empfängt eine extern zugeführte Versorgungsspannung Vcc und erzeugt eine negative Spannung. Eine Verifizierspannung-Erzeugungsschaltung 60 empfängt eine extern zugeführte Versorgungsspannung Vcc und legt beim Verifizieren eine vorbestimmte Verifizierspannung an eine ausgewählte Wortleitung an. Eine Wannenpotential-Erzeugungsschaltung 61 legt beim Löschen eine negative Spannung an den p-Wannenbereich 71 an. Eine Source-Steuerschaltung 62 legt beim Löschen eine hohe Spannung an die Source-Leitung SL an. Ein Auswahlgatterdekoder 63 aktiviert selektiv die Auswahlgatter SG1 und AG2 in Abhängigkeit von einem Teil des Adreßsignals vom Adreßpuffer 58.

Eine Schreib/Löschsteuerschaltung 50 steuert den Betrieb verschiedener Schaltungen in Abhängigkeit von einem extern zugeführten Steuersignal.

(b) Betrieb der nicht-flüchtigen Halbleiterspeichereinrichtung

Unter Bezugnahme auf Tabelle 2 wird der Sektorlöschvorgang, der Schreibvorgang und der Lesevorgang der nicht-flüchtigen Halbleiterspeichereinrichtung beschrieben.

(i) Sektorlöschvorgang

Bei der folgenden Beschreibung wird angenommen, daß der Sektor SE1 auf einmal gelöscht wird. Zuerst wird ein Steuersignal an die Schreib/Löschsteuerschaltung 50 angelegt, das einen kollektiven Sektorlöschvorgang festlegt. Folglich werden die Hochspannungs- Erzeugungsschaltung 55 und die Negativspannung-Erzeugungsschaltung 56 aktiviert.

Die Hochspannungs-Erzeugungsschaltung 55 legt eine hohe Spannung (10 V) an den X-Dekoder 59 an. Der X-Dekoder 59 legt die hohe Spannung (10 V) an die Wortleitungen WL0 und WL1 im Sektor SE1 und 0 V an die Wortleitungen WL2 und WL3 im Sektor SE2 an. Die Negativspannung-Erzeugungsschaltung 56 legt eine negative Spannung an den Y-Dekoder 57 und die Wannenpotential-Erzeugungsschaltung 61 an. Der Y-Dekoder 57 legt die negative Spannung an die Y- Gattertransistoren YG0 und YG1 im Y-Gatter 72 an. Folglich werden die Hauptbitleitungen MB0 und MB1 in den schwebenden Zustand versetzt. Die Source-Steuerschaltung 62 versetzt die Source-Leitung SL in den schwebenden Zustand. Die Wannenpotential- Erzeugungsschaltung 61 legt eine negative Spannung (-8 V) an den P- Wannenbereich 71 an. Der Auswahlgatterdekoder 63 sperrt die Auswahlgatter SG1 und SG2.

Auf diese Weise werden Spannungen, wie sie in der Zeile E1 von Tabelle 2 angegeben sind, an die Speicherzellen des ausgewählten Sektors SE1 und des nicht-ausgewählten Sektors SE2 angelegt. Folglich werden alle Speicherzellen im Sektor SE1 gelöscht.

(ii) Schreibvorgang

Bei der folgenden Beschreibung wird angenommen, daß die Speicherzelle M00 programmiert wird. Genauer gesagt wird der Wert "0" in die Speicherzelle M00 geschrieben, und der Wert "1" wird in der Speicherzelle M10 gehalten.

Zuerst wird ein Steuersignal an die Schreib/Löschsteuerschaltung 50 angelegt, das einen Programmiervorgang festlegt. Folglich werden die Hochspannungs-Erzeugungsschaltung 54 und die Negativspannung- Erzeugungsschaltung 56 aktiviert.

Die Negativspannung-Erzeugungsschaltung 56 legt eine negative Spannung an den X-Dekoder 59 an. Der X-Dekoder 59 wählt die Wortleitung WL0 in Abhängigkeit vom X-Adreßsignal vom Adreßpuffer 58 aus, und legt eine negative Spannung (-8 V) an die ausgewählte Wortleitung WL0 und 0 V an die nicht-ausgewählten Wortleitungen WL1 bis WL3 an.

Die Hochspannungs-Erzeugungsschaltung 54 legt eine hohe Spannung an den Y-Dekoder 57, die Schreibschaltung 53 und den Auswahlgatterdekoder 63 an. Zuerst wird der Wert "0" über den Dateneingabe/ausgabepuffer 51 extern an die Schreibschaltung 53 angelegt und verriegelt. Der Y-Dekoder 57 legt eine hohe Spannung an den Y-Gattertransistor YG0 im Y-Gatter 72 in Abhängigkeit vom Y- Adreßsignal vom Adreßpuffer 58 an und führt dem Y-Gattertransistor YG1 eine Spannung von 0 V zu. Damit schaltet der Y-Gattertransistor YG0 durch.

Die Schreibschaltung 53 legt eine Programmierspannung (5 V) entsprechend dem Wert "0" über den Y-Gattertransistor YG0 an die Hauptbitleitung MB0 an. Der Auswahlgatterdekoder 63 schaltet das Auswahlgatter SG1 durch und sperrt das Auswahlgatter SG2. Folglich werden die Subbitleitungen SB01 und SB11 mit den Hauptbitleitungen MB0 bzw. MB1 verbunden. Die Source-Steuerschaltung 62 versetzt die Source-Leitung SL in einen schwebenden Zustand. Die Wannenpotential- Erzeugungsschaltung 61 führt dem P-Wannenbereich 71 eine Spannung von 0 V zu.

Auf diese Weise werden Spannungen, wie sie in der linken Spalte von (P1) in Tabelle 2 angegeben sind, an die Speicherzelle M00 angelegt. Folglich sinkt die Schwellenspannung der Speicherzelle M00.

Nachdem eine vorbestimmte Zeitspanne (z. B. 1 ms) verstrichen ist, wird der Wert "1" über den Dateneingabe/ausgabepuffer 51 extern an die Schreibschaltung 53 angelegt und verriegelt. Der Y-Dekoder 57 legt eine hohe Spannung an den Y-Gattertransistor YG1 im Y-Gatter 72 in Abhängigkeit vom Y-Adreßsignal vom Adreßpuffer 58 an und führt dem Y-Gattertransistor YG0 eine Spannung von 0 V zu. Damit schaltet der Y-Gattertransistor YG1 durch. Die Schreibschaltung 53 legt eine Spannung von 0 V entsprechend dem Wert "1" über den Y- Gattertransistor YG1 an die Hauptbitleitung MB1 an.

Auf diese Weise werden Spannungen, wie sie in der rechten Spalte von (P1) in Tabelle 2 angegeben sind, an die Speicherzelle M10 angelegt. Folglich wird die Schwellenspannung der Speicherzelle M10 auf einem hohen Wert gehalten.

(iii) Lesevorgang

Es wird angenommen, daß der Wert der Speicherzelle M00 gelesen wird. Zuerst wird ein Steuersignal an die Schreib/Löschsteuerschaltung 50 angelegt, das einen Lesevorgang festlegt.

Der X-Dekoder 59 wählt die Wortleitung WL0 in Abhängigkeit vom X- Adreßsignal vom Adreßpuffer 58 aus, und legt eine Spannung von 3 V an sie an. Gleichzeitig werden die Wortleitungen WL1 bis WL3 auf 0 V gehalten. Der Auswahlgatterdekoder 63 schaltet das Auswahlgatter SG1 durch und sperrt das Auswahlgatter SG2. Der Y-Dekoder schaltet den Y-Gattertransistor YG0 im Y-Gatter 72 in Abhängigkeit vom Y- Adreßsignal vom Adreßpuffer 58 durch. Die Source-Steuerschaltung 62 legt die Source-Leitung SL auf Masse.

Auf diese Weise werden Spannungen, wie sie in der linken Spalte von (P1) in Tabelle 1 angegeben sind, an die Speicherzelle M00 angelegt. Folglich sinkt die Schwellenspannung der Speicherzelle M00.

Auf diese Weise werden Spannungen, wie sie in der linken Spalte von (R1) in Tabelle 2 angegeben sind, an die ausgewählte Speicherzelle M00 angelegt. Wenn der Inhalt von M00 gleich "1" ist, fließt folglich ein Lesestrom zur Hauptbitleitung MB0. Dieser Lesestrom wird vom Leseverstärker 52 erfaßt und über den Dateneingabe/ausgabepuffer 51 nach außen abgegeben. Gleichzeitig werden Spannungen, wie sie in der rechten Spalte von (R1) in Tabelle 2 angegeben sind, an die nicht-ausgewählten Speicherzellen angelegt.

<2< Zweites Beispiel (a) Gesamtstruktur der nicht-flüchtigen Halbleiterspeichereinrichtung

Fig. 73 zeigt ein Blockdiagramm der Gesamtstruktur der nicht- flüchtigen Halbleiterspeichereinrichtung des zweiten Beispiels.

Die in Fig. 73 gezeigte nicht-flüchtige Halbleiterspeichereinrichtung unterscheidet sich von der in Fig. 72 dargestellten darin, daß beim Löschen durch die Negativspannung- Erzeugungsschaltung 56 eine negative Spannung an die Source- Steuerschaltung 62 angelegt wird.

Die Strukturen der anderen Abschnitte stimmen mit denen überein, die in Fig. 72 gezeigt sind.

(b) Betrieb der nicht-flüchtigen Halbleiterspeichereinrichtung

Der Schreib- und Lesevorgang der nicht-flüchtigen Halbleiterspeichereinrichtung des zweiten Beispiels sind gleich wie die beim ersten Beispiel. Für den kollektiven Sektorlöschvorgang unterscheidet sich das zweite vom ersten Beispiel dadurch, daß durch die Source-Steuerschaltung eine negative Spannung (-8 V) an die Source-Leitung SL angelegt wird.

Bei der kollektiven Löschung werden Spannungen, wie sie in der linken Spalte von Zeile E2 der Tabelle 2 angegeben sind, an die Speicherzellen des ausgewählten Sektors SE1 angelegt, während die in der rechten Spalte von Zeile E2 der Tabelle 2 angegebenen Spannung an die Speicherzellen des nicht-ausgewählten Sektors angelegt werden.

<3< Drittes Beispiel (a) Gesamtstruktur der nicht-flüchtigen Halbleiterspeichereinrichtung

Fig. 74 zeigt ein Blockdiagramm der Gesamtstruktur der nicht- flüchtigen Halbleiterspeichereinrichtung des dritten Beispiels.

Die nicht-flüchtige Halbleiterspeichereinrichtung des dritten Beispiels unterscheidet sich von der des zweiten Beispiels in den folgenden Punkten. Anstelle der Source-Steuerschaltung 62 ist ein Source-Dekoder 102 gebildet. Die Negativspannung-Erzeugungsschaltung 56 legt eine negative Spannung nicht an den Y-Dekoder 57, sondern an den Auswahlgatterdekoder 63 und den Source-Dekoder 102 an.

Die Sources der Speicherzellen M00, M01, M10 und M11 im Sektor SE1 sind mit der Source-Leitung SL1 verbunden, während die Sources der Speicherzellen M02, M03, M12, M13 im Sektor SE2 mit der Source- Leitung SL2 verbunden sind. Der Ausgangsanschluß des Source-Dekoders 102 ist mit den Source-Leitungen SL1 und SL2 verbunden.

(b) Betrieb der nicht-flüchtigen Halbleiterspeichereinrichtung

Der Schreib- und Lesevorgang der nicht-flüchtigen Halbleiterspeichereinrichtung des dritten Beispiels sind gleich wie die beim ersten Beispiel. Für den kollektiven Sektorlöschvorgang versetzt der Source-Dekoder 102 die Source-Leitung entsprechend dem ausgewählten Sektor in den schwebenden Zustand und legt eine negative Spannung (-8 V) an die Source-Leitung entsprechend dem nicht ausgewählten Sektor an. Wenn beispielsweise der Sektor SE1 kollektiv gelöscht werden soll, wird die Source-Leitung SL1 in den schwebenden Zustand versetzt und eine Spannung von -8 V wird an die Source-Leitung SL2 angelegt.

Auf diese Weise werden Spannungen, wie sie in der linken Spalte von Zeile E3 der Tabelle 2 angegeben sind, an die Speicherzellen des ausgewählten Sektors angelegt, während die in der rechten Spalte von Zeile E3 der Tabelle 2 angegebenen Spannung an die Speicherzellen des nicht-ausgewählten Sektors angelegt werden.

Folglich können die Speicherzellen im ausgewählten Sektor auf einmal gelöscht werden, während die Daten in den Speicherzellen im nicht- ausgewählten Sektor stabil gehalten werden.

<4< Viertes Beispiel (a) Gesamtstruktur der nicht-flüchtigen Halbleiterspeichereinrichtung

Fig. 75 zeigt ein Blockdiagramm der Gesamtstruktur der nicht- flüchtigen Halbleiterspeichereinrichtung des vierten Beispiels.

Die nicht-flüchtige Halbleiterspeichereinrichtung des vierten Beispiels unterscheidet sich von der des dritten Beispiels, das in Fig. 74 gezeigt ist, in den folgenden Punkten. Die Negativspannung- Erzeugungsschaltung 56 legt beim Löschen eine negative Spannung nur an die Wannenpotential-Erzeugungsschaltung 61 und nicht an den Auswahlgatterdekoder 63 und den Source-Dekoder 102 an.

(b) Betrieb der nicht-flüchtigen Halbleiterspeichereinrichtung

Der Schreib- und Lesevorgang der nicht-flüchtigen Halbleiterspeichereinrichtung des vierten Beispiels sind gleich wie die beim ersten Beispiel.

Beim kollektiven Löschvorgang versetzt der Source-Dekoder 102 die Source-Leitung entsprechend dem ausgewählten Sektor in den schwebenden Zustand und legt Spannung von 0 V an die Source-Leitung entsprechend dem nicht-ausgewählten Sektor an. Wenn beispielsweise der Sektor SE1 kollektiv gelöscht werden soll, wird die Source- Leitung SL1 in den schwebenden Zustand versetzt und eine Spannung von 0 V wird an die Source-Leitung S12 angelegt.

Auf diese Weise werden Spannungen, wie sie in der linken Spalte von Zeile E4 der Tabelle 2 angegeben sind, an die Speicherzellen des ausgewählten Sektors angelegt, während die in der rechten Spalte von Zeile E4 der Tabelle 2 angegebenen Spannung an die Speicherzellen des nicht-ausgewählten Sektors angelegt werden.

Folglich können die Speicherzellen im ausgewählten Sektor auf einmal gelöscht werden, während die Daten in den Speicherzellen im nicht- ausgewählten Sektor stabil gehalten werden.

<5< Fünftes Beispiel (a) Gesamtstruktur der nicht-flüchtigen Halbleiterspeichereinrichtung

Fig. 75 zeigt ein Blockdiagramm der Gesamtstruktur der nicht- flüchtigen Halbleiterspeichereinrichtung des fünften Beispiels.

Die nicht-flüchtige Halbleiterspeichereinrichtung des fünften Beispiels unterscheidet sich von der des vierten Beispiels, das in Fig. 75 gezeigt ist, in den folgenden Punkten. Es sind nämlich zwei Negativspannung-Erzeugungsschaltungen 56a und 56b gebildet. Die Negativspannung-Erzeugungsschaltung 56a legt eine negative Spannung an die Wannenpotential-Erzeugungsschaltung 61, den Auswahlgatterdekoder 63 und den Source-Dekoder 102 an. Die Negativspannung-Erzeugungsschaltung 56b legt eine negative Spannung an den X-Dekoder 59 an. Die Strukturen der anderen Abschnitte stimmen mit denen überein, die in Fig. 75 gezeigt sind.

(b) Betrieb der nicht-flüchtigen Halbleiterspeichereinrichtung

Der Schreib- und Lesevorgang der nicht-flüchtigen Halbleiterspeichereinrichtung des fünften Beispiels sind gleich wie die beim ersten Beispiel.

Beim kollektiven Sektorlöschvorgang versetzt der Source-Dekoder 102 die Source-Leitung entsprechend dem ausgewählten Sektor in den schwebenden Zustand und legt Spannung von -4 V an die Source-Leitung entsprechend dem nicht-ausgewählten Sektor an. Wenn beispielsweise der Sektor SE1 kollektiv gelöscht werden soll, wird die Source- Leitung SL1 in den schwebenden Zustand versetzt und eine Spannung von -4 V wird an die Source-Leitung SL2 angelegt.

Auf diese Weise werden Spannungen, wie sie in der linken Spalte von Zeile E5 der Tabelle 2 angegeben sind, an die Speicherzellen des ausgewählten Sektors angelegt, während die in der rechten Spalte von Zeile E5 der Tabelle 2 angegebenen Spannung an die Speicherzellen des nicht ausgewählten Sektors angelegt werden.

Folglich können die Speicherzellen im ausgewählten Sektor auf einmal gelöscht werden, während die Daten in den Speicherzellen im nicht- ausgewählten Sektor stabil gehalten werden.

<6< Sechstes Beispiel

Die Gesamtstruktur der nicht-flüchtigen Halbleiterspeichereinrichtung des sechsten Beispiels stimmt mit der in Fig. 74 gezeigten überein. Der Schreib- und Lesevorgang der nicht-flüchtigen Halbleiterspeichereinrichtung des sechsten Beispiels sind gleich wie die beim ersten Beispiel.

Beim kollektiven Sektorlöschvorgang legt der Source-Dekoder 102 eine Spannung von -8 V an die Source-Leitung entsprechend dem ausgewählten Sektor an und führt der Source-Leitung entsprechend dem nicht- ausgewählten Sektor eine Spannung von 0 V zu. Wenn beispielsweise der Sektor SE1 kollektiv gelöscht werden soll, wird eine Spannung von -8 V an die Source-Leitung SL1 und eine Spannung von 0 V an die Source- Leitung SL2 angelegt.

Auf diese Weise werden Spannungen, wie sie in der linken Spalte von Zeile E6 der Tabelle 2 angegeben sind, an die Speicherzellen des ausgewählten Sektors angelegt, während die in der rechten Spalte von Zeile E6 der Tabelle 2 angegebenen Spannung an die Speicherzellen des nicht-ausgewählten Sektors angelegt werden.

Folglich können die Speicherzellen im ausgewählten Sektor auf einmal gelöscht werden, während die Daten in den Speicherzellen im nicht- ausgewählten Sektor stabil gehalten werden.

<7< Siebtes Beispiel

Die Gesamtstruktur der nicht-flüchtigen Halbleiterspeichereinrichtung des siebten Beispiels stimmt mit der in Fig. 76 gezeigten überein. Der Schreib- und Lesevorgang der nicht-flüchtigen Halbleiterspeichereinrichtung des siebten Beispiels sind gleich wie die beim ersten Beispiel.

Beim kollektiven Sektorlöschvorgang legt der Source-Dekoder 102 eine Spannung von -8 V an die Source-Leitung entsprechend dem ausgewählten Sektor an und führt der Source-Leitung entsprechend dem nicht- ausgewählten Sektor eine Spannung von -4 V zu. Wenn beispielsweise der Sektor SE1 ausgewählt ist, wird eine Spannung von -8 V an die Source-Leitung SL1 und eine Spannung von -4 V an die Source-Leitung SL2 angelegt.

Auf diese Weise werden Spannungen, wie sie in der linken Spalte von Zeile E7 der Tabelle 2 angegeben sind, an die Speicherzellen des ausgewählten Sektors angelegt, während die in der rechten Spalte von Zeile E7 der Tabelle 2 angegebenen Spannung an die Speicherzellen des nicht ausgewählten Sektors angelegt werden.

Folglich können die Speicherzellen im ausgewählten Sektor auf einmal gelöscht werden, während die Daten in den Speicherzellen im nicht- ausgewählten Sektor stabil gehalten werden. <

8< Vorteile der jeweiligen Beispiele

Beim ersten und zweiten Beispiel wird der nicht-ausgewählte Sektor in gewissem maß vom Substrat gestört. Jedoch ist der Source-Dekoder nicht erforderlich und nur eine Negativspannung-Erzeugungsschaltung wird benötigt.

Beim dritten Beispiel ist die Störung des nicht-ausgewählten Sektors durch das Substrat gering. Nur eine Negativspannung- Erzeugungsschaltung wird benötigt. Ferner kann beim Löschen die Übergangsdurchbruchspannung der Source niedrig sein. Es ist aber ein Source-Dekoder erforderlich.

Beim vierten und sechsten Beispiel ist die Störung des nicht- ausgewählten Sektors durch das Substrat am geringsten. Nur eine Negativspannung-Erzeugungsschaltung wird benötigt. Es sind aber ein Source-Dekoder und eine Source-Übergangdurchbruchspannung in Höhe von 8 V erforderlich.

Beim fünften und siebten Beispiel ist die Störung des nicht- ausgewählten Sektors durch das Substrat relativ gering, und die Source-Übergangdurchbruchspannung kann auf 4 V begrenzt werden. Es sind aber ein Source-Dekoder und zwei Negativspannung- Erzeugungsschaltungen erforderlich.

Unter Bezugnahme auf die Fig. 77 bis 95 wird das Herstellungsverfahren für die erfindungsgemäße nicht-flüchtige Halbleiterspeichereinrichtung des vierzehnten Beispiels, die in Fig. 66(a) dargestellt ist, beschrieben. Die Fig. 77 bis 95 sind Querschnitte, die den ersten bis neunzehnten Herstellungsschritt für die nicht-flüchtige Halbleiterspeichereinrichtung mit der oben beschriebenen Struktur zeigen.

Wie in Fig. 77 dargestellt ist, wird auf der Hauptoberfläche eines p-Siliziumsubstrats 201 ein unten liegender Oxidfilm 202 mit einer Dicke von etwa 30 nm (300 Å) gebildet. Auf diesem unten liegenden Oxidfilm 202 wird durch das CVD-Verfahren (chemische Abscheidung aus der Dampfphase) ein polykristalliner Siliziumfilm 203 mit einer Dicke von etwa 50 nm (500 Å) gebildet. Auf dem polykristallinen Siliziumfilm 203 wird durch das CVD- oder ein ähnliches Verfahren ein Siliziumnitridfilm 204 mit einer Dicke von etwa 100 nm (1000 Å) geschaffen. Photolack 205 wird aufgebracht, um einen Elementisolierbereich auf dem Siliziumnitridfilm 204 freizulegen. Mittels anisotropen Ätzens unter Verwendung des Photolacks 205 als Maske werden der Siliziumnitridfilm 204 und der polykristalline Siliziumfilm 203 auf dem Elementisolierbereich geätzt.

Dann wird der Photolack 205 entfernt, und durch Ausführen einer selektiven Oxidation unter Verwendung des Siliziumnitridfilms 204 als Maske wird ein Feldoxidfilm 206 geschaffen, wie in Fig. 78 dargestellt ist. Dann werden der polykristalline Siliziumfilm 203 und der Siliziumnitridfilm 204 entfernt.

Wie in Fig. 79 gezeigt ist, wird anschließend Phosphor (P) bei 3,0 MeV, 2,0 . 10¹³ cm^-3 in einen Peripherieschaltungsbereich und Speichertransistorbereich ionenimplantiert. Dann wird für eine Stunde eine Fremdatomdiffusion bei einer Temperatur von 1000°C ausgeführt. Somit wird eine n-Wanne 207 geschaffen. Anschließend wird, wie in Fig. 80 gezeigt ist, Photolack 209 gebildet, um den Speicherzellen-Bildungsbereich zu bedecken, indem der Photolack 209 als Maske benutzt, Phosphor (P) bei 1,2 MeV und 1,0 . 10¹³ cm^-3 und ferner Phosphor (P) bei 180 keV und 3,5 . 10¹² cm^-3 ionenimplantiert wird. Folglich wird eine (nicht gezeigte) n-Wanne in einem Abschnitt des Peripherieschaltungsbereichs gebildet.

Wie in Fig. 81 dargestellt ist, wird Bor (B) bei 700 keV und 1,0 . 10¹³ cm^-3 und ferner bei 180 keV und 3,5 . 10¹² cm^-3 im Speichertransistorbereich ionenimplantiert. Damit wird eine p-Wanne 210 geschaffen.

Anschließend werden Fremdatome eingelagert, um die Schwellenspannung aller Speichertransistoren zu steuern. Wie in Fig. 82 dargestellt ist, wird dann auf der gesamten Hauptoberfläche des p- Siliziumsubstrats 201 ein Gate-Isolierfilm 211 mit einer Dicke von etwa 150 Å durch thermische Oxidation gebildet. Photolack 212 wird aufgebracht, um einen (unten beschriebenen) Auswahlgattertransistor- Bildungsbereich auf dem Gate-Isolierfilm 211 zu schaffen. Unter Verwendung des Photolacks 212 als Maske wird ein Ätzen ausgeführt, und dadurch werden die Bereiche außer dem Auswahlgattertransistor- Bildungsbereich auf dem Gate-Isolierfilm 211 entfernt.

Durch Entfernen des oben angeführten Photolacks 212 und durch erneutes Ausführen einer thermischen Oxidation wird ein Gate- Isolierfilm 213 mit einer Dicke von 10 nm (100 Å) auf der gesamten Hauptoberfläche des p-Siliziumsubstrats 201 gebildet. Folglich werden Gate-Isolierfilme 211 und 213 mit einer Dicke von etwa 25 nm (250 Å) im Auswahlgattertransistor-Bildungsbereich geschaffen. Auf den Gate- Isolierfilmen 211 und 213 wird ein erster polykristalliner Siliziumfilm 214 mit einer Dicke von etwa 120 nm (1200 Å) durch das CVD- oder ein ähnliches Verfahren geschaffen. Dann wird auf dem ersten polykristallinen Siliziumfilm 214 ein Photolack 212a mit vorbestimmter Gestalt (in diesem Beispiel wird eine Mehrzahl von Photolackmustern gebildet, die in vertikaler Richtung vertikal zum Blatt unterbrochen sind) abgeschieden, und der erste polykristalline Siliziumfilm 214 wird unter Verwendung des Photolacks 212a als Maske geätzt.

Wie in Fig. 84 dargestellt ist, werden nun ein Hochtemperatur- Oxidfilm mit einer Dicke von etwa 10 nm (100 Å) durch das CVD- oder ein ähnliches Verfahren auf dem oben angeführten ersten polykristallinen Siliziumfilm 214, ein Siliziumnitridfilm mit einer Dicke von etwa 10 nm (100 Å) durch das CVD- oder ein ähnliches Verfahren auf dem Hochtemperatur-Oxidfilm, und dann ein Hochtemperatur-Oxidfilm mit einer Dicke von etwa 15 nm (150 Å) durch das CVD-Verfahren auf dem Siliziumnitridfilm geschaffen. Folglich wird ein ONO-Film 215 gebildet.

Wie in Fig. 85 gezeigt ist, wird eine mit Fremdatomen dotierte polykristalline Siliziumschicht mit einer Dicke von etwa 120 nm (1200 Å) durch das CVD-Verfahren auf dem oben angeführten ONO-Film 215 geschaffen. Auf der polykristallinen Siliziumschicht wird durch Sputtern eine Wolframsilizidschicht (WSi) mit einer Dicke von etwa 120 nm (1200 Å) gebildet. Folglich wird eine leitende Schicht 216 geschaffen, die als Steuer- Gate-Elektrode wirkt. Auf der leitenden Schicht 216 wird ein Hochtemperatur-Oxidfilm 217 mit einer Dicke von etwa 200 nm (2000 Å) durch das CVD-Verfahren gebildet. Dann wird auf dem Hochtemperatur-Oxidfilm 217 über den Transistorbildungsbereichen im Speichertransistorbereich und im Peripheriebereich ein Photolack 218 aufgebracht, ein Ätzen wird unter Verwendung des Photolacks 218 als Maske ausgeführt, und damit werden Elektroden der Transistoren geschaffen, die in der Peripherieschaltung benutzt werden.

Wie in Fig. 86 dargestellt ist, wird ein in Längsrichtung von Fig. 86 unterbrochener Photolack 218a auf dem oben angeführten Hochtemperatur-Oxidfilm 217 gebildet. Unter Verwendung des Photolacks 218a als Maske werden der Hochtemperatur-Oxidfilm 217, der leitende Film 216, der ONO-Film 215 und der ersten polykristalline Siliziumfilm 214 geätzt. Folglich werden eine Floating-Gate-Elektrode 219 und eine Steuer-Gate-Elektrode 220 gebildet.

Wie in Fig. 87 dargestellt ist, wird ferner ein Photolack 221 auf den Flash-Speicher in dem Zustand aufgebracht, wie er in Fig. 86 gezeigt ist, und der Photolack 221 wird gemustert, um einen Abschnitt freizulegen, der den Source-Bereich des Speichertransistors darstellen soll. Fig. 87(b) stellt eine Teildraufsicht auf den Flash-Speicher in dem Zustand dar, wie er in Fig. 87(a) gezeigt ist. Ein Querschnitt entlang der Achse B-B von Fig. 87(b) entspricht der Fig. 87(a). Unter Verwendung des Photolacks 221 als Maske wird eine Trockenätzung ausgeführt, um den im Source-Bereich gebildeten Feldoxidfilm 206 zu entfernen.

Nachdem die Photolacke 218a und 221 entfernt worden sind, wird ein Photolackmuster 221a so gebildet, daß nur der Auswahlgattertransistor freiliegt, wie in Fig. 88 dargestellt ist. Unter Verwendung des Photolackmusters 221a als Maske wird Phosphor (P) bei 60 keV und 3,0 . 10¹³ cm^-3 ionenimplantiert. Folglich werden Source/Drain-Bereiche 223 und 224 des Auswahlgattertransistors geschaffen. Dann wird der Photolack 221a entfernt.

Wie in Fig. 89 gezeigt ist, wird anschließend ein Photolack 46279 00070 552 001000280000000200012000285914616800040 0002004345276 00004 46160muster 221b gebildet, das den Transistor bedeckt, der den Auswahlgattertransistor bilden soll, und das die anderen Speicherzellen freilegt. Unter Verwendung des Photolackmusters 221b als Maske wird Arsen (As) bei 35 keV und 5,5 . 10¹⁵ cm^-3 ionenimplantiert. Folglich werden die Source/Drain-Bereiche und die Source-Leitung des Speichertransistors geschaffen. Dann wird der Photolack 221b entfernt.

Wie in Fig. 90 gezeigt ist, wird dann auf dem Speichertransistorbereich ein Hochtemperatur-Oxidfilm mit einer Dicke von etwa 200 nm (2000 Å) durch das CVD-Verfahren gebildet. Durch anisotropes Ätzen des Hochtemperatur-Oxidfilms werden Seitenwände 225 auf den Seitenwänden des Auswahlgattertransistors oder auf den Seitenwänden des Speichertransistors geschaffen. Unter Verwendung der Seitenwände 225 als Maske wird Arsen (As) bei 35 keV und 4,0 . 10¹⁵ cm^-3 ionenimplantiert. Folglich werden die Source/Drain- Bereiche der Transistoren im Peripheriebereich geschaffen.

Wie in Fig. 91 dargestellt ist, wird ein Siliziumoxidfilm 226 aus z. B. einem TEOS-(Tetraethylorthosilikat) Film auf dem Speichertransistorbereich gebildet. Der Oxidfilm wird für etwa 30 Minuten gesintert. Wie in Fig. 92 gezeigt ist, wird dann eine Seitenwand 225a durch anisotropes Ätzen des Siliziumoxidfilms 226 geschaffen. Durch die Bildung der Seitenwand 225a wird der Source- Bereich in der. Speicherzelle von einem Siliziumoxidfilm bedeckt.

Wie in Fig. 93 gezeigt ist, wird dann durch das CVD- oder ein ähnliches Verfahren eine polykristalline Siliziumschicht mit einer Dicke von etwa 200 nm (2000 Å) gebildet, und durch Einlagern von Fremdatomen in die polykristalline Siliziumschicht wird diese leitend gemacht. Photolack 228 mit einer vorbestimmten Form wird auf die polykristalline Siliziumschicht aufgebracht, und durch Mustern derselben unter Verwendung des Photolacks 228 als Maske wird eine Subbitleitung 227 geschaffen.

Wie in Fig. 94 dargestellt ist, wird ein Siliziumoxidfilm 229 aus z. B. einem TEOS-Film durch das CVD-Verfahren auf der Subbitleitung 227 gebildet, nachdem der Photolack 228 entfernt worden ist. Dann wird ein Siliziumnitridfilm 230 mit einer Dicke von etwa 50 nm (500 Å) durch das CVD- oder ein ähnliches Verfahren auf dem Siliziumoxidfilm 229 geschaffen. Nun wird ein Siliziumoxidfilm 231 aus z. B. einem BPTEOS- Film durch das CVD- oder ein ähnliches Verfahren mit einer Dicke von etwa 1 nm (10000 Å) auf dem Siliziumnitridfilm 230 gebildet. Anschließend wird durch eine Wärmebehandlung bei ungefähr 850°C eine Reflow- Bearbeitung ausgeführt, und der BPTEOS-Film wird durch HF oder ähnliches auf etwa 500 nm (5000 Å) zurückgeätzt. Nun wird Photolack 232 mit einer vorbestimmten Form auf dem Siliziumoxidfilm 231 abgeschieden, und unter Verwendung des Photolacks 232 als Maske werden die Siliziumoxidfilme 229 und 231 sowie der Siliziumnitridfilm 230 geätzt. Folglich wird ein Kontaktloch 233a zur Verbindung der Subbitleitung 227 und einer Hauptbitleitung 233, die im nachfolgenden Schritt geschaffen wird, gebildet.

Wie in Fig. 95 gezeigt ist, wird dann ein Wolframstift 233b durch das CVD-Verfahren und Rückätzen im Kontaktloch 233a geschaffen. Anschließend wird eine Aluminiumlegierungsschicht mit einer Dicke von etwa 500 nm (5000 Å) auf dem Wolframstift 233b und dem Siliziumoxidfilm 231 beispielsweise durch Sputtern gebildet. Nun wird Photolack 232a mit einer vorbestimmten Form auf der Aluminiumlegierungsschicht abgeschieden, und durch Mustern der Aluminiumlegierungsschicht unter Verwendung des Photolacks 232a als Maske wird die Hauptbitleitung 233 gebildet. Anschließend wird der Photolack 232a entfernt und eine Zwischenisolierschicht wird auf der Hauptbitleitung geschaffen. Nachdem Löcher gebildet worden sind, wird eine weitere Aluminiumverdrahtungsschicht auf der Zwischenisolierschicht geschaffen. Damit ist die in Fig. 66(a) gezeigte nicht-flüchtige Halbleiterspeichereinrichtung fertig.

Unter Bezugnahme auf die Fig. 96 bis 100 wird ein Herstellungsverfahren für einen Auswahlgatter-Kontaktbereich nach der vierzehnten Ausführungsform für die erfindungsgemäße nicht- flüchtige Halbleiterspeichereinrichtung beschrieben. Die Fig. 96 bis 100 sind Querschnitte entlang der Achse C-C von Fig. 68.

Wie in Fig. 96 gezeigt ist, werden zunächst durch ähnliche Schritte wie bei der oben angeführten Ausführungsform Komponenten bis zum Hochtemperatur-Oxidfilm 217 gebildet. Wie beim Auswahlgattertransistor ist er durch das Kontaktloch mit der Aluminiumverdrahtungsschicht 238 verbunden, die darüber gebildet ist. Daher ist im Verbindungsbereich ein Kontaktloch geschaffen. Der Kontaktbereich ist in Fig. 97 dargestellt. Wie in Fig. 97 gezeigt ist, werden der Hochtemperatur-Oxidfilm 217 und die leitende Schicht 216 im Kontaktbereich durch Ätzen entfernt, nachdem der Hochtemperatur-Oxidfilm 217 in der oben beschriebenen Weise abgeschieden worden ist. Somit wird ein Kontaktloch 251 gebildet.

Wie in Fig. 98 dargestellt ist, wird dann ein Oxidfilm wie z. B. ein TEOS-Film durch das CVD-Verfahren auf der gesamten Oberfläche gebildet, und durch anisotropes Ätzen wird ein Siliziumoxidfilm 235 auf den Seitenwänden des Kontaktloches 251 zurückgelassen. Gleichzeitig wird während der Bildung des Siliziumoxidfilms 235, der als Seitenwand dient, auch der ONO-Film 215 auf dem ersten polykristallinen Siliziumfilm 214 geätzt, und dadurch wird der erste polykristalline Siliziumfilm 214 freigelegt.

Wie in Fig. 99 dargestellt ist, wird dann ein Polypad 236 aus polykristallinem Silizium im Kontaktloch 251 geschaffen, und gleichzeitig wird eine Subbitleitung 227 gebildet. Anschließend wird ein Zwischenschichtisolierfilm 245 auf dem Polypad 236 und der Subbitleitung 227 gebildet, wie in Fig. 100 gezeigt ist. In einem Abschnitt über dem Polypad 236 des Zwischenschichtisolierfilms 245 wird ein Kontaktloch 251a gebildet, und eine Aluminiumelektrode 237 wird im Kontaktloch 251a geschaffen. Die Hauptbitleitung 233 wird gleichzeitig mit der Bildung der Aluminiumelektrode 237 geschaffen. Weil das Polypad 236 im Kontaktbereich des Auswahlgattertransistors gebildet ist, kann auf diese Weise das Größenverhältnis im Kontaktbereich vermindert werden und der Bildungsrahmen für Photolackmuster kann verbessert werden.

Nachdem die Hauptbitleitung 233 und die Aluminiumelektrode 237 in der oben beschriebenen Weise geschaffen worden sind, wird die nicht- flüchtige Halbleiterspeichereinrichtung durch dieselben Schritte wie bei der oben angeführten Ausführungsform geschaffen.

Unter Bezugnahme auf die Fig. 101 bis 106 wird ein Herstellungsverfahren für den Source-Leitungskontaktbereich nach der vierzehnten Ausführungsform für die erfindungsgemäße nicht-flüchtige Halbleiterspeichereinrichtung beschrieben. Die Fig. 101 ist eine Draufsicht auf einen Abschnitt der nicht-flüchtigen Halbleiterspeichereinrichtung, die in Fig. 70 dargestellt ist. Wie in Fig. 101 gezeigt ist, wird im Source-Leitungskontaktbereich 239 die Source-Leitung 223a mit einer Breite W1 gebildet, die größer als die Breite W2 der Source-Leitung 223a in anderen Abschnitten als dem Kontaktbereich ist. Um diese Form widerzuspiegeln ist die Breite des Drain-Bereichs in Abschnitten, die von den Source- Leitungskontaktbereichen 239 eingeschlossen werden, klein, wie durch W4 angegeben wird, und er hat in den anderen Abschnitten eine größere Breite W3. Bei dieser Ausführungsform müssen die Bildung des Kontaktlochs im Source-Leitungskontaktbereich 239 und die Bildung des Kontaktlochs im Drain-Kontaktbereich 240 gleichzeitig ausgeführt werden, wobei die oben erwähnte Unterschied der Breiten benutzt wird.

Unter Bezugnahme auf die Fig. 102 bis 106 erfolgt nun eine detaillierte Beschreibung. Fig. 102(I) ist ein Querschnitt entlang der Achse D-D von Fig. 101. Fig. 102(II) ist ein Querschnitt entlang der Achse E-E von Fig. 101. Auch die Fig. 103 bis 106 sind Querschnitte entlang der entsprechenden Achsen.

Wie in Fig. 102 gezeigt ist, werden die Floating-Gate-Elektrode 219, der ONO-Film 215, die Steuer-Gate-Elektrode 220 und der Hochtemperatur-Oxidfilm 217 im Speichertransistor durch dieselben Schritte wie bei der oben angeführten Ausführungsform gebildet. Zu diesem Zeitpunkt ist in Fig. 102(I) der Raum im Source-Bereich breiter als der im Drain-Bereich, während in Fig. 102(II) der Raum im Drain-Bereich breiter als der im Source-Bereich ist.

Beim Speichertransistor in diesem Zustand werden die Seitenwände 225 in ähnlicher Weise wie bei der oben angeführten Ausführungsform geschaffen, wie in Fig. 103 gezeigt ist. Wie in Fig. 104 dargestellt ist, wird ein Oxidfilm 226 auf den Seitenwänden 225 abgeschieden.

Anschließend wird ein Kontaktloch 239a im Source- Leitungskontaktbereich 239 durch anisotropes Ätzen des Oxidfilms 226 geschaffen, wie in Fig. 105(I) gezeigt ist. Weil die Breite des Source-Bereichs größer als die des Drain-Bereichs ist, wird der Source-Bereich stärker geätzt, und dadurch wird ein Kontaktloch 239a im Source-Bereich, nicht aber im Drain-Bereich geschaffen.

Wie in Fig. 105(II) gezeigt ist, wird das Kontaktloch 240a aus denselben Gründen wie oben nur im Drain-Bereich geschaffen, weil die Breite im Drain-Bereichs größer als die im Source-Bereich ist. Damit werden die Kontaktlöcher 239a und 240a gleichzeitig gebildet, und anschließend werden eine Verdrahtungsschicht 241 und eine Subbitleitung 227 aus polykristallinem Silizium oder einem ähnlichen Material auf dem Speichertransistor geschaffen, wie in Fig. 106 dargestellt ist.

Wie oben beschrieben worden ist kann bei dieser Ausführungsform die Bildung des Source-Leitungskontaktbereichs 239 und des Drain- Kontaktbereichs 240 unter Verwendung der unterschiedlichen Breite für die Source-Leitung 223a und der Drain gleichzeitig ausgeführt werden. Weil es nicht notwendig ist, Masken für die jeweiligen Kontaktlöcher zu bilden, können die Herstellungsschritte ferner vereinfacht und die Kosten vermindert werden.

Unter Bezugnahme auf die Fig. 107 wird eine fünfzehnte Ausführungsform für die erfindungsgemäße nicht-flüchtige Halbleiterspeichereinrichtung beschrieben. Die Fig. 107(a) ist ein Querschnitt der nicht-flüchtigen Halbleiterspeichereinrichtung für den Fall, daß kein Blindspeichertransistor vorhanden ist, nachdem die Subbitleitung 227 gebildet worden ist, und Fig. 107(b) ist ein Querschnitt der nicht-flüchtigen Halbleiterspeichereinrichtung mit einem Blindspeichertransistor. Wie in Fig. 107(a) dargestellt ist, ist ein Ende der Subbitleitung 227 auf dem Auswahlgattertransistor 234 abgeschnitten, während das andere Ende auf dem Feldoxidfilm 206 abgeschnitten ist. In diesem Fall ist es möglich, daß die Filmdicke des Feldoxidfilms 206 während der Kontaktätzung oder einem ähnlichen Vorgang vermindert wird. Das führt zu einer Verschlechterung der Isoliereigenschaften.

Daher wird bei der fünfzehnten Ausführungsform ein Blindspeichertransistor 242 auf dem Feldoxidfilm 206 geschaffen. Das verhindert eine Verschlechterung der Isolierdurchbruchspannung zwischen den Elementen und ermöglicht eine Verkleinerung der Abstufung an der Subbitleitung 227. Bei der fünfzehnten Ausführungsform wird der Blindspeichertransistor 242 auf dem Feldoxidfilm 206 geschaffen. Wie in Fig. 107(b) gezeigt ist, kann der Blindspeichertransistor 242a direkt auf dem p-Siliziumsubstrat 201 geschaffen sein. Dadurch wird die Einlagerung von Elektronen durch FN-Tunnelung zwischen dem Blind-Gate 242 und dem p- Siliziumsubstrat 201 ermöglicht, wodurch wiederum die Feldabschirmung möglich wird. Durch Verwenden der Subbitleitung 227, die den Blindspeichertransistor 242a einschließt, können Elektronen durch heiße Kanalelektronen in das Blind-Gate 242 eingelagert werden. Das Potential der p-Wanne 210 wird an das Blind-Gate 242 angelegt. Das führt auch zu einer oben erwähnten Feldabschirmung.

Unter Bezugnahme auf die Fig. 108 bis 119 wird eine sechzehnte Ausführungsform für die erfindungsgemäße nicht-flüchtige Halbleiterspeichereinrichtung beschrieben. Die Fig. 108 ist ein Teilquerschnitt des Speichertransistors der erfindungsgemäßen nicht- flüchtigen Halbleiterspeichereinrichtung nach der sechzehnten Ausführungsform. Fig. 109 ist ein Teilquerschnitt entsprechend dem Querschnitt entlang der Achse F-F von Fig. 69. Die Fig. 110 bis 119 sind Querschnitte, die den zehnten bis neunzehnten Schritt der Herstellung der nicht-flüchtigen Halbleiterspeichereinrichtung nach dieser Ausführungsform darstellen.

Bei jeder der oben angeführten Ausführungsformen wird der über dem Source-Bereich befindliche Feldoxidfilm 206 durch Ätzen entfernt, und die Source-Leitung wird durch Einlagern von Arsen (As) in den Source-Bereich in diesem Zustand gebildet. Das führt jedoch zu den folgenden Problemen. Unmittelbar unter dem Feldoxidfilm 206 ist vorher Bor (B) oder ein ähnliches Material durch den Feldoxidfilm 206 hindurch eingelagert worden, um die Isoliereigenschaften zwischen den Elementen zu verbessern. Wenn Arsen (As) zur Bildung der Source-Leitung nach dem Ätzen des Feldoxidfilms 206 eingelagert wird, kann dieses vorher eingelagerte Bor (B) in manchen Abschnitten mit dem Arsen (As) überlappen, das zur Bildung der Source-Leitung eingelagert wird. An den überlappenden Abschnitten ist es möglich, daß die Ladungsträgerkonzentration verschoben wird. Das führt zu einer niedrigeren Source-Durchbruchspannung.

Um die Source-Leitung zu schaffen, wird daher bei der vorliegenden Ausführungsform eine Verdrahtungsschicht aus polykristallinem Silizium oder einem ähnlichen Material gebildet, das mit Fremdatomen dotiert ist, die die jeweiligen Source-Bereiche verbindet. Da die Verdrahtungsschicht auf dem Feldoxidfilm 206 gebildet werden kann, wird es unnötig, den Feldoxidfilm 206 zu entfernen, der sich auf dem Source-Leitungbildungsbereich befindet. Folglich kann eine Überlappung der oben erwähnten Dotierbereiche und damit eine Verminderung der Source-Durchbruchspannung verhindert werden.

Die vorliegende Erfindung wird unter Bezugnahme auf die Figuren genauer beschrieben. Wie in Fig. 108 gezeigt ist, besteht die Besonderheit dieser Ausführungsform darin, daß zuerst die Verdrahtungsschicht 262 zum elektrischen Verbinden des in Wortleitungsrichtung angeordneten Source-Bereichs 223 geschaffen wird. Die anderen Strukturen stimmen mit denen der oben beschriebenen Ausführungsformen überein. Bei dieser Ausführungsform besteht die Verdrahtungsschicht aus polykristallinem Silizium.

Die Verdrahtungsschicht 262 verbindet die Source-Bereiche 223 miteinander, die durch den Feldoxidfilm 206 voneinander isoliert sind. Daher erstreckt sich die Verdrahtungsschicht 262 über den Feldoxidfilm 206, der von den Source-Bereichen 223 eingeschlossen wird, wie in Fig. 109 gezeigt ist. Durch die Bildung der Verdrahtungsschicht 262 können die Source-Bereiche 223 elektrisch miteinander verbunden werden, und daher wird es unnötig, den Feldoxidfilm 206 durch Ätzen teilweise zu entfernen. Daher kann eine Verminderung der Source-Leitungsdurchbruchspannung verhindert werden.

Unter Bezugnahme auf die Fig. 110 bis 119 wird ein Herstellungsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung mit der oben angeführten Struktur beschrieben.

Wie in Fig. 110 gezeigt ist, werden der Hochtemperatur-Oxidfilm 217, der leitende Film 216, der ONO-Film 215 und der erste polykristalline Siliziumfilm 214 durch dieselben Schritte wie bei der oben beschriebenen vierzehnten Ausführungsform geätzt. Folglich werden die Floating-Gate-Elektrode 219 und die Steuer-Gate-Elektrode 220 gebildet. Dann wird der Photolack 218 entfernt.

Wie in Fig. 111 dargestellt ist, wird anschließend ein Photolackmuster 221a so gebildet, daß nur der Auswahlgattertransistor freiliegt. Unter Verwendung des Photolackmusters 221a als Maske wird Phosphor (P) bei 60 keV und 3,0 . 10¹³ cm^-3 ionenimplantiert. Damit werden Source/Drain-Bereiche 223 und 224 des Auswahlgattertransistors gebildet. Dann wird der Photolack 221a entfernt.

Wie in Fig. 112 gezeigt ist, wird anschließend ein Photolackmuster 221b gebildet, um den Transistor zu bedecken, der den Auswahlgattertransistor bilden soll, und die anderen Speichertransistoren freizulegen. Unter Verwendung des Photolackmusters 221b als Maske wird Arsen (As) bei 35 keV und 5,5 . 10¹⁵ cm^-3 ionenimplantiert. Damit werden die Source/Drain- Bereiche der Speichertransistoren geschaffen. Dann wird der Photolack 221b entfernt.

Wie in Fig. 113 dargestellt ist, wird anschließend ein Hochtemperatur-Oxidfilm 217 mit einer Dicke von 200 nm (2000 Å) durch das CVD- Verfahren im Speichertransistorbereich gebildet. Durch anisotropes Ätzen des Hochtemperatur-Oxidfilms 217 werden Seitenwände 225 auf den Seitenwänden des Auswahlgattertransistors oder den Seitenwänden des Speichertransistors gebildet. Unter Verwendung der Seitenwände 225 als Maske wird Arsen (As) bei 35 keV und 4,0 . 10¹⁵ cm^-3 ionenimplantiert. Folglich werden Source/Drain-Bereiche, der Source- Bereich 223 und der Drain-Bereich 224 der Transistoren im Peripheriebereich geschaffen.

Wie in Fig. 114 dargestellt ist, wird ein Siliziumoxidfilm 226 aus z. B. einem TEOS-(Tetraethylorthosilikat) Film auf dem Speichertransistorbereich abgeschieden. Der Oxidfilm wird für etwa 30 Minuten gesintert. Anschließend wird ein Photolackmuster 261 gebildet, um den Siliziumoxidfilm 226 auf dem Source-Bereich 223 freizulegen. Unter Verwendung des Photolackmusters 261 als Maske wird der Siliziumoxidfilm 226 und ein Abschnitt der Seitenwand 225, die sich auf dem Source-Bereich 223 befindet, geätzt. Folglich wird ein Kontaktloch 268 in einem Bereich auf dem Source-Abschnitt 223 gebildet, wie in Fig. 115 dargestellt ist. Anschließend wird der Photolack 221b entfernt.

Wie in Fig. 116 gezeigt ist, wird eine polykristalline Siliziumschicht 262 auf dem Siliziumoxidfilm 226 und auf der inneren Oberfläche des Kontaktlochs 268 durch das CVD- oder ein ähnliches Verfahren geschaffen. Ein Oxidfilm 263 wird durch das CVD- oder ein ähnliches Verfahren auf der polykristallinen Siliziumschicht 262 gebildet. Dann wird ein Photolackmuster 264 auf dem Oxidfilm 263 über dem Source-Bereich 223 geschaffen. Gleichzeitig wird ein Endabschnitt des Photolackmusters 264 so gebildet, daß er sich auf dem Endbereich des Steuer-Gate-Elektrode 220 und der Floating-Gate- Elektrode 219 auf der Seite der Source befindet. Folglich können die polykristalline Siliziumschicht 262 und die Subbitleitung 227 einen größeren Abstand aufweisen, wodurch die gewünschte Durchbruchspannung der polykristallinen Siliziumschicht 262 und der Subbitleitung 227 sichergestellt werden kann. Zusätzlich kann auch die Durchbruchspannung zwischen der Steuer-Gate-Elektrode 220 und der polykristallinen Siliziumschicht 262 auf einen gewünschten Wert eingestellt werden.

Wie in Fig. 117 gezeigt ist, werden der Oxidfilm 263 und die polykristalline Siliziumschicht 262 unter Verwendung des Photolackmusters 264 als Maske geätzt. Folglich kann eine Verdrahtungsschicht 262, die die in Wortleitungsrichtung angeordneten Source-Bereiche 223 elektrisch verbindet, geschaffen werden.

Wie in Fig. 118 gezeigt ist, wird der Photolack 264 dann entfernt, und ein Oxidfilm 265 wird durch das CVD- oder ein ähnliches Verfahren auf den Oxidfilmen 226 und 263 gebildet. Ein Photolackmuster 266 wird gebildet, um den Oxidfilm 265 auf dem Drain-Diffusionsbereich 224 freizulegen. Unter Verwendung des Photolackmusters 266 als Maske werden die auf dem Drain-Bereich 224 gebildeten Oxidfilme 265 und 226 durch Ätzen entfernt. Folglich wird ein Abschnitt des Drain-Bereichs 224 freigelegt.

Wie in Fig. 119 gezeigt ist, wird eine polykristalline Siliziumschicht mit einer Dicke von etwa 200 nm (2000 Å) durch das CVD- oder ein ähnliches Verfahren gebildet, nachdem der Photolack 266 entfernt worden ist, und Störstellen werden in die polykristalline Siliziumschicht eingelagert, um diese leitend zu machen. Dann wird Photolack 228 mit einer vorbestimmten Form auf der polykristallinen Siliziumschicht abgeschieden, die polykristalline Siliziumschicht wird unter Verwendung des Photolacks 228 als Maske gemustert und damit die Subbitleitung 227 geschaffen. Anschließend werden dieselben Schritte wie bei der oben beschriebenen vierzehnten Ausführungsform ausgeführt und die nicht-flüchtige Halbleiterspeichereinrichtung ist fertig.

Unter Bezugnahme auf die Fig. 120 bis 125 sowie 156 bis 159 eine achtzehnte Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 120 ist ein Teilquerschnitt der nicht-flüchtigen Halbleiterspeichereinrichtung nach der achtzehnten Ausführungsform der vorliegenden Erfindung. Die Fig. 121 bis 125 zeigen den ersten bis fünften Schritt der Herstellung der nicht-flüchtigen Halbleiterspeichereinrichtung von Fig. 156. Fig. 156(a) ist eine Draufsicht und Fig. 156(b) ein Querschnitt entlang der Achse B-B von Fig. 156(a). Die Figuren zeigen die gewöhnliche Struktur der nicht- flüchtigen Halbleiterspeichereinrichtung der achtzehnten Ausführungsform. Fig. 157 ist ein Teilquerschnitt zur Erläuterung des Schreibvorgangs der gewöhnlichen nicht-flüchtigen Halbleiterspeichereinrichtung von Fig. 156. Fig. 158 ist ein Teilquerschnitt zur Erläuterung des Löschvorgangs der nicht- flüchtigen Halbleiterspeichereinrichtung von Fig. 156. Fig. 159 ist ein Teilquerschnitt zur Erläuterung von Schwierigkeiten der gewöhnlichen nicht-flüchtigen Halbleiterspeichereinrichtung von Fig. 156.

Unter Bezugnahme auf die Fig. 156 bis 159 wird die gewöhnliche Struktur der nicht-flüchtigen Halbleiterspeichereinrichtung beschrieben, die zur achtzehnten Ausführungsform der vorliegenden Erfindung gehört. Die in Fig. 156(a) und (b) gezeigte nicht- flüchtige Halbleiterspeichereinrichtung dieses Typs wird allgemein als nicht-flüchtige Halbleiterspeichereinrichtung mit einem Speicherzellenfeld mit virtueller Masse bezeichnet.

Wie in Fig. 156(b) dargestellt ist, sind n-Dotierbereiche 302a, 302b, 302c und 302d mit einer hohen Konzentration, die als Bitleitungen dienen, ungefähr parallel zueinander in einem Abstand zueinander auf der Hauptoberfläche eines p-Halbleitersubstrats 301 gebildet. Auf Abschnitten, die durch die Dotierbereiche 302a bis 302d hoher Konzentration eingeschlossen sind, sind Floating-Gates 305a, 305b und 305 mit einem Isolierfilm 304 dazwischen gebildet. Ein Isolierfilm 306 ist gebildet, der diese Floating-Gates 305a, 305b und 305 bedeckt. Auf der Oberfläche des Isolierfilms 306 ist ein Steuer-Gate 307 geschaffen. Das Steuer-Gate 307 erstreckt sich über eine Mehrzahl von Floating-Gates 305 und kreuzt die Dotierbereiche 302a bis 302d hoher Konzentration ungefähr senkrecht, wie in Fig. 156(a) dargestellt ist.

Unter Bezugnahme auf die Fig. 157 und 158 wird der gewöhnliche Betrieb der nicht-flüchtigen Halbleiterspeichereinrichtung beschrieben. Zuerst wird der Schreibvorgang erläutert. Unter Bezugnahme auf die Fig. 156(a) und 157 wird das Schreiben in das Floating-Gate 305b beschrieben. Wenn im Floating-Gate 305b ein Schreibvorgang ausgeführt werden soll, wird eine Spannung von etwa 12 V an das Steuer-Gate 307 angelegt, das sich über dem Floating-Gate 305b befindet, und dem Dotierbereich 302b hoher Konzentration, der als Bitleitung dient, wird eine Spannung von ungefähr 5 V zugeführt.

Zu diesem Zeitpunkt wird der Dotierbereich 302a hoher Konzentration in einem schwebenden Zustand gehalten. Der Dotierbereich 302c liegt auf Masse. Somit fließt ein Strom vom Dotierbereich 302b hoher Konzentration zum Dotierbereich 302c hoher Konzentration. Gleichzeitig werden Elektronen in das Floating-Gate 305b eingelagert und damit wird ein Schreiben in das Floating-Gate 305b ausgeführt.

Nun wird der Löschvorgang beschrieben. Wenn Information, die in die Floating-Gates 305, 305a und 305b eingeschrieben worden ist, gelöscht werden soll, werden die Steuer-Gates 307 auf dem Massepotential gehalten und eine Spannung von etwa 10 V wird an jeden der Dotierbereiche 302a bis 302d hoher Konzentration angelegt. Folglich werden Elektronen gleichzeitig aus den Floating-Gates 305, 305a und 305b abgezogen und die darin eingeschriebene Information wird gelöscht. Das ist in Fig. 158 dargestellt.

Wenn ein Betrieb nach der vorliegenden Erfindung durch die nicht- flüchtige Halbleiterspeichereinrichtung mit dem Speicherzellenfeld mit virtueller Masse der oben beschriebenen Struktur, die in der oben beschriebenen Weise arbeitet, ausgeführt werden soll, tritt das folgende Problem auf, das unter Bezugnahme auf Fig. 159 beschrieben wird.

Wenn der Betrieb nach der vorliegenden Erfindung durch die nicht- flüchtige Halbleiterspeichereinrichtung mit dem Speicherzellenfeld mit virtueller Masse ausgeführt werden soll, tritt ein Problem beim Schreibvorgang auf. Wie in Fig. 159 gezeigt ist, wird ein Spannung von etwa -8 V an das ausgewählte Steuer-Gate 307 angelegt, wenn durch den Schreibvorgang nach der vorliegenden Erfindung Information in das Floating-Gate 305a geschrieben werden soll. Gleichzeitig wird eine Spannung von ungefähr 5 V an die ausgewählte Bitleitung angelegt, d. h. in diesem Beispiel an den Dotierbereich 302b hoher Konzentration, der als Bitleitung dient. Die nicht ausgewählten Bitleitungen, d. h. in diesem Beispiel die Dotierbereiche 302a, 302c und 302d hoher Konzentration, werden auf dem Massepotential gehalten.

Wie durch die Pfeile in Fig. 159 angegeben ist, werden folglich Elektronen sowohl aus dem Floating-Gate 305a als auch aus dem Floating-Gate 305b, das dem Floating-Gate 305a benachbart ist, abgezogen. Der Grund dafür ist, daß ein Ende des Dotierbereichs 302b hoher Konzentration so gebildet ist, daß er teilweise mit dem Floating-Gate 305a überlappt, und daß das andere Ende so gebildet ist, daß er teilweise mit dem Floating-Gate 305b überlappt.

Weil die Floating-Gates 305a und 305b an Stellen gebildet sind, die teilweise mit dem Dotierbereichs 302b hoher Konzentration überlappen, werden an den überlappenden Abschnitten Elektronen durch den FN-Effekt aus den jeweiligen Floating-Gates 305a und 305b abgezogen. Dieser Zustand entspricht dem Schreiben von Informationen in die beiden Floating-Gates 305a und 305b. Folglich arbeitet die nicht-flüchtige Halbleiterspeichereinrichtung möglicherweise fehlerhaft.

Die nicht-flüchtige Halbleiterspeichereinrichtung dieser Ausführungsform ist vorgeschlagen worden, um das oben beschriebene Problem zu beseitigen. Unter Bezugnahme auf die Fig. 120 bis 125 werden nun Struktur und Betrieb der nicht-flüchtigen Halbleiterspeichereinrichtung dieser Ausführungsform beschrieben.

Wie in Fig. 120 dargestellt ist, befindet sich bei der nicht- flüchtigen Halbleiterspeichereinrichtung mit dem Speicherzellenfeld mit virtueller Masse nach der vorliegenden Ausführungsform ein Ende der Dotierbereiche 302a, 302b, 302c und 302d hoher Konzentration, die als Bitleitungen dienen, unter dem Floating-Gate 305 und nicht unter dem benachbarten Floating-Gate 305. Die Konzentration in den Dotierbereichen 302a, 302b, 302c und 302d hoher Konzentration, ist bevorzugterweise nicht niedriger als 10²⁰/cm³.

Wie in Fig. 120 gezeigt ist, befindet sich genauer gesagt ein Ende des Dotierbereichs 302b hoher Konzentration unter dem Floating-Gate 305a. Der Dotierbereich 302b ist jedoch so verschoben, daß er nicht mit dem Floating-Gate 305b überlappt, das dem Floating-Gate 305a benachbart ist. Mit Ausnahme dieses Punktes stimmt die Struktur mit der in Fig. 156(b) gezeigten nahezu überein.

Auf diese Weise kann durch Bilden des Dotierbereichs 302b hoher Konzentration so, daß sein Endabschnitt das benachbarte Floating- Gate 305b nicht überlappt, das Problem vermieden werden, daß Elektronen aus dem benachbarten Floating-Gate 305b abgezogen werden, wenn für das Floating-Gate 305a der Schreibvorgang nach der vorliegenden Erfindung ausgeführt wird. Daher kann das Schreiben von Informationen stabiler ausgeführt werden.

Unter Bezugnahme auf die Fig. 121 bis 125 wird ein Herstellungsverfahren für die nicht-flüchtige Halbleiterspeichereinrichtung nach der vorliegenden Ausführungsform mit der in Fig. 120 gezeigten Struktur beschrieben.

Wie in Fig. 121(a) und (b) dargestellt ist, wird auf der Hauptoberfläche des p-Siliziumsubstrats 301 ein Isolierfilm 304 mit einer Dicke von etwa 10 nm (100 Å) gebildet. Auf diesem Isolierfilm 304 wird durch das CVD- oder ein ähnliches Verfahren eine erste polykristalline Siliziumschicht 305c mit einer Dicke von etwa 100 nm (1000 Å) abgeschieden.

Photolack 308 mit einer gewünschten Dicke wird auf die erste polykristalline Siliziumschicht 305c aufgebracht. Dem Photolack 308 wird eine vorbestimmte Gestalt aufgeprägt. Unter Verwendung des gemusterten Photolacks 308 als Maske wird der erste polykristalline Siliziumfilm 305c durch Ätzen gemustert.

Wie in Fig. 122(a) gezeigt ist, werden unter Verwendung des Photolacks 308 als Maske n-Fremdatome wie z. B. Arsen (As) in die Hauptoberfläche des p-Halbleitersubstrats 301 ionenimplantiert, nachdem die erste polykristalline Siliziumschicht 305 gemustert worden ist. Zu diesem Zeitpunkt wird der Implantationswinkel der Fremdatome um einen vorbestimmten Winkel Θ geneigt. Folglich können durch die Abschattung durch den Photolack 308 die Dotierbereiche 302a bis 302d hoher Konzentration so gebildet werden, daß ihre Endabschnitte teilweise mit nur einem der benachbarten Floating- Gates überlappen.

Der Wert des Winkels Θ beträgt bevorzugterweise etwa 7°. Durch das Ionenimplantieren von Arsen (As) mit einer Abweichung von der Vertikalen um den Winkel Θ können Dotierbereiche 302a bis 302d hoher Konzentration gebildet werden, die eine erste polykristalline Siliziumschicht 305c überlappen, aber gegenüber der anderen ersten polykristallinen Siliziumschicht 305 verschoben sind, die dieser ersten polykristallinen Siliziumschicht 305 benachbart ist. Ein Draufsicht auf diesen Zustand ist in Fig. 122(b) dargestellt.

Wie in Fig. 123 gezeigt ist, wird durch das CVD- oder ein ähnliches Verfahren ein Oxidfilm 309 geschaffen, um die erste polykristalline Siliziumschicht 305c zu bedecken, nachdem der Photolack 308 entfernt worden ist. Durch Rückätzen des Oxidfilms 309 liegt der Oxidfilm 309 nur noch zwischen den ersten polykristallinen Siliziumschichten 305c.

Wie in Fig. 124 dargestellt ist, wird auf dem Oxidfilm 309 und auf der ersten polykristallinen Siliziumschicht 305c ein Isolierfilm 306 durch das CVD- oder ein ähnliches Verfahren gebildet. Eine zweite polykristalline Siliziumschicht 307a mit einer vorbestimmten Dicke wird durch das CVD- oder ein ähnliches Verfahren auf dem Isolierfilm 306 abgeschieden. Wie in Fig. 125(a) gezeigt ist, wird ein Photolack 310 auf die zweite polykristalline Siliziumschicht 307a aufgebracht, und dem Photolack 310 wird eine vorbestimmte Form aufgeprägt. Wie in Fig. 125(b) gezeigt ist, wird der Photolack 310 hier in einer Richtung ungefähr senkrecht zu den Dotierbereichen 302a bis 302d hoher Konzentration gemustert. Durch Ätzen unter Verwendung des so gemusterten Photolacks 310 als Maske werden ein Steuer-Gate 307, Floating-Gates 305a, 305b und 305 und ein Isolierfilm 306 geschaffen, wie in Fig. 125(a) dargestellt ist. Anschließend wird der Photolack 310 entfernt. Durch die oben angeführten Schritte ist die in Fig. 120 gezeigte nicht-flüchtige Halbleiterspeichereinrichtung fertig.

Unter Bezugnahme auf Fig. 126 wird eine Modifikation der in Fig. 120 gezeigten achtzehnten Ausführungsform beschrieben. Bei der in Fig. 120 dargestellten nicht-flüchtigen Halbleiterspeichereinrichtung sind nur die Dotierbereiche 302a bis 302d hoher Konzentration geschaffen. Bei dieser Modifikation jedoch werden n-Dotierbereiche 302a bis 302d hoher Konzentration, die mit dem Schreibvorgang in Beziehung stehen, in derselben Weise wie bei der oben beschriebenen achtzehnten Ausführungsform gebildet, und ferner wird ein n- Dotierbereich 303 niedriger Konzentration gebildet. Durch Schaffung des Dotierbereichs 303 niedriger Konzentration können die Betriebsbedingungen der nicht-flüchtigen Halbleiterspeichereinrichtung verbessert werden. Der Dotierbereich 303 niedriger Konzentration kann durch Ionenimplantation von n- Fremdatomen, wie z. B. Arsen (As) in die Hauptoberfläche des Halbleitersubstrats 301 unter einem Einschußwinkel gebildet werden, der mit dem gewöhnlichen übereinstimmt.

Für die beispielhafte Implantationsbedingung wird Arsen (As) mit einer höheren Konzentration als 10¹¹/cm³ eingelagert, um den Dotierbereich 303 niedriger Konzentration zu schaffen. Folglich beträgt die Konzentration im Dotierbereich 303 niedriger Konzentration 10 ¹⁶/cm³ oder mehr. Gleichzeitig sollte die Arsendosis zur Bildung der Dotierbereiche 302a bis 302d hoher Konzentration bevorzugterweise gleich 10¹⁵/cm³ oder höher sein. Damit beträgt die Konzentration der sich ergebenden Dotierbereiche 302a bis 302d hoher Konzentration 10 ²⁰/cm³.

Unter Bezugnahme auf Fig. 127 wird die Erfindung nun zusammengefaßt. Fig. 127 zeigt ein schematisches Diagramm der wesentlichen Komponenten der nicht-flüchtigen Halbleiterspeichereinrichtung nach der vorliegenden Erfindung. Wie in Fig. 127 dargestellt ist, sind Dotierbereiche 402a und 402b in einem Abstand voneinander auf der Hauptoberfläche eines Halbleitersubstrats 401 gebildet. Ein Isolierfilm 403 ist auf einem Kanalbereich 409 zwischen den Dotierbereichen 402a und 402b gebildet. Auf dem Isolierfilm 403 ist ein Floating-Gate 404 geschaffen. Dieses Floating-Gate 404 dient als Elektronenspeichermittel. Auf dem Floating-Gate 404 ist eine Wortleitung 406 mit einem dazwischen befindlichen Isolierfilm 405 gebildet. Ein Zwischenschicht-Isolierfilm 407 ist auf der Wortleitung 406 und eine Bitleitung 408 auf dem Zwischenschicht- Isolierfilm 407 geschaffen. Die Bitleitung 408 ist über ein Kontaktloch 410 im Zwischenschicht-Isolierfilm 407 elektrisch mit dem Dotierbereich 402a verbunden.

Der kennzeichnende Betrieb der vorliegenden Erfindung wird in der nicht-flüchtigen Halbleiterspeichereinrichtung mit der oben beschriebenen Struktur ausgeführt. Zuerst entspricht beim kennzeichnende Betrieb der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung der Anfangszustand dem gelöschten Zustand. Genauer gesagt entspricht ein Zustand, bei dem Elektronen im Floating-Gate 404 gespeichert sind, dem gelöschten Zustand (Anfangszustand). Zum Speichern von Elektronen im Floating-Gate 404 wird zuerst die Bitleitung 408 im schwebenden Zustand gehalten und eine Spannung von z. B. -10 V wird an das Halbleitersubstrat 401 angelegt. Gleichzeitig wird eine Spannung von etwa 10 V an die Wortleitung 406 angelegt. Folglich werden Elektronen durch den FN- Effekt (Kanal-FN) an der gesamten Oberfläche des Kanalbereichs 409 in das Floating-Gate 404 eingelagert. Die Schwellenspannung Vth(E) des Speichertransistors im gelöschten Zustand ist höher als die Spannung V_READ, die beim Lesen an die Wortleitung 406 angelegt wird.

Zuerst wird die Einrichtung wie oben beschrieben gelöscht, und durch Abziehen von Elektronen aus einem vorbestimmten Speichertransistor wird ein Schreiben von Informationen ausgeführt. Beim Schreiben wird eine Spannung von ungefähr 5 V an die Bitleitung 408 angelegt. Gleichzeitig wird das Halbleitersubstrat 401 auf dem Massepotential gehalten. Eine Spannung von etwa -10 V wird der Wortleitung 406 zugeführt. Folglich werden Elektronen aus dem Floating-Gate 404 abgezogen. Zu diesem Zeitpunkt wird das Abziehen der Elektronen durch einen FN-Effekt am überlappenden Abschnitt zwischen dem Floating-Gate 404 und dem Dotierbereich 402a ausgeführt. Folglich wird die Schwellenspannung Vth(P) des Speichertransistors nach dem Schreiben kleiner als die Spannung V_READ, die beim Lesen an die Wortleitung 406 angelegt wird.

Wie oben beschrieben worden ist, entspricht beim Betrieb der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung der Zustand, in dem Elektronen in den Speichertransistor eingelagert worden sind, dem gelöschten Zustand. Information wird geschrieben, indem Elektronen von einem vorbestimmten Speichertransistor unter allen Speichertransistoren abgezogen wird. Bei jeder der oben beschriebenen Ausführungsformen ist die vorliegende Erfindung auf eine nicht-flüchtige Halbleiterspeichereinrichtung angewandt worden.

Die vorliegende Erfindung kann jedoch auch auf andere Halbleiterspeichereinrichtungen als die nicht-flüchtigen Halbleiterspeichereinrichtungen angewandt werden.

Entsprechend der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung wird der Übergang zwischen dem ersten und zweiten Wannenbereich in Sperrichtung vorgespannt, wenn eine Spannung an den ersten Wannenbereich angelegt wird. Selbst wenn eine Spannung an den ersten Wannenbereich angelegt wird, fließt daher kein Strom zum zweiten Elementbildungsbereich. Durch Anlegen einer Spannung an den ersten Wannenbereich und durch Anlegen einer Spannung an das Steuer-Gate, die ein anderes Vorzeichen als die an den ersten Wannenbereich angelegte Spannung aufweist, kann die Potentialdifferenz zwischen dem ersten Wannenbereich und dem Steuer- Gate relativ vergrößert werden, während die Maximalspannung im Halbleitersubstrat gesenkt werden kann. Damit kann ein Kanal-FN- Effekt ausgelöst werden, der Schreib/Löschvorgänge ermöglicht. Wie oben beschrieben worden ist, kann bei der nicht-flüchtigen Halbleiterspeichereinrichtung die Last für die Peripherieschaltung vermindert werden, weil die Maximalspannung im Halbleitersubstrat gesenkt werden kann. Das ist für einen höheren Integrationsgrad vorteilhaft.

Ferner sind bei der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung die Subbitleitungen mit jeweiligen Drain-Bereichen einer Mehrzahl von Speichertransistoren verbunden. Daher kann beim Lesen ein hoher Lesestrom erreicht werden, der eine höhere Lesegeschwindigkeit als eine NAND-Vorrichtung ermöglicht.

Ferner ist bei der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung die Bitleitung in eine Haupt- und eine Subbitleitung unterteilt. Die Haupt- und die Subbitleitung werden über einen Auswahlgattertransistor leitend gemacht. Daher kann eine Subbitleitung elektrisch von einer zweiten Subbitleitung getrennt werden, während sie sich die Hauptbitleitung teilen. Wenn der Schreibvorgang unter Verwendung der ersten Subbitleitung ausgeführt wird, kann die zweite Subbitleitung entsprechend elektrisch von der einen Subbitleitung getrennt werden. Daher tritt bei diesem Schreibvorgang keine Drain-Störung in den Speichertransistoren auf, die mit der zweiten Bitleitung verbunden sind. Damit kann bei der nicht-flüchtigen Halbleiterspeichereinrichtung die Drain-Störung vermindert werden.

Ferner wird bei der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung das Datenschreiben durch Drain-FN ausgeführt. Daher kann das Datenschreiben mit hoher Effizienz bei einem kleineren Stromfluß durch die Bitleitungen ausgeführt werden. Weil der Stromfluß durch die Bitleitung vermindert werden kann, kann ein Material mit einem höheren Widerstand als Bitleitung benutzt werden. Somit können Bitleitungen aus anderen Materialien als Aluminium geschaffen werden. Damit wird gleichzeitig eine Zweischichtstruktur der Haupt- und Subbitleitung und eine Miniaturisierung der Bitleitungen erreicht.

Bei der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung können die Speichertransistoren durch Drain-FN in den geschriebenen Zustand versetzt werden. Daher kann im Vergleich zur NOR-Vorrichtung, bei der der Schreibvorgang unter Verwendung heißer Kanalelektronen ausgeführt wird, die Schreibeffizienz verbessert werden, und damit wird die Leistungsaufnahme vermindert.

Durch die erfindungsgemäße nicht-flüchtige Halbleiterspeichereinrichtung kann der erfindungsgemäße Betrieb stabiler ausgeführt werden.

Claims (49)

1. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
eine Mehrzahl von Speicherzellen (M), die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind,
eine Mehrzahl von Wortleitungen (WL), die entsprechend der Mehrzahl von Zeilen gebildet sind,
eine Mehrzahl von Hauptbitleitungen (MB), die entsprechend der Mehrzahl von Spalten gebildet sind,
eine Source-Leitung (SL), die gemeinsam für die Mehrzahl von Speicherzellen gebildet ist,
wobei die Mehrzahl von Speicherzellen in eine Mehrzahl von Sektoren (SE1, SE2) unterteilt ist, wobei jeder eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, aufweist,
eine Mehrzahl von Subbitleitungsgruppen (SB), die entsprechend der Mehrzahl von Sektoren gebildet sind, wobei jede der Subbitleitungsgruppen eine Mehrzahl von Subbitleitungen entsprechend der Mehrzahl von Spalten in einem entsprechenden der Sektoren aufweist,
ein erstes Verbindungsmittel (SG1, SG2, 1260) zum selektiven Verbinden von einer der Mehrzahl von Subbitleitungsgruppen mit der Mehrzahl von Hauptbitleitungen,
wobei jede der Mehrzahl von Speicherzellen ein Steuer-Gate, das mit einer entsprechenden Wortleitung verbunden ist, eine Drain, die mit einer entsprechenden Subbitleitung verbunden ist, eine Source, die mit der Source-Leitung verbunden ist, und ein Floating-Gate aufweist,
ein Elektroneninjektionsmittel zum gleichzeitigen Injizieren von Elektronen in die Floating-Gates einer Mehrzahl von Speicherzellen in einem ausgewählten Sektor beim Löschen, um die Mehrzahl von Speicherzellen zu einer ersten Anreicherung zu zwingen, die durch eine erste Schwellenspannung definiert ist, und
ein Elektronenextraktionsmittel zum Extrahieren von Elektronen aus dem Floating-Gate einer ausgewählten Speicherzelle beim Programmieren, um die Speicherzelle zu einer zweiten Anreicherung zu zwingen, die durch eine zweite Schwellenspannung definiert ist.

2. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Mehrzahl von Speicherzellen eine Speicherzelle mit geschichteten Gates aufweist.

3. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
die Mehrzahl von Speicherzellen in einer Wanne (1008) gebildet ist, das Elektroneninjektionsmittel ein erstes Spannungsanlegemittel (1030, 1250) aufweist, zum Anlegen einer vorbestimmten positiven Spannung an Wortleitungen entsprechend dem ausgewählten Sektor und zum Anlegen einer vorbestimmten negativen Spannung an die Wanne, wodurch beim Löschen Elektronen durch einen Tunneleffekt in die Floating-Gates der Mehrzahl von Speicherzellen im ausgewählten Sektor injiziert werden, und
das Elektroneninjektionsmittel ein zweites Spannungsanlegemittel (1030, 1080) aufweist, zum Anlegen einer vorbestimmten negativen Spannung an eine ausgewählte Wortleitung und zum Anlegen einer vorbestimmten positiven Spannung an eine ausgewählte Hauptbitleitung, wodurch beim Programmieren Elektronen durch einen Tunneleffekt vom Floating-Gate der ausgewählten Speicherzelle extrahiert werden.

4. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Ansprüche 1 bis 3, gekennzeichnet durch
ein Positivspannung-Erzeugungsmittel (1210, 1220), das eine Versorgungsspannung von außen empfängt, zum Erzeugen der vorbestimmten positiven Spannung, und
ein Negativspannung-Erzeugungsmittel (1230, 1240), das die Versorgungsspannung von außen empfängt, zum Erzeugen der vorbestimmten negativen Spannung.

5. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
das Elektroneninjektionsmittel ein Mittel (1110) zum Versetzen der Source-Leitung in einen schwebenden Zustand, und
ein Mittel (1260) zum Versetzen der Subbitleitungen im ausgewählten Sektor in schwebende Zustände aufweist.

6. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Ansprüche 1 bis 5, gekennzeichnet durch ein Mittel (1030) zum Anlegen eines Massepotentials an die Wortleitungen entsprechend dem nicht ausgewählten Sektor.

7. Nicht-flüchtige Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Elektronenextraktionsmittel ein Mittel (1250) zum Anlegen eines Massepotentials an die Wanne aufweist.

8. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 7, gekennzeichnet durch
ein Mittel (1030) zum Anlegen eines Massepotentials an nicht- ausgewählte Wortleitungen beim Programmieren, und
ein Mittel (1040, 1080) zum Anlegen eines Massepotentials an nicht- ausgewählte Bitleitungen im ausgewählten Sektor beim Programmieren.

9. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Ansprüche 1 bis 8, gekennzeichnet durch
ein Halbleitersubstrat (1001) eines ersten Leitfähigkeitstyps, eine Wanne (1009) eines zweiten Leitfähigkeitstyps, die im Halbleitersubstrat des ersten Leitfähigkeitstyps gebildet ist, und
eine Mehrzahl von Wannen (1008) des ersten Leitfähigkeitstyps, die in der Wanne des zweiten Leitfähigkeitstyps gebildet sind,
wobei die Mehrzahl von Speicherzellen in der Mehrzahl von Wannen des ersten Leitfähigkeitstyps gebildet sind.

10. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Ansprüche 1 bis 9, gekennzeichnet durch
ein Negativspannung-Erzeugungsmittel (1230, 1240), das eine Versorgungsspannung von außen empfängt, zum Erzeugen einer vorbestimmten negativen Spannung,
wobei das Negativspannung-Erzeugungsmittel eine Mehrzahl von Transistorvorrichtungen (D230) aufweist, die jeweils in einer der Wannen (1232) des ersten Leitfähigkeitstyps gebildet sind.

11. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Ansprüche 1 bis 10, gekennzeichnet durch
eine Mehrzahl von Kapazitätsmitteln (C0, C1), die entsprechend der Mehrzahl von Hauptbitleitungen gebildet sind, und
ein zweites Verbindungsmittel (TG1, TG2) zum Verbinden der Mehrzahl von Kapazitätsmitteln mit der Mehrzahl von Hauptbitleitungen beim Programmieren.

12. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 11, gekennzeichnet durch ein Auswahlmittel (1040) zum periodischen und wiederholten Auswählen der Mehrzahl von Hauptbitleitungen zum periodischen und wiederholten Auswählen der Mehrzahl von Subbitleitungen im ausgewählten Sektor beim Programmieren.

13. Nicht-flüchtige Halbleiterspeichereinrichtung nach eisen der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß
die Source-Leitung in eine Mehrzahl von Source-Leitungsabschnitte (SL1, SL2) entsprechend der Mehrzahl von Sektoren unterteilt ist, und
die nicht-flüchtige Halbleiterspeichereinrichtung ferner ein Potentialeinstellmittel (1270, 1281, 1282) aufweist, zum Einstellen eines Source-Leitungsabschnitts entsprechend dem ausgewählten Sektor und eines anderen Source-Leitungsabschnitts entsprechend dem nicht-ausgewählten Sektor beim Löschen auf Potentiale, die voneinander verschieden sind.

14. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Mehrzahl von Speicherzellen in einer Wanne (1008) gebildet ist, das Elektroneninjektionsmittel ein Spannungsanlegemittel (1030, 1250) aufweist zum Anlegen einer vorbestimmten positiven Spannung an Wortleitungen entsprechend dem ausgewählten Sektor und zum Anlegen einer vorbestimmten negativen Spannung an die Wanne, um Elektronen in die Floating-Gates der Mehrzahl von Speicherzellen im ausgewählten Sektor durch einen Tunneleffekt zu injizieren, das Potentialeinstellmittel ein Source-Potentialeinstellmittel (1270) aufweist, zum Versetzen eines Source-Leitungsabschnitts entsprechend dem ausgewählten Sektor in einen schwebenden Zustand und zum Anlegen einer vorbestimmten negativen Spannung an einen Source-Leitungsabschnitt entsprechend dem nicht-ausgewählten Sektor.

15. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß das Source-Potentialeinstellmittel ein Dekodermittel (1270) aufweist, zum Auswählen von einer der Mehrzahl von Source- Leitungsabschnitt zum Versetzen eines ausgewählten Source- Leitungsabschnitts in einen schwebenden Zustand und zum Anlegen der vorbestimmten negativen Spannung an einen nicht-ausgewählten Source- Leitungsabschnitt.

16. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß
die Mehrzahl von Speicherzellen in einer Wanne (1008) gebildet ist, das Floating-Gate jeder Speicherzelle einen Gate-Bird's-Beak (gb) in der Umgebung der Source und der Drain aufweist,
das Elektroneninjektionsmittel ein Spannungsanlegemittel (1030, 1250) aufweist zum Anlegen einer vorbestimmten positiven Spannung an Wortleitungen entsprechend dem ausgewählten Sektor und zum Anlegen einer vorbestimmten negativen Spannung an die Wanne, um Elektronen in die Floating-Gates der Mehrzahl von Speicherzellen im ausgewählten Sektor durch einen Tunneleffekt zu injizieren, das Potentialeinstellmittel ein Source-Potentialeinstellmittel (1270) aufweist, zum Anlegen einer vorbestimmten negativen Spannung an einen Source-Leitungsabschnitt entsprechend dem ausgewählten Sektor und zum Versetzen eines Source-Leitungsabschnitts entsprechend dem nicht-ausgewählten Sektor in einen schwebenden Zustand.

17. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 16, gekennzeichnet durch ein Dekodermittel (1270) zum Auswählen von einer der Mehrzahl von Source-Leitungsabschnitt und zum Anlegen der vorbestimmten negativen Spannung an einen ausgewählten Source-Leitungsabschnitt und zum Versetzen eines nicht-ausgewählten Source-Leitungsabschnitts in einen schwebenden Zustand.

18. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß
die Mehrzahl von Speicherzellen in einer Wanne (1008) gebildet ist, das Elektroneninjektionsmittel ein Spannungsanlegemittel aufweist zum Anlegen einer vorbestimmten positiven Spannung an Wortleitungen entsprechend dem ausgewählten Sektor und zum Anlegen einer vorbestimmten negativen Spannung an die Wanne, um Elektronen in die Floating-Gates der Mehrzahl von Speicherzellen im ausgewählten Sektor durch einen Tunneleffekt zu injizieren,
das Potentialeinstellmittel ein Source-Potentialeinstellmittel (1270, 1281, 1282) aufweist, zum Anlegen einer ersten negativen Spannung an einen Source-Leitungsabschnitt entsprechend dem ausgewählten Sektor und zum Anlegen einer zweiten negativen Spannung, die höher als die erste negative Spannung ist, an einen Source-Leitungsabschnitt entsprechend dem nicht ausgewählten Sektor.

19. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 18, dadurch gekennzeichnet, daß das Source-Potentialeinstellmittel ein Dekodermittel (1270) aufweist, zum Auswählen von einer der Mehrzahl von Source- Leitungsabschnitt und zum Anlegen der ersten negativen Spannung an einen ausgewählten Source-Leitungsabschnitts und zum Anlegen der zweiten negativen Spannung an einen nicht ausgewählten Source- Leitungsabschnitt.

20. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 18 oder 19, dadurch gekennzeichnet, daß das erste Verbindungsmittel
eine Mehrzahl von Feldefekttransistoren (SG01, SG02, SG11, SG12), die zwischen die jeweiligen der Mehrzahl von Subbitleitungen und entsprechende der Hauptbitleitungen geschaltet sind,
eine Mehrzahl von Auswahlgatterleitungen (SG1, SG2), die entsprechend der Mehrzahl von Sektoren gebildet sind, die mit den Gates der entsprechenden der Mehrzahl von Feldefekttransistoren verbunden werden sollen, und
ein Dekodermittel (1260) zum Auswählen von einer der Auswahlgatterleitungen und zum Anlegen der ersten negativen Spannung an eine ausgewählte Auswahlgatterleitung, während die zweite negative Spannung an eine nicht-ausgewählte Auswahlgatterleitung angelegt wird, aufweist,
das Source-Potentialeinstellmittel eine Mehrzahl von Schaltmitteln (1281, 1282) aufweist, die entsprechend der Mehrzahl von Sektoren gebildet sind und jeweils ein Potential einer entsprechenden Auswahlgatterleitung einem entsprechenden Source-Leitungsabschnitt zuführen.

21. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch dadurch gekennzeichnet, daß
die Wanne in eine Mehrzahl von Wannenbereiche unterteilt ist, jeder der Mehrzahl von Wannenbereichen mindestens einen der Mehrzahl von Sektoren aufweist,
die Mehrzahl von Auswahlgatterleitungen mit der Mehrzahl von Wannenbereichen gekoppelt ist,
beim Löschen eine negative Spannung an einen ausgewählten der Mehrzahl von Wannenbereichen angelegt wird, und
beim Löschen die Sources der Speicherzellen, die im ausgewählten Wannenbereich gebildet sind, mit der Mehrzahl von Auswahlgatterleitungen verbunden werden.

22. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Ansprüche 1 bis 21, gekennzeichnet durch ein Kapazitätsmittel (C11, C12), und ein drittes Verbindungsmittel (TG11, TG12) zum Verbinden des Kapazitätsmittels mit der Source-Leitung beim Löschen.

23. Nicht-flüchtige Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 22, dadurch gekennzeichnet, daß das Elektronenextraktionsmittel ein Spannungsanlegemittel zum Vorladen (S33, S43) einer ausgewählten Hauptbitleitung auf ein vorbestimmtes Potential entsprechend einem Wert, während es eine vorbestimmte Spannung an eine ausgewählte Wortleitung anlegt (S31, S41), dann die Source-Leitung zeitweise auf Masse legt (S34, S44) und anschließend eine negative Spannung an die ausgewählte Wortleitung anlegt (S36, S47), aufweist.

24. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 23, gekennzeichnet durch ein Steuermittel (1130) zum Steuern des Spannungsanlegemittels, um die Reihe von Spannungsanlegevorgängen eine vorbestimmte Anzahl von Durchläufen zu wiederholen (S37).

25. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch gekennzeichnet durch
ein Erfassungsmittel (1060) zum Erfassen (S45), ob das Potential der ausgewählten Hauptbitleitung auf einem Massepegel liegt oder nicht, nachdem die Source-Leitung durch das Spannungsanlegemittel zeitweise auf Masse gelegt worden ist, und
ein Steuermittel (1130) zum Steuern des Spannungsanlegemittels, um die Reihe von Spannungsanlegevorgängen zu wiederholen (S45), bis das Erfassungsmittel erfaßt, daß das Potential der ausgewählten Hauptbitleitung auf einem Massepegel liegt.

26. Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellen (M), die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind,
einer Mehrzahl von Wortleitungen (WL), die entsprechend der Mehrzahl von Zeilen gebildet sind,
einer Mehrzahl von Hauptbitleitungen (MB), die entsprechend der Mehrzahl von Spalten gebildet sind, und
einer Source-Leitung (SL), die gemeinsam für die Mehrzahl von Speicherzellen gebildet ist,
wobei die Mehrzahl von Speicherzellen in eine Mehrzahl von Sektoren (SE1, SE2) unterteilt ist, die jeweils eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, aufweisen,
wobei die nicht-flüchtige Halbleiterspeichereinrichtung ferner eine Mehrzahl von Subbitleitungsgruppen (SB), die entsprechend der Mehrzahl von Sektoren gebildet sind, wobei jede der Subbitleitungsgruppen eine Mehrzahl von Subbitleitungen entsprechend der Mehrzahl von Spalten in einem entsprechenden der Sektoren aufweist,
und ein erstes Verbindungsmittel (SG1, SG2, 1260) zum selektiven Verbinden von einer der Mehrzahl von Subbitleitungsgruppen mit der Mehrzahl von Hauptbitleitungen, aufweist,
wobei jede der Mehrzahl von Speicherzellen ein Steuer-Gate, das mit einer entsprechenden Wortleitung verbunden ist, eine Drain, die mit einer entsprechenden Subbitleitung verbunden ist, eine Source, die mit der Source-Leitung verbunden ist, und ein Floating-Gate aufweist,
gekennzeichnet durch die Schritte:
gleichzeitiges Injizieren von Elektronen in die Floating-Gates einer Mehrzahl von Speicherzellen in einem ausgewählten Sektor beim Löschen, um die Mehrzahl von Speicherzellen zu einer ersten Anreicherung zu zwingen, die durch eine erste Schwellenspannung definiert ist, und
Extrahieren von Elektronen aus dem Floating-Gate einer ausgewählten Speicherzelle beim Programmieren, um die Speicherzelle zu einer zweiten Anreicherung zu zwingen, die durch eine zweite Schwellenspannung definiert ist.

27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die Mehrzahl von Speicherzellen in einer Wanne gebildet ist, der Schritt des Injizierens von Elektronen einen Schritt des Anlegens einer vorbestimmten positiven Spannungen an Wortleitungen entsprechend dem ausgewählten Sektor und des Anlegens einer negativen Spannung an die Wanne aufweist, um beim Löschen Elektronen in die Floating-Gates der Mehrzahl von Speicherzellen im ausgewählten Sektors durch einen Tunneleffekt zu injizieren, der Schritt des Extrahierens von Elektronen einen Schritt des Anlegens einer vorbestimmten negativen Spannung an eine ausgewählte Wortleitung und des Anlegens einer vorbestimmten positiven Spannung an eine ausgewählte Subbitleitung aufweist, um beim Programmieren Elektronen aus dem Floating-Gate der ausgewählten Speicherzelle durch einen Tunneleffekt zu extrahieren.

28. Verfahren nach Anspruch 26 oder 27, gekennzeichnet durch den Schritt:
Verbinden einer Mehrzahl von Kapazitätsmittels (C0, C1) jeweils mit der Mehrzahl von Hauptbitleitungen.

29. Verfahren nach einem der Ansprüche 26 bis 28, dadurch gekennzeichnet, daß die Source-Leitung in eine Mehrzahl von Source-Leitungsabschnitte (SL1, SL2) entsprechend der Mehrzahl von Sektoren unterteilt ist, das Verfahren ferner einen Schritt:
Einstellen eines Source-Leitungsabschnitts entsprechend dem ausgewählten Sektor und eines anderen Source-Leitungsabschnitts entsprechend dem nicht-ausgewählten Sektor beim Löschen auf Potentiale, die voneinander verschieden sind, aufweist.

30. Verfahren nach einem der Ansprüche 26 bis 29, gekennzeichnet durch den Schritt:
Verbinden des Kapazitätsmittels mit der Source-Leitung beim Löschen.

31. Verfahren nach einem der Ansprüche 26 bis 30, dadurch gekennzeichnet, daß der Schritt des Extrahierens von Elektronen die Schritte:
Vorladen (S33, S43) einer ausgewählten Hauptbitleitung auf ein vorbestimmtes Potential entsprechend einem Wert und Anlegen (S31, S41) einer vorbestimmten Spannung an eine ausgewählte Wortleitung, Legen der Source-Leitung zeitweise auf Masse (S34, S44) nach dem Vorladeschritt, und
Anlegen einer negativen Spannung (S36, S47) an die ausgewählte Wortleitung nach dem Masse-Legungs-Schritt aufweist.

32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß der Schritt des Extrahierens von Elektronen ferner einen Schritt Wiederholen (S37) des Vorladeschritts, des Schritts der Masse-Legung und des Anlegeschritts für eine vorbestimmte Anzahl von Wiederholungen, aufweist.

33. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß der Schritt des Extrahierens von Elektronen die Schritte Erfassen (S45) nach dem Schritt der Masse-Legung, ob das Potential der ausgewählten Bitleitung auf einem Massepegel liegt, und Wiederholen des Vorladeschritts, des Schritts der Masse-Legung und des Anlegeschritts, bis erfaßt worden ist, daß das Potential der ausgewählten Bitleitung auf einem Massepegel liegt, aufweist.

34. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen (M), die in Zeilen und Spalten angeordnet sind,
wobei jede der Speicherzellen ein Steuer-Gate, ein Floating-Gate, eine Drain und eine Source aufweist,
eine Mehrzahl von Hauptbitleitungen (MB), die jeweils in einer entsprechenden Spalte des Speicherzellenfeldes gebildet sind,
eine Mehrzahl von Subbitleitungen (SB), die jeweils mit der Drain der Speicherzellen in der einen entsprechenden Spalte des Speicherzellenfeldes verbunden sind,
eine Mehrzahl von Schalttransistoren (SG1, SG2), die jeweils von einem extern angelegten Adreßsignal abhängig sind, zum Verbinden einer entsprechenden der Mehrzahl von Hauptbitleitungen mit einer entsprechenden der Mehrzahl von Subtbitleitungen,
eine Mehrzahl von Wortleitungen (WL), die jeweils mit dem Steuer- Gate der Speicherzellen in einer entsprechenden Zeile des Speicherzellenfeldes verbunden sind,
eine Source-Leitung (SL), die mit der Source-Elektrode der Mehrzahl von Speicherzellen verbunden ist, und
ein Zeilendekodermittel (1030, 1240), das von einem extern angelegten Adreßsignal abhängig sind, zum selektiven Anlegen einer negativen Spannung an die Mehrzahl von Wortleitungen.

35. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
ein Halbleitersubstrat,
eine Hauptbitleitung (MB1), die auf dem Substrat gebildet ist,
eine erste und eine zweite Subbitleitung, die in Reihe gebildet und jeweils parallel zur Hauptbitleitung auf dem Substrat gebildet sind,
einen ersten und einen zweiten Schalttransistor, die jeweils von einem Sektorauswahlsignal abhängig sind, zum Verbinden der Hauptbitleitung mit einer entsprechenden der ersten und zweiten Subbitleitung,
eine erste Speicherzellengruppe mit einer Mehrzahl von Speicherzellen, die jeweils mit der ersten Subbitleitung verbunden sind, und
eine zweite Speicherzellengruppe mit einer Mehrzahl von Speicherzellen, die jeweils mit der zweiten Subbitleitung verbunden sind,
wobei jede Speicherzelle ein Steuer-Gate und ein Floating-Gate, die auf dem Substrat gebildet sind, und eine Drain und eine Source, die in einem Substratbereich gebildet sind, aufweist, und
jede Speicherzelle über die Drain mit einer entsprechenden ersten oder zweiten Subbitleitung verbunden ist,
wobei die nicht-flüchtige Halbleiterspeichereinrichtung ferner eine Isolierschicht (1490) aufweist, die in einem Substratbereich gebildet ist, zum Isolieren einer Speicherzelle in der ersten Speicherzellengruppe, die der zweiten Speicherzellengruppe am nächsten liegt, von einer Speicherzelle (1492) in der zweiten Speicherzellengruppe isoliert, die der ersten Speicherzellengruppe am nächsten liegt.

36. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
eine Hauptbitleitung (MB1),
eine erste und eine zweite Subbitleitung, die in Reihe geschaltet und jeweils parallel zur Hauptbitleitung auf dem Substrat gebildet sind,
einen ersten und einen zweiten Schalttransistor, die jeweils von einem Sektorauswahlsignal abhängig sind, zum Verbinden der Hauptbitleitung mit einer entsprechenden der ersten und zweiten Subbitleitung,
eine erste Speicherzellengruppe mit n Speicherzellen (n ≧ 2), die jeweils mit der ersten Subbitleitung verbunden sind, und
eine zweite Speicherzellengruppe mit n Speicherzellen, die jeweils mit der zweiten Subbitleitung verbunden sind,
wobei jede Speicherzelle ein Steuer-Gate, ein Floating-Gate, eine Drain und eine Source aufweist, und
jede Speicherzelle über die Drain mit einer entsprechenden ersten oder zweiten Subbitleitung verbunden ist,
wobei die nicht-flüchtige Halbleiterspeichereinrichtung ferner n Verbindungsleitungen, die jeweils das Steuer-Gate der j-ten (j = 1, 2, . . ., n) Speicherzelle in der ersten Speicherzellengruppe, die sich in einer Richtung weg von der zweiten Speicherzellengruppe befindet, mit dem Steuer-Gate der j-ten Speicherzelle in der zweiten Speicherzellengruppe, die sich in einer Richtung weg von der ersten Speicherzellengruppe befindet, verbinden, und
ein Zeilendekodermittel, das von einem extern angelegten Adreßsignal abhängig ist, zum Auswählen von einer der n Verbindungsleitungen aufweist.

37. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
ein Halbleitersubstrat (80) mit einer Hauptoberfläche, das einen ersten und einen zweiten Elementbildungsbereich hat,
eine Mehrzahl von Speichertransistoren (87a-87d), die im ersten Elementbildungsbereich gebildet sind und ein elektrisches Schreiben und Löschen durch ein Steuer-Gate (88) und ein Floating-Gate (89) erlauben,
einen Auswahlgattertransistor (86), der im ersten Elementbildungsbereich gebildet ist,
eine Subbitleitung (90), die elektrisch mit den Drain-Bereichen (85a, 85b) einer vorbestimmten Anzahl der Mehrzahl von Speichertransistoren (87a-87d) und mit einem ersten der Source/Drain-Bereiche (83b) des Auswahlgattertransistors (86) verbunden ist,
eine Hauptbitleitung (92), die elektrisch mit dem zweiten der Source/Drain-Bereiche (83a) des Auswahlgattertransistors (86) verbunden ist,
einen ersten Wannenbereich (82), der im Halbleitersubstrat (80) gebildet ist und den ersten Elementbildungsbereich enthält, und einen zweiten Wannenbereich (81) eines Leitfähigkeitstyps, der sich von dem des ersten Wannenbereichs (82) unterscheidet, der im Halbleitersubstrat (80) gebildet ist und den ersten Wannenbereich (82) umgibt, wobei
der Übergang mit dem ersten Wannenbereich (82) in Sperrichtung vorgespannt wird, wenn eine Spannung an den ersten Wannenbereich (82) angelegt wird, um den ersten Elementbildungsbereich vom zweiten Elementbildungsbereich zu isolieren.

38. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 37, dadurch gekennzeichnet, daß
der Speichertransistor (87a) in den gelöschten Zustand versetzt wird durch Anlegen einer Spannung an den ersten Wannenbereich (82), Anlegen einer Spannung mit einem anderen Vorzeichen als das der Spannung, die an den ersten Wannenbereich (82) angelegt wird, an das Steuer-Gate (88) und durch Einlagern von Ladungsträgern in das Floating-Gate (89) durch FN-Tunnelung an der gesamten Oberfläche des Kanalbereichs, und
der Speichertransistor (87a) in den geschriebenen Zustand versetzt wird durch Anlegen einer Spannung an die Hauptbitleitung (92), Anlegen einer Spannung mit einem anderen Vorzeichen als das der Spannung, die an die Hauptbitleitung (92) angelegt wird, an das Steuer-Gate (88) und durch Abziehen von Ladungsträgern aus dem Floating-Gate (89) durch FN-Tunnelung in dem Abschnitt, in dem der Drain-Bereich (83b) und das Floating-Gate (89) überlappen.

39. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 37 oder 38, dadurch gekennzeichnet, daß
die Source-Bereiche (223) der Mehrzahl von Speichertransistoren, die elektrisch miteinander verbunden sind, eine Mehrzahl von Source- Leitungen (223a) bilden, die sich in einer Richtung erstrecken, die eine erste Richtung kreuzen, entlang der sich die Subbitleitung (227) erstreckt, wobei die Source-Leitungen (223a) mit einer oberen Verdrahtungsschicht (241) durch Source-Leitungskontaktbereiche (239) verbunden sind,
der Drain-Bereich (224) des jeweiligen Speichertransistors mit der Subbitleitung (227) über einen Drain-Kontaktbereich (240) verbunden ist,
die Länge des Drain-Bereichs (224) an den Drain-Kontaktbereichen (240) in der ersten Richtung größer als die Länge eines Abschnitts der Source-Leitung (223a) benachbart zum Drain-Kontaktbereich (240) in der ersten Richtung ist, und
die Länge der Source-Leitung (223a) an den Source- Leitungskontaktbereichen (241) in der ersten Richtung größer als die Länge eines Abschnitts, der von den Source-Leitungskontaktbereichen (239) eingeschlossen wird, im Drain-Bereich (224) in der ersten Richtung ist.

40. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Anspruche 37 bis 39, dadurch gekennzeichnet, daß
auf der Hauptoberfläche des Halbleitersubstrats (201) eine erste Gruppe von Speichertransistoren und eine zweite Gruppe von Speichertransistoren gebildet sind, die mit ersten und zweiten Subbitleitungen (227) verbunden sind, wobei ein Isolieroxidfilm (206) zum Isolieren der ersten und zweiten Gruppe von Speichertransistoren dazwischen gebildet ist, und
eine Stapelstruktur ungefähr gleich einer Stapelstruktur mit dem Steuer-Gate (220) und dem Floating-Gate (219) gebildet ist, um die Isolierfähigkeit des Isolieroxidfilms (206) zu verbessern, und um die Stufen auf der Oberfläche der nicht-flüchtigen Halbleiterspeichereinrichtung zu vermindern.

41. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Anspruche 37 bis 39, dadurch gekennzeichnet, daß auf der Hauptoberfläche des Halbleitersubstrats (201) eine erste und eine zweite Gruppe von Speichertransistoren gebildet sind, die mit den ersten und zweiten Subbitleitungen (227) verbunden sind, wobei eine Feldabschirmungselektrode (242) zum Isolieren der ersten und zweiten Gruppe von Speichertransistoren dazwischen gebildet ist.

42. Nicht-flüchtige Halbleiterspeichereinrichtung nach einen der Ansprüche 37 bis 41, dadurch gekennzeichnet, daß
ein Isolieroxidfilm (206) zum Isolieren der Speichertransistoren voneinander, die entlang der Erstreckungsrichtung des Steuer-Gates (220) angeordnet sind, zwischen den Source-Bereichen (223) der Mehrzahl von Speichertransistoren gebildet ist, und
eine leitende Schicht (262) zum elektrischen Verbinden der Source- Bereiche (223) miteinander in der Erstreckungsrichtung des Steuer- Gates (220) auf dem Isolieroxidfilm (206) und auf jedem Source- Bereich (223) gebildet ist.

43. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
eine Mehrzahl von Speicherzellen (M), die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind,
eine Mehrzahl von Wortleitungen (WL), die entsprechend der Mehrzahl von Zeilen gebildet sind,
eine Mehrzahl von Bitleitungen (BL), die entsprechend der Mehrzahl von Spalten gebildet sind,
eine Source-Leitung (SL), die gemeinsam für die Mehrzahl von Speicherzellen gebildet ist,
wobei jede der Mehrzahl von Speicherzellen ein Steuer-Gate (1006), das mit einer entsprechenden Wortleitung verbunden ist, eine Drain (1002), die mit einer entsprechenden Bitleitung verbunden ist, eine Source (1003), die mit der Source-Leitung verbunden ist, und ein Floating-Gate (1005) aufweist,
ein Elektroneninjektionsmittel zum gleichzeitigen Injizieren von Elektronen in die Floating-Gates einer Mehrzahl von Speicherzellen beim Löschen, um die Mehrzahl von Speicherzellen zu einer ersten Anreicherung zu zwingen, die durch eine erste Schwellenspannung definiert ist, und
ein Elektronenextraktionsmittel zum Extrahieren von Elektronen aus dem Floating-Gate einer ausgewählten Speicherzelle beim Programmieren, um die Speicherzelle zu einer zweiten Anreicherung zu zwingen, die durch eine zweite Schwellenspannung definiert ist, wobei
die Sources und die Drains der Mehrzahl von Speicherzellen in einer Wanne (1008) gebildet sind, und
das Elektroneninjektionsmittel ein Spannungsanlegemittel (1210, 1230, 1250) aufweist, das eine vorbestimmte positive Spannung an eine oder mehrere ausgewählte Wortleitungen und eine vorbestimmte negative Spannung an die Wanne anlegt, um Elektronen in die Floating-Gates der Mehrzahl von Speicherzellen durch einen Tunneleffekt zu injizieren.

44. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 43, dadurch gekennzeichnet, daß das Elektroneninjektionsmittel ein Mittel (1040) zum Versetzen der Mehrzahl von Bitleitungen in schwebende Zustände und eine Mittel (1110) zum Versetzen der Source-Leitung in einen schwebenden Zustand aufweist.

45. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
eine Mehrzahl von Speicherzellen (M), die in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind,
eine Mehrzahl von Wortleitungen (WL), die entsprechend der Mehrzahl von Zeilen gebildet sind,
eine Mehrzahl von Bitleitungen (BL), die entsprechend der Mehrzahl von Spalten gebildet sind,
eine Source-Leitung (SL), die gemeinsam für die Mehrzahl von Speicherzellen gebildet ist,
wobei jede der Mehrzahl von Speicherzellen ein Steuer-Gate (1006), das mit einer entsprechenden Wortleitung verbunden ist, eine Drain (1002), die mit einer entsprechenden Bitleitung verbunden ist, eine Source (1003), die mit der Source-Leitung verbunden ist, und ein Floating-Gate (1005) aufweist,
ein Elektroneninjektionsmittel zum gleichzeitigen Injizieren von Elektronen in die Floating-Gates einer Mehrzahl von Speicherzellen beim Löschen, um die Mehrzahl von Speicherzellen zu einer ersten Anreicherung zu zwingen, die durch eine erste Schwellenspannung definiert ist, und
ein Elektronenextraktionsmittel zum Extrahieren von Elektronen aus dem Floating-Gate einer ausgewählten Speicherzelle beim Programmieren, um die Speicherzelle zu einer zweiten Anreicherung zu zwingen, die durch eine zweite Schwellenspannung definiert ist, wobei
das Elektronenextraktionsmittel ein Spannungsanlegemittel zum Vorladen (S33, S43) einer ausgewählten Bitleitung auf ein vorbestimmtes Potential entsprechend einem Wert, während es eine vorbestimmte Spannung an eine ausgewählte Wortleitung anlegt (S31, S41), dann die Source-Leitung zeitweise auf Masse legt (S34, S44) und anschließend eine negative Spannung an die ausgewählte Wortleitung anlegt (S36, S47), aufweist.

46. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 45, gekennzeichnet durch ein Steuermittel (1130) zum Steuern des Spannungsanlegemittels, um die Reihe von Spannungsanlegevorgängen eine vorbestimmte Anzahl von Durchläufen zu wiederholen.

47. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 45 oder 46, gekennzeichnet durch
ein Erfassungsmittel (1060) zum Erfassen (S45), ob das Potential der ausgewählten Bitleitung auf einem Massepegel liegt, nachdem die Source-Leitung durch das Spannungsanlegemittel zeitweise auf Masse gelegt worden ist, und
ein Steuermittel (1130) zum Steuern des Spannungsanlegemittels, um die Reihe von Spannungsanlegevorgängen zu wiederholen (S45), bis das Erfassungsmittel erfaßt, daß das Potential der ausgewählten Bitleitung auf einem Massepegel liegt.

48. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen (M), die in Zeilen und Spalten angeordnet sind,
wobei jede der Speicherzellen ein Steuer-Gate, ein Floating-Gate, eine Drain und eine Source aufweist,
eine Mehrzahl von Hauptbitleitungen (MB), die jeweils in einer entsprechenden Spalte des Speicherzellenfeldes gebildet sind,
eine Mehrzahl von Subbitleitungen (SB), die jeweils mit der Drain- Elektrode der Speicherzellen in der entsprechenden Spalte des Speicherzellenfeldes verbunden sind,
eine Mehrzahl von Schalttransistoren (SG1, SG2), die jeweils von einem extern angelegten Adreßsignal abhängig sind, zum Verbinden einer entsprechenden der Mehrzahl von Hauptbitleitungen mit einer entsprechenden der Mehrzahl von Subtbitleitungen,
eine Mehrzahl von Wortleitungen (WL), die jeweils mit dem Steuer- Gate der Speicherzellen in einer entsprechenden Zeile des Speicherzellenfeldes verbunden sind,
ein Mittel (1471) zum Erzeugen einer vorbestimmten positiven Spannung,
ein Mittel (1472) zum Erzeugen einer vorbestimmten negativen Spannung, und
ein Zeilendekodermittel (1455, 1464), das von einem extern angelegten Adreßsignal abhängig ist, zum Auswählen von einer der Mehrzahl von Wortleitungen,
wobei das Zeilendekodermittel eine erste komplementäre Schaltung (1481, 1482) mit P- und N-Feldeffekttransistoren aufweist,
ein Umschaltmittel (1477, 1478), das zum Empfangen der positiven Spannung, der negativen Spannung und einer extern angelegten Wortleitungsspannung geschaltet und von einem extern angelegten Testmodussignal abhängig ist, zum Anlegen der extern angelegten Wortleitungsspannung an das Zeilendekodermittel,
wobei das Umschaltmittel eine zweite Komplementärschaltung (1478) mit P- und N-Feldeffekttransistoren aufweist, und
die extern angelegte Wortleitungsspannung über die erste und die zweite Komplementärschaltung einer Wortleitung zugeführt wird, die vom Zeilendekodermittel ausgewählt ist.

49. Nicht-flüchtige Halbleiterspeichereinrichtung, aufweisend
ein Halbleitersubstrat (301) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche,
einen Dotierbereich (302b) eines zweiten Leitfähigkeitstyps, der als Bitleitung dient und auf der Hauptoberfläche des Halbleitersubstrats (301) gebildet ist,
ein erstes und ein zweites Floating-Gate (305a, 305b), die auf der Hauptoberfläche des Halbleitersubstrats (301) des zweiten Leitfähigkeitstyps gebildet sind, wobei sich ein Isolierfilm (309) dazwischen befindet, und
ein Steuer-Gate (307), das sich über das erste und zweite Floating- Gate (305a, 305b) erstreckend gebildet ist, wobei sich ein Isolierfilm (306) dazwischen befindet,
wobei das erste Floating-Gate (305a) an einer Stelle gebildet ist, die teilweise mit einem Ende des Diffusionsbereichs (302b) überlappt, und
das zweite Floating-Gate (305b) an einer Stelle gebildet ist, die nicht mit dem anderen Ende des Diffusionsbereichs (302b) überlappt, sondern einen Abstand von ihm aufweist,
dadurch gekennzeichnet, daß
der Dotierbereich einen ersten Dotierbereich (302b) des zweiten Leitfähigkeitstyps mit einer relativ hohen Konzentration und einen zweiten Dotierbereich (303) des zweiten Leitfähigkeitstyps mit einer relativ niedrigen Konzentration aufweist,
das erste Floating-Gate (305) an einer Stelle gebildet ist, die teilweise mit einem Ende des ersten und zweiten Diffusionsbereichs (302b, 303) überlappt, und
das zweite Floating-Gate (305) an einer Stelle gebildet ist, die nicht mit dem anderen Ende des ersten Diffusionsbereichs (302b) überlappt, sondern einen Abstand von ihm aufweist, und teilweise mit dem anderen Ende des zweiten Diffusionsbereichs (303) überlappt.