JP2005182991A - ソフトエラーを減少させるための方法および記憶回路 - Google Patents

Abstract

【課題】ソフトエラーを減少させる。
【解決手段】ソフトエラーを減少させる方法には、記憶回路内の複数の節点に所定の状態を割り当てる段階と、前記記憶回路に結合された複数の信号を評価する段階であって、第１の節点（節点Ａ：ＮＯＤＥ＿Ａ）がその所定の状態から変化することを可能にしかつ第２の節点（節点Ｂ：ＮＯＤＥ＿Ｂ）が摂動の影響を受け易くなることを可能にする段階と、前記第２の節点（節点Ｂ：ＮＯＤＥ＿Ｂ）を所定の期間その所定の状態に維持する段階であって、該所定の状態に維持することにより前記記憶回路のソフトエラーに対する影響の受け易さを減少させる段階とが含まれる。
【選択図】図１

Description

本発明は電子回路に関し、特に半導体装置におけるソフトエラーの発生を減少させる技術に関する。

電子装置のほとんどのユーザは、グリッチ、すなわち電子装置を破壊しないランダムな非破滅的事象になじみがある。用語「ソフトエラー」は、半導体装置に収容されたデータに影響を及ぼす、集積回路などの半導体装置のグリッチのことを指す。一般に、ソフトエラーは、電離放射線（例えば、ニュートロン、α粒子、電磁放射）が、半導体装置を構成する半導体化合物の原子と相互作用するときに生じることがある。具体的には、半導体と電離放射線との相互作用により半導体材料内に荷電粒子が生じる。そのような荷電粒子は、電子正孔対と呼ばれることがある。電子正孔対は、特に電子正孔対の注入の影響を受けやすい回路内の節点に集まることがある。例えば、集積回路メモリ要素は、電子正孔対の注入によって１から０またはその逆に変化することがある。電離放射線は、放射性材料および／または宇宙線から来る場合がある。例えば、高エネルギーの宇宙線と太陽粒子線は、地球の上空の大気と相互作用して、地表に降り注ぎ半導体装置に影響を及ぼす高エネルギーのプロトンを生成する。ソフトエラーのもう１つの既知の原因は、集積回路のパッケージ材料内にあるα粒子、すなわち極微量の放射性同位元素から放射される粒子である。例えば、フリップチップパッケージ技術は、鉛バンプを利用しており、この鉛バンプは、α粒子を含むことが確認されている。さらに、半導体装置が次第により小さく構成されるので、ソフトエラーが発生する現在の割合が受け入れられなくなるであろう。

したがって、ソフトエラーを減少させる方法および装置とその応用を提供するのが本発明の目的である。

ソフトエラーを減少させる方法および装置を開示する。いくつかの実施形態において、該方法は、記憶回路内の複数の節点に所定の状態を割り当てる段階と、記憶回路に結合された複数の信号を評価する段階であって、第１の節点を所定の状態から変化させかつ第２の節点を摂動に対して影響を受け易くする段階と、第２の節点を所定の期間所定の状態に維持する段階であって、該所定の状態に維持することにより記憶回路のソフトエラーに対する影響の受け易さを減少させる段階とを含む。

本発明の実施形態の詳細な説明のために、次に添付図面を参照する。

表記と用語
以下の説明と特許請求の範囲の全体にわたって、特定のシステム構成要素を示すために特定の用語を使用する。当業者が理解するように、コンピュータ企業は、１つの構成要素を異なる名前で呼ぶことがある。この文書は、機能が同じで名前が異なる構成要素を区別しない。以下の説明と特許請求の範囲において、用語「含む」は、拡張可能な形で使用されており、したがって、「〜を含むがそれらに限定されない」という意味に解釈されるべきある。また、用語「結合する」は、間接的と直接的とのいずれの電気接続をも意味するように意図されている。したがって、第１の装置が第２の装置に結合される場合、その接続は、直接的な電気接続でもよく、他の装置および接続を介した間接的な電気接続でもよい。用語「充電事象」は、回路内の様々な節点に摂動を起こす電離放射（例えば、ニュートロンやα粒子）を指す。用語「能動的プルアップ」と「能動的プルダウン」は、意図的な伝導経路を使用して、節点に高い電圧値と低い電圧値をそれぞれ直接割り当てるために使用される技術を指す。例えば、節点をトランジスタを介してＶ_ddまたはアースに結合し、その結果、トランジスタをオンにすることで、Ｖ_ddまたはアースへの意図的な伝導経路を提供することによって、受動的ではなく能動的に節点をプルアップまたはプルダウンさせることができる。
詳細な説明
図１は、本発明の実施形態による回路構成２を示す。この回路構成は、正電源Ｖ_ddと負電源（Ｖ_ss）の間で動作する。いくつかの実施形態において、Ｖ_ddは、約２ボルトより低い電圧であり、Ｖ_ssは、約０ボルトと等しい電圧である。半導体産業の傾向として、より低い電圧で動作するより小さいトランジスタを製造するということがある。しかしながら、動作電圧とトランジスタ寸法が低減するほど、そのようなトランジスタを使用して構成した回路は、前述の放射線の悪影響を受け易くなる。そこで、放射線の効果に対する感受性の低い集積回路実装技術が望まれている。

回路２は、データを保持することができる記憶（メモリ）回路構造を示す。回路２は、相補的な出力Ｃ＿ＬとＣ＿Ｈを含む。回路２の動作を理解する助けとして、線Ｘに関する対称性に注目することが有用なことがあり、ここで、線Ｘの左側の装置は、線Ｘの右側に対称的な複製を有する。出力Ｃ＿ＬとＣ＿Ｈは、対称的な反転器４と５によって提供され、さらに、節点Ａ（ＮＯＤＥ＿Ａ）と節点Ｂ（ＮＯＤＥ＿Ｂ）が、これらの反転器に入力を提供する。このように構成された反転器４と５により、出力Ｃ＿ＬとＣ＿Ｈは、それぞれＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂに反対の値を生成する。回路２の動作を検討する際、ここでは、ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂに注目し、必要に応じて出力Ｃ＿ＬとＣ＿Ｈを参照する。ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂは、２つの異なる状態、すなわちＶ_ddとＶ_ssをとる。テール電流トランジスタ７は、そのソース接続をＶ_ssに結合し、システム内のすべてのトランジスタをＶ_ssに接続する。トランジスタ７のゲート接続は、後でより詳細に説明するクロック線ＣＬＫと結合される。図示のように、トランジスタ７は、Ｎ形「相補型金属酸化物半導体」（「ＣＭＯＳ」）装置である。このように、高電圧すなわちＶ_ddをゲートに印加すると、トランジスタ７は電流を流し、すなわち「オン」になる。同様に、図示したようにトランジスタ７がＮ形ＣＭＯＳ装置の場合は、低電圧すなわちＶ_ssをゲートに印加すると、トランジスタは電流を流さず、すなわち「オフ」になる。

トランジスタ７のドレイン接続は、２つの対称的なＮ形ＣＭＯＳトランジスタ１３と１４のソース接続に結合されている。このように、トランジスタ１３と１４は差動入力対を構成し、それらのゲートは、示したような相補的な信号ＩＮ＿ＨとＩＮ＿Ｌに結合されている。例えば、Ｖ_ddがトランジスタ１３のゲートに印加され、Ｖ_ssがトランジスタ１４のゲートに印加された場合は、トランジスタ１３はオンになり、トランジスタ１４はオフになる。トランジスタ１３がオンの場合、このトランジスタに結合された他のトランジスタと回路節点は、電圧Ｖ_ssを得ることができる。同様に、Ｖ_ddがトランジスタ１４に印加され、同時にＶ_ssがトランジスタ１３に印加されることがあり、その結果、トランジスタ１３はオフになり、トランジスタ１４はオンになる。したがって、トランジスタ１４がオンの場合、このトランジスタに結合された他のトランジスタと回路節点は、電圧Ｖ_ssを得ることができる。

図１に示したように、トランジスタ１３がトランジスタ１７を介してＮＯＤＥ＿Ａに結合されており、トランジスタ１７のソースはトランジスタ１３に結合され、トランジスタ１７のドレインはＮＯＤＥ＿Ａに結合されている。（トランジスタ１７がＮ形ＣＭＯＳ装置として示されていることに注意されたい。）さらに、図示したように、トランジスタ１７のゲートはＮＯＤＥ＿Ｂに結合されている。したがって、ＮＯＤＥ＿ＢがＶ_ddの電圧に設定された場合、トランジスタ１７はオンであり、ＮＯＤＥ＿Ａをトランジスタ１３に結合する。同様に、トランジスタ１４は、トランジスタ２１（やはりＮ形ＣＭＯＳ装置である）を介してＮＯＤＥ＿Ｂに結合され、トランジスタ２１のソースはトランジスタ１４に結合され、トランジスタ２１のドレインはＮＯＤＥ＿Ｂに結合されている。図示したように、トランジスタ２１のゲートは、ＮＯＤＥ＿Ａに結合されている。したがって、ＮＯＤＥ＿Ａが電圧Ｖ_ddにセットされた場合、トランジスタ２１はオンになり、ＮＯＤＥ＿Ｂをトランジスタ１４に結合する。トランジスタ１３および１７とトランジスタ１４および２１とがこのように構成された場合、ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂは、値Ｖ_ssに達することができる。例えば、ＩＮ＿ＬがＶ_ddであり、ＮＯＤＥ＿ＢがＶ_ddであり、トランジスタ１３と１７がオンのとき、ＣＬＫがＶ_ddであると仮定すると（すなわち、後で検討する「評価」相）は、トランジスタ１７のドレインすなわちＮＯＤＥ＿Ａは、Ｖ_ssへのトランジスタ１７、１３、７経路を介して値Ｖ_ssを得る。さらに、ＮＯＤＥ＿Ｂは、後で説明するように値Ｖ_ddを得る。代替として、ＩＮ＿ＨがＶ_ddであり、ＮＯＤＥ＿ＡがＶ_ddであり、ＣＬＫがＶ_ddであるとき、トランジスタ２１のドレインすなわちＮＯＤＥ＿Ｂは、トランジスタ２１、１４、７経路を介して値Ｖ_ssを得て、それに対してＮＯＤＥ＿Ａは、後で説明するように値Ｖ_ddを得る。

前述の経路を介して電圧値Ｖ_ssを得る以外に、代替として、ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂは、「キーパ（ｋｅｅｐｅｒ）」トランジスタ１８と１９を使用して電圧値Ｖ_ssを得ることができ、これらのトランジスタは両方ともＮ形ＣＭＯＳ装置として示されている。トランジスタ１８と１９は、「キーパ」トランジスタと呼ばれ、その理由は、これらのトランジスタが、代替の導電経路を提供することによって回路２がその値を達成した後でその値を持続または維持するのを助けるからである。例えば、トランジスタ１９がオンになるようにトランジスタ１９のゲート（出力Ｃ＿Ｈ）がＶ_ddに結合されている場合で、ＣＬＫがＶ_ddと等しい場合は、トランジスタ１９と７の組み合わせが、ＮＯＤＥ＿Ｂすなわちトランジスタ１９のドレインをＶ_ssに結合する。同様に、トランジスタ１８のゲート接続（出力Ｃ＿Ｌ）がＶ_ssに結合され、ＣＬＫがＶ_ddと等しい場合は、トランジスタ１８と７が、Ｖ_ssまでのＮＯＤＥ＿Ａすなわちトランジスタ１６のドレインの経路を提供する。

ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂは、Ｖ_ssと等しい電圧値を得る他に、Ｖ_ddと等しい電圧値も得ることができる。トランジスタ２０、２２、３０および３１（Ｐ形ＣＭＯＳ装置として示した）は、ＮＯＤＥ＿Ｂが電圧値Ｖ_ddを得るための複数の経路を提供するトランジスタのグループ２８を構成する。Ｐ形装置がＮ形装置に対して相補的に動作し、一般に、ゲート端子に高電圧が提供されたときにＰ形装置がオフになり、それに対してゲート端子に低電圧が提供されたときにＰ形装置がオンになることに注意されたい。グループ２８と同様に、トランジスタ１６、２３、３２および３３（やはりＰ形ＣＭＯＳ装置として示した）は、ＮＯＤＥ＿ＡがＶ_ddの電圧値を得るための複数の経路を提供するグループ２９を構成する。

グループ２８を参照すると、ＮＯＤＥ＿Ｂは、トランジスタ２０、２２および３１のドレイン端子に結合され、Ｖ_ddは、トランジスタ２０、２２および３０のソース端子に結合されている。したがって、トランジスタ２０のゲートが、低電圧すなわちＶ_ssである場合、トランジスタ２０は、ＮＯＤＥ＿ＢがＶ_ddの電圧値を得る経路を提供する。クロック信号ＣＬＫによって制御されたトランジスタ２２のゲートにより（後でより詳細に検討する）、トランジスタ２２は、Ｖ_ddまでのＮＯＤＥ＿Ｂの経路を提供する。例えば、ＣＬＫがＶ_ssである場合（すなわち、後で検討する「前置充電」相）、ＮＯＤＥ＿Ｂは、トランジスタ２２を介してＶ_ddと等しい電圧値を得る。トランジスタ３０と３１に関して、トランジスタ３１のドレインはＮＯＤＥ＿Ｂに結合され、トランジスタ３１のソースはトランジスタ３０のドレインに結合され、トランジスタ３０のソースはＶ_ddに結合される。また、トランジスタ３１のゲートはＣ＿Ｈに結合されており、トランジスタ３０のゲートはＩＮ＿Ｈに結合されている。このように、トランジスタ３０と３１は、ＮＯＤＥ＿ＢがＶ_ddと等しい電圧値を得る経路も提供する（後で説明するようにソフトエラーの減少に役立つことがある）。例えば、Ｃ＿Ｈ（すなわち、ＮＯＤＥ＿Ｂの反対の値をとる）がＶ_ssと等しく、ＩＮ＿ＨがＶ_ssと等しい場合、トランジスタ３０と３１は、ＮＯＤＥ＿Ｂが電圧値Ｖ_ddを得る経路を提供する。グループ２８と同様に、グループ２９は、トランジスタ１６、トランジスタ２３、またはトランジスタ３２と３３の組み合せによってＶ_ddと等しい電圧値をＮＯＤＥ＿Ｂが得ることができる類似の機能を提供する。したがって、ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂは、Ｖ_ddとＶ_ssと等しい電圧値を得ることができ、その結果、出力Ｃ＿ＨとＣ＿Ｌも、電圧値Ｖ_ddとＶ_ssを得ることができる。

回路２が、Ｃ＿ＨとＣ＿Ｌの状態を保持する機能を有するので、回路２は、メモリ要素として使用されることがあり、例えば、回路２は、メモリ要素のアレイを含むより大きな集積回路の一部分である。回路２は、前置充電相と評価相の２つの異なる相を有する。図２は、様々な信号間の関係を示す。図２に示したように、回路２のＣＬＫ節点は、前置充電相と評価相を経る。前置充電相は、回路２にデータを記憶する前にＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂに所定の値を割り当てることを含む。前置充電相において、ＣＬＫは、Ｖ_ssのような低電圧であり、その結果、トランジスタ７はオフになり、トランジスタ１６と２２はオンになる。ＮＯＤＥ＿Ａがトランジスタ１６のドレインに結合され、Ｖ_ddがトランジスタ１６のソースに結合されているので、ＮＯＤＥ＿Ａは、図２に示したようにＶ_ddに前置充電される。同様に、ＮＯＤＥ＿Ｂは、トランジスタ２２の接続によってＶ_ddに前置充電される。このように、回路２が評価相になる前にＮＯＤＥ＿ＡとＮＯＤＥ＿ＢにＶ_ddと等しい電圧値を割り当てることができる。ＮＯＤＥ＿ＡをＶ_ddに前置充電する能力を提供できるのはトランジスタ１６だけであり、ＮＯＤＥ＿ＢをＶ_ddに前置充電する能力を提供できるのはトランジスタ２２だけなので、前置充電相の他の信号（例えば、ＩＮ＿ＨとＩＮ＿Ｌ）の状態は重要でないことに注意されたい。さらに、前置充電相においてトランジスタ７はオフなので、ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂは、Ｖ_ssに接続されておらず、ＩＮ＿ＨとＩＮ＿Ｌの電圧の状態と無関係である。

図２をさらに参照すると、ＣＬＫの評価相は、回路２に所望の記憶値を確立することを含み、前置充電相は、評価相に対して記憶節点を設定することを含む。評価相でＣＬＫは高レベルであり、評価相でＩＮ＿Ｈが高レベルの場合は、トランジスタ１４はオンになる。ＮＯＤＥ＿Ａが高レベルなので、トランジスタ２１はオンである。さらに、評価相でＣＬＫが高レベルの場合は、トランジスタ７もオンであり、ＮＯＤＥ＿Ｂ（すなわち、トランジスタ２１のドレイン端子）は、図２に示したようにトランジスタ７、１４および２１の組み合わせによって電圧値Ｖ_ssを得る。ＮＯＤＥ＿Ｂが低レベルのとき、Ｃ＿Ｈが高レベルになり、キーパトランジスタ１９がオンになり、ＮＯＤＥ＿Ｂが電圧値Ｖ_ssを得る並列経路が作成されることに注意されたい。さらに、ＮＯＤＥ＿Ｂが電圧値Ｖ_ssを得ると、トランジスタ２３がオンになってＮＯＤＥ＿Ａの前置充電状態をＶ_ddに維持する。回路２がこのように構成されている場合、図示したように回路２が再び前置充電されるまで、ＩＮ＿ＨまたはＩＮ＿Ｌのその後の変化はＮＯＤＥ＿ＡやＮＯＤＥ＿Ｂの値に影響を及ぼさない。

充電事象の間に、回路２内の様々な節点のディジタル状態に摂動が起こることがある。回路２内の各節点はその全体的な動作に影響を及ぼすが、いくつかの節点は、全体的な状態により大きな影響を及ぼす。例えば、ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂが、反転器４および５を介して出力Ｃ＿ＨとＣ＿Ｌに結合されているので、ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂのディジタル状態の摂動は、回路２の出力に直接影響を及ぼす。したがって、ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂは、回路２がソフトエラーの影響をどの程度受け易いかに、より大きな影響を及ぼす。

臨界電荷Ｑ_criticalは、節点のディジタル状態を崩すために充電事象中に注入しなければならないしきい量の電荷である。特定の節点に注入される電荷の量が、その節点の臨界電荷Ｑ_criticalを超えると、その節点はディジタル状態が変化する。回路２において、前置充電状態を崩すためにＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂに必要な電荷量は、ＣＬＫが相を変えるときに変化する。（以下の例はＮＯＤＥ＿Ａに関連したものであるが、同じ原理はＮＯＤＥ＿Ｂにも適用可能であることに注意されたい。）例えば、ＣＬＫが前置充電相から評価相に相を変えている間、ＮＯＤＥ＿Ａは、前置充電値から最終値に変化し、ＮＯＤＥ＿Ａのディジタル状態を変化させるために必要な臨界電荷Ｑ_criticalは減少する。しかしながら、ＮＯＤＥ＿Ａの値が安定した後は、ＮＯＤＥ＿Ａのディジタル状態を変化させるために必要な臨界電荷Ｑ_criticalの量は増加する。実際に、ＮＯＤＥ＿Ａは、評価相の最初に電離放射線の影響を受け易くなる。

回路２のような本発明の実施形態は、ソフトエラーの発生を減少させるのに役立つ。例えば、図１を再び参照すると、トランジスタ３２と３３は、ＮＯＤＥ＿Ｂが状態を変化させている間にＮＯＤＥ＿Ａがその前置充電値をＶ_ddに維持する経路を提供する。回路２に示したように、トランジスタ３２のゲートは、ＩＮ＿Ｌに結合され、トランジスタ３３のゲートは、ＮＯＤＥ＿Ａと逆の出力Ｃ＿Ｌに結合される。ＮＯＤＥ＿Ｂが、図２に示したように状態を変化させるとき、ＩＮ＿Ｌの値は低レベルであり、これによりトランジスタ３２はオンになる。同様に、ＮＯＤＥ＿Ａが、Ｖ_ddに前置充電されたとき、出力Ｃ＿Ｌは低レベルであり、トランジスタ３３はオンである。このように、ＮＯＤＥ＿Ｂが状態を変化させている間、（トランジスタ３３のドレインに結合された）ＮＯＤＥ＿Ａは、トランジスタ３２と３３の組み合わせによってＶ_ddに維持される。したがって、ＮＯＤＥ＿Ａが前置充電レベルＶ_ddに維持されている間に、ＮＯＤＥ＿Ｂが、引き下げられ状態を変化させるので、評価相の最初に生じる可能性のあるソフトエラーの数を減少させることができる。トランジスタ３２と３３によって提供されるこの代替経路がない場合、ＮＯＤＥ＿Ａは、電離放射線による混乱の影響を受け易くなることがある。

同様に、ＮＯＤＥ＿Ａが、状態を変化させておりかつ能動的に引き下げられた節点の場合、ＮＯＤＥ＿Ｂは、充電事象の結果として変化する状態の影響を受け易くなり、トランジスタ３０と３１は、トランジスタ３２および３３と類似の機能を提供する。すなわち、ＮＯＤＥ＿Ａが状態を変化させている間、ＮＯＤＥ＿Ｂはその前置充電レベルＶ_ddに維持される。トランジスタ３０、３１、３２および３３は、ＮＯＤＥ＿ＡとＮＯＤＥ＿Ｂの前置充電状態を積極的に維持する他に、ソフトエラーの数を減少させるのに役立つ他の機能を提供する。例えば、トランジスタ３３のゲートは、付加容量を追加する出力Ｃ＿Ｌに結合され、これにより、出力Ｃ＿Ｌがその最終値に達する速さが遅くなる。したがって、出力Ｃ＿Ｌに結合されたトランジスタ１８は、オンになるのが遅れ、その結果、ＮＯＤＥ＿Ａ（トランジスタ１８のドレインに結合された）は、注入された電荷に対する反応が遅れる。この遅れた反応は、他の方法で行われてもよい。例えば、数個の付加反転器を反転器４と５の前または後に追加し、出力Ｃ＿ＬとＣ＿Ｈを最後の反転器の最終出力として、Ｃ＿ＨとＣ＿Ｌがその最終値に達する速さを遅くすることができる。ＮＯＤＥ＿Ａではトランジスタ１８を介しまたＮＯＤＥ＿Ｂではトランジスタ１９を介したＶ_ssまでの代替経路を遅らせることにより、ソフトエラーの影響を受けにくくなることがある。その理由は、ＣＬＫが評価相から前置充電相に移るエッジでソフトエラーに対する影響の受け易さが最も大きく、このエッジに対する遅れによって回路が「堅固になる」ためである（すなわち、電離放射線によって生じる乱れの影響を受けにくい）。このエッジの近傍において、クロック信号は無効化された後有効化されることになる。

回路２と類似の記憶型回路を、単一の集積回路上に何回も複製することができる。したがって、スペースを節約するために、回路２内の個々のトランジスタは、できるだけ小さく維持されることが多い。このように、ソフトエラー発生率を所望のレベルに下げるためにトランジスタ３０、３１、３２および３３のサイズを最適化することができる。例えば、トランジスタ３０、３１、３２および３３をプロセスによって可能な最小サイズよりも大きく作成することによって、ソフトエラーの数が減少する。したがって、回路設計者は、回路面積を大きくしてソフトエラー率を低くするか、回路面積を小さくしてソフトエラー率を高くするかを選択することができる。

本明細書に開示した記憶回路ならびにソフトエラー率を低くする方法は、コンピュータシステムに使用することができる。図３は、例示的なコンピュータシステム１００を示す。図３のコンピュータシステムは、ＣＰＵバスを介してブリッジ論理機構１０６に結合されたＣＰＵ１０２を含む。ブリッジ論理機構１０６は、「ノースブリッジ」と呼ばれることがある。ノースブリッジ１０６は、メモリバスによってメインメモリアレイ１０４に結合され、さらにＡＧＰ（ａｄｖａｎｃｅｄ ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｏｒ）バスによってグラフィックスコントローラ１０８に結合されることがある。ノースブリッジ１０６は、ＣＰＵ１０２、メモリ１０４およびグラフィックスコントローラ１０８を、例えば、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ）バスやＥＩＳＡ（ｅｘｔｅｎｄｅｄ ｉｎｄｕｓｔｒｙ ｓｔａｎｄａｒｄ ａｒｃｈｉｔｅｃｔｕｒｅ）バスなどの周辺拡張バス（「バスＡ」）によってシステム内の他の周辺機器に結合する。このバス上には、音声装置１１４、ＩＥＥＥ１３９４インタフェース装置１１６、ネットワークインタフェースカード（「ＮＩＣ」）１１８など、バスＡのバスプロトコルを使用して動作する様々な構成要素が存在することができる。これらの構成要素は、図３によって示唆されているようにマザーボード上に取り付けられてもよく、バスＡに接続された拡張スロット１１０に差し込まれてもよい。

コンピュータシステムに他の補助拡張バスが提供されている場合は、別のブリッジ論理機構１１２を使用して、主拡張バス（「バスＡ」）を補助拡張バス（「バスＢ」）に電気的に結合することができる。このブリッジロジック１１２は、「サウスブリッジ」呼ばれることがある。このバス上には、ハードディスクコントローラ１２２、システム読み出し専用メモリ（「ＲＯＭ」）１２４、スーパー入出力（「Ｉ／Ｏ」）コントローラ１２６などの、バスＢのバスプロトコルを使用して動作する様々な構成要素が存在することができる。また、バスＢのプロトコルに準拠するプラグイン構成要素用のスロット１２０が提供されることがある。コンピュータシステム１００内の任意の構成要素が、本明細書に開示した記憶回路を実現することができる。例えば、メインメモリアレイ１０４は、回路２と類似の記憶回路を含むことができ、これによりソフトエラー率が低くなる。このようにして、システム内のグリッチの数が最少に維持される。

以上の開示が完全に理解された後、当業者には多くの変形と修正が明らかになるであろう。例えば、ＮＯＤＥ＿Ｂが状態を変化させている間にＮＯＤＥ＿Ａの前置充電値を維持する（あるいは、ＮＯＤＥ＿Ａが状態を変化させている間にＮＯＤＥ＿Ｂを維持する）他の方法を実施することができる。さらに、本明細書に示した電圧レベルは任意であり、したがって、負論理を使用して同じ機能を達成することができ、例えば、ＣＬＫが低レベル値と等しい間に評価相が行われてもよい。

本発明の実施形態による回路構成を示す回路図である。 様々な節点の例示的なタイミング図である。 例示的なコンピュータシステムのブロック図である。

符号の説明

２ 記憶回路
４、５ 反転器
２０ 回路要素

Claims (10)

1. 記憶回路内の複数の節点に所定の状態を割り当てる段階と、
   前記記憶回路に結合された複数の信号を評価する段階であって、第１の節点がその所定の状態から変化することを可能にしかつ第２の節点が摂動の影響を受け易くなることを可能にする段階と、
   前記第２の節点を所定の期間その所定の状態に維持する段階であって、該所定の状態に維持することにより前記記憶回路のソフトエラーに対する影響の受け易さを減少させる段階とを有するソフトエラーを減少させるための方法。
2. 前置充電相において前記複数の信号内のクロック信号を無効化する段階をさらに有する請求項１に記載のソフトエラーを減少させるための方法。
3. 前記クロック信号の前記前置充電相において前記複数の信号内の入力信号を構成する段階をさらに有する請求項２に記載のソフトエラーを減少させるための方法。
4. 評価相においてクロック信号を有効化する段階をさらに有する請求項１に記載のソフトエラーを減少させるための方法。
5. 前記所定の期間を前記クロック信号の前記評価相の最初に関連付ける段階をさらに有する請求項４に記載のソフトエラーを減少させるための方法。
6. 複数の反転器を使用して第１の節点と第２の節点の間の信号伝搬を遅延させる段階をさらに有する請求項１に記載のソフトエラーを減少させるための方法。
7. 第１の節点と、前記第１の節点に結合された第２の節点とを含む複数の節点と、
   前記記憶回路に結合され、第１の節点を所定の状態から変化させる複数の信号と、
   前記第２の節点に結合され、前記第２の節点をその所定の状態に所定の期間維持する回路要素とを含む記憶回路。
8. 前記回路要素が、さらに、金属酸化物半導体電界効果トランジスタを含み、前記第２の節点が所定の状態に維持される前記期間を変更するために前記トランジスタの前記サイズが変更される請求項７に記載の記憶回路。
9. 前記第１の節点と前記第２の節点の間に少なくとも１つの反転器が結合された請求項７に記載の記憶回路。
10. タイミング信号が、前置充電相と評価相を含み、前記節点は、前記前置充電相において高レベルに設定され、前記節点は、評価相において最終状態に設定される請求項７に記載の記憶回路。
    
    

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