JPH061636B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH061636B2 JPH061636B2 JP60002760A JP276085A JPH061636B2 JP H061636 B2 JPH061636 B2 JP H061636B2 JP 60002760 A JP60002760 A JP 60002760A JP 276085 A JP276085 A JP 276085A JP H061636 B2 JPH061636 B2 JP H061636B2
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- terminal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）により構成されるメモリ回路に適したセンスアン
プ回路に関する。
スタ）により構成されるメモリ回路に適したセンスアン
プ回路に関する。
ＭＩＳＦＥＴによるダイナミックメモリ回路において、
メモリセルから読み出される微少な電位差を増幅するい
わゆるセンスアンプ回路としては、フリップフロップ回
路を基本とする回路が通常用いられる。そのような回路
の一例を第３図に示す（例えば、日経エレクトロニクス
１９７９年１月８日号110〜133頁）。
メモリセルから読み出される微少な電位差を増幅するい
わゆるセンスアンプ回路としては、フリップフロップ回
路を基本とする回路が通常用いられる。そのような回路
の一例を第３図に示す（例えば、日経エレクトロニクス
１９７９年１月８日号110〜133頁）。
第３図において、増幅動作をする直前においてはクロッ
ク端子１９及びクロック端子２０に印加されている電位
により、ＭＩＳＦＥＴ３は遮断状態にありＭＩＳＦＥＴ
４と５は導通状態にある。従って、入力端子１５と１６
に印加されている電位はそれぞれ出力端子１７と１８に
伝えられ出力端子１７と１８に存在する浮遊容量を入力
電位に充電している。
ク端子１９及びクロック端子２０に印加されている電位
により、ＭＩＳＦＥＴ３は遮断状態にありＭＩＳＦＥＴ
４と５は導通状態にある。従って、入力端子１５と１６
に印加されている電位はそれぞれ出力端子１７と１８に
伝えられ出力端子１７と１８に存在する浮遊容量を入力
電位に充電している。
増幅時においては、まずクロック端子２０の電位を変更
しＭＩＳＦＥＴ４と５を遮断する。次に、クロック端子
１９の電位を変化しＭＩＳＦＥＴ３を導通させる。これ
によりＭＩＳＦＥＴ１と２がフリップフロップ回路を構
成するようになり正帰還作用により、出力端子１７と１
８のうち増幅動作をする直前に電源２１の電位ＶＳＳに
近かった方の端子が電位ＶＳＳにまで放電され、他方の
出力端子の電位はほとんど変化せず、この結果入力端子
１５と１６に加えられていた電位の差が増幅されて出力
端子１７と１８に得られる。
しＭＩＳＦＥＴ４と５を遮断する。次に、クロック端子
１９の電位を変化しＭＩＳＦＥＴ３を導通させる。これ
によりＭＩＳＦＥＴ１と２がフリップフロップ回路を構
成するようになり正帰還作用により、出力端子１７と１
８のうち増幅動作をする直前に電源２１の電位ＶＳＳに
近かった方の端子が電位ＶＳＳにまで放電され、他方の
出力端子の電位はほとんど変化せず、この結果入力端子
１５と１６に加えられていた電位の差が増幅されて出力
端子１７と１８に得られる。
以上の増幅動作において、出力端子１７と１８は浮遊容
量に充電された電荷のため、電位の変化は急速には起り
得ず、ある程度の時間を要する。従って、接続点２２の
電位を急激に変化させるとＭＩＳＦＥＴ１と２の両方が
導通状態になってしまい正しい増幅動作が期待できな
い。
量に充電された電荷のため、電位の変化は急速には起り
得ず、ある程度の時間を要する。従って、接続点２２の
電位を急激に変化させるとＭＩＳＦＥＴ１と２の両方が
導通状態になってしまい正しい増幅動作が期待できな
い。
このことを詳しく説明するために、仮に入力端子１５に
印加されていた電位の方が入力端子１６に印加されてい
る電位よりもＶＳＳに近いとする。この状態でＭＩＳＦ
ＥＴ４と５を遮断し、ＭＩＳＦＥＴ３を導通させて接続
点２２の電位を次第にＶＳＳに近づけていくと、まずＭ
ＩＳＦＥＴ１が導通する。この結果出力端子１７の電位
がＶＳＳに近づき、さらに接続点２２の電位がＶＳＳに
近づいてもＭＩＳＦＥＴ２は遮断状態に保たれる。この
ようにしてやがて出力端子１７の電位のみがＶＳＳに達
っする。しかしながら、接続点２２の電位があまり急激
に変化してしまい、出力端子１７の電位の変化が追いつ
かないと、ＭＩＳＦＥＴ２のゲート・ソース間電圧もＭ
ＩＳＦＥＴ２の閾値電圧以上になり導通してしまう。す
ると出力端子１８の電位もＶＳＳに向かって変化する。
このため正しい増幅動作が期待できない。
印加されていた電位の方が入力端子１６に印加されてい
る電位よりもＶＳＳに近いとする。この状態でＭＩＳＦ
ＥＴ４と５を遮断し、ＭＩＳＦＥＴ３を導通させて接続
点２２の電位を次第にＶＳＳに近づけていくと、まずＭ
ＩＳＦＥＴ１が導通する。この結果出力端子１７の電位
がＶＳＳに近づき、さらに接続点２２の電位がＶＳＳに
近づいてもＭＩＳＦＥＴ２は遮断状態に保たれる。この
ようにしてやがて出力端子１７の電位のみがＶＳＳに達
っする。しかしながら、接続点２２の電位があまり急激
に変化してしまい、出力端子１７の電位の変化が追いつ
かないと、ＭＩＳＦＥＴ２のゲート・ソース間電圧もＭ
ＩＳＦＥＴ２の閾値電圧以上になり導通してしまう。す
ると出力端子１８の電位もＶＳＳに向かって変化する。
このため正しい増幅動作が期待できない。
以上の説明の通り、第３図に示す回路が正しく動作する
ためには、クロック端子１９に印加する電圧波形を調整
し接続点２２の電位が充分ゆっくり変化するようにしな
ければならない。出力端子１７と１８の変化は浮遊容量
が大きいほど遅く、従って接続点２２の電位をゆっくり
変化させなければならない。
ためには、クロック端子１９に印加する電圧波形を調整
し接続点２２の電位が充分ゆっくり変化するようにしな
ければならない。出力端子１７と１８の変化は浮遊容量
が大きいほど遅く、従って接続点２２の電位をゆっくり
変化させなければならない。
一般に増幅に要する時間は短かいことが望まれ、その為
には出力端子１７と１８の浮遊容量を小さくすることが
必要である。
には出力端子１７と１８の浮遊容量を小さくすることが
必要である。
しかしながら、増幅後の保持状態に於て、出力端子１７
と１８の浮遊容量があまり小さいと、この端子にわずか
の電流性雑音が加わっただけで電位が大きく変化してし
まい、その結果保持内容が破壊されてしまう。
と１８の浮遊容量があまり小さいと、この端子にわずか
の電流性雑音が加わっただけで電位が大きく変化してし
まい、その結果保持内容が破壊されてしまう。
以上のように従来用いられている回路では、増幅動作の
高速化をはかるためには出力端子の浮遊容量を小さくし
なければならない一方で、あまり小さくすると保持状態
の雑音に対する抵抗力が弱くなるのであまり小さくでき
ず、従って充分な高速化が達成できないという問題点が
あった。
高速化をはかるためには出力端子の浮遊容量を小さくし
なければならない一方で、あまり小さくすると保持状態
の雑音に対する抵抗力が弱くなるのであまり小さくでき
ず、従って充分な高速化が達成できないという問題点が
あった。
本発明は、この点に鑑み、増幅動作を高速化しても、保
持状態における雑音に対する抵抗力を低下させないとこ
ろの、センスアンプ回路を提供することを目的とする。
持状態における雑音に対する抵抗力を低下させないとこ
ろの、センスアンプ回路を提供することを目的とする。
本発明のセンスアンプ回路は、ドレイン電極を第１の出
力端子に接続しゲート電極を第２の出力端子に接続しソ
ース電極を第１の接続点に接続した一導電型の第１のＭ
ＩＳＦＥＴと、ドレイン電極を前記第２の出力端子に接
続しゲート電極を前記第１の出力端子に接続しソース電
極を前記第１の接続点に接続した一導電型の第２のＭＩ
ＳＦＥＴと、ドレイン電極を前記第１の接続点に接続し
ゲート電極を第１のクロック端子に接続しソース電極を
第１の電源に接続した一導電型の第３のＭＩＳＦＥＴ
と、ソース電極を第１の入力端子に接続しゲート電極を
第２のクロック端子に接続しソース電極を前記第１の出
力端子に接続した一導電型又は逆導電型の第４のＭＩＳ
ＦＥＴと、ドレイン電極を第２の入力端子に接続しゲー
ト電極を前記第２のクロック端子に接続しソース電極を
前記第２の出力端子に接続した前記第４のＭＩＳＦＥＴ
と同一導電型の第５のＭＩＳＦＥＴと、ドレイン電極を
前記第１の出力端子に接続しゲート電極を第２の接続点
に接続しソース電極を前記第１の接続点に接続した一導
電型の第６のＭＩＳＦＥＴと、ドレイン電極を前記第２
の出力端子に接続しゲート電極を第３の接続点に接続し
ソース電極を前記第１の接続点に接続した一導電型の第
７のＭＩＳＦＥＴと、ドレイン電極を前記第２の接続点
に接続しゲート電極を第３のクロック端子に接続しソー
ス電極を前記第１の電源（又は前記第１の接続点）に接
続した一導電型又は逆導電型の第８のＭＩＳＦＥＴと、
ドレイン電極を前記第３の接続点に接続しゲート電極を
前記第３のクロック端子に接続しソース電極を前記第１
の電源（又は前記第１の接続点）に接続した前記第８の
ＭＩＳＦＥＴと同一導電型の第９のＭＩＳＦＥＴと、ド
レイン電極を前記第１の出力端子に接続しゲート電極を
前記第２の出力端子に接続しソース電極を第２の電源に
接続した逆導電型の第１０のＭＩＳＦＥＴと、ドレイン
電極を前記第２の出力端子に接続しゲート電極を前記第
１の出力端子に接続しソース電極を前記第２の電源に接
続した逆導電型の第１１のＭＩＳＦＥＴと、一端を前記
第２の出力端子に接続し他端を前記第２の接続点に接続
した第１の二端子負荷素子と、一端を前記第１の出力端
子に接続し他端を前記第３の接続点に接続した第２の二
端子負荷素子を具備することからなっている。
力端子に接続しゲート電極を第２の出力端子に接続しソ
ース電極を第１の接続点に接続した一導電型の第１のＭ
ＩＳＦＥＴと、ドレイン電極を前記第２の出力端子に接
続しゲート電極を前記第１の出力端子に接続しソース電
極を前記第１の接続点に接続した一導電型の第２のＭＩ
ＳＦＥＴと、ドレイン電極を前記第１の接続点に接続し
ゲート電極を第１のクロック端子に接続しソース電極を
第１の電源に接続した一導電型の第３のＭＩＳＦＥＴ
と、ソース電極を第１の入力端子に接続しゲート電極を
第２のクロック端子に接続しソース電極を前記第１の出
力端子に接続した一導電型又は逆導電型の第４のＭＩＳ
ＦＥＴと、ドレイン電極を第２の入力端子に接続しゲー
ト電極を前記第２のクロック端子に接続しソース電極を
前記第２の出力端子に接続した前記第４のＭＩＳＦＥＴ
と同一導電型の第５のＭＩＳＦＥＴと、ドレイン電極を
前記第１の出力端子に接続しゲート電極を第２の接続点
に接続しソース電極を前記第１の接続点に接続した一導
電型の第６のＭＩＳＦＥＴと、ドレイン電極を前記第２
の出力端子に接続しゲート電極を第３の接続点に接続し
ソース電極を前記第１の接続点に接続した一導電型の第
７のＭＩＳＦＥＴと、ドレイン電極を前記第２の接続点
に接続しゲート電極を第３のクロック端子に接続しソー
ス電極を前記第１の電源（又は前記第１の接続点）に接
続した一導電型又は逆導電型の第８のＭＩＳＦＥＴと、
ドレイン電極を前記第３の接続点に接続しゲート電極を
前記第３のクロック端子に接続しソース電極を前記第１
の電源（又は前記第１の接続点）に接続した前記第８の
ＭＩＳＦＥＴと同一導電型の第９のＭＩＳＦＥＴと、ド
レイン電極を前記第１の出力端子に接続しゲート電極を
前記第２の出力端子に接続しソース電極を第２の電源に
接続した逆導電型の第１０のＭＩＳＦＥＴと、ドレイン
電極を前記第２の出力端子に接続しゲート電極を前記第
１の出力端子に接続しソース電極を前記第２の電源に接
続した逆導電型の第１１のＭＩＳＦＥＴと、一端を前記
第２の出力端子に接続し他端を前記第２の接続点に接続
した第１の二端子負荷素子と、一端を前記第１の出力端
子に接続し他端を前記第３の接続点に接続した第２の二
端子負荷素子を具備することからなっている。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
本実施例は、ドレイン電極を第１の出力端子１７に接続
しゲート電極を第２の出力端子１８に接続しソース電極
を第１の接続点２２に接続したＮチャネル型の第１のＭ
ＩＳＦＥＴ１と、ドレイン電極を出力端子１８に接続し
ゲート電極を出力端子１７に接続しソース電極を接続点
２２に接続したＮチャネル型の第２のＭＩＳＦＥＴ２
と、ドレイン電極を接続点２２に接続しゲート電極を第
１のクロック端子１９に接続しソース電極を第１の電源
（電源電位ＶＳＳ）２１に接続したＮチャネル型の第３
のＭＩＳＦＥＴ３と、ソース電極を第１の入力端子１５
に接続しゲート電極を第２のクロック端子２０に接続し
ソース電極を出力端子１７に接続したＮチャネル型の第
４のＭＩＳＦＥＴ４と、ドレイン電極を第２の入力端子
１６に接続しゲート電極をクロック端子２０に接続しソ
ース電極を出力端子１８に接続したＮチャネル型の第５
のＭＩＳＦＥＴ５と、ドレイン電極を出力端子１７に接
続しゲート電極を第２の接続点２３に接続しソース電極
を接続点２２に接続したＮチャネル型の第６のＭＩＳＦ
ＥＴ６と、ドレイン電極を出力端子１８に接続しゲート
電極を第３の接続点２４に接続しソース電極を接続点２
２に接続したＮチャネル型の第７のＭＩＳＦＥＴ７と、
ドレイン電極と接続点２３に接続しゲート電極を第３の
クロック端子２６に接続しソース電極を電源２１に接続
したＮチャネル型の第８のＭＩＳＦＥＴ８と、ドレイン
電極を接続点２４に接続しゲート電極をクロック端子２
６に接続しソース電極を電源２１に接続したＮチャネル
型の第９のＭＩＳＦＥＴ９と、ドレイン電極を出力端子
１７に接続しゲート電極を出力端子１８に接続しソース
電極を第２の電源（電源電位ＶＤＤ）２５に接続したＰ
チャネル型の第１０のＭＩＳＦＥＴ１１と、ドレイン電
極を出力端子１８に接続しゲート電極を出力端子１７に
接続しソース電極を電源２５に接続したＰチャネル型の
第１１のＭＩＳＦＥＴ１２と、一端を出力端子１８に接
続し他端を接続点２３に接続した第１の二端子負荷素子
としての抵抗１３と、一端を出力端子１７に接続し他端
を接続点２４に接続した第２の二端子負荷素子としての
抵抗１４とを具備することからなっている。なお、ＭＩ
ＳＦＥＴ4,5,8,9はＰチャネル型であっても良い。
しゲート電極を第２の出力端子１８に接続しソース電極
を第１の接続点２２に接続したＮチャネル型の第１のＭ
ＩＳＦＥＴ１と、ドレイン電極を出力端子１８に接続し
ゲート電極を出力端子１７に接続しソース電極を接続点
２２に接続したＮチャネル型の第２のＭＩＳＦＥＴ２
と、ドレイン電極を接続点２２に接続しゲート電極を第
１のクロック端子１９に接続しソース電極を第１の電源
（電源電位ＶＳＳ）２１に接続したＮチャネル型の第３
のＭＩＳＦＥＴ３と、ソース電極を第１の入力端子１５
に接続しゲート電極を第２のクロック端子２０に接続し
ソース電極を出力端子１７に接続したＮチャネル型の第
４のＭＩＳＦＥＴ４と、ドレイン電極を第２の入力端子
１６に接続しゲート電極をクロック端子２０に接続しソ
ース電極を出力端子１８に接続したＮチャネル型の第５
のＭＩＳＦＥＴ５と、ドレイン電極を出力端子１７に接
続しゲート電極を第２の接続点２３に接続しソース電極
を接続点２２に接続したＮチャネル型の第６のＭＩＳＦ
ＥＴ６と、ドレイン電極を出力端子１８に接続しゲート
電極を第３の接続点２４に接続しソース電極を接続点２
２に接続したＮチャネル型の第７のＭＩＳＦＥＴ７と、
ドレイン電極と接続点２３に接続しゲート電極を第３の
クロック端子２６に接続しソース電極を電源２１に接続
したＮチャネル型の第８のＭＩＳＦＥＴ８と、ドレイン
電極を接続点２４に接続しゲート電極をクロック端子２
６に接続しソース電極を電源２１に接続したＮチャネル
型の第９のＭＩＳＦＥＴ９と、ドレイン電極を出力端子
１７に接続しゲート電極を出力端子１８に接続しソース
電極を第２の電源（電源電位ＶＤＤ）２５に接続したＰ
チャネル型の第１０のＭＩＳＦＥＴ１１と、ドレイン電
極を出力端子１８に接続しゲート電極を出力端子１７に
接続しソース電極を電源２５に接続したＰチャネル型の
第１１のＭＩＳＦＥＴ１２と、一端を出力端子１８に接
続し他端を接続点２３に接続した第１の二端子負荷素子
としての抵抗１３と、一端を出力端子１７に接続し他端
を接続点２４に接続した第２の二端子負荷素子としての
抵抗１４とを具備することからなっている。なお、ＭＩ
ＳＦＥＴ4,5,8,9はＰチャネル型であっても良い。
次に本実施例の動作を第２図に示すクロックのタイムチ
ャートを参照して説明する。なお、各Ｎチャネル型のＭ
ＩＳＦＥＴはクロックの電位が１レベルのとき導通し、
０レベルのとき遮断する。
ャートを参照して説明する。なお、各Ｎチャネル型のＭ
ＩＳＦＥＴはクロックの電位が１レベルのとき導通し、
０レベルのとき遮断する。
第１図においてＭＩＳＦＥＴ1,2,3,4,5は、従来例の第
３図と同じ働きをする。増幅を開始する直前においてク
ロック端子１９及びクロック端子２０に印加されている
クロック１及びクロック２によりＭＩＳＦＥＴ３は遮断
され、ＭＩＳＦＥＴ４と５は導通している。又クロック
端子２６に印加されているクロック３によりＭＩＳＦＥ
Ｔ８と９は導通し、その結果ＭＩＳＦＥＴ６と７は遮断
している。この状態でＭＩＳＦＥＴ１１と１２のソース
・ドレイン電極間は充分高抵抗であり、又抵抗１３と１
４の抵抗値も充分高く、出力端子１７と１８の電位はそ
れぞれ入力端子１５と１６の電位にほぼ等しい。
３図と同じ働きをする。増幅を開始する直前においてク
ロック端子１９及びクロック端子２０に印加されている
クロック１及びクロック２によりＭＩＳＦＥＴ３は遮断
され、ＭＩＳＦＥＴ４と５は導通している。又クロック
端子２６に印加されているクロック３によりＭＩＳＦＥ
Ｔ８と９は導通し、その結果ＭＩＳＦＥＴ６と７は遮断
している。この状態でＭＩＳＦＥＴ１１と１２のソース
・ドレイン電極間は充分高抵抗であり、又抵抗１３と１
４の抵抗値も充分高く、出力端子１７と１８の電位はそ
れぞれ入力端子１５と１６の電位にほぼ等しい。
通常のダイナミックメモリの場合のように入力端子１５
と１６に充分低い直流抵抗で入力を印加できない場合
は、非動作時にＭＩＳＦＥＴ４と５を遮断しておいて、
増幅動作をする直前にＭＩＳＦＥＴ４と５を導通させる
ことでこの条件を満たすことができる。
と１６に充分低い直流抵抗で入力を印加できない場合
は、非動作時にＭＩＳＦＥＴ４と５を遮断しておいて、
増幅動作をする直前にＭＩＳＦＥＴ４と５を導通させる
ことでこの条件を満たすことができる。
増幅動作時においては、クロック端子２０及びクロック
端子２６の電位を変化させ、ＭＩＳＦＥＴ４と５及びＭ
ＩＳＦＥＴ８と９を遮断させる。その後クロック端子１
９の電位を変化させＭＩＳＦＥＴ３を導通させる。ＭＩ
ＳＦＥＴ６と７はゲート面積の大きなトランジスタであ
り、そのゲート容量のため接続点２３と２４の浮遊容量
はかなり大きくまた抵抗１３と１４の抵抗値は非常に大
きい。従って出力端子１７と１８の電位が変化しても、
接続点２３と２４の電位は短時間にはほとんど影響を受
けない。このため増幅動作時においては、ＭＩＳＦＥＴ
６と７は遮断されたままであり動作に影響を与えない。
従って増幅動作時にＭＩＳＦＥＴ1,2,１１，１２はフリ
ップフロップ回路を構成し、その正帰還作用により増幅
直前に出力端子１７と１８にあった電位差を増幅し、一
方をＶＳＳに他方をＶＤＤにする。
端子２６の電位を変化させ、ＭＩＳＦＥＴ４と５及びＭ
ＩＳＦＥＴ８と９を遮断させる。その後クロック端子１
９の電位を変化させＭＩＳＦＥＴ３を導通させる。ＭＩ
ＳＦＥＴ６と７はゲート面積の大きなトランジスタであ
り、そのゲート容量のため接続点２３と２４の浮遊容量
はかなり大きくまた抵抗１３と１４の抵抗値は非常に大
きい。従って出力端子１７と１８の電位が変化しても、
接続点２３と２４の電位は短時間にはほとんど影響を受
けない。このため増幅動作時においては、ＭＩＳＦＥＴ
６と７は遮断されたままであり動作に影響を与えない。
従って増幅動作時にＭＩＳＦＥＴ1,2,１１，１２はフリ
ップフロップ回路を構成し、その正帰還作用により増幅
直前に出力端子１７と１８にあった電位差を増幅し、一
方をＶＳＳに他方をＶＤＤにする。
次に保持状態における動作を説明する。説明の都合上仮
に出力端子１７がＶＳＳに、出力端子１８がＶＤＤにな
ったとする。このときＭＩＳＦＥＴ１１は遮断し、ＭＩ
ＳＦＥＴ１２は導通している。このため、接続点２４の
電位は変化せずＭＩＳＦＥＴ７は遮断したままであるの
に対し、ＭＩＳＦＥＴ１２と抵抗１３を通し電源２５か
ら電流が流れ込み接続点２３の電位をＶＤＤにまで変化
せしめＭＩＳＦＥＴ６は導通する。出力端子１７と１８
の電位が反対の場合は、ＭＩＳＦＥＴ６は遮断したまま
でＭＩＳＦＥＴ７が導通する。この状態で出力端子１７
や１８の電位が雑音により変化しても、ＭＩＳＦＥＴ６
と７の働きにより回路の状態は変化せず、出力端子１７
と１８の電位もすぐもとの値に戻る。
に出力端子１７がＶＳＳに、出力端子１８がＶＤＤにな
ったとする。このときＭＩＳＦＥＴ１１は遮断し、ＭＩ
ＳＦＥＴ１２は導通している。このため、接続点２４の
電位は変化せずＭＩＳＦＥＴ７は遮断したままであるの
に対し、ＭＩＳＦＥＴ１２と抵抗１３を通し電源２５か
ら電流が流れ込み接続点２３の電位をＶＤＤにまで変化
せしめＭＩＳＦＥＴ６は導通する。出力端子１７と１８
の電位が反対の場合は、ＭＩＳＦＥＴ６は遮断したまま
でＭＩＳＦＥＴ７が導通する。この状態で出力端子１７
や１８の電位が雑音により変化しても、ＭＩＳＦＥＴ６
と７の働きにより回路の状態は変化せず、出力端子１７
と１８の電位もすぐもとの値に戻る。
すなわち、第１図の回路は、増幅動作時においては出力
端子１７と１８の浮遊容量のみが関係し、この浮遊容量
を小さくすることで高速動作が得られる。一方保持状態
においては、接続点２３と２４の大きな浮遊容量が効果
を持つのでα線や雑音に対しても強い。
端子１７と１８の浮遊容量のみが関係し、この浮遊容量
を小さくすることで高速動作が得られる。一方保持状態
においては、接続点２３と２４の大きな浮遊容量が効果
を持つのでα線や雑音に対しても強い。
なお、本実施例ではＭＩＳＦＥＴ８及び９のソース電極
は電源２１に接続されているが、これは接続点２２に接
続されても全く同様の効果が得られる。
は電源２１に接続されているが、これは接続点２２に接
続されても全く同様の効果が得られる。
以上述べた如く、本発明によれば、高速動作と耐雑音性
を両立させたセンスアンプ回路を得ることができ、ダイ
ナミックメモリ等のMIS集積回路において大きな効果が
ある。
を両立させたセンスアンプ回路を得ることができ、ダイ
ナミックメモリ等のMIS集積回路において大きな効果が
ある。
第１図は本発明の一実施例を示す回路図、第２図はその
クロックのタイミングチャート、第３図は従来例を示す
回路図である。 １〜９……Ｎチャネル型のＭＩＳＦＥＴ、１１，１２…
…Ｐチャネル型のＭＩＳＦＥＴ、１３，１４……抵抗、
１５，１６……入力端子、１７，１８……出力端子、１
９，２０，２６……クロック端子、２１，２５……電
源、２２〜２４……接続点。
クロックのタイミングチャート、第３図は従来例を示す
回路図である。 １〜９……Ｎチャネル型のＭＩＳＦＥＴ、１１，１２…
…Ｐチャネル型のＭＩＳＦＥＴ、１３，１４……抵抗、
１５，１６……入力端子、１７，１８……出力端子、１
９，２０，２６……クロック端子、２１，２５……電
源、２２〜２４……接続点。
Claims (1)
- 【請求項１】ドレイン電極を第１の出力端子に接続しゲ
ート電極を第２の出力端子に接続しソース電極を第１の
接続点に接続した一導電型の第１のＭＩＳＦＥＴと、ド
レイン電極を前記第２の出力端子に接続しゲート電極を
前記第１の出力端子に接続しソース電極を前記第１の接
続点に接続した一導電型の第２のＭＩＳＦＥＴと、ドレ
イン電極を前記第１の接続点に接続しゲート電極を第１
のクロック端子に接続しソース電極を第１の電源に接続
した一導電型の第３のＭＩＳＦＥＴと、ソース電極を第
１の入力端子に接続しゲート電極を第２のクロック端子
に接続しソース電極を前記第１の出力端子に接続した一
導電型又は逆導電型の第４のＭＩＳＦＥＴと、ドレイン
電極を第２の入力端子に接続しゲート電極を前記第２の
クロック端子に接続しソース電極を前記第２の出力端子
に接続した前記第４のＭＩＳＦＥＴと同一導電型の第５
のＭＩＳＦＥＴと、ドレイン電極を前記第１の出力端子
に接続しゲート電極を第２の接続点に接続しソース電極
を前記第１の接続点に接続した一導電型の第６のＭＩＳ
ＦＥＴと、ドレイン電極を前記第２の出力端子に接続し
ゲート電極を第３の接続点に接続しソース電極を前記第
１の接続点に接続した一導電型の第７のＭＩＳＦＥＴ
と、ドレイン電極を前記第２の接続点に接続しゲート電
極を第３のクロック端子に接続しソース電極を前記第１
の電源（又は前記第１の接続点）に接続した一導電型又
は逆導電型の第８のＭＩＳＦＥＴと、ドレイン電極を前
記第３の接続点に接続しゲート電極を前記第３のクロッ
ク端子に接続しソース電極を前記第１の電源（又は前記
第１の接続点）に接続した前記第８のＭＩＳＦＥＴと同
一導電型の第９のＭＩＳＦＥＴと、ドレイン電極を前記
第１の出力端子に接続しゲート電極を前記第２の出力端
子に接続しソース電極を第２の電源に接続した逆導電型
の第１０のＭＩＳＦＥＴと、ドレイン電極を前記第２の
出力端子に接続しゲート電極を前記第１の出力端子に接
続しソース電極を前記第２の電源に接続した逆導電型の
第１１のＭＩＳＦＥＴと、一端を前記第２の出力端子に
接続し他端を前記第２の接続点に接続した第１の二端子
負荷素子と、一端を前記第１の出力端子に接続し他端を
前記第３の接続点に接続した第２の二端子負荷素子を具
備することを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002760A JPH061636B2 (ja) | 1985-01-11 | 1985-01-11 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002760A JPH061636B2 (ja) | 1985-01-11 | 1985-01-11 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61162895A JPS61162895A (ja) | 1986-07-23 |
| JPH061636B2 true JPH061636B2 (ja) | 1994-01-05 |
Family
ID=11538290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60002760A Expired - Lifetime JPH061636B2 (ja) | 1985-01-11 | 1985-01-11 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061636B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7570508B2 (en) | 2003-12-22 | 2009-08-04 | Hewlett-Packard Development Company, L.P. | Method and apparatus for reducing soft errors |
| JP4924096B2 (ja) * | 2007-02-28 | 2012-04-25 | パナソニック株式会社 | 画面保護装置 |
-
1985
- 1985-01-11 JP JP60002760A patent/JPH061636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61162895A (ja) | 1986-07-23 |
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