KR20050063708A

KR20050063708A - 소프트 에러 감소 방법 및 저장 회로

Info

Publication number: KR20050063708A
Application number: KR1020040109292A
Authority: KR
Inventors: 세이페트노버트알; 쥬시아오웨이
Original assignee: 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘 피
Priority date: 2003-12-22
Filing date: 2004-12-21
Publication date: 2005-06-28
Also published as: JP2005182991A; EP1560225B1; EP1560225A2; DE602004019326D1; US7570508B2; IL162757A0; US20050138482A1; IL162657A0; EP1560225A3; JP2008262703A; JP4388127B2; KR101099960B1

Abstract

소프트 에러를 감소시키는 방법 및 장치가 개시되어 있다. 몇몇 실시예에서, 본 방법은 저장 회로(2) 내의 복수의 노드를 소정 상태로 할당하는 단계와, 저장 회로에 결합된 복수의 신호를 평가하여, 제 1 노드(Node_A)가 소정의 상태로부터 변경될 수 있게 하고, 제 2 노드(Node_B)가 교란에 대해 보다 민감해지게 하는 단계와, 소정 시간동안에 제 2 노드(Node_B)를 소정 상태로 유지하여, 소프트 에러에 대한 저장 회로의 민감성을 감소시키는 단계를 포함한다.

Description

소프트 에러 감소 방법 및 저장 회로{METHOD AND APPARATUS FOR REDUCING SOFT ERRORS}

전자 장치의 사용자 대부분은 글리치, 즉, 전자 장치를 파괴하지 않는 랜덤한 대이변이 아닌 사건에 익숙하다. "소프트 에러" 용어는 집적 회로와 같은 반도체 장치에서의 글리치를 지칭하며, 이는 반도체 장치에 포함된 데이터에 영향을 준다. 일반적으로, 소프트 에러는 이온 방사(예를 들어, 중성자, 알파 입자 및 전자기 방사)가 반도체 장치를 구성하는 반도체 화합물의 원자와 상호 작용할 때 발생될 수 있다. 특히, 이온 방사와 반도체의 상호 작용은 반도체 재료의 대전 입자를 발생시킨다. 이들 대전 입자를 일반적으로 전자-정공 쌍이라 한다. 전자-정공 쌍은 전자-정공 쌍의 주입에 특히 민감한 회로의 노드에 의해 수집될 수 있다. 예를 들어, 집적 회로 메모리 소자는 전자-정공 쌍의 주입으로 인해 1에서 0으로 또는 0에서 1로 변할 수 있다. 이온 방사는 방사성 재료 및/또는 우주 방사선(cosmic ray)으로부터 발생될 수 있다. 예를 들어, 고에너지의 우주 방사선과 태양 광선 입자는 지구의 초고층 대기와 반응하여 지구 표면에 쏟아지는 고에너지의 양성자를 발생시켜 반도체 장치에 영향을 준다. 소프트 에러의 다른 알려진 원인은 집적 회로의 패키지 재료 내에 존재하는 알파 입자, 즉, 방사성 동위 원소의 트레이스 양만큼 방출된 입자이다. 예를 들어, 플립-칩 패키징 기술은 알파 입자를 포함하고 있는 것으로 확인된 납 범프를 이용한다. 또한, 반도체 장치가 점점 소형으로 제조됨에 따라, 소프트 에러가 발생하는 현재의 속도는 받아들이기 어렵게 될 것이다.

소프트 에러를 감소시키는 방법 및 장치가 개시되어 있다. 몇몇 실시예에서, 본 방법은 저장 회로내의 복수의 노드를 소정 상태로 할당하는 단계와, 저장 회로에 결합된 복수의 신호를 평가하는 단계 - 복수의 신호를 평가함으로써, 제 1 노드를 소정의 상태로부터 변경시키고 제 2 노드가 섭동의 문제점을 해결할 수 있음 - 와, 제 2 노드를 소정의 시간동안 소정의 상태로 유지하는 단계 - 소정의 상태를 유지함으로써 소프트 에러에 대한 저장 회로의 민감성을 감소시킴 - 를 포함한다.

본 발명의 실시예에 대한 보다 상세한 설명을 위해서, 첨부한 도면을 참조한다.

특정의 용어는 다음의 상세한 설명 전반에 걸쳐 사용되며, 이는 특정의 시스템 구성 요소를 지칭한다. 당업자라면, 컴퓨터 회사들이 하나의 구성 요소를 상이한 명칭으로 부른다는 것을 알 것이다. 본 명세서는 명칭은 다르지만 기능은 다르지 않은 구성 요소들을 구분하지 않고자 한다. 다음의 상세한 설명과 청구 범위에서, 용어 "포함하는" 및 "구성하는"은 여러 해석이 가능한 방식으로 사용되며, 따라서, "포함하지만 제한되지 않는"의 의미로 해석되어야 한다. 또한, 용어 "결합"은 직접적인 또는 간접적인 전기 접속을 의미한다. 따라서, 제 1 장치가 제 2 장치에 결합되면, 그 접속은 직접적인 전기 접속을, 또는 다른 장치와 접속을 통한 간접적인 전기 접속일 수 있다. 용어 "충전 이벤트(charge event)"는 회로 내의 여러 노드를 교란하는 이온 방사(예를 들어, 중성자 또는 알파 입자)를 지칭한다. 용어 "액티브 풀업" 및 "액티브 풀 다운"은 계획적인 도전 경로를 이용하여 하이 전압값과 로우 전압값을 노드에 각각 직접 할당하는데 사용되는 기술을 지칭한다. 예를 들어, 트랜지스터를 턴 온하면, 계획적인 도전 경로를 V_dd 또는 그라운드에 제공함으로써 노드를 수동적인 것과 반대로 능동적으로 풀 업 또는 풀 다운하도록, 트랜지스터를 통해 노드를 V_dd 또는 그라운드에 결합할 것이다.

도 1은 본 발명의 실시예에 따른 회로 구성(2)을 도시한다. 회로 구성은 포지티브 전원 장치(V_dd)와 네가티브 전원 장치(V_ss) 사이에서 동작한다. 몇몇 실시예에서, V_dd는 대략 2 볼트 미만의 전압이고, V_ss는 대략 0의 전압이다. 반도체 업계의 경향은 보다 낮은 전압에서 동작하는 트랜지스터를 보다 소형으로 제조하는 것이다. 그러나, 동작 전압과 트랜지스터의 치수가 감소함에 따라, 이러한 트랜지스터를 이용하여 제조된 회로는 상술한 방사선의 나쁜 영향에 보다 민감해진다. 집적 회로를 구현함에 있어서, 방사선 효과에 대한 그들의 민감성을 감소시키는 기술이 필요하다.

회로(2)는 데이터를 보유할 수 있는 메모리 구조를 나타낸다. 회로(2)는 상보형 출력 C_L 및 C_H를 포함한다. 회로(2)의 동작을 이해하기 위해서는, 라인(X)의 좌측 상의 장치가 라인(X)의 우측 상에 대칭의 대응하는 장치를 구비하는 경우에, 라인 X을 중심으로 한 대칭성을 관찰하는 것이 도움이 된다. 출력 C_L 및 C_H은 대칭의 인버터(4, 5)에 의해 제공되며, NODE_A 및 NODE_B는 이들 인버터에 입력을 추가로 제공한다. 이러한 방식으로 구성된 인버터(4, 5)를 이용하여, 출력 C_L 및 C_H는 NODE_A 및 NODE_B에 각각 존재하는 반대의 값들을 생성한다. (회로(2)의 동작을 설명하는 과정에서, 본 명세서는 NODE_A 및 NODE_B에 중점을 두고 있으며, 필요한 경우에 출력 C_L 및 C_H를 참조한다.) NODE_A 및 NODE_B는 2개의 개별적인 상태, 즉, V_dd 및 V_ss에 도달한다. 테일 전류 트랜지스터(7)는 자신의 소스 접속부를 V_ss에 결합시키고, 시스템의 모든 트랜지스터를 V_ss에 접속한다. 트랜지스터(7)의 게이트 접속부는 이하에 보다 상세히 설명되는 클록 라인(CLK)에 결합된다. 설명된 바와 같이, 트랜지스터(7)는 N형의 상보형 금속 산화물 반도체("CMOS") 소자이다. 이러한 방식에서, 고전압, 즉, V_dd를 게이트에 인가하면, 트랜지스터(7)는 전류를 전도하거나 "ON" 상태로 된다. 유사하게, 트랜지스터(7)가 설명된 바와 같이 N형 CMOS 소자이면, 저 전압, 즉, V_ss를 게이트에 인가함으로써, 트랜지스터는 전류를 전도하지 않는, 즉 "오프" 상태로 된다.

트랜지스터(7)의 드레인 접속부는 2개의 대칭적인 N형 CMOS 트랜지스터(13, 14)의 소스 접속부에 접속된다. 이러한 방식으로, 트랜지스터(13, 14)는 차동 입력 쌍을 형성하고, 그들의 게이트는 설명되는 상보형 신호 IN_H 및 IN_L에 결합된다. 예를 들어, V_dd가 트랜지스터(13)의 게이트에 인가되고, V_ss가 트랜지스터(14)의 게이트에 인가되면, 트랜지스터(13)는 온 상태로 되고, 트랜지스터(14)는 오프 상태로 된다. 트랜지스터(13)가 온 상태로 되면, 다른 트랜지스터와, 그 트랜지스터에 결합된 회로 노드는 V_ss의 전압을 얻을 수 있다.

도 1에 도시된 바와 같이, 트랜지스터(13)는 트랜지스터(17)를 통해 NODE_A에 결합되며, 트랜지스터(17)의 소스는 트랜지스터(13)에 결합되고, 트랜지스터(17)의 드레인은 NODE_A에 결합된다. (트랜지스터(17)는 N형 CMOS 소자로서 도시되어 있음을 알아야 한다.) 또한, 트랜지스터(17)의 게이트는 도시된 바와 같이 NODE_B에 결합된다. 따라서, NODE_B가 V_dd의 전압으로 설정되면, 트랜지스터(17)는 ON 상태에 있으며, NODE_A를 트랜지스터(13)에 결합한다. 유사하게, 트랜지스터(14)는 트랜지스터(21)(N형 CMOS 소자임)를 통해 NODE_B에 결합되며, 트랜지스터(21)의 소스는 트랜지스터(14)에 결합되며, 트랜지스터(21)의 드레인은 NODE_B에 결합된다. 도시된 바와 같이, 트랜지스터(21)의 게이트는 NODE_A에 결합되어 있다. 따라서, NODE_A가 V_dd의 전압으로 설정되면, 트랜지스터(21)는 ON 상태로 되고, NODE_B를 트랜지스터(14)에 결합한다. 트랜지스터(13, 17)와 트랜지스터(14, 21)가 이러한 방식으로 구성된 상태에서, NODE_A와 NODE_B는 V_ss의 값을 얻을 수 있다. 예를 들어, IN_L이 V_dd이고, NODE_B가 V_dd이면, 트랜지스터(13, 17)는 ON 상태로 되며, CLK가 V_dd(즉, 이하에 설명되는 "평가" 상태)이다고 가정하면, 트랜지스터(17)의 드레인, 또는 NODE_A는 V_ss로의 트랜지스터(17, 13, 7) 경로를 통해 V_SS의 값을 얻는다. 또한, NODE_B는 이하에 설명되는 V_dd의 값을 얻는다. 대안으로, IN_H가 V_dd이며, NODE_A가 V_dd이며, CLK가 V_dd이면, 트랜지스터(21)의 드레인, 또는 NODE_B는 트랜지스터(21, 14, 7) 경로를 통해 V_ss의 값을 얻으며, NODE_A는 이하에 설명되는 바와 같이 V_dd의 값을 얻는다.

상술한 경로를 통해 V_ss의 전압값을 얻는 것 이외에, 대안으로, NODE_A 및 NODE_B는 둘 다 N형 CMOS 소자인 "키퍼" 트랜지스터(18, 19)를 사용하여 V_ss의 전압값을 달성할 수 있다. 트랜지스터(18, 19)는 그들이 다른 도전 경로를 제공함으로써 도달될 때 회로(2)가 자신의 값을 지속 또는 유지하는데 도움이 되기 때문에 "키퍼" 트랜지스터라고 한다. 예를 들어, 트랜지스터(19)가 ON 상태로 되도록 트랜지스터(19)의 게이트(출력 C_H)가 V_dd에 결합되면, 또한, CLK가 V_dd이면, 트랜지스터(19, 7)의 조합은 NODE_B에 결합되거나, 트랜지스터(19)의 드레인은 V_ss에 결합된다. 유사하게, 트랜지스터(18)의 게이트 접속부(출력 C_L)가 V_dd에 결합되고 CLK가 V_dd이면, 트랜지스터(18, 7)는 V_ss로의 NODE_A, 또는 트랜지스터(18)의 드레인의 경로를 제공한다.

V_ss인 전압값을 획득하는 것에 추가로, NODE_A 및 NODE_B는 V_dd의 전압값을 또한 얻을 수 있다. 트랜지스터(20, 22, 30, 31)(P형 CMOS 소자로서 도시됨)는 NODE_B의 다중 경로를 제공하여 V_dd의 전압값을 획득하는 트랜지스터 그룹(28)을 포함한다. P형 소자는 N형 소자에 상보적인 방식으로 동작하고, 일반적으로 그들의 게이트 단자에 고 전압을 제공하면 P형 소자는 OFF 상태로 되며, 그들의 게이트 단자에 저 전압을 제공하면 P형 소자는 ON 상태로 된다. 그룹(28)과 유사하게, 트랜지스터(16, 23, 32, 33)(또한, P형 CMOS 소자로서 도시됨)는 NODE_A의 다중 경로를 제공하여 V_dd의 전압값을 얻게 되는 그룹(29)을 포함한다.

그룹(28)을 참조하면, NODE_B는 트랜지스터(20, 22, 31)의 드레인 단자에 결합되고, V_dd는 트랜지스터(20, 22, 30)의 소스 단자에 결합된다. 트랜지스터(20)의 게이트가 저 전압, 즉, V_ss이면, 트랜지스터(20)는 NODE_B의 경로를 제공하여 V_dd의 전압값을 얻게 된다. 트랜지스터(22)의 게이트가 클록 신호(CLK)(이하에 보다 상세히 설명)에 의해 제어되면, 트랜지스터(22)는 V_dd로의 NODE_B의 경로를 또한 제공한다. 예를 들어, CLK는 V_SS(즉, 이하에 설명된 "프리차지" 위상)이면, NODE_B는 트랜지스터(22)를 통해 V_dd의 전압값을 얻는다. 트랜지스터(30, 31)와 관련하여, 트랜지스터(31)의 드레인은 NODE_B에 결합되고, 트랜지스터(31)의 소스는 트랜지스터(30)의 드레인에 결합되고, 트랜지스터(30)의 소스는 V_dd에 결합된다. 또한, 트랜지스터(31)의 게이트는 C_H에 결합되고, 트랜지스터(30)의 게이트는 IN_H에 결합된다. 이러한 방식으로, 트랜지스터(30, 31)는 NODE_B의 경로를 제공하여 V_dd의 전압값을 또한 얻게 된다(이하에서 설명되는 소프트 에러의 감소에 도움이 될 수 있음). 예를 들어, C_H(NODE_B의 반전)가 V_ss이고, IN_H가 V_ss이면, 트랜지스터(30, 31)는 NODE_B의 경로를 제공하여 V_dd의 전압값을 얻게 된다. 그룹(28)과 유사하게, 그룹(29)은 NODE_B에 유사한 기능을 제공하여 트랜지스터(16), 트랜지스터(23) 또는 트랜지스터(32, 33)의 조합을 통해 V_dd의 전압값을 얻게 된다. 따라서, NODE_A 및 NODE_B는 V_dd 및 V_ss의 전압값을 얻게 되며, 결과적으로, 출력 C_H와 C_L은 V_dd및 V_ss의 전압값을 또한 얻게 될 것이다.

회로(2)는 C_H와 C_L의 상태를 유지할 수 있기 때문에, 회로(2)는 메모리 저장 구성 요소로서 사용될 수 있으며, 예를 들어, 회로(2)는 메모리 구성 요소 어레이를 포함하는 대용량 집적 회로의 일부일 것이다. 회로(2)는 2개의 개별적인 상태, 프리차지 위상과 평가 위상을 가지고 있다. 도 2는 여러 신호간의 관계를 도시하고 있다. 도 2에 도시된 바와 같이, 회로(2)의 CLK 노드는 프리차지 위상과 평가 위상의 영향을 받는다. 프리차지 위상은 회로(20에 데이터를 저장하기 전에 NODE_A와 NODE_B에 소정값을 할당하는 것과 관련되어 있다. 프리차지 위상 동안에, CLK는 V_ss와 같은 저 전압이며, 결과적으로, 트랜지스터(7)는 OFF 상태이며, 트랜지스터(16, 22)는 ON 상태이다. NODE_A가 트랜지스터(16)의 드레인에 결합되어 있으며, V_dd가 트랜지스터(16)의 소스에 결합되어 있기 때문에, NODE_A는 도 2에 도시된 바와 같이 V_dd로 프리차지된다. 유사하게, NODE_B는 트랜지스터(22)의 접속으로 인해 V_dd로 프리차지된다. 이러한 방식으로, NODE_A 및 NODE_B는 회로(2)가 평가 위상에 있기 전에 V_dd의 전압값으로 할당될 수 있다. 트랜지스터(16) 단독으로 NODE_A를 V_dd로 프리차지할 수 있기 때문에, 또한 트랜지스터(22) 단독으로 NODE_B를 V_dd로 프리차지할 수 있기 때문에, 프리차지 위상 동안의 다른 신호(예를 들어, IN_H 및 IN_L)의 상태는 무의미하다는 것을 알아야 한다. 추가로, 트랜지스터(7)는 프리차지 위상 동안에 OFF 상태이기 때문에, NODE_A 및 NODE_B는 V_ss와 접속하지 않으며, IN_H 및 IN_L의 전압 상태와는 무관하다.

도 2를 참조하면, CLK의 평가 위상은 회로(2)에 있어서 소망의 저장 값을 설정하는 것과 관련되어 있으며, 평가 위상동안에 저장 노드를 셋 업하는 것과 관련되어 있다. 평가 위상 동안에, CLK는 하이 상태이며, IN_H가 평가 위상 동안에 하이 상태이면, 트랜지스터(14)는 ON 상태로 된다. NODE_A가 하이 상태이기 때문에, 트랜지스터(21)는 ON 상태이다. 또한, CLK가 평가 위상에서 하이 상태이면, 트랜지스터(7) 역시 ON 상태이며, NODE_B(즉, 트랜지스터(21)의 드레인 단자)는 도 2에 도시된 바와 같이, 트랜지스터(7, 14, 21)의 조합을 통해 V_ss의 전압값을 얻게 된다. NODE_B가 로우 상태일 때, C_H가 하이 상태로 되고, 키퍼 트랜지스터(19)가 턴 온되어, NODE_B의 평행 경로를 형성하여 V_ss의 전압값을 얻게 된다는 것을 알아야 한다. 추가로, NODE_B가 V_ss의 전압값을 얻을 때, 트랜지스터(23)는 턴 온 되어 V_dd에서 NODE_A의 프리차지 상태를 유지한다. 회로(2)가 이러한 방식으로 구성되면, IN_H 또는 IN_L의 후속 변화는, 회로(2)가 도시된 바와 같이 다시 프리차지될 때까지, NODE_A 또는 NODE_B의 값에 영향을 주지 않을 것이다.

충전 이벤트 동안에, 회로(2) 내의 여러 노드의 디지털 상태는 교란될 수 있다. 회로(2)의 각각의 노드가 전체적인 동작에 영향을 주지만, 몇몇 노드는 전체적인 상태에 큰 영향을 줄 수 있다. 예를 들어, NODE_A 및 NODE_B가 인버터(4, 5)를 통해 출력 C_H 및 C_L에 결합되어 있기 때문에, NODE_A 또는 NODE_B의 디지털 상태를 교란하는 것은 회로(2)의 출력에 직접적으로 영향을 미칠 수 있다. 따라서, NODE_A 및 NODE_B는 민감성 회로(2)가 얼마나 소프트 에러 상태에 있는지에 따라서 큰 영향을 준다.

임계 전하 Q_critical는 노드의 디지털 상태를 와전시키기 위해 충전 이벤트 동안에 주입될 필요가 있는 전하의 한계량이다. 특정 노드에 주입된 전하의 양이 노드의 임계 전하(Q_critical)를 초과하면, 노드는 디지털 상태를 변경한다. 회로(2)에서, NODE_A 및 NODE_B 상에서 그들의 프리차지 상태를 와전시키는데 필요한 전하량은 CLK가 위상을 변경함에 따라 변한다. (다음의 예는 NODE_A와 연관되어 있지만, 동일한 원리가 NODE_B에 적용된다는 것을 알아야 한다.) 예를 들어, CLK가 프리차지 위상에서 평가 위상으로 위상을 변경하고 있는 동안에, NODE_A는 프리차지 값에서 최종값으로 변경하고, NODE_A의 디지털 상태를 변경하는데 필요한 임계 전하(Q_critical)는 감소한다. 그러나, NODE_A의 값이 NODE_A의 디지털 상태를 변경하는데 필요한 임계 전하량(Q_critical)은 증가한다. 실질적으로, NODE_A는 평가 위상의 개시부에서 이온 방사선에 보다 민감해질 것이다.

회로(2)와 같은 본 발명의 실시예는 소프트 에러의 발생을 감소시키는데 도움이 된다. 예를 들어, 도 1을 다시 참조하면, 트랜지스터(32, 33)는 NODE_B가 변경 상태에 있는 동안에 NODE_A가 V_dd의 프리차지 값을 유지하는 경로를 제공한다. 회로(2)에 도시된 바와 같이, 트랜지스터(32)의 게이트는 IN_L에 결합되어 있으며, 트랜지스터(33)의 게이트는 NODE_A의 반전인 출력 C_L에 결합되어 있다. 도 2에 도시된 바와 같이, NODE_B가 변경 상태에 있을 때, IN_L의 값은 로우 상태로 되고, 트랜지스터(32)는 ON 상태로 된다. 유사하게, NODE_A가 V_dd로 프리차지되었기 때문에, 출력 C_L는 로우 상태이며, 트랜지스터(33)는 ON 상태이다. 이러한 방식으로, NODE_B가 변경 상태에 있는 동안에, NODE_A(트랜지스터(30)의 드레인에 결합됨)는 트랜지스터(32, 33)의 조합에 의해 V_dd로 유지된다. 따라서, NODE_A가 V_dd의 프리차지 레벨에서 유지되고, NODE_B가 로우 상태로 되고 변경 상태에 있기 때문에 평가 위상의 개시부에서 발생할 수 있는 소프트 에러의 회수가 감소될 수 있다. 트랜지스터(32, 33)에 의해 제공되는 대체 경로 없이, NODE_A는 이온 방사선에 의한 혼란 상태(upset)에 보다 민감하게 될 것이다.

유사하게, NODE_A가 변경 상태에 있으면서 능동적으로 로우 상태가 되는 노드이면, NODE_B는 충전 이벤트의 결과에 따라 변경 상태에 보다 민감하게 되며, 트랜지스터(30, 31)는 트랜지스터(32, 33)와 유사한 기능을 제공한다. 즉, NODE_B는 V_dd의 프리차지 레벨로 유지되고, NODE_A는 변경 상태에 있다. NODE_A와 NODE_B의 프리차지 위상을 능동적으로 유지하는 것에 추가로, 트랜지스터(30, 31, 32, 33)소프트 에러의 회수를 감소시키는데 도움이 되는 다른 특징을 제공한다. 예를 들어, 트랜지스터(33)의 게이트는 추가적인 커패시턴스를 부가하는 출력 C_L에 결합되어, 출력 C_L가 최종값을 얻게 되는 속도를 지연시킨다. 따라서, 출력 C_L에 결합된 트랜지스터(18)는 턴 온될 때 지연되고, 결과적으로, NODE_A(트랜지스터(18)의 드레인에 결합됨)는 주입된 전하에 대해 지연의 반응을 나타낸다. 이러한 지연 반응은 다른 방식으로 달성된다. 추가적인 인버터가 인버터(4, 5)의 전후에 부가될 수 있으며, 여기서, 출력 C_L 및 C_H는 최종 인버터의 최종 출력을 나타내며, C_H와 C_L가 그들의 최종값을 얻는 속도가 지연될 수 있다. CLK가 프리차지 위상에서 평가 위상으로 진행할 때 소프트 에러에 대한 민감도가 최상으로 되고, 이러한 에지에 대한 지연이 회로를 "무감각"(즉, 이온 방사선에 의해 발생되는 혼란 상태에 대한 민감도를 저하)하게 하기 때문에, NODE_A에 있어서 트랜지스터(18)를 통한 V_ss의 다른 경로와 NODE_B에 있어서 트랜지스터(19)를 통한 V_ss로의 다른 경로를 지연시키면, 소프트 에러 속도를 보다 낮게 할 것이다.

회로(2)와 유사한 저장형 회로는 단일의 집적 회로 상에 여러회 복제될 수 있다. 따라서, 회로(2) 내의 개별적인 트랜지스터는 공간을 보존하기 위해서 가능한 한 소형으로 유지된다. 이러한 방식으로, 트랜지스터(30, 31, 32, 33)의 크기는 소프트 에러 속도의 소망 레벨의 감소를 위해서 최적화될 수 있다. 예를 들어, 소프트 에러의 회수는 프로세스에 의해 인에이블되는 최소 크기보다 큰 트랜지스터(30, 31, 32, 33)를 제조함으로써 감소될 수 있다. 따라서, 회로 설계자는 회로 영역을 증가시키는 것과 소프트 에러 속도를 감소시키는 것 사이에서, 또는 회로 영역을 감소시키는 것과 소프트 에러 속도를 증가시키는 것 사이에서 선택할 수 있다.

본 명세서에 기재된 저장 회로와, 소프트 에러 속도를 감소시키는 방법은 컴퓨터 시스템에 사용될 수 있다. 도 3은 예시적인 컴퓨터 시스템(100)을 도시한다. 도 3의 컴퓨터 시스템은 CPU 버스를 통해 브리지 로직 소자(106)에 결합된 CPU(102)를 포함한다. 브리지 로직 소자(106)는 "노스 브리지(North bridge)"라고도 한다. 노스 브리지(106)는 메모리 버스에 의해 메인 메모리 어레이(104)에 결합되고, 고도의 그래픽 프로세서("AGP")를 통해 그래픽 컨트롤러(108)에 또한 결합될 수 있다. 노스 브리지(106)는 예를 들어, 주변 구성 요소 상호 접속부("PCI") 버스 또는 확장형 산업 표준 아키텍쳐("EISA") 버스와 같은 1차 확장 버스("BUS A")를 통해 시스템내의 다른 주변 장치에 CPU(102), 메모리(104) 및 그래픽 컨트롤러(108)를 접속한다. BUS A의 버스 프로토콜을 이용하여 동작하는 여러 구성 요소는 오디오 장치(114), IEEE 1394 인터페이스 장치(116) 및 네트워크 인터페이스 카드("NIC")(118)와 같이, 이러한 버스 상에 상주할 수 있다. 이들 구성 요소는 도 3에 제시된 바와 같이, 마더보드 상에 집적될 수 있거나, BUS A에 접속된 확장 슬롯(110)에 플러그될 수 있다.

다른 2차 확장 버스가 컴퓨터 시스템에 제공되면, 다른 브리지 로직 소자(112)는 1차 확장 버스("BUS A")를 2차 확장 버스("BUS B")에 전기적으로 접속하는데 사용될 수 있다. 이러한 브리지 로직(112)은 "사우스 브리지(South bridge)")라고도 한다. BUS B의 버스 프로토콜을 이용하여 동작하는 여러 구성 요소는, 하드 디스크 컨트롤러(112), 시스템 판독 전용 메모리("ROM")(124) 및 슈퍼 입력-출력("I/O") 컨트롤러(126)와 같이, 이러한 버스 상에 상주할 수 있다. 슬롯(120)은 BUS B의 프로토콜에 따르는 플러그 인(plug-in) 구성 요소용으로 또한 제공될 수 있다. 컴퓨터 시스템(100)의 구성 요소는 본 명세서에 기재된 저장 회로를 구현할 수 있다. 예를 들어, 메인 메모리 어레이(104)는 소프트 에러 속도를 감소시키는 회로(2)와 유사한 저장 회로를 포함할 수 있다. 이러한 방식으로, 시스템의 글리치의 회수가 최소로 유지된다.

상술한 명세서가 충분히 이해되면, 당업자라면 여러 수정 및 변경이 이루어질 수 있음을 알 것이다. 예를 들어, NODE_B가 변경 상태에 있는 동안에 NODE_A의 프리차지 값을 유지하는 다른 방법(또는 NODE_A가 변경 상태에 있는 동안에 NODE_B를 유지하는 다른 방법)이 구현될 수 있다. 또한, 네가티브 로직을 이용하여 동일 기능을 달성할 수 있도록, 예를 들어, 로우 값인 CLK 동안에 평가 위상이 이루어질 수 있도록, 본 명세서에 기재된 전압 레벨은 임의적이다.

본 발명에 따르면, 소프트 에러를 감소시킬 수 있다.

도 1은 본 발명의 실시예에 따른 회로 구성을 도시하는 도면,

도 2는 여러 노드에 대한 예시적인 타이밍도,

도 3은 예시적인 컴퓨터 시스템.

도면의 주요 부분에 대한 부호의 설명

100 : 컴퓨터 시스템 102 : CPU

104 : 메모리 106 : 노스 브리지

108 : 그래픽 컨트롤러 110 : 슬롯

112 : 사우스 브리지 114 : 오디오

122 : 하드 디스크 124 : ROM

126 : 슈퍼 I/O

Claims

저장 회로(2) 내의 복수의 노드를 소정 상태로 할당하는 단계와,

상기 저장 회로에 결합된 복수의 신호를 평가하여, 제 1 노드(Node_A)가 소정의 상태로부터 변경될 수 있게 하고, 제 2 노드(Node_B)가 교란에 대해 보다 민감해지게 하는 단계와,

소정 시간동안에 상기 제 2 노드(Node_B)를 소정 상태로 유지하여, 소프트 에러에 대한 상기 저장 회로의 민감성을 감소시키는 단계

를 포함하는 방법.
제 1 항에 있어서,

프리차지 위상 동안에 상기 복수의 신호 내의 클록 신호(CLK)를 디스에이블 상태로 하는 단계를 더 포함하는 방법.
제 2 항에 있어서,

상기 클록 신호(CLK)의 상기 프리차지 위상 동안에 상기 복수의 신호 내의 입력 신호를 구성하는 단계를 더 포함하는 방법.
제 1 항에 있어서,

평가 위상 동안에 클록 신호(CLK)를 인에이블 상태로 하는 단계를 더 포함하는 방법.
제 4 항에 있어서,

상기 소정의 시간을 상기 클록 신호(CLK)의 상기 평가 위상의 개시에 연관시키는 단계를 더 포함하는 방법.
제 1 항에 있어서,

복수의 인버터(4, 5)를 이용하여 상기 제 1 노드와 제 2 노드간의 신호 전파를 지연시키는 단계를 더 포함하는 방법.
저장 회로(2)에 있어서,

서로 결합된 제 1 노드(Node_A)와 제 2 노드(Node_B)를 포함하는 복수의 노드와,

상기 저장 회로에 결합되어, 제 1 노드(Node_A)가 소정 상태로부터 변경될 수 있게 하는 복수의 신호와,

상기 제 2 노드에 결합되어, 소정 시간 동안에 상기 제 2 노드를 소정의 상태로 유지하는 회로 구성 요소(20)

를 포함하는 저장 회로.
제 7 항에 있어서,

상기 회로 구성 요소는 금속 산화물 반도체 전계 효과 트랜지스터("MOSFET")를 포함하며, 상기 트랜지스터의 크기는 변경되어, 상기 제 2 노드(Node_B)가 상기 소정 상태로 유지되는 시간 주기를 변경하는 저장 회로.
제 7 항에 있어서,

적어도 하나의 인버터(4, 5)는 상기 제 1 노드(Node_A)와 상기 제 2 노드(Node_B) 사이에 결합되는 저장 회로.
제 7 항에 있어서,

타이밍 신호는 프리차지 위상과 평가 위상을 포함하며, 상기 노드들은 상기 프리차지 위상 동안에 하이 상태로 설정되고, 상기 노드들은 상기 평가 위상 동안에 최종 상태로 설정되는 저장 회로.