JP5728787B2 - フリップフロップ回路、半導体装置および電子機器 - Google Patents

フリップフロップ回路、半導体装置および電子機器 Download PDF

Info

Publication number
JP5728787B2
JP5728787B2 JP2012519416A JP2012519416A JP5728787B2 JP 5728787 B2 JP5728787 B2 JP 5728787B2 JP 2012519416 A JP2012519416 A JP 2012519416A JP 2012519416 A JP2012519416 A JP 2012519416A JP 5728787 B2 JP5728787 B2 JP 5728787B2
Authority
JP
Japan
Prior art keywords
circuit
flip
output terminal
node
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012519416A
Other languages
English (en)
Other versions
JPWO2011155532A1 (ja
Inventor
和淑 小林
和淑 小林
潤 古田
潤 古田
秀俊 小野寺
秀俊 小野寺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyoto Institute of Technology NUC
Original Assignee
Kyoto Institute of Technology NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyoto Institute of Technology NUC filed Critical Kyoto Institute of Technology NUC
Priority to JP2012519416A priority Critical patent/JP5728787B2/ja
Publication of JPWO2011155532A1 publication Critical patent/JPWO2011155532A1/ja
Application granted granted Critical
Publication of JP5728787B2 publication Critical patent/JP5728787B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type

Description

本発明は、ソフトエラーに対する耐性を高めたフリップフロップ回路に関する。
プロセスの微細化に伴い、ソフトエラーに代表される一過性のエラーが増加している。ソフトエラーは宇宙空間やＳＲＡＭの問題であったが、近年では地上でもソフトエラーの対策が必要となってきている。地上でのソフトエラーの主要因は、高エネルギー中性子である。
図９に示すように、高エネルギー中性子が基板のＳｉ原子に衝突すると２次イオンが生じる。２次イオンが拡散層の近傍を通過すると、拡散や空乏層の電界によるドリフトにより拡散層に電子または正孔が集まる。この電子または正孔によりドレインの電荷が変化して出力が反転する。
ソフトエラーは、高エネルギー中性子が衝突する場所によって、ＳＥＵ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｕｐｓｅｔ）、ＳＥＴ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｔｒａｎｓｉｅｎｔ）およびＭＣＵ（Ｍｕｌｔｉｐｌｅ Ｃｅｌｌ Ｕｐｓｅｔ）の３種類に分類される。ＳＥＵは、図１０の（ａ）に示すように、高エネルギー中性子がＦＦ（フリップフロップ）やＳＲＡＭに衝突して直接保持データを反転させるエラーである。ＳＥＴは、図１０の（ｂ）に示すように、高エネルギー中性子が組合せ回路に衝突してパルスを発生させるエラーである。ＭＣＵは、図１０の（ｃ）に示すように、集積度の高いＳＲＡＭにおいて、一度に複数のＳＲＡＭの保持データが反転するエラーである。
ＦＦのＳＥＵによるエラー率は１ｅ−３ＦＩＴ付近まで増加している。ＦＩＴとは、１ｅ９時間にエラーが発生する回数の期待値であり、１００万個のＦＦが使用されるチップでは、約１００年間使用すると１度エラーが起こる計算となる。なお、ＦＦとＳＲＡＭとでは、ＳＥＵによるエラー率は同等である。
ＳＥＴの場合はパルスがラッチ回路に取り込まれることでエラーとなるため、ＳＥＴによるエラー率はＳＥＵによるエラー率に比べて小さくなる。しかしながら、高いソフトエラー耐性を持つ回路を実現するためには、ＳＥＵだけでなく、ＳＥＴによるエラーの対策も不可欠である。ＳＥＵおよびＳＥＴによるエラーを軽減するために、ＦＦを冗長化した複数モジュラーＦＦが使用されている。複数モジュラーＦＦを用いた回路構成として、ＴＭＲ（Ｔｒｉｐｌｅ Ｍｏｄｕｌａｒ Ｒｅｄｕｎｄａｎｃｙ）および遅延挿入ＴＭＲ（ＤＴＭＲ）がある。
図１１は、一般的なＴＭＲであるフリップフロップ回路ＦＦ５０の構成を示す図である。フリップフロップ回路ＦＦ５０は、３つのマスタラッチ回路ＬＡＴ５１〜ＬＡＴ５３、３つのスレーブラッチ回路ＬＡＴ５４〜ＬＡＴ５６、３つの多数決回路ＶＯＴ５１〜ＶＯＴ５３、および１つのインバータ回路ＩＮＶ５１を備えている。マスタラッチ回路ＬＡＴ５１〜ＬＡＴ５３の各入力端子にはそれぞれ、３つの組合せ回路ＣＯＭＢ５１〜ＣＯＭＢ５３からの入力データＩＮ０・ＩＮ１・ＩＮ２が入力される。また、スレーブラッチ回路ＬＡＴ５４〜ＬＡＴ５６はそれぞれ、出力データＯＵＴ０・ＯＵＴ１・ＯＵＴ２を出力する。
このように、フリップフロップ回路ＦＦ５０では、組合せ回路、マスタラッチ回路、スレーブラッチ回路および多数決回路を３重化している。これにより、複数のラッチ回路が同時に反転しない限りエラーとならないため、エラー耐性は非常に高い。しかしながら、ラッチ回路および多数決回路だけでなく、組合せ回路も３重化しているため、フリップフロップ回路ＦＦ５０の回路規模は、普通の非冗長ＦＦの回路規模に比べ３倍以上となってしまい、面積のオーバーヘッドが大きい。
図１２は、一般的なＤＴＭＲであるフリップフロップ回路ＦＦ６０の構成を示す図である。フリップフロップ回路ＦＦ６０は、３つのマスタラッチ回路ＬＡＴ６１〜ＬＡＴ６３、３つのスレーブラッチ回路ＬＡＴ６４〜ＬＡＴ６６、１つの多数決回路ＶＯＴ６１、２つの遅延回路ＤＥＬ６１・ＤＥＬ６２および１つのインバータ回路ＩＮＶ６１を備えている。マスタラッチ回路ＬＡＴ６１の入力端子および遅延回路ＤＥＬ６１の入力端子には、組合せ回路ＣＯＭＢ６１からの入力データＩＮが入力される。また、多数決回路ＶＯＴ６１は、出力データＯＵＴを出力する。
このように、フリップフロップ回路ＦＦ６０では、組合せ回路を３重化せずに、組合せ回路ＣＯＭＢ６１に生じたＳＥＴパルスを、２つの遅延回路ＤＥＬ６１・ＤＥＬ６２によって除去している。これにより、多数決回路ＶＯＴ６１で生じたＳＥＴパルスも次段の遅延回路によって除去されるため、多数決回路ＶＯＴ６１は３重化する必要がない。よって、フリップフロップ回路ＦＦ６０は、ＴＭＲであるフリップフロップ回路ＦＦ５０に比べ回路規模は小さい。しかしながら、フリップフロップ回路ＦＦ６０では、２つの遅延回路ＤＥＬ６１・ＤＥＬ６２によって遅延時間が増大するという問題がある。
また、フリップフロップ回路ＦＦ５０およびフリップフロップ回路ＦＦ６０では、多数決回路を使用しているため、ＭＣＵによるエラー耐性が低いという問題がある。具体的には、３つのマスタラッチ回路のうちの２つ、または３つのスレーブラッチ回路のうちの２つが反転すると、出力も反転してしまう。
上記のフリップフロップ回路ＦＦ５０およびフリップフロップ回路ＦＦ６０に対し、Ｃエレメント回路およびウィークキーパー回路を使用した遅延挿入ＤＭＲ（ＤＤＭＲ、ＢＩＳＥＲ）が提案されている。図１３の（ａ）は、ＢＩＳＥＲであるフリップフロップ回路ＦＦ７０の構成を示す図であり、図１３の（ｂ）は、フリップフロップ回路ＦＦ７０のＣエレメント回路の構成を示す図である。
図１３の（ａ）に示すように、フリップフロップ回路ＦＦ７０は、２つのマスタラッチ回路ＬＡＴ７１・ＬＡＴ７２、２つのスレーブラッチ回路ＬＡＴ７３・ＬＡＴ７４、２つのＣエレメント回路ＣＥ７１・ＣＥ７２、２つのウィークキーパー回路ＷＫ７１・ＷＫ７２、１つの遅延回路ＤＥＬ７１および１つのインバータ回路ＩＮＶ７１を備えている。マスタラッチ回路ＬＡＴ７１の入力端子および遅延回路ＤＥＬ７１の入力端子には、組合せ回路ＣＯＭＢ７１からの入力データＩＮが入力される。
ウィークキーパー回路ＷＫ７１は、２つのインバータ回路ＩＮＶ７２・ＩＮＶ７３から構成されている。同様に、ウィークキーパー回路ＷＫ７２は、２つのインバータ回路ＩＮＶ７４・ＩＮＶ７５から構成されている。これにより、ウィークキーパー回路ＷＫ７１・ＷＫ７２はそれぞれ、Ｃエレメント回路ＣＥ７１・ＣＥ７２からの出力データを保持する。
図１３の（ｂ）に示すように、Ｃエレメント回路は、２つのＰＭＯＳトランジスタＭＰ１・ＭＰ２および２つのＮＭＯＳトランジスタＭＮ１・ＭＮ２を備えている。トランジスタＭＰ１・ＭＰ２は、電源電位ＶＣＣと出力ノードＮ３との間に直列接続されており、ＮＭＯＳトランジスタＭＮ１・ＭＮ２は、出力ノードＮ３と接地電位ＶＳＳとの間に直列接続されている。また、トランジスタＭＰ１・ＭＮ２の各ゲートがＣエレメント回路の第１の入力ノードＮ１に接続され、トランジスタＭＰ２・ＭＮ１の各ゲートがＣエレメント回路の第２の入力ノードＮ２に接続されている。これにより、Ｃエレメント回路は、入力ノードＮ１・Ｎ２に入力される値が互いに異なる場合は、直前の値を保持する。
このため、フリップフロップ回路ＦＦ７０では、マスタラッチ回路の一方の保持データが反転してもエラーとならない。また、組合せ回路ＣＯＭＢ７１に生じたＳＥＴパルスも、遅延回路ＤＥＬ７１によって除去される。さらに、フリップフロップ回路ＦＦ７０の回路規模はＤＴＭＲと比べても小さく、遅延回路も１つであるため遅延時間もＤＴＭＲほど大きくならない。
しかしながら、図１３に示すフリップフロップ回路ＦＦ７０では、Ｃエレメント回路で生じたＳＥＴパルスによるエラーに脆弱であるという欠点がある。具体的には、図１４に示すように、Ｃエレメント回路に高エネルギー中性子が衝突することによってＳＥＴパルスが生じると、そのＳＥＴパルスを２つのスレーブラッチ回路ＬＡＴ７３・ＬＡＴ７４の両方がラッチしてしまうため、後段のＣエレメント回路ＣＥ７２の出力が反転してしまう。また、フリップフロップ回路ＦＦ７０は、クロック周波数が低いときにはエラー耐性が高いが、クロック周波数の増加とともにエラー耐性が低くなるという問題を有している。
そこで、本出願の発明者は、エラー耐性をさらに強化したＤＭＲとして、Ｄ３ＭＲ（Ｄｏｕｂｌｅ Ｄｅｌａｙｅｄ ＤＭＲ）およびＥＤ２ＭＲ（Ｅｎｈａｎｃｅｄ Ｄｅｌａｙｅｄ ＤＭＲ）を提案した（非特許文献１）。
図１５は、Ｄ３ＭＲであるフリップフロップ回路ＦＦ８０の構成を示す図である。フリップフロップ回路ＦＦ８０は、図１３に示すフリップフロップ回路ＦＦ７０において、スレーブラッチ回路ＬＡＴ７４の入力端子の前に遅延回路ＤＥＬ８１を挿入した構成である。遅延回路ＤＥＬ８１によって、Ｃエレメント回路ＣＥ７１で生じたＳＥＴパルスを除去することができる。
図１６は、ＥＤ２ＭＲであるフリップフロップ回路ＦＦ９０の構成を示す図である。フリップフロップ回路ＦＦ９０は、図１３に示すフリップフロップ回路ＦＦ７０において、Ｃエレメント回路ＣＥ９１およびウィークキーパー回路ＷＫ９１をさらに備え、Ｃエレメント回路ＣＥ７１およびウィークキーパー回路ＷＫ７１をスレーブラッチ回路ＬＡＴ７３に接続し、Ｃエレメント回路ＣＥ９１およびウィークキーパー回路ＷＫ９１をスレーブラッチ回路ＬＡＴ７４に接続した構成である。ウィークキーパー回路ＷＫ９１は、ウィークキーパー回路ＷＫ７１・ＷＫ７２と同様に、２つのインバータ回路ＩＮＶ９１・ＩＮＶ９２から構成されている。
フリップフロップ回路ＦＦ９０では、マスタラッチ回路とスレーブラッチ回路との間のＣエレメント回路とウィークキーパー回路を２重にしているので、Ｃエレメント回路ＣＥ７１・ＣＥ９１の一方でＳＥＴパルスが生じても、後段のＣエレメント回路ＣＥ７２の出力は反転しない。これにより、Ｃエレメント回路で生じたＳＥＴパルスによるエラーに対する耐性を高めることができる。
古田 潤、小林 和淑、小野寺 秀俊、「高いＳＥＵ／ＳＥＴ耐性を持つ省面積・低遅延二重化フリップフロップ」、第２２回回路とシステム軽井沢ワークショップ、２００９年４月、p.456−461
しかしながら、図１５に示すフリップフロップ回路ＦＦ８０では、図１３に示すフリップフロップ回路ＦＦ７０に遅延回路をさらに挿入した構成であるため、遅延時間のオーバーヘッドが増大してしまうという問題がある。
また、図１６に示すフリップフロップ回路ＦＦ９０では、図１３に示すフリップフロップ回路ＦＦ７０と比較して、遅延時間の増加なしにＣエレメント回路で生じたＳＥＴパルスを防ぐことができるが、Ｃエレメント回路ＣＥ９１およびウィークキーパー回路ＷＫ９１を追加しているため、回路面積のオーバーヘッドが大きいという問題がある。
また、従来のフリップフロップ回路では、Ｃエレメント回路およびウィークキーパー回路を構成するトランジスタの製造ばらつきに対する遅延時間の変化が大きいという問題がある。図１７は、図１３に示すフリップフロップ回路ＦＦ７０および図１６に示すフリップフロップ回路ＦＦ９０における、遅延時間のばらつきを示すグラフである。同図では、Ｃエレメント回路およびウィークキーパー回路を構成するトランジスタのゲート長が製造ばらつきにより変化した場合の遅延時間の変化をモンテカルロシミュレーションにより評価したものである。ゲート長は１σ＝１ｎｍの正規分布に従ってばらつくと想定し、電源電圧は１．２Ｖとしている。横軸はフリップフロップ回路ＦＦ７０・ＦＦ９０の平均遅延時間を１として正規化している。フリップフロップ回路ＦＦ７０の遅延時間は±３％まで分布しており、フリップフロップ回路ＦＦ９０の遅延時間は±２．５％まで分布していることが分かる。
本発明は、上記の問題点を解決するためになされたもので、その目的は、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することにある。
上記の課題を解決するために、本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第１および第２のマスタラッチ回路と、第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、相互接続された第１および第２のインバータ回路と、相互接続された第３および第４のインバータ回路と、を備え、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続され、第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されていることを特徴としている。
上記の構成によれば、第１のＣエレメント回路は、第１のマスタラッチ回路の反転出力と第２のマスタラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第２のＣエレメント回路は、第１のマスタラッチ回路の非反転出力と第２のマスタラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第１および第２のマスタラッチ回路のいずれかの出力が反転しても、第１および第２のＣエレメント回路の出力は反転しない。すなわち、第１および第２のインバータ回路は、第１のＣエレメント回路からの出力のウィークキーパー回路としての機能と、第２のＣエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第１および第２のＣエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。
同様に、第３のＣエレメント回路は、第１のスレーブラッチ回路の反転出力と第２のスレーブラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第４のＣエレメント回路は、第１のスレーブラッチ回路の非反転出力と第２のスレーブラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第１および第２のスレーブラッチ回路のいずれかの出力が反転しても、第３および第４のＣエレメント回路の出力は反転しない。すなわち、第３および第４のインバータ回路は、第３のＣエレメント回路からの出力のウィークキーパー回路としての機能と、第４のＣエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第３および第４のＣエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。
また、ソフトエラーによって第１および第２のＣエレメント回路のいずれかの出力が反転しても、反転した出力が第１および第２のスレーブラッチ回路にラッチされることを防止することができる。同様に、ソフトエラーによって第３および第４のＣエレメント回路のいずれかの出力が反転しても、反転した出力がフリップフロップ回路から出力されることを防止することができる。
また、相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたＣエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、第１〜第４のＣエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路のＣエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。よって、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路に比べて、回路面積をさらに小さくすることが可能である。
相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたＣエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、ばらつきによってウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧が変化しても遅延時間に与える影響が小さい。
また、保持データの書き換えが容易であるため、ウィークキーパー回路を構成するトランジスタのサイズを小さくする必要がない。そのため、ウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧のばらつきが小さくなり、遅延時間のばらつきが改善する。したがって、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができる。
以上のように、本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第１および第２のマスタラッチ回路と、第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、相互接続された第１および第２のインバータ回路と、相互接続された第３および第４のインバータ回路と、を備え、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続され、第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されている構成であるので、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができるという効果を奏する。
本発明の第１の実施形態に係るフリップフロップ回路の構成を示す図である。 従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路における、遅延回路の遅延時間に対するエラー率を示すグラフである。 従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路の、回路面積に対するエラー率を示すグラフである。 従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路における、遅延時間のばらつきを示すグラフである。 （ａ）は、図１６に示す従来のフリップフロップ回路の一部の回路構成を示す図であり、（ｂ）は、本実施形態に係るフリップフロップ回路の一部の回路構成を示す図である。 図１３に示す従来のフリップフロップ回路および本実施形態に係るフリップフロップ回路の、動作電圧に対する遅延時間および出力を示す表である。 フリップフロップ回路のエラー耐性を測定するための回路構成を示す図である。 シフト動作させるクロック周波数と、約３万回シフト動作させた場合のＳＥＵによるエラー数との関係を示すグラフである。 ソフトエラーの発生を模式的に示す図である。 （ａ）は、ＳＥＵ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｕｐｓｅｔ）のソフトエラーを示す図であり、（ｂ）は、ＳＥＴ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｔｒａｎｓｉｅｎｔ）のソフトエラーを示す図であり、（ｃ）は、ＭＣＵ（Ｍｕｌｔｉｐｌｅ Ｃｅｌｌ Ｕｐｓｅｔ）のソフトエラーを示す図である。 従来のフリップフロップ回路の構成を示す図である。 従来の他のフリップフロップ回路の構成を示す図である。 （ａ）は、従来のさらに他のフリップフロップ回路の構成を示す図であり、（ｂ）は、当該フリップフロップ回路のＣエレメント回路の構成を示す図である。 図１３の（ａ）に示すフリップフロップ回路のＣエレメント回路に高エネルギー中性子が衝突してソフトエラーが発生した状態を示す図である。 従来のさらに他のフリップフロップ回路の構成を示す図である。 従来のさらに他のフリップフロップ回路の構成を示す図である。 図１３に示すフリップフロップ回路および図１６に示すフリップフロップ回路における、遅延時間のばらつきを示すグラフである。 本発明に係るフリップフロップ回路および従来のフリップフロップ回路の回路面積と遅延時間との関係を示すグラフである。 （ａ）は、本発明に係るフリップフロップ回路で構成された発振器の発振周波数のばらつきを示すグラフであり、（ｂ）は、従来のフリップフロップ回路で構成された発振器の発振周波数のばらつきを示すグラフである。 図１に示すフリップフロップ回路におけるセンシティブノードを示す図である。 （ａ）は、センシティブノード間の距離とソフトエラー発生率との関係を示すグラフであり、（ｂ）は、（ａ）に示すグラフの一部を拡大したグラフである。 本発明の第２の実施形態に係るフリップフロップ回路の一例を示す図である。 本発明の第２の実施形態に係るフリップフロップ回路の他の一例を示す図である。 本発明の第２の実施形態に係る液晶表示装置の要部構成を示すブロック図である。
〔実施形態１〕
本発明の第１の実施形態について図１〜図２１に基づいて説明すれば以下のとおりである。
（本実施形態に係るフリップフロップ回路の構成）
図１は、本実施形態に係るフリップフロップ回路ＦＦ１０の構成を示す図である。フリップフロップ回路ＦＦ１０は、組合せ回路ＣＯＭＢ１１からの入力データＩＮを保持するフリップフロップ回路であって、２つのマスタラッチ回路ＬＡＴ１１・ＬＡＴ１２、２つのスレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４、４つのＣエレメント回路ＣＥ１１〜ＣＥ１４、５つのインバータ回路ＩＮＶ１１〜ＩＮＶ１５、および遅延回路ＤＥＬ１１を備えている。
マスタラッチ回路ＬＡＴ１１・ＬＡＴ１２はそれぞれ、特許請求の範囲に記載の第１および第２のマスタラッチ回路に相当する。マスタラッチ回路ＬＡＴ１１の入力端子には、組合せ回路ＣＯＭＢ１１からの入力データＩＮが入力される。また、マスタラッチ回路ＬＡＴ１２の入力端子には、組合せ回路ＣＯＭＢ１１からの入力データＩＮが遅延回路ＤＥＬ１１を介して入力される。これにより、マスタラッチ回路ＬＡＴ１１・ＬＡＴ１２は、クロックＣＬＫに応じて入力データＩＮをラッチする。
Ｃエレメント回路ＣＥ１１は、特許請求の範囲に記載の第１のＣエレメント回路に相当する。Ｃエレメント回路ＣＥ１１の一方の入力端子は、マスタラッチ回路ＬＡＴ１１の反転出力端子バーＱに接続されており、Ｃエレメント回路ＣＥ１１の他方の入力端子は、マスタラッチ回路ＬＡＴ１２の反転出力端子バーＱに接続されている。すなわち、Ｃエレメント回路ＣＥ１１には、マスタラッチ回路ＬＡＴ１１の反転出力およびマスタラッチ回路ＬＡＴ１２の反転出力が入力される。
Ｃエレメント回路ＣＥ１２は、特許請求の範囲に記載の第２のＣエレメント回路に相当する。Ｃエレメント回路ＣＥ１２の一方の入力端子は、マスタラッチ回路ＬＡＴ１１の非反転出力端子Ｑに接続されており、Ｃエレメント回路ＣＥ１２の他方の入力端子は、マスタラッチ回路ＬＡＴ１２の非反転出力端子Ｑに接続されている。すなわち、Ｃエレメント回路ＣＥ１２には、マスタラッチ回路ＬＡＴ１１の非反転出力およびマスタラッチ回路ＬＡＴ１２の非反転出力が入力される。
スレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４はそれぞれ、特許請求の範囲に記載の第１および第２のスレーブラッチ回路に相当する。スレーブラッチ回路ＬＡＴ１３のデータ入力端子は、Ｃエレメント回路ＣＥ１１の出力端子に接続されており、スレーブラッチ回路ＬＡＴ１３は、Ｃエレメント回路ＣＥ１１の出力をラッチする。スレーブラッチ回路ＬＡＴ１４のデータ入力端子は、Ｃエレメント回路ＣＥ１２の出力端子に接続されており、スレーブラッチ回路ＬＡＴ１４は、Ｃエレメント回路ＣＥ１２の出力をラッチする。
Ｃエレメント回路ＣＥ１３は、特許請求の範囲に記載の第３のＣエレメント回路に相当する。Ｃエレメント回路ＣＥ１３の一方の入力端子は、スレーブラッチ回路ＬＡＴ１３の反転出力端子バーＱに接続されており、Ｃエレメント回路ＣＥ１３の他方の入力端子は、スレーブラッチ回路ＬＡＴ１４の反転出力端子バーＱに接続されている。すなわち、Ｃエレメント回路ＣＥ１３には、スレーブラッチ回路ＬＡＴ１３の反転出力およびスレーブラッチ回路ＬＡＴ１４の反転出力が入力される。
Ｃエレメント回路ＣＥ１４は、特許請求の範囲に記載の第４のＣエレメント回路に相当する。Ｃエレメント回路ＣＥ１４の一方の入力端子は、スレーブラッチ回路ＬＡＴ１３の非反転出力端子Ｑに接続されており、Ｃエレメント回路ＣＥ１４の他方の入力端子は、スレーブラッチ回路ＬＡＴ１４の非反転出力端子Ｑに接続されている。すなわち、Ｃエレメント回路ＣＥ１４には、スレーブラッチ回路ＬＡＴ１３の非反転出力およびスレーブラッチ回路ＬＡＴ１４の非反転出力が入力される。
インバータ回路ＩＮＶ１１・ＩＮＶ１２はそれぞれ、特許請求の範囲に記載の第１および第２のインバータ回路に相当する。インバータ回路ＩＮＶ１１・ＩＮＶ１２は、相互接続されていると共に、インバータ回路ＩＮＶ１１の入力端子とインバータ回路ＩＮＶ１２の出力端子とは、Ｃエレメント回路ＣＥ１１の出力端子とスレーブラッチ回路ＬＡＴ１３のデータ入力端子との間の接続点に接続されている。また、インバータ回路ＩＮＶ１１の出力端子とインバータ回路ＩＮＶ１２の入力端子とは、Ｃエレメント回路ＣＥ１２の出力端子とスレーブラッチ回路ＬＡＴ１４のデータ入力端子との間の接続点に接続されている。
インバータ回路ＩＮＶ１３・ＩＮＶ１４はそれぞれ、特許請求の範囲に記載の第３および第４のインバータ回路に相当する。インバータ回路ＩＮＶ１３・ＩＮＶ１４は、相互接続されていると共に、インバータ回路ＩＮＶ１３の入力端子とインバータ回路ＩＮＶ１４の出力端子とは、Ｃエレメント回路ＣＥ１３の出力端子に接続されている。また、インバータ回路ＩＮＶ１３の出力端子とインバータ回路ＩＮＶ１４の入力端子とは、Ｃエレメント回路ＣＥ１４の出力端子に接続されている。
なお、Ｃエレメント回路ＣＥ１１〜ＣＥ１４の構成は、図１３の（ｂ）に示す構成と略同一である。
（従来構成との比較）
このように、本実施形態に係るフリップフロップ回路ＦＦ１０は、図１６に示す従来のフリップフロップ回路ＦＦ９０と同様に、Ｃエレメント回路を二重化した構造である。また、フリップフロップ回路ＦＦ１０は、フリップフロップ回路ＦＦ９０において、ウィークキーパー回路を二重化する代わりに、ウィークキーパー回路を構成していた２つのインバータ回路を、２つのＣエレメント回路の間にクロスカップルさせた構成である。これにより、フリップフロップ回路ＦＦ１０は、フリップフロップ回路ＦＦ９０に比べてインバータ回路の個数を少なくすることができるので、回路規模を縮小させることができる。
図２は、従来のフリップフロップ回路ＦＦ６０、ＦＦ８０、ＦＦ９０および本実施形態に係るフリップフロップ回路ＦＦ１０における、遅延回路の遅延時間に対するエラー率を示すグラフである。同図に示すように、本実施形態に係るフリップフロップ回路ＦＦ１０の遅延時間に対するエラー率は、フリップフロップ回路ＦＦ８０・ＦＦ９０におけるものとほぼ同一である。
図３は、従来のフリップフロップ回路ＦＦ６０、ＦＦ８０、ＦＦ９０および本実施形態に係るフリップフロップ回路ＦＦ１０の、回路面積に対するエラー率を示すグラフである。同図から明らかなように、本実施形態に係るフリップフロップ回路ＦＦ１０は、従来のフリップフロップ回路ＦＦ６０、ＦＦ８０、ＦＦ９０と比較して、小さい回路面積で高いエラー耐性を有していることが分かる。このように、本実施形態に係るフリップフロップ回路ＦＦ１０は、従来のフリップフロップ回路と比較して、エラー耐性を低下させることなく、回路規模を縮小することができる。
また、本実施形態に係るフリップフロップ回路ＦＦ１０は、トランジスタの製造ばらつきに対する遅延時間の変化が小さいという利点を有している。図４は、従来のフリップフロップ回路ＦＦ７０・ＦＦ９０および本実施形態に係るフリップフロップ回路ＦＦ１０における、遅延時間のばらつきを示すグラフである。フリップフロップ回路ＦＦ７０・ＦＦ９０の特性は、図１７に示すものと同一である。図４において、フリップフロップ回路ＦＦ１０の遅延時間の分布は、±２％の範囲内であり、フリップフロップ回路ＦＦ７０・ＦＦ９０に比べ、遅延時間の変化が小さいことが分かる。
また、本実施形態に係るフリップフロップ回路ＦＦ１０は、Ｃエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路ＦＦ７０・ＦＦ８０・ＦＦ９０のＣエレメント回路を構成するトランジスタよりも小さくすることができるという利点がある。以下、図５を参照して説明する。
図５の（ａ）は、図１６に示す従来のフリップフロップ回路ＦＦ９０の一部の回路構成を示す図であり、図５の（ｂ）は、本実施形態に係るフリップフロップ回路ＦＦ１０の一部の回路構成を示す図である。図５の（ａ）では、インバータ回路ＩＮＶ７２・ＩＮＶ７３で構成されるウィークキーパー回路のデータを書き換える場合、インバータ回路ＩＮＶ７３の出力がＣエレメント回路７１からの出力を妨げる。そのため、ウィークキーパー回路のデータ書き換えのために必要なＣエレメント回路７１の出力は、インバータ回路ＩＮＶ７２・ＩＮＶ７３の出力の約１０倍となる。
一方、図５の（ｂ）では、２つのＣエレメント回路ＣＥ１１・ＣＥ１２の出力によって、インバータ回路ＩＮＶ１１・ＩＮＶ１２で構成されるデータ保持回路のデータ書き換えを行う。そのため、インバータ回路ＩＮＶ１１・ＩＮＶ１２で構成されるデータ保持回路のデータ書き換えのために必要なＣエレメント回路１１の出力は、インバータ回路ＩＮＶ１１・ＩＮＶ１２の出力の約２倍程度でよい。このように、インバータ回路ＩＮＶ１１・ＩＮＶ１２で構成されるデータ保持回路は、従来のフリップフロップ回路ＦＦ９０のウィークキーパー回路に比べ、保持データの書き換えが容易である。
したがって、本実施形態に係るフリップフロップ回路ＦＦ１０のＣエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路ＦＦ９０のＣエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。したがって、フリップフロップ回路ＦＦ１０は、従来のフリップフロップ回路に比べて、回路面積をさらに縮小することが可能である。
また、本実施形態に係るフリップフロップ回路ＦＦ１０は、動作電圧が極めて低い場合でも、従来のフリップフロップ回路に比べ性能が低下しないという利点を有している。図６は、図１３に示す従来のフリップフロップ回路ＦＦ７０および本実施形態に係るフリップフロップ回路ＦＦ１０の、動作電圧に対する遅延時間および出力を示す表である。フリップフロップ回路ＦＦ１０・ＦＦ７０の回路面積はどちらも同一である。従来のフリップフロップ回路ＦＦ７０では、動作電圧が０．５Ｖの場合は、動作電圧が１．２Ｖの場合に比べて、遅延時間が大きくなっている。これに対し、本実施形態に係るフリップフロップ回路ＦＦ１０では、動作電圧が０．５Ｖの場合においても、動作電圧が１．２Ｖの場合に比べて遅延時間があまり大きくならない。
このように、本実施形態に係るフリップフロップ回路ＦＦ１０は、動作電圧が極めて低い場合でも高い性能を維持することができるので、将来的に実用化が検討されているサブスレシホールド回路等の低電圧回路に好適である。
本発明に係るフリップフロップ回路が従来のフリップフロップ回路よりも高いエラー耐性を有していることを証明するための実験を行った。
図７に示すように、本発明に係るフリップフロップ回路ＦＦ１０が８個カスケード接続されたシフトレジスタを構成する。初段のフリップフロップ回路ＦＦ１０には、２つのセレクタ回路ＳＥＬ１１・ＳＥＬ１２が接続されている。セレクタ回路ＳＥＬ１１の一方の入力端子には入力信号ＳＩが入力され、セレクタ回路ＳＥＬ１２の一方の入力端子には反転入力信号バーＳＩが入力される。また、セレクタ回路ＳＥＬ１１の他方の入力端子には、最終段のフリップフロップ回路ＦＦ１０の一方のデータ出力端子が接続され、セレクタ回路ＳＥＬ１２の他方の入力端子には、最終段のフリップフロップ回路ＦＦ１０の他方のデータ出力端子が接続されている。また、セレクタ回路ＳＥＬ１１・ＳＥＬ１２には、セレクト信号として信号ＲＳが入力される。
これにより、８個のフリップフロップ回路ＦＦ１０で１つのローカルループユニットを形成する。さらに、このローカルループユニットを複数カスケード接続して、これらのローカルループユニットに対して、241Ａｍが発生するα粒子を照射する。
α粒子を照射した状態で、セレクタ回路ＳＥＬ１１・ＳＥＬ１２がそれぞれ入力信号ＳＩおよび反転入力信号バーＳＩを選択するように、信号ＲＳを制御するとともに、図示しないクロックＣＬＫを各フリップフロップ回路ＦＦ１０に入力することにより、シフト動作を開始させる。続いて、セレクタ回路ＳＥＬ１１・ＳＥＬ１２が最終段のフリップフロップ回路ＦＦ１０の出力を選択するように、信号ＲＳを制御する。これにより、シフト動作が繰り返される。所定時間経過後、シフト動作を停止させて、最終段のフリップフロップ回路ＦＦ１０の出力ＳＯ・バーＳＯを検出する。
また、上記構成と比較するため、図１３の（ａ）に示す従来のフリップフロップ回路ＦＦ７０を図７と同様に８個カスケード接続してローカルループユニットを構成し、241Ａｍが発生するα粒子をカスケード接続された複数のローカルループユニットに照射した。
実験では、１ＭＨｚ、１０ＭＨｚおよび１６０ＭＨｚの３種類のクロックＣＬＫでフリップフロップ回路を動作させた。それぞれの周波数で５００分動作させながら、１０分ごとに保持データを取り出して、エラーの検出を行った。その結果を図８に示す。
図８は、ローカルループ状態にし１００分間α線を照射した場合のクロック周波数と反転したフリップフロップ数との関係を示すグラフである。同図において、黒棒が本発明に係るフリップフロップ回路ＦＦ１０のエラー数を示しており、白棒が従来のフリップフロップ回路ＦＦ７０のエラー数を示している。フリップフロップ回路ＦＦ７０では、クロック周波数が大きくなるほどエラー数が大きくなっている。これに対し、フリップフロップ回路ＦＦ１０では、クロック周波数に関わらず殆どエラーが観察されなかった。特に、クロック周波数が１６０ＭＨｚの場合は、フリップフロップ回路ＦＦ１０のエラー数は、フリップフロップ回路ＦＦ７０のエラー数の約１／１５０であり、クロック周波数が高いほどフリップフロップ回路ＦＦ１０のエラー耐性は従来構成よりも高くなることが分かる。
以上の実験により、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路よりも非常に高いエラー耐性を有していることが分かった。
図１８は、本発明に係るフリップフロップ回路ＦＦ１０および従来のフリップフロップ回路ＦＦ６０・ＦＦ７０・ＦＦ８０・ＦＦ９０の回路面積と遅延時間との関係を示すグラフである。同図から、本発明に係るフリップフロップ回路ＦＦ１０が最も面積遅延積（ＡＤＰ）が小さいことが分かる。
さらに、本発明の発明者は、中性子線の照射実験も行った。本発明に係るフリップフロップ回路ＦＦ１０が８個カスケード接続されたシフトレジスタ（図７）および従来のフリップフロップ回路ＦＦ９０が８個カスケード接続されたシフトレジスタに対し中性子線を照射し、所定時間におけるエラー数を測定した。その結果、回路の動作周波数が１００ＭＨｚの場合、フリップフロップ回路ＦＦ１０で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路ＦＦ９０で構成されるシフトレジスタにおけるエラー数の約３１％であった。また、回路の動作周波数が１０ＭＨｚの場合、フリップフロップ回路ＦＦ１０で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路ＦＦ９０で構成されるシフトレジスタにおけるエラー数の約４７％であった。さらに、回路の動作周波数が１ＭＨｚの場合、フリップフロップ回路ＦＦ１０で構成されるシフトレジスタにおけるエラー数は、フリップフロップ回路ＦＦ９０で構成されるシフトレジスタにおけるエラー数の約６％であった。
このように、本発明に係るフリップフロップ回路ＦＦ１０は、従来のフリップフロップ回路に比べ、中性子線に対するエラー耐性も高いことが分かった。
続いて、フリップフロップ回路で発振器（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ）を構成した場合の、発振周波数のばらつきを測定した。その結果を図１９に示す。
図１９の（ａ）は、本発明に係るフリップフロップ回路ＦＦ１０で構成された発振器の発振周波数のばらつきを示すグラフであり、図１９の（ｂ）は、従来のフリップフロップ回路ＦＦ９０で構成された発振器の発振周波数のばらつきを示すグラフである。これらのグラフから、本発明に係るフリップフロップ回路のほうが、発振周波数のばらつきが少ない、すなわち遅延時間のばらつきが小さいことが分かる。
（エラー耐性をさらに強化するためのレイアウト構造）
続いて、エラー耐性をさらに強化するためのレイアウト構造について説明する。フリップフロップ回路ＦＦ１０では、電位が同時に反転すると出力が反転するノードの組合せ（以下、「センシティブノード」と称する）が存在する。センシティブノードの具体例を図２０に示す。
本願発明の発明者は、図２０に示すフリップフロップ回路ＦＦ１０において、ノードｎ１・ｎ２・ｎ３の組合せ、ｎ４・ｎ５・ｎ６の組合せ、ｎ７・ｎ８・ｎ９の組合せ、および、ｎ１０・ｎ１１・ｎ１２の組合せがセンシティブノードであることを見出した。これらのノードは、以下のように定義される。
ノードｎ１は、ラッチ回路ＬＡＴ１１の反転出力端子バーＱとＣエレメント回路ＣＥ１１の一方の入力端子との間を接続するノードである。ノードｎ２は、ラッチ回路ＬＡＴ１２の反転出力端子バーＱとＣエレメント回路ＣＥ１１の他方の入力端子との間を接続するノードである。ノードｎ３は、Ｃエレメント回路ＣＥ１２の出力端子とインバータ回路ＩＮＶ１１の出力端子とインバータ回路ＩＮＶ１２の入力端子とラッチ回路ＬＡＴ１４のデータ入力端子との間を接続するノードである。
ノードｎ４は、ラッチ回路ＬＡＴ１１の非反転出力端子ＱとＣエレメント回路ＣＥ１２の一方の入力端子との間を接続するノードである。ノードｎ５は、ラッチ回路ＬＡＴ１２の非反転出力端子ＱとＣエレメント回路ＣＥ１２の他方の入力端子との間を接続するノードである。ノードｎ６は、Ｃエレメント回路ＣＥ１１の出力端子とインバータ回路ＩＮＶ１１の入力端子とインバータ回路ＩＮＶ１２の出力端子とラッチ回路ＬＡＴ１３のデータ入力端子との間を接続するノードである。
ノードｎ７は、ラッチ回路ＬＡＴ１３の反転出力端子バーＱとＣエレメント回路ＣＥ１３の一方の入力端子との間を接続するノードである。ノードｎ８は、ラッチ回路ＬＡＴ１４の反転出力端子バーＱとＣエレメント回路ＣＥ１３の他方の入力端子との間を接続するノードである。ノードｎ９は、Ｃエレメント回路ＣＥ１４の出力端子とインバータ回路ＩＮＶ１３の出力端子とインバータ回路ＩＮＶ１４の入力端子との間を接続するノードである。
ノードｎ１０は、ラッチ回路ＬＡＴ１３の非反転出力端子ＱとＣエレメント回路ＣＥ１４の一方の入力端子との間を接続するノードである。ノードｎ１１は、ラッチ回路ＬＡＴ１４の非反転出力端子ＱとＣエレメント回路ＣＥ１４の他方の入力端子との間を接続するノードである。ノードｎ１２は、Ｃエレメント回路ＣＥ１３の出力端子とインバータ回路ＩＮＶ１３の入力端子とインバータ回路ＩＮＶ１４の出力端子との間を接続するノードである。
ノードｎ１〜ｎ１２はそれぞれ、特許請求の範囲に記載の第１〜第１２のノードに相当する。このように各ノードを定義した場合、ノードｎ１・ｎ２・ｎ３の組合せ、ノードｎ４・ｎ５・ｎ６の組合せ、ノードｎ７・ｎ８・ｎ９の組合せ、およびノードｎ１０・ｎ１１・ｎ１２の組合せが、それぞれセンシティブノードとなる。そのため、放射線により電位が同時に反転しないためにはノードｎ１・ｎ２・ｎ３間、ノードｎ４・ｎ５・ｎ６間、ノードｎ７・ｎ８・ｎ９間、およびノードｎ１０・ｎ１１・ｎ１２間のそれぞれの距離を、できるだけ大きくすることが望ましい。
ここで、センシティブノード間の距離とソフトエラー発生率との関係について、図２１を参照して説明する。
図２１の（ａ）において、横軸は、センシティブノード間の距離であり、縦軸は、ＳＥＵに対するＭＣＵの発生率である。図２１の（ｂ）は、図２１の（ａ）に示すグラフの横軸の一部を拡大したものであり、センシティブノード間の距離が１．５〜３．５μｍにおける、ＳＥＵに対するＭＣＵの発生率を示している。
また、実線は、ＭＣＵのうち電化共有（Ｃｈａｒｇｅ Ｓｈａｒｉｎｇ，ＣＳ）によるＭＣＵのＳＥＵに対する発生率を示しており、破線は、ＭＣＵのうち連続衝突（Ｓｕｃｃｅｓｓｉｖｅ Ｈｉｔｓ，ＳＨ）によるＭＣＵのＳＥＵに対する発生率を示している。一点鎖線は、ＣＳとＳＨとを合わせたＭＣＵのＳＥＵに対する発生率を示している。
ＳＥＵに対するＭＣＵの発生率（以下、「エラー率」とする）は、冗長化されたフリップフロップ回路が通常のフリップフロップ回路に対してどの程度ソフトエラーに耐性があるかを表している。図２１の（ａ）に示すように、センシティブノード間の距離を０．８６μｍ以上とすれば、エラー率を１／１０（１０％）以下とすることができる。さらに、図２１の（ｂ）に示すように、センシティブノード間の距離を１．７５μｍ以上とすれば、エラー率を１／１００（１％）以下とすることができ、センシティブノード間の距離を３．５０μｍ以上とすれば、エラー率を１／１０００（０．１％）以下とすることができる。
そのため、図２０に示すフリップフロップ回路ＦＦ１０においても、各素子のレイアウトを適切に設定することにより、センシティブノード間の距離を０．８６μｍ以上とすることが好ましい。さらに好ましくは、当該距離を１．７５μｍ以上、さらに好ましくは、当該距離を３．５０μｍ以上とすることにより、さらにソフトエラー耐性を高めることができる。
〔実施形態２〕
本発明の第２の実施形態について図２２〜図２４に基づいて説明すれば以下のとおりである。本実施形態では、第１の実施形態に係るフリップフロップ回路ＦＦ１０の変形例、および本発明に係るフリップフロップ回路を用いた半導体装置および電子機器について説明する。
（本実施形態に係るフリップフロップ回路の構成）
図２２は、本実施形態に係るフリップフロップ回路ＦＦ２０の構成を示す図である。フリップフロップ回路ＦＦ２０は、第１の実施形態に係るフリップフロップ回路ＦＦ１０において、Ｃエレメント回路ＣＥ１４を省略した構成である。
すなわち、フリップフロップ回路ＦＦ２０は、スレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４の出力側に接続される構成が、図１３〜図１６に示す従来のフリップフロップ回路におけるものと同一である。このフリップフロップ回路ＦＦ２０をカスケード接続してシフトレジスタを構成した場合、Ｃエレメント回路ＣＥ１３からＳＥＴパルスが生じても、ＳＥＴパルスが生じたフリップフロップ回路ＦＦ２０の後段に接続されたフリップフロップ回路ＦＦ２０において、遅延回路ＤＥＬ１１が設けられていることにより、ＳＥＴパルスが２つのマスタラッチ回路ＬＡＴ１１・ＬＡＴ１２に同時にラッチされることはない。そのため、フリップフロップ回路ＦＦ２０は、第１の実施形態に係るフリップフロップ回路ＦＦ１０と同等のエラー耐性を有している。
なお、マスタラッチ回路ＬＡＴ１１・ＬＡＴ１２とスレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４との間を従来構成と同一にした場合、マスタラッチ回路ＬＡＴ１１・ＬＡＴ１２の出力側に接続されたＣエレメント回路は直接スレーブラッチ回路に接続されているため、当該Ｃエレメント回路で生じたＳＥＴパルスは、スレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４の両方に取込まれてしまう。
フリップフロップ回路ＦＦ２０では、スレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４の反転出力端子バーＱにＣエレメント回路ＣＥ１３が接続されていたが、Ｃエレメント回路をスレーブラッチ回路ＬＡＴ１３・ＬＡＴ１４の非反転出力端子Ｑに接続させてもよい。その構成を図２３に示す。
図２３は、本実施形態に係るフリップフロップ回路ＦＦ３０の構成を示す図である。フリップフロップ回路ＦＦ３０は、第１の実施形態に係るフリップフロップ回路ＦＦ１０において、Ｃエレメント回路ＣＥ１３を省略した構成である。フリップフロップ回路ＦＦ３０も、第１の実施形態に係るフリップフロップ回路ＦＦ１０と同等のエラー耐性を有している。
また、フリップフロップ回路ＦＦ２０・ＦＦ３０は、フリップフロップ回路ＦＦ１０に比べて回路を構成する素子の数が少ない。そのため、フリップフロップ回路ＦＦ２０・ＦＦ３０は、小型化が必要な電子機器に好適である。
また、エラー耐性をさらに高めるために、フリップフロップ回路ＦＦ２０・ＦＦ３０においても、センシティブノード間の距離をできるだけ大きくすることが望ましい。具体的には、図２２に示すフリップフロップ回路ＦＦ２０では、ノードｎ１・ｎ２・ｎ３間、ノードｎ４・ｎ５・ｎ６間、およびノードｎ７・ｎ８・ｎ９間のそれぞれの距離を、できるだけ大きくすることが望ましい。また、図２３に示すフリップフロップ回路ＦＦ３０では、ノードｎ１・ｎ２・ｎ３間、ノードｎ４・ｎ５・ｎ６間、およびノードｎ１０・ｎ１１・ｎ１２間のそれぞれの距離を、できるだけ大きくすることが望ましい。
フリップフロップ回路ＦＦ２０・ＦＦ３０において、センシティブノード間の距離は、０．８６μｍ以上であることが好ましい。さらに好ましくは、当該距離を１．７５μｍ以上、さらに好ましくは、当該距離を３．５０μｍ以上とすることにより、さらにソフトエラー耐性を高めることができる。
（フリップフロップ回路を用いた電子機器の一例）
本発明は、あらゆる電子機器に適用可能であるが、その電子機器が液晶表示装置である場合の例について説明する。
図２４は、本実施形態に係る液晶表示装置１の要部構成を示すブロック図である。液晶表示装置１は、液晶パネル２、ゲートドライバ３、ソースドライバ４およびコントローラ５を有している。ゲートドライバ３は、コントローラ５から入力される動作クロック等に基づいて、液晶パネル２内のゲートラインを順次走査するための走査信号を出力する。ソースドライバ４は、コントローラ５から入力された表示データを時分割して、時分割された表示データをＤ／Ａ変換することにより、表示対象画素の明るさに応じた階調表示用のデータ信号を液晶パネル２に出力する。
ここで、ゲートドライバ３は、特許請求の範囲に記載の半導体装置に相当するものであり、複数のフリップフロップ回路がカスケード接続されたシフトレジスタで構成されている。各フリップフロップ回路の出力端子は、次段のフリップフロップ回路および液晶パネル２内のゲートラインに接続されている。
また、液晶表示装置１では、ゲートドライバ３を構成するフリップフロップ回路として、上述したフリップフロップ回路ＦＦ１０を用いている。これにより、液晶表示装置１は、ソフトエラーに起因する乱れが殆ど生じることのない高品質の画像を表示することができる。
〔付記事項〕
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第１および第２のマスタラッチ回路と、第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、相互接続された第１および第２のインバータ回路と、相互接続された第３および第４のインバータ回路と、を備え、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続されている、ことを特徴としている。
本発明に係るフリップフロップ回路は、入力データを保持するフリップフロップ回路であって、前記入力データをラッチする第１および第２のマスタラッチ回路と、第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、相互接続された第１および第２のインバータ回路と、相互接続された第３および第４のインバータ回路と、を備え、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されている、ことを特徴としている。
上記の構成によれば、第１のＣエレメント回路は、第１のマスタラッチ回路の反転出力と第２のマスタラッチ回路の反転出力とが異なる値の場合、直前のデータを保持する。また、第２のＣエレメント回路は、第１のマスタラッチ回路の非反転出力と第２のマスタラッチ回路の非反転出力とが異なる値の場合、直前のデータを保持する。このため、ソフトエラーによって第１および第２のマスタラッチ回路のいずれかの出力が反転しても、第１および第２のＣエレメント回路の出力は反転しない。すなわち、第１および第２のインバータ回路は、第１のＣエレメント回路からの出力のウィークキーパー回路としての機能と、第２のＣエレメント回路からの出力のウィークキーパー回路としての機能との両方を備えている。したがって、第１および第２のＣエレメント回路のそれぞれにウィークキーパー回路を設ける従来構成に比べ、回路面積を縮小することができる。
また、ソフトエラーによって第１および第２のＣエレメント回路のいずれかの出力が反転しても、反転した出力が第１および第２のスレーブラッチ回路にラッチされることを防止することができる。
また、相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたＣエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、第１および第２のＣエレメント回路を構成するトランジスタのサイズを、従来のフリップフロップ回路のＣエレメント回路を構成するトランジスタに比べて小さくすることが可能となる。よって、本発明に係るフリップフロップ回路は、従来のフリップフロップ回路に比べて、回路面積をさらに小さくすることが可能である。
相互接続されたインバータ回路で構成されるデータ保持回路は、二重化されたＣエレメント回路のそれぞれに接続される従来のウィークキーパー回路に比べ、保持データの書き換えが容易である。そのため、ばらつきによってウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧が変化しても遅延時間に与える影響が小さい。
また、保持データの書き換えが容易であるため、ウィークキーパー回路を構成するトランジスタのサイズを小さくする必要がない。そのため、ウィークキーパー回路を構成するトランジスタのゲート長や閾値電圧のばらつきが小さくなり、遅延時間のばらつきが改善する。したがって、回路面積を大幅に縮小することができ、かつ、遅延時間のばらつきの少ないフリップフロップ回路を実現することができる。
本発明に係るフリップフロップ回路では、さらに遅延回路を備え、前記入力データは、前記遅延回路を介して第２のマスタラッチ回路に入力されることが好ましい。
上記の構成によれば、入力データをフリップフロップ回路に出力する組合せ回路等に高エネルギー中性子が衝突することによりソフトエラーが発生しても、遅延回路によって、第１および第２のマスタラッチ回路の両方がエラーパルスをラッチすることを防止することができる。よって、フリップフロップ回路のエラー耐性をさらに高めることができる。
本発明に係るフリップフロップ回路では、第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、第１のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の一方の入力端子との間を接続するノードを第７のノード、第２のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の他方の入力端子との間を接続するノードを第８のノード、第４のＣエレメント回路の出力端子と第３のインバータ回路の出力端子と第４のインバータ回路の入力端子との間を接続するノードを第９のノード、第１のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の一方の入力端子との間を接続するノードを第１０のノード、第２のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の他方の入力端子との間を接続するノードを第１１のノード、第３のＣエレメント回路の出力端子と第３のインバータ回路の入力端子と第４のインバータ回路の出力端子との間を接続するノードを第１２のノードとして、第１〜第３の各ノード間の距離、第４〜第６の各ノード間の距離、第７〜第９の各ノード間の距離、並びに、第１０〜第１２の各ノード間の距離が、０．８６μｍ以上であることが好ましい。
本発明に係るフリップフロップ回路では、第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、第１のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の一方の入力端子との間を接続するノードを第７のノード、第２のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の他方の入力端子との間を接続するノードを第８のノード、第３のインバータ回路の出力端子と第４のインバータ回路の入力端子との間を接続するノードを第９のノードとして、第１〜第３の各ノード間の距離、第４〜第６の各ノード間の距離、並びに、第７〜第９の各ノード間の距離が、０．８６μｍ以上であることが好ましい。
本発明に係るフリップフロップ回路では、第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、第１のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の一方の入力端子との間を接続するノードを第１０のノード、第２のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の他方の入力端子との間を接続するノードを第１１のノード、第３のインバータ回路の入力端子と第４のインバータ回路の出力端子との間を接続するノードを第１２のノードとして、第１〜第３の各ノード間の距離、第４〜第６の各ノード間の距離、並びに、第１０〜第１２の各ノード間の距離が、０．８６μｍ以上であることが好ましい。
上記の構成によれば、センシティブノード間の距離が大きいため、ソフトエラー耐性をさらに強化することができる。
本発明に係る半導体装置は、上記のいずれかのフリップフロップ回路を備えている。また、本発明に係る電子機器は、上記の半導体装置を備えている。
本発明は、特に低電圧で動作する集積回路に好適に利用することができる。また、本発明に係るフリップフロップ回路およびそれを用いた半導体装置は、あらゆる電子機器に適用できる。特に、エラーレートを極めて低くする必要があるため現時点では冗長性を大きく持たせた回路が使用されているスーパーコンピュータやサーバ用コンピュータといった高度で大規模な電子機器に対して、本発明は好適である。さらに、将来的には、パーソナルコンピュータ、表示装置、カメラ等の家庭用の電子機器や、携帯電話、スマートフォン、ＰＤＡ、ノートパソコン、タブレット等の携帯用の電子機器も、確実に高性能化が進むと考えられる。そのため、本発明は、特殊用途の電子機器だけでなく、一般用途の電子機器においても、必須になると考えられる。
１ 液晶表示装置（電子機器）
３ ゲートドライバ（半導体装置）
ＦＦ１０ フリップフロップ回路
ＦＦ２０ フリップフロップ回路
ＦＦ３０ フリップフロップ回路
ＣＥ１１ Ｃエレメント回路（第１のＣエレメント回路）
ＣＥ１２ Ｃエレメント回路（第２のＣエレメント回路）
ＣＥ１３ Ｃエレメント回路（第３のＣエレメント回路）
ＣＥ１４ Ｃエレメント回路（第４のＣエレメント回路）
ＣＯＭＢ１１ 組合せ回路
ＤＥＬ１１ 遅延回路
ＩＮ 入力データ
ＩＮＶ１１ インバータ回路（第１のインバータ回路）
ＩＮＶ１２ インバータ回路（第２のインバータ回路）
ＩＮＶ１３ インバータ回路（第３のインバータ回路）
ＩＮＶ１４ インバータ回路（第４のインバータ回路）
ＬＡＴ１１ マスタラッチ回路（第１のマスタラッチ回路）
ＬＡＴ１２ マスタラッチ回路（第２のマスタラッチ回路）
ＬＡＴ１３ スレーブラッチ回路（第１のスレーブラッチ回路）
ＬＡＴ１４ スレーブラッチ回路（第２のスレーブラッチ回路）
ｎ１ ノード（第１のノード）
ｎ２ ノード（第２のノード）
ｎ３ ノード（第３のノード）
ｎ４ ノード（第４のノード）
ｎ５ ノード（第５のノード）
ｎ６ ノード（第６のノード）
ｎ７ ノード（第７のノード）
ｎ８ ノード（第８のノード）
ｎ９ ノード（第９のノード）
ｎ１０ ノード（第１０のノード）
ｎ１１ ノード（第１１のノード）
ｎ１２ ノード（第１２のノード）

Claims (9)

  1. 入力データを保持するフリップフロップ回路であって、
    前記入力データをラッチする第１および第２のマスタラッチ回路と、
    第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、
    第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、
    第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、
    第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、
    第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、
    第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、
    相互接続された第１および第２のインバータ回路と、
    相互接続された第３および第４のインバータ回路と、を備え、
    第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続され、
    第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
  2. 入力データを保持するフリップフロップ回路であって、
    前記入力データをラッチする第１および第２のマスタラッチ回路と、
    第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、
    第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、
    第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、
    第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、
    第１のスレーブラッチ回路の反転出力および第２のスレーブラッチ回路の反転出力が入力される第３のＣエレメント回路と、
    相互接続された第１および第２のインバータ回路と、
    相互接続された第３および第４のインバータ回路と、を備え、
    第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    第３のインバータ回路の入力端子と第４のインバータ回路の出力端子とは、第３のＣエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
  3. 入力データを保持するフリップフロップ回路であって、
    前記入力データをラッチする第１および第２のマスタラッチ回路と、
    第１のマスタラッチ回路の反転出力および第２のマスタラッチ回路の反転出力が入力される第１のＣエレメント回路と、
    第１のマスタラッチ回路の非反転出力および第２のマスタラッチ回路の非反転出力が入力される第２のＣエレメント回路と、
    第１のＣエレメント回路の出力をラッチする第１のスレーブラッチ回路と、
    第２のＣエレメント回路の出力をラッチする第２のスレーブラッチ回路と、
    第１のスレーブラッチ回路の非反転出力および第２のスレーブラッチ回路の非反転出力が入力される第４のＣエレメント回路と、
    相互接続された第１および第２のインバータ回路と、
    相互接続された第３および第４のインバータ回路と、を備え、
    第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とは、第１のＣエレメント回路の出力端子と第１のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とは、第２のＣエレメント回路の出力端子と第２のスレーブラッチ回路のデータ入力端子との間の接続点に接続され、
    第３のインバータ回路の出力端子と第４のインバータ回路の入力端子とは、第４のＣエレメント回路の出力端子に接続されている、ことを特徴とするフリップフロップ回路。
  4. さらに遅延回路を備え、
    前記入力データは、前記遅延回路を介して第２のマスタラッチ回路に入力される、ことを特徴とする請求項１〜３のいずれか１項に記載のフリップフロップ回路。
  5. 第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、
    第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、
    第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、
    第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、
    第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、
    第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、
    第１のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の一方の入力端子との間を接続するノードを第７のノード、
    第２のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の他方の入力端子との間を接続するノードを第８のノード、
    第４のＣエレメント回路の出力端子と第３のインバータ回路の出力端子と第４のインバータ回路の入力端子との間を接続するノードを第９のノード、
    第１のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の一方の入力端子との間を接続するノードを第１０のノード、
    第２のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の他方の入力端子との間を接続するノードを第１１のノード、
    第３のＣエレメント回路の出力端子と第３のインバータ回路の入力端子と第４のインバータ回路の出力端子との間を接続するノードを第１２のノードとして、
    第１〜第３の各ノード間の距離、第４〜第６の各ノード間の距離、第７〜第９の各ノード間の距離、並びに、第１０〜第１２の各ノード間の距離が、０．８６μｍ以上であることを特徴とする請求項１に記載のフリップフロップ回路。
  6. 第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、
    第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、
    第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、
    第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、
    第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、
    第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、
    第１のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の一方の入力端子との間を接続するノードを第７のノード、
    第２のスレーブラッチ回路の反転出力端子と第３のＣエレメント回路の他方の入力端子との間を接続するノードを第８のノード、
    第３のインバータ回路の出力端子と第４のインバータ回路の入力端子との間を接続するノードを第９のノードとして、
    第１〜第３の各ノード間の距離、第４〜第６の各ノード間の距離、並びに、第７〜第９の各ノード間の距離が、０．８６μｍ以上であることを特徴とする請求項２に記載のフリップフロップ回路。
  7. 第１のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の一方の入力端子との間を接続するノードを第１のノード、
    第２のマスタラッチ回路の反転出力端子と第１のＣエレメント回路の他方の入力端子との間を接続するノードを第２のノード、
    第２のＣエレメント回路の出力端子と第１のインバータ回路の出力端子と第２のインバータ回路の入力端子と第２のスレーブラッチ回路の入力端子との間を接続するノードを第３のノード、
    第１のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の一方の入力端子との間を接続するノードを第４のノード、
    第２のマスタラッチ回路の非反転出力端子と第２のＣエレメント回路の他方の入力端子との間を接続するノードを第５のノード、
    第１のＣエレメント回路の出力端子と第１のインバータ回路の入力端子と第２のインバータ回路の出力端子と第１のスレーブラッチ回路の入力端子との間を接続するノードを第６のノード、
    第１のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の一方の入力端子との間を接続するノードを第１０のノード、
    第２のスレーブラッチ回路の非反転出力端子と第４のＣエレメント回路の他方の入力端子との間を接続するノードを第１１のノード、
    第３のインバータ回路の入力端子と第４のインバータ回路の出力端子との間を接続するノードを第１２のノードとして、
    第１〜第３の各ノード間の距離、第４〜第６の各ノード間の距離、並びに、第１０〜第１２の各ノード間の距離が、０．８６μｍ以上であることを特徴とする請求項３に記載のフリップフロップ回路。
  8. 請求項１〜７のいずれか１項に記載のフリップフロップ回路を備えた半導体装置。
  9. 請求項８に記載の半導体装置を備えた電子機器。
JP2012519416A 2010-06-11 2011-06-08 フリップフロップ回路、半導体装置および電子機器 Active JP5728787B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012519416A JP5728787B2 (ja) 2010-06-11 2011-06-08 フリップフロップ回路、半導体装置および電子機器

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010134066 2010-06-11
JP2010134066 2010-06-11
PCT/JP2011/063154 WO2011155532A1 (ja) 2010-06-11 2011-06-08 フリップフロップ回路、半導体装置および電子機器
JP2012519416A JP5728787B2 (ja) 2010-06-11 2011-06-08 フリップフロップ回路、半導体装置および電子機器

Publications (2)

Publication Number Publication Date
JPWO2011155532A1 JPWO2011155532A1 (ja) 2013-08-01
JP5728787B2 true JP5728787B2 (ja) 2015-06-03

Family

ID=45098136

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012519416A Active JP5728787B2 (ja) 2010-06-11 2011-06-08 フリップフロップ回路、半導体装置および電子機器

Country Status (4)

Country Link
US (1) US8581652B2 (ja)
EP (1) EP2582046B1 (ja)
JP (1) JP5728787B2 (ja)
WO (1) WO2011155532A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9083577B2 (en) * 2013-05-17 2015-07-14 Nvidia Corporation Sampler circuit for a decision feedback equalizer and method of use thereof
WO2015056314A1 (ja) 2013-10-16 2015-04-23 株式会社日立製作所 半導体装置
JP6342168B2 (ja) * 2014-01-28 2018-06-13 公立大学法人首都大学東京 マスタースレーブ型のフリップフロップ装置
DE102015200576A1 (de) * 2015-01-15 2016-07-21 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Elektrischer Schaltkreis mit Strahlungsschutz und Betriebsverfahren
US10084435B2 (en) * 2016-09-15 2018-09-25 Board Of Trustees Of Southern Illinois University On Behalf Of Southern Illinois University Carbondale Systems and methods for a robust double node upset tolerant latch
JP6858941B2 (ja) * 2016-12-26 2021-04-14 国立大学法人東北大学 不揮発性ラッチ装置及び不揮発性フリップフロップ装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095063A (ja) * 2002-08-30 2004-03-25 Mitsubishi Heavy Ind Ltd 半導体記憶回路
JP2006115311A (ja) * 2004-10-15 2006-04-27 Toshiba Corp 半導体集積回路
JP2009105967A (ja) * 2009-02-06 2009-05-14 Japan Aerospace Exploration Agency シングルイベント耐性のラッチ回路
JP2009538549A (ja) * 2006-04-27 2009-11-05 アクロニクス セミコンダクター コーポレイション 耐故障性非同期回路
US20100088565A1 (en) * 2008-10-07 2010-04-08 Arm Limited Correction of single event upset error within sequential storage circuitry of an integrated circuit

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8754692B2 (en) * 2008-09-04 2014-06-17 Oracle America, Inc. Low power and soft error hardened dual edge triggered flip flop

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004095063A (ja) * 2002-08-30 2004-03-25 Mitsubishi Heavy Ind Ltd 半導体記憶回路
JP2006115311A (ja) * 2004-10-15 2006-04-27 Toshiba Corp 半導体集積回路
JP2009538549A (ja) * 2006-04-27 2009-11-05 アクロニクス セミコンダクター コーポレイション 耐故障性非同期回路
US20100088565A1 (en) * 2008-10-07 2010-04-08 Arm Limited Correction of single event upset error within sequential storage circuitry of an integrated circuit
JP2009105967A (ja) * 2009-02-06 2009-05-14 Japan Aerospace Exploration Agency シングルイベント耐性のラッチ回路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JPN6015008728; Ｓ．　Ｍｉｔｒａ，　ｅｔ　ａｌ．: '"Ｂｕｉｌｔ-Ｉｎ　Ｓｏｆｔ　Ｅｒｒｏｒ　Ｒｅｓｉｌｉｅｎｃｅ　ｆｏｒ　Ｒｏｂｕｓｔ　Ｓｙｓｔｅｍ　Ｄｅｓｉｇｎ"' Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　Ｄｅｓｉｇｎ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ，　２００７．　ＩＣＩＣＤＴ　'０７．　ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ , 20070530, ｐｐ．　１-６, ＩＥＥＥ *
JPN6015008731; Ｊ．　Ｆｕｒｕｔａ，　ｅｔ　ａｌ．: '"Ａ　６５ｎｍ　Ｂｉｓｔａｂｌｅ　Ｃｒｏｓｓ-ｃｏｕｐｌｅｄ　Ｄｕａｌ　Ｍｏｄｕｌａｒ　Ｒｅｄｕｎｄａｎｃｙ　Ｆｌｉｐ-Ｆｌｏｐ　Ｃａｐａｂｌｅ　ｏｆ　Ｐｒｏｔｅｃｔｉｎｇ　Ｓｏｆｔ　Ｅｒｒｏｒｓ　ｏ' ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ　（ＶＬＳＩＣ），　２０１０　ＩＥＥＥ　Ｓｙｍｐｏｓｉｕｍ　ｏｎ , 20100616, ｐｐ．　１２３-１２４, ＩＥＥＥ *

Also Published As

Publication number Publication date
JPWO2011155532A1 (ja) 2013-08-01
EP2582046B1 (en) 2019-05-01
WO2011155532A1 (ja) 2011-12-15
US8581652B2 (en) 2013-11-12
US20130082757A1 (en) 2013-04-04
EP2582046A1 (en) 2013-04-17
EP2582046A4 (en) 2017-06-14

Similar Documents

Publication Publication Date Title
JP5728787B2 (ja) フリップフロップ回路、半導体装置および電子機器
CN108011628B (zh) 一种可容忍三节点翻转的锁存器
CN108134597B (zh) 一种三个内部节点翻转完全免疫的锁存器
US8816739B2 (en) Semiconductor device
US7741877B2 (en) Circuit for distributing an initial signal with a tree structure, protected against logic random events
EP3629476A1 (en) Flip-flop for reducing dynamic power
JP5223302B2 (ja) 半導体装置
CN106487361B (zh) 具有共享的时钟开关的多位触发器
JP4950003B2 (ja) ラッチ回路、及びフリップフロップ回路
CN109905117B (zh) 一种任意三节点翻转完全自恢复的锁存器
US20150048894A1 (en) Delay line ring oscillation apparatus
US10199334B2 (en) Digital circuit and method for manufacturing a digital circuit
CN110572146B (zh) 一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器
US7038515B2 (en) Soft-error rate hardened pulsed latch
US11366161B2 (en) True single phase clock (TSPC) pre-charge based flip-flop
US7411411B1 (en) Methods and systems for hardening a clocked latch against single event effects
US10164613B2 (en) Phase-inverted clock generation circuit and register
JP6056632B2 (ja) データ保持回路、及び、半導体集積回路装置
JP4946798B2 (ja) 半導体装置
US8692581B2 (en) Constant switching current flip-flop
CN111030675B (zh) 面向中低频电路应用的数字d锁存器
CN112234954B (zh) 一种节点反馈的单粒子翻转加固触发器电路结构
US7518427B2 (en) Apparatus, system, and method for hardened latch
JP2009239405A (ja) ラッチ回路及び電子機器
Shen et al. CQCTL: A Cost-Optimized and Quadruple-Node-Upset Completely Tolerant Latch Design for Safety-Critical Applications

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150320

R150 Certificate of patent or registration of utility model

Ref document number: 5728787

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250