JPH08335392A - 半導体メモリ用センスアンプ回路 - Google Patents
半導体メモリ用センスアンプ回路Info
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- JPH08335392A JPH08335392A JP7142121A JP14212195A JPH08335392A JP H08335392 A JPH08335392 A JP H08335392A JP 7142121 A JP7142121 A JP 7142121A JP 14212195 A JP14212195 A JP 14212195A JP H08335392 A JPH08335392 A JP H08335392A
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Abstract
(57)【要約】
【目的】 半導体メモリ用センスアンプ回路における無
駄な消費電流の発生を防ぐ。 【構成】 データバスＤＢ，ＤＢ／上のデータをビット
線ＢＬ，ＢＬ／に逆転送する場合、最初から所定の期間
の間、ワンショットパルス発生器２０が“Ｈ”の制御信
号ＳＣを出力する。これにより、トランスファーゲート
３１，３２がオフ状態となり、各データバスＤＢ，ＤＢ
／とビット線ＢＬ，ＢＬ／が接続されても、各ビット線
ＢＬ，ＢＬ／は、センスラッチドライバ１５からの駆動
電位Ｖ１，Ｖ２で駆動されない。即ち、センスラッチド
ライバ１５から、そのセンスラッチドライバ１５の出力
線Ｐ１，Ｐ２、ＰＭＯＳ１１，１２、ＮＭＯＳ１３，１
４、ビット線ＢＬ，ＢＬ／、及びＮＭＯＳ１６，１７を
介してデータバスＤＢ，ＤＢ／へ流れる無駄な電流が、
遮断される。
駄な消費電流の発生を防ぐ。 【構成】 データバスＤＢ，ＤＢ／上のデータをビット
線ＢＬ，ＢＬ／に逆転送する場合、最初から所定の期間
の間、ワンショットパルス発生器２０が“Ｈ”の制御信
号ＳＣを出力する。これにより、トランスファーゲート
３１，３２がオフ状態となり、各データバスＤＢ，ＤＢ
／とビット線ＢＬ，ＢＬ／が接続されても、各ビット線
ＢＬ，ＢＬ／は、センスラッチドライバ１５からの駆動
電位Ｖ１，Ｖ２で駆動されない。即ち、センスラッチド
ライバ１５から、そのセンスラッチドライバ１５の出力
線Ｐ１，Ｐ２、ＰＭＯＳ１１，１２、ＮＭＯＳ１３，１
４、ビット線ＢＬ，ＢＬ／、及びＮＭＯＳ１６，１７を
介してデータバスＤＢ，ＤＢ／へ流れる無駄な電流が、
遮断される。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（Complement
ary-Metal Oxide Semiconductor)回路等で構成され、ダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
いう）等に接続されたビット線上の微小信号を増幅する
半導体メモリ用センスアンプ回路に関するものである。
ary-Metal Oxide Semiconductor)回路等で構成され、ダ
イナミックランダムアクセスメモリ（以下、ＤＲＡＭと
いう）等に接続されたビット線上の微小信号を増幅する
半導体メモリ用センスアンプ回路に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ等の各メモリセルには、ビット
線対がそれぞれ接続れている。センスアンプ回路は、そ
のビット線対間に直列に接続された２個のＰ型チャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳという）と、ビッ
ト線対間に直列に接続された２個のＮ型チャネルＭＯＳ
トランジスタ（以下、ＮＭＯＳという）を備えている。
各ＰＭＯＳはビット線対の電位に基づき、相補的にオ
ン、オフする。同様に、各ＮＭＯＳも相補的にオン、オ
フする構成である。これらＮＭＯＳ及びＰＭＯＳのオ
ン、オフ動作により、ビット線対がセンスラッチドライ
バの出力線対に接続される。その出力線対には、センス
ラッチドライバで異なる電位が供給され、ビット線対が
異なる電位の出力線に接続されることで、ビット線対が
駆動される。そして、メモリセルに対するアクセスが行
われる。
線対がそれぞれ接続れている。センスアンプ回路は、そ
のビット線対間に直列に接続された２個のＰ型チャネル
ＭＯＳトランジスタ（以下、ＰＭＯＳという）と、ビッ
ト線対間に直列に接続された２個のＮ型チャネルＭＯＳ
トランジスタ（以下、ＮＭＯＳという）を備えている。
各ＰＭＯＳはビット線対の電位に基づき、相補的にオ
ン、オフする。同様に、各ＮＭＯＳも相補的にオン、オ
フする構成である。これらＮＭＯＳ及びＰＭＯＳのオ
ン、オフ動作により、ビット線対がセンスラッチドライ
バの出力線対に接続される。その出力線対には、センス
ラッチドライバで異なる電位が供給され、ビット線対が
異なる電位の出力線に接続されることで、ビット線対が
駆動される。そして、メモリセルに対するアクセスが行
われる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
センスアンプ回路では、次のような課題があった。図２
は従来のセンスアンプ回路の構成例を示す回路図であ
り、図３はその図２の課題を説明する波形図である。こ
のセンスアンプ回路は、メモリセルアレイ１中のメモリ
セルに接続されたビット線対ＢＬ，ＢＬ／の電位を駆動
するために、該ビット線対ＢＬ，ＢＬ／間に直列に接続
されたＰＭＯＳ１，２と、同様に直列に接続されたＮＭ
ＯＳ３，４を備えている。ＰＭＯＳ１とＰＭＯＳ２の接
続点がセンスラッチドライバ５の出力線Ｐ１に接続され
ている。ＮＭＯＳ３とＮＭＯＳ４の接続点がセンスラッ
チドライバ５の出力線Ｐ２に接続されている。各ＰＭＯ
Ｓ１及びＮＭＯＳ３のゲートは、ビット線ＢＬに接続さ
れ、それらＰＭＯＳ１及びＮＭＯＳ３が該ビット線ＢＬ
の電位に基づきオン、オフ動作する構成である。つま
り、ＰＭＯＳ１及びＮＭＯＳ３が、ビット線ＢＬ／を出
力線Ｐ１またはＰ２に接続する構成である。一方、各Ｐ
ＭＯＳ２とＮＭＯＳ４のゲートは、共にビット線ＢＬ／
に接続され、該各ＰＭＯＳ２とＮＭＯＳ４は、各ＰＭＯ
Ｓ１及びＮＭＯＳ３とは相補的にそれぞれオン、オフす
る構成である。よって、ビット線ＢＬが、ＰＭＯＳ２及
びＮＭＯＳ４によって出力線Ｐ１またはＰ２に接続され
る構成になっている。ここで、各出力線Ｐ１，Ｐ２に
は、センスラッチドライバ５から所望の異なった電位の
駆動電位が与えられている。各ビット線対ＢＬ，ＢＬ／
は、メモリセルのアクセス時に、それらの駆動電位で駆
動される構成である。ビット線ＢＬは、ＮＭＯＳ６を介
してデータバスＤＢに接続されている。ビット線ＢＬ／
は、ＮＭＯＳ７を介してデータバスＤＢ／に接続されて
いる。各ＮＭＯＳ６，７のゲートには共通にアドレスデ
コーダ８からの選択信号ａが入力される接続となってい
る。
センスアンプ回路では、次のような課題があった。図２
は従来のセンスアンプ回路の構成例を示す回路図であ
り、図３はその図２の課題を説明する波形図である。こ
のセンスアンプ回路は、メモリセルアレイ１中のメモリ
セルに接続されたビット線対ＢＬ，ＢＬ／の電位を駆動
するために、該ビット線対ＢＬ，ＢＬ／間に直列に接続
されたＰＭＯＳ１，２と、同様に直列に接続されたＮＭ
ＯＳ３，４を備えている。ＰＭＯＳ１とＰＭＯＳ２の接
続点がセンスラッチドライバ５の出力線Ｐ１に接続され
ている。ＮＭＯＳ３とＮＭＯＳ４の接続点がセンスラッ
チドライバ５の出力線Ｐ２に接続されている。各ＰＭＯ
Ｓ１及びＮＭＯＳ３のゲートは、ビット線ＢＬに接続さ
れ、それらＰＭＯＳ１及びＮＭＯＳ３が該ビット線ＢＬ
の電位に基づきオン、オフ動作する構成である。つま
り、ＰＭＯＳ１及びＮＭＯＳ３が、ビット線ＢＬ／を出
力線Ｐ１またはＰ２に接続する構成である。一方、各Ｐ
ＭＯＳ２とＮＭＯＳ４のゲートは、共にビット線ＢＬ／
に接続され、該各ＰＭＯＳ２とＮＭＯＳ４は、各ＰＭＯ
Ｓ１及びＮＭＯＳ３とは相補的にそれぞれオン、オフす
る構成である。よって、ビット線ＢＬが、ＰＭＯＳ２及
びＮＭＯＳ４によって出力線Ｐ１またはＰ２に接続され
る構成になっている。ここで、各出力線Ｐ１，Ｐ２に
は、センスラッチドライバ５から所望の異なった電位の
駆動電位が与えられている。各ビット線対ＢＬ，ＢＬ／
は、メモリセルのアクセス時に、それらの駆動電位で駆
動される構成である。ビット線ＢＬは、ＮＭＯＳ６を介
してデータバスＤＢに接続されている。ビット線ＢＬ／
は、ＮＭＯＳ７を介してデータバスＤＢ／に接続されて
いる。各ＮＭＯＳ６，７のゲートには共通にアドレスデ
コーダ８からの選択信号ａが入力される接続となってい
る。
【０００４】次に、図２の構成のセンスアンプ回路の課
題を説明する。ビット線ＢＬ，ＢＬ／がセンスラッチド
ライバ５によって駆動された状態で、データバスＤＢ，
ＤＢ／から逆データを該ビット線ＢＬ，ＢＬ／に転送す
る場合、センスラッチドライバ５と各データバスＤＢ，
ＤＢ／間に貫通電流が流れる。例えば図３のように、各
ビット線ＢＬ，ＢＬ／の電位が、センスラッチドライバ
５により、出力線Ｐ１，Ｐ２を介して、それぞれ
“Ｌ”，“Ｈ”に駆動されているとする。また、データ
バスＤＢ，ＤＢ／のレベルが、それぞれ“Ｈ”，“Ｌ”
であるとする。ここで、選択信号ａが“Ｈ”となると、
各ＮＭＯＳ６，７は共にオン状態となる。ビット線ＢＬ
のレベルが上昇を開始し、ビット線ＢＬ／のレベルが降
下を開始する。ところが、このときビット線ＢＬのレベ
ルがビット線ＢＬ／のレベルより低いので、ＰＭＯＳ１
及びＮＭＯＳ４がオン状態のままである。よって、セン
スラッチドライバ５からＰＭＯＳ１、ビット線ＢＬ／、
及びＮＭＯＳ７を介し、データバスＤＢ／に電流が流れ
る。また、センスラッチドライバ５からＮＭＯＳ４、ビ
ット線ＢＬ、及びＮＭＯＳ６を介し、データバスＤＢに
電流が流れる。即ち、ビット線ＢＬのレベルがビット線
ＢＬ／のレベルよりも、低い状態の期間Δｔの間、無駄
な電流が消費されることになる。
題を説明する。ビット線ＢＬ，ＢＬ／がセンスラッチド
ライバ５によって駆動された状態で、データバスＤＢ，
ＤＢ／から逆データを該ビット線ＢＬ，ＢＬ／に転送す
る場合、センスラッチドライバ５と各データバスＤＢ，
ＤＢ／間に貫通電流が流れる。例えば図３のように、各
ビット線ＢＬ，ＢＬ／の電位が、センスラッチドライバ
５により、出力線Ｐ１，Ｐ２を介して、それぞれ
“Ｌ”，“Ｈ”に駆動されているとする。また、データ
バスＤＢ，ＤＢ／のレベルが、それぞれ“Ｈ”，“Ｌ”
であるとする。ここで、選択信号ａが“Ｈ”となると、
各ＮＭＯＳ６，７は共にオン状態となる。ビット線ＢＬ
のレベルが上昇を開始し、ビット線ＢＬ／のレベルが降
下を開始する。ところが、このときビット線ＢＬのレベ
ルがビット線ＢＬ／のレベルより低いので、ＰＭＯＳ１
及びＮＭＯＳ４がオン状態のままである。よって、セン
スラッチドライバ５からＰＭＯＳ１、ビット線ＢＬ／、
及びＮＭＯＳ７を介し、データバスＤＢ／に電流が流れ
る。また、センスラッチドライバ５からＮＭＯＳ４、ビ
ット線ＢＬ、及びＮＭＯＳ６を介し、データバスＤＢに
電流が流れる。即ち、ビット線ＢＬのレベルがビット線
ＢＬ／のレベルよりも、低い状態の期間Δｔの間、無駄
な電流が消費されることになる。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、第１の出力線に第１の駆動電位を供
給し、第２の出力線に第１の駆動電位とは異なる第２の
駆動電位を供給するセンスラッチドライバと、第１のビ
ット線の電位に基づきオン、オフし、そのオン状態のと
き該第１のビット線と同じメモリセルに接続された第２
のビット線を前記第１の出力線に接続する第１のスイッ
チング素子と、前記第２のビット線の電位に基づき前記
第１のスイッチング素子とは相補的にオン、オフし、そ
のオン状態のとき前記第１のビット線を前記第１の出力
線に接続する第２のスイッチング素子と、前記第１のビ
ット線の電位に基づきオン、オフし、そのオン状態のと
きに前記第２のビット線を第２の出力線に接続する第３
のスイッチング素子と、前記第２のビット線の電位に基
づき前記第３のスイッチング素子とは相補的にオン、オ
フし、そのオン状態のとき前記第１のビット線を第２の
出力線に接続する第４のスイッチング素子とを備え、前
記各第１及び第２のビット線にそれぞれ接続された第１
のデータバス及び第２のデータバスと前記メモリセル間
のアクセスを行うために、該第１のビット線と該第２の
ビット線を前記第１または前記第２の駆動電位で駆動す
る半導体メモリ用センスアンプ回路において、次のよう
な制御信号発生手段及び遮断手段を設けている。制御信
号発生手段は、前記アクセスを行うために前記第１及び
第２のデータバス上のデータを前記第１及び第２のビッ
ト線に転送する際に、該転送開始から所定の時間が経過
するまでを示す制御信号を生成するものである。遮断手
段は、前記転送開始から所定の時間が経過するまでの
間、前記センスラッチドライバの前記第１及び第２の出
力線に対する前記第１及び第２の駆動電位の供給を遮断
するものである。
を解決するために、第１の出力線に第１の駆動電位を供
給し、第２の出力線に第１の駆動電位とは異なる第２の
駆動電位を供給するセンスラッチドライバと、第１のビ
ット線の電位に基づきオン、オフし、そのオン状態のと
き該第１のビット線と同じメモリセルに接続された第２
のビット線を前記第１の出力線に接続する第１のスイッ
チング素子と、前記第２のビット線の電位に基づき前記
第１のスイッチング素子とは相補的にオン、オフし、そ
のオン状態のとき前記第１のビット線を前記第１の出力
線に接続する第２のスイッチング素子と、前記第１のビ
ット線の電位に基づきオン、オフし、そのオン状態のと
きに前記第２のビット線を第２の出力線に接続する第３
のスイッチング素子と、前記第２のビット線の電位に基
づき前記第３のスイッチング素子とは相補的にオン、オ
フし、そのオン状態のとき前記第１のビット線を第２の
出力線に接続する第４のスイッチング素子とを備え、前
記各第１及び第２のビット線にそれぞれ接続された第１
のデータバス及び第２のデータバスと前記メモリセル間
のアクセスを行うために、該第１のビット線と該第２の
ビット線を前記第１または前記第２の駆動電位で駆動す
る半導体メモリ用センスアンプ回路において、次のよう
な制御信号発生手段及び遮断手段を設けている。制御信
号発生手段は、前記アクセスを行うために前記第１及び
第２のデータバス上のデータを前記第１及び第２のビッ
ト線に転送する際に、該転送開始から所定の時間が経過
するまでを示す制御信号を生成するものである。遮断手
段は、前記転送開始から所定の時間が経過するまでの
間、前記センスラッチドライバの前記第１及び第２の出
力線に対する前記第１及び第２の駆動電位の供給を遮断
するものである。
【０００６】第２の発明は、半導体メモリ用センスアン
プ回路において、第１の発明における前記センスラッチ
ドライバと、前記第１から第４のスイッチング素子と、
前記制御信号発生手段とを備えている。そして、そのセ
ンスラッチドライバは、前記制御信号に基づき前記転送
開始から所定の時間が経過するまでの間、前記第１及び
第２の出力線に対する前記第１及び第２の駆動電位の供
給能力が減じられる構成としている。第３の発明は、第
２の発明の半導体メモリ用センスアンプ回路において、
前記センスラッチドライバは、前記第１及び第２の出力
線に対して第１及び第２の駆動電位をそれぞれ供給する
複数の電位供給手段で構成し、前記複数の供給手段の一
部は、前記制御信号に基づき前記転送開始から所定の時
間が経過するまでの間、前記第１及び第２の出力線に対
する前記第１及び第２の駆動電位の供給を遮断する遮断
手段を備えた構成としている。
プ回路において、第１の発明における前記センスラッチ
ドライバと、前記第１から第４のスイッチング素子と、
前記制御信号発生手段とを備えている。そして、そのセ
ンスラッチドライバは、前記制御信号に基づき前記転送
開始から所定の時間が経過するまでの間、前記第１及び
第２の出力線に対する前記第１及び第２の駆動電位の供
給能力が減じられる構成としている。第３の発明は、第
２の発明の半導体メモリ用センスアンプ回路において、
前記センスラッチドライバは、前記第１及び第２の出力
線に対して第１及び第２の駆動電位をそれぞれ供給する
複数の電位供給手段で構成し、前記複数の供給手段の一
部は、前記制御信号に基づき前記転送開始から所定の時
間が経過するまでの間、前記第１及び第２の出力線に対
する前記第１及び第２の駆動電位の供給を遮断する遮断
手段を備えた構成としている。
【０００７】
【作用】第１の発明によれば、以上のように半導体メモ
リ用センスアンプ回路を構成したので、第１の出力線に
第１の駆動電位、第２の出力線に第２の駆動電位がセン
スラッチドライバによって供給され、第１から第４のス
イッチング素子のオン、オフにより、第１のビット線と
第２のビット線がセンスラッチドライバの第１及び第２
の出力線に接続される。これによって、第１及び第２の
ビット線が、第１及び第２の駆動電位で駆動され、メモ
リセルと第１及び第２のデータバス間のアクセスが行わ
れる。ここで、アクセスを行うために第１及び第２のデ
ータバス上のデータを第１及び第２のビット線に転送す
る際に、該転送開始から所定の時間が経過するまでを示
す制御信号が、制御信号発生手段で生成される。転送開
始から所定の時間が経過するまでの間、その制御信号に
基づき、第１及び第２の出力線にセンスラッチドライバ
から供給される第１及び第２の駆動電位が遮断される。
第２及び第３の発明によれば、第１の発明における制御
信号に基づき、転送開始から所定の時間が経過するまで
の間、センスラッチドライバは、第１及び第２の出力線
に対する第１及び第２の駆動電位の供給能力が減じられ
る。
リ用センスアンプ回路を構成したので、第１の出力線に
第１の駆動電位、第２の出力線に第２の駆動電位がセン
スラッチドライバによって供給され、第１から第４のス
イッチング素子のオン、オフにより、第１のビット線と
第２のビット線がセンスラッチドライバの第１及び第２
の出力線に接続される。これによって、第１及び第２の
ビット線が、第１及び第２の駆動電位で駆動され、メモ
リセルと第１及び第２のデータバス間のアクセスが行わ
れる。ここで、アクセスを行うために第１及び第２のデ
ータバス上のデータを第１及び第２のビット線に転送す
る際に、該転送開始から所定の時間が経過するまでを示
す制御信号が、制御信号発生手段で生成される。転送開
始から所定の時間が経過するまでの間、その制御信号に
基づき、第１及び第２の出力線にセンスラッチドライバ
から供給される第１及び第２の駆動電位が遮断される。
第２及び第３の発明によれば、第１の発明における制御
信号に基づき、転送開始から所定の時間が経過するまで
の間、センスラッチドライバは、第１及び第２の出力線
に対する第１及び第２の駆動電位の供給能力が減じられ
る。
【０００８】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すセンスアンプ回路
の回路図である。センスアンプ回路１０は、従来と同様
に、メモリセルアレイ１中のメモリセルに対するアクセ
スを行うために、センスラッチドライバで生成された駆
動電位を該センスラッチドライバの出力線Ｐ１及びＰ２
を介して与え、メモリセルに接続された第１のビット線
ＢＬと第２のビット線ＢＬ／の電位をそれぞれ所望の電
位に駆動するものである。本実施例のセンスアンプ回路
の特徴は、第１及び第２のデータバスＤＢ，ＤＢ／上の
データをビット線ＢＬ，ＢＬ／に逆転送する際に、転送
開始から所定の時間が経過するまで、駆動電位の供給を
遮断して、無駄な消費電流の発生を防ぐようにしてい
る。センスアンプ回路１０は、第１及び第２のスイッチ
ング素子である２個のＰＭＯＳ１１，１２と、第３及び
第４のスイッチング素子である２個のＮＭＯＳ１３，１
４を備えている。ＰＭＯＳ１１，１２は、２つのビット
線ＢＬ，ＢＬ／間に直列に接続され、各ＰＭＯＳ１１，
１２の接続点が出力線Ｐ１に接続されている。ＰＭＯＳ
１１のゲートにはビット線ＢＬが接続され、ＰＭＯＳ１
２のゲートにはビット線ＢＬ／が接続されている。ビッ
ト線ＢＬとビット線ＢＬ／は、相補的の電位をとるの
で、各ＰＭＯＳ１１，１２は相補的にオン、オフする構
成であり、オン状態のときにビット線ＢＬまたはビット
線ＢＬ／を出力線Ｐ１に接続するようになっている。各
ＮＭＯＳ１３，１４も、ビット線対ＢＬ，ＢＬ／間に直
列に接続され、ＮＭＯＳ１３，１４の接続点が出力線Ｐ
２に接続されている。ＮＭＯＳ１３のゲートにはビット
線ＢＬが接続され、ＮＭＯＳ１４のゲートには、ビット
線ＢＬ／が接続されている。各ＮＭＯＳ１３，１４は相
補的にオン、オフする接続であり、オン状態のときにビ
ット線ＢＬまたはビット線ＢＬ／を出力線Ｐ２に接続す
るようになっている。
の回路図である。センスアンプ回路１０は、従来と同様
に、メモリセルアレイ１中のメモリセルに対するアクセ
スを行うために、センスラッチドライバで生成された駆
動電位を該センスラッチドライバの出力線Ｐ１及びＰ２
を介して与え、メモリセルに接続された第１のビット線
ＢＬと第２のビット線ＢＬ／の電位をそれぞれ所望の電
位に駆動するものである。本実施例のセンスアンプ回路
の特徴は、第１及び第２のデータバスＤＢ，ＤＢ／上の
データをビット線ＢＬ，ＢＬ／に逆転送する際に、転送
開始から所定の時間が経過するまで、駆動電位の供給を
遮断して、無駄な消費電流の発生を防ぐようにしてい
る。センスアンプ回路１０は、第１及び第２のスイッチ
ング素子である２個のＰＭＯＳ１１，１２と、第３及び
第４のスイッチング素子である２個のＮＭＯＳ１３，１
４を備えている。ＰＭＯＳ１１，１２は、２つのビット
線ＢＬ，ＢＬ／間に直列に接続され、各ＰＭＯＳ１１，
１２の接続点が出力線Ｐ１に接続されている。ＰＭＯＳ
１１のゲートにはビット線ＢＬが接続され、ＰＭＯＳ１
２のゲートにはビット線ＢＬ／が接続されている。ビッ
ト線ＢＬとビット線ＢＬ／は、相補的の電位をとるの
で、各ＰＭＯＳ１１，１２は相補的にオン、オフする構
成であり、オン状態のときにビット線ＢＬまたはビット
線ＢＬ／を出力線Ｐ１に接続するようになっている。各
ＮＭＯＳ１３，１４も、ビット線対ＢＬ，ＢＬ／間に直
列に接続され、ＮＭＯＳ１３，１４の接続点が出力線Ｐ
２に接続されている。ＮＭＯＳ１３のゲートにはビット
線ＢＬが接続され、ＮＭＯＳ１４のゲートには、ビット
線ＢＬ／が接続されている。各ＮＭＯＳ１３，１４は相
補的にオン、オフする接続であり、オン状態のときにビ
ット線ＢＬまたはビット線ＢＬ／を出力線Ｐ２に接続す
るようになっている。
【０００９】各出力線Ｐ１，Ｐ２は、センスラッチドラ
イバ１５で生成された第１及び第２の駆動電位Ｖ１，Ｖ
２をそれらビット線ＢＬ，ＢＬ／に与える構成である。
即ち、センスラッチドライバ１５は、第１及び第２の駆
動電位Ｖ１，Ｖ２を生成し、それら電位Ｖ１，Ｖ２を出
力線Ｐ１，Ｐ２に供給する機能を有している。一方、ビ
ット線ＢＬはＮＭＯＳ１６を介して第１のデータバスＤ
Ｂに接続され、ビット線ＢＬ／はＮＭＯＳ１７を介して
第２のデータバスＤＢ／に接続されている。ＮＭＯＳ１
６，１７のゲートには、アドレスデコーダ８からの選択
信号ａが入力される接続である。このセンスアンプ回路
１０には、さらに、制御信号発生手段であるワンショッ
トパルス発生器２０が設けられている。ワンショットパ
ルス発生器２０は、ライト信号Ｗとデコーダイネーブル
信号ＤＥとから書込み開始を検出し、その書込み開始か
ら所定の期間“Ｈ”となる制御信号ＳＣを生成する機能
を有している。
イバ１５で生成された第１及び第２の駆動電位Ｖ１，Ｖ
２をそれらビット線ＢＬ，ＢＬ／に与える構成である。
即ち、センスラッチドライバ１５は、第１及び第２の駆
動電位Ｖ１，Ｖ２を生成し、それら電位Ｖ１，Ｖ２を出
力線Ｐ１，Ｐ２に供給する機能を有している。一方、ビ
ット線ＢＬはＮＭＯＳ１６を介して第１のデータバスＤ
Ｂに接続され、ビット線ＢＬ／はＮＭＯＳ１７を介して
第２のデータバスＤＢ／に接続されている。ＮＭＯＳ１
６，１７のゲートには、アドレスデコーダ８からの選択
信号ａが入力される接続である。このセンスアンプ回路
１０には、さらに、制御信号発生手段であるワンショッ
トパルス発生器２０が設けられている。ワンショットパ
ルス発生器２０は、ライト信号Ｗとデコーダイネーブル
信号ＤＥとから書込み開始を検出し、その書込み開始か
ら所定の期間“Ｈ”となる制御信号ＳＣを生成する機能
を有している。
【００１０】図４は、図１中のワンショットパルス発生
器を示す回路図である。ワンショットパルス発生器２０
は、２入力ＮＡＮＤゲート２１を備えている。ＮＡＮＤ
２１の一方の入力端子には、ライト信号Ｗが入力され、
他方にはデコーダイネーブル信号ＤＥが入力される構成
である。ＮＡＮＤゲート２１の出力側は、インバータ２
２に接続され、そのインバータ２２の出力側が、２入力
ＮＡＮＤゲート２３の一方の入力端子と遅延素子２４と
に接続されている。遅延素子２４の出力側がインバータ
２５を介してＮＡＮＤゲート２３の他方の入力端子に接
続されている。ＮＡＮＤゲート２３の出力側は、インバ
ータ２６に接続されている。インバータ２６の出力側か
ら制御信号ＳＣが送出される構成である。ワンショット
パルス発生器２０の出力側に、ＰＭＯＳ３１ａ及びＮＭ
ＯＳ３１ｂで構成されるトランスファーゲート３１と、
ＰＭＯＳ３２ａ及びＮＭＯＳ３２ｂで構成されるトラン
スファーゲート３２が設けられている。ＰＭＯＳ３１ａ
及びＮＭＯＳ３１ｂで構成されるトランスファーゲート
３１は、センスラッチドライバ１５と出力線Ｐ１間に接
続されている。ＰＭＯＳ３１ａのゲートには、ワンショ
ットパルス発生器２０からの制御信号ＳＣが直接与えら
れ、ＮＭＯＳ３１ｂのゲートには制御信号ＳＣがインバ
ータ３３を介して与えられる構成である。ＰＭＯＳ３２
ａ及びＮＭＯＳ３２ｂで構成されるトランスファーゲー
ト３２は、センスラッチドライバ１５と出力線Ｐ２間に
接続されている。ＰＭＯＳ３２ａのゲートには、ワンシ
ョットパルス発生器２０からの制御信号ＳＣが直接与え
られ、ＮＭＯＳ３２ｂのゲートには制御信号ＳＣがイン
バータ３３を介して与えられる構成である。これら、Ｐ
ＭＯＳ３１ａ，３２ａ、ＮＭＯＳ３１ｂ，３２ｂ、及び
インバータ３３が遮断手段となり、出力線Ｐ１，Ｐ２と
センスラッチドライバ１５とを遮断する構成となってい
る。
器を示す回路図である。ワンショットパルス発生器２０
は、２入力ＮＡＮＤゲート２１を備えている。ＮＡＮＤ
２１の一方の入力端子には、ライト信号Ｗが入力され、
他方にはデコーダイネーブル信号ＤＥが入力される構成
である。ＮＡＮＤゲート２１の出力側は、インバータ２
２に接続され、そのインバータ２２の出力側が、２入力
ＮＡＮＤゲート２３の一方の入力端子と遅延素子２４と
に接続されている。遅延素子２４の出力側がインバータ
２５を介してＮＡＮＤゲート２３の他方の入力端子に接
続されている。ＮＡＮＤゲート２３の出力側は、インバ
ータ２６に接続されている。インバータ２６の出力側か
ら制御信号ＳＣが送出される構成である。ワンショット
パルス発生器２０の出力側に、ＰＭＯＳ３１ａ及びＮＭ
ＯＳ３１ｂで構成されるトランスファーゲート３１と、
ＰＭＯＳ３２ａ及びＮＭＯＳ３２ｂで構成されるトラン
スファーゲート３２が設けられている。ＰＭＯＳ３１ａ
及びＮＭＯＳ３１ｂで構成されるトランスファーゲート
３１は、センスラッチドライバ１５と出力線Ｐ１間に接
続されている。ＰＭＯＳ３１ａのゲートには、ワンショ
ットパルス発生器２０からの制御信号ＳＣが直接与えら
れ、ＮＭＯＳ３１ｂのゲートには制御信号ＳＣがインバ
ータ３３を介して与えられる構成である。ＰＭＯＳ３２
ａ及びＮＭＯＳ３２ｂで構成されるトランスファーゲー
ト３２は、センスラッチドライバ１５と出力線Ｐ２間に
接続されている。ＰＭＯＳ３２ａのゲートには、ワンシ
ョットパルス発生器２０からの制御信号ＳＣが直接与え
られ、ＮＭＯＳ３２ｂのゲートには制御信号ＳＣがイン
バータ３３を介して与えられる構成である。これら、Ｐ
ＭＯＳ３１ａ，３２ａ、ＮＭＯＳ３１ｂ，３２ｂ、及び
インバータ３３が遮断手段となり、出力線Ｐ１，Ｐ２と
センスラッチドライバ１５とを遮断する構成となってい
る。
【００１１】次に、図１のセンスアンプ回路の動作を説
明する。メモリセルから読出されたデータをデータバス
ＤＢ，ＤＢ／に転送する場合、ワンショットパルス発生
器２０からの制御信号ＳＣのレベルは“Ｌ”レベルとな
っている。そのため、各出力線Ｐ１，Ｐ２には、トラン
スファーゲート３１，３２を介して駆動電位Ｖ１，Ｖ２
がそれぞれ供給されている。各ビット線ＢＬ，ＢＬ／の
電位は、メモリセルから読出されたデータに基づく相補
的な電位となる。ビット線ＢＬ，ＢＬ／の電位により、
ＰＭＯＳ１１，１２のうち一方がオンし、他方がオフ状
態となる。そして、ビット線ＢＬまたはビット線ＢＬ／
が、出力線Ｐ１に接続される。また、ＮＭＯＳ１３，１
４のオン、オフにより、ビット線ＢＬ／またはビット線
ＢＬが、出力線Ｐ２に接続される。一方、ワンショット
パルス発生器２０の出力する制御信号ＳＣのレベルは
“Ｌ”レベルであり、各出力線Ｐ１，Ｐ２にはトランス
ファーゲート３１，３２を介して駆動電位Ｖ１，Ｖ２が
それぞれ供給されている。そのため、各ビット線ＢＬ，
ＢＬ／は駆動電位Ｖ１またはＶ２にそれぞれ駆動されて
いる。選択信号ａが“Ｈ”になることによって、各ビッ
ト線ＢＬ，ＢＬ／がＮＭＯＳ１６，１７を介してデータ
バスＤＢ，ＤＢ／にそれぞれ接続される。これにより、
メモリセルの格納データがデータバスＤＢ，ＤＢ／に転
送される。
明する。メモリセルから読出されたデータをデータバス
ＤＢ，ＤＢ／に転送する場合、ワンショットパルス発生
器２０からの制御信号ＳＣのレベルは“Ｌ”レベルとな
っている。そのため、各出力線Ｐ１，Ｐ２には、トラン
スファーゲート３１，３２を介して駆動電位Ｖ１，Ｖ２
がそれぞれ供給されている。各ビット線ＢＬ，ＢＬ／の
電位は、メモリセルから読出されたデータに基づく相補
的な電位となる。ビット線ＢＬ，ＢＬ／の電位により、
ＰＭＯＳ１１，１２のうち一方がオンし、他方がオフ状
態となる。そして、ビット線ＢＬまたはビット線ＢＬ／
が、出力線Ｐ１に接続される。また、ＮＭＯＳ１３，１
４のオン、オフにより、ビット線ＢＬ／またはビット線
ＢＬが、出力線Ｐ２に接続される。一方、ワンショット
パルス発生器２０の出力する制御信号ＳＣのレベルは
“Ｌ”レベルであり、各出力線Ｐ１，Ｐ２にはトランス
ファーゲート３１，３２を介して駆動電位Ｖ１，Ｖ２が
それぞれ供給されている。そのため、各ビット線ＢＬ，
ＢＬ／は駆動電位Ｖ１またはＶ２にそれぞれ駆動されて
いる。選択信号ａが“Ｈ”になることによって、各ビッ
ト線ＢＬ，ＢＬ／がＮＭＯＳ１６，１７を介してデータ
バスＤＢ，ＤＢ／にそれぞれ接続される。これにより、
メモリセルの格納データがデータバスＤＢ，ＤＢ／に転
送される。
【００１２】図５は図１のセンスアンプ回路の動作を示
す波形図であり、各データバスＤＢ，ＤＢ／上のデータ
をビット線ＢＬ，ＢＬ／に逆転送する場合を示してい
る。ライト動作を指示するライト信号Ｗが“Ｈ”の状態
でデコーダイネーブル信号ＤＥが“Ｈ”になると、それ
をワンショットパルス発生器２０が検出し、制御信号Ｓ
Ｃのレベルを“Ｈ”にする。よって、各ＰＭＯＳ３１
ａ，３２ａ、ＮＭＯＳ３１ｂ，３２ｂがオフ状態とな
る。例えば図５のように、各ビット線ＢＬ，ＢＬ／の電
位が、センスラッチドライバ１５により、出力線Ｐ１，
Ｐ２を介して“Ｌ”，“Ｈ”にそれぞれ駆動されている
とする。また、データバスＤＢ，ＤＢ／のレベルが、そ
れぞれ“Ｈ”，“Ｌ”であるとする。ここで、選択信号
ａが“Ｈ”となると、各ＮＭＯＳ１６，１７は共にオン
状態となり、各ビット線ＢＬ，ＢＬ／がデータバスＤ
Ｂ，ＤＢ／にそれぞれ接続され、ビット線ＢＬのレベル
が上昇を開始すると共に、ビット線ＢＬ／のレベルが降
下を開始する。即ち、各ビット線ＢＬ，ＢＬ／はデータ
バスＤＢ，ＤＢ／の電位で駆動される。続いて、各ビッ
ト線ＢＬ，ＢＬ／の電位変化が開始してから遅延素子２
４で設定された時間Δｔ経過したとき、ワンショットパ
ルス発生器２０は、制御信号ＳＣを“Ｌ”にする。この
時間Δｔは、各ビット線ＢＬの電位がビット線ＢＬ／の
電位を越える時間に相当する。制御信号ＳＣが“Ｌ”に
なると、各ＰＭＯＳ３１ａ，３２ａ、ＮＭＯＳ３１ｂ，
３２ｂが、すべてオン状態となり、各ビット線ＢＬ，Ｂ
Ｌ／は、センスラッチドライバ１５からの駆動電位Ｖ
１，Ｖ２によって駆動される。
す波形図であり、各データバスＤＢ，ＤＢ／上のデータ
をビット線ＢＬ，ＢＬ／に逆転送する場合を示してい
る。ライト動作を指示するライト信号Ｗが“Ｈ”の状態
でデコーダイネーブル信号ＤＥが“Ｈ”になると、それ
をワンショットパルス発生器２０が検出し、制御信号Ｓ
Ｃのレベルを“Ｈ”にする。よって、各ＰＭＯＳ３１
ａ，３２ａ、ＮＭＯＳ３１ｂ，３２ｂがオフ状態とな
る。例えば図５のように、各ビット線ＢＬ，ＢＬ／の電
位が、センスラッチドライバ１５により、出力線Ｐ１，
Ｐ２を介して“Ｌ”，“Ｈ”にそれぞれ駆動されている
とする。また、データバスＤＢ，ＤＢ／のレベルが、そ
れぞれ“Ｈ”，“Ｌ”であるとする。ここで、選択信号
ａが“Ｈ”となると、各ＮＭＯＳ１６，１７は共にオン
状態となり、各ビット線ＢＬ，ＢＬ／がデータバスＤ
Ｂ，ＤＢ／にそれぞれ接続され、ビット線ＢＬのレベル
が上昇を開始すると共に、ビット線ＢＬ／のレベルが降
下を開始する。即ち、各ビット線ＢＬ，ＢＬ／はデータ
バスＤＢ，ＤＢ／の電位で駆動される。続いて、各ビッ
ト線ＢＬ，ＢＬ／の電位変化が開始してから遅延素子２
４で設定された時間Δｔ経過したとき、ワンショットパ
ルス発生器２０は、制御信号ＳＣを“Ｌ”にする。この
時間Δｔは、各ビット線ＢＬの電位がビット線ＢＬ／の
電位を越える時間に相当する。制御信号ＳＣが“Ｌ”に
なると、各ＰＭＯＳ３１ａ，３２ａ、ＮＭＯＳ３１ｂ，
３２ｂが、すべてオン状態となり、各ビット線ＢＬ，Ｂ
Ｌ／は、センスラッチドライバ１５からの駆動電位Ｖ
１，Ｖ２によって駆動される。
【００１３】以上のように、この第１の実施例では、ワ
ンショットパルス発生器２０と、ＰＭＯＳ３１ａ，３２
ａ、ＮＭＯＳ３１ｂ，３２ｂ、及びインバータ３３で構
成される遮断手段を設けている。そして、ライト動作時
に、時間Δｔの間、出力線Ｐ１，Ｐ２とセンスラッチド
ライバ１５とを遮断する構成となっている。そのため、
センスラッチドライバ１５から、データバスＤＢ，ＤＢ
／に流れる無駄な電流がなくなり、低消費電力化が可能
となっている。また、無駄な電流の発生がなく、センス
ラッチドライバ１５の駆動能力を高めるだけで書込み動
作の高速化を実現できるので、例えば、データバスＤ
Ｂ，ＤＢ／に接続された図示しないライトバッファのド
ライバのディメンジョンを小さくすることができ、パタ
ーン面積の縮小化が可能となる。
ンショットパルス発生器２０と、ＰＭＯＳ３１ａ，３２
ａ、ＮＭＯＳ３１ｂ，３２ｂ、及びインバータ３３で構
成される遮断手段を設けている。そして、ライト動作時
に、時間Δｔの間、出力線Ｐ１，Ｐ２とセンスラッチド
ライバ１５とを遮断する構成となっている。そのため、
センスラッチドライバ１５から、データバスＤＢ，ＤＢ
／に流れる無駄な電流がなくなり、低消費電力化が可能
となっている。また、無駄な電流の発生がなく、センス
ラッチドライバ１５の駆動能力を高めるだけで書込み動
作の高速化を実現できるので、例えば、データバスＤ
Ｂ，ＤＢ／に接続された図示しないライトバッファのド
ライバのディメンジョンを小さくすることができ、パタ
ーン面積の縮小化が可能となる。
【００１４】第２の実施例 図６は、本発明の第２の実施例を示すセンスアンプ回路
の回路図であり、図１中の要素と共通する要素には、共
通の符号が付されている。このセンスアンプ回路は、各
出力線Ｐ１，Ｐ２と各ビット線ＢＬ，ＢＬ／間に接続さ
れたセンスアンプ４０と、制御信号発生手段のワンショ
ットパルス発生器５０と、センスラッチドライバ６０と
を備えている。センスアンプ４０の内部では、２個のＰ
ＭＯＳ１１，１２と２個のＮＭＯＳ１３，１４が、第１
の実施例と同様に接続されている。各出力線Ｐ１，Ｐ２
は、センスラッチドライバ６０に接続されている。セン
スラッチドライバ６０は、各ビット線対ＢＬ，ＢＬ／を
駆動する第１及び第２の駆動電位Ｖ１，Ｖ２を生成し、
それら電位Ｖ１，Ｖ２を出力線Ｐ１，Ｐ２に供給する機
能を有している。ここで、本実施例のセンスラッチドラ
イバ６０は、駆動電位Ｖ１，Ｖ２を出力線Ｐ１，Ｐ２に
供給する２個の電位供給手段であるドライバ６１，６２
を備えている。なお、ドライバ６２の駆動電位供給能力
は、ドライバ６１よりも小さくされている。ドライバ６
１は遮断手段６３を介して、２つの出力線Ｐ１，Ｐ２に
接続され、ドライバ６２は直接出力線Ｐ１，Ｐ２に接続
されている。ワンショットパルス発生器５０の構造は、
第１の実施例のワンショットパルス発生器２０と同様の
構成となっている。ワンショットパルス発生器５０の出
力側が遮断手段６３に接続されている。遮断手段６３
は、ＰＭＯＳ及びＮＭＯＳでそれぞれ構成される２個の
トランスファーゲート６３−１，６３−２とインバータ
６３−３とを備えている。トランスファーゲート６３−
１はオン状態のとき、ドライバ６１の出力する駆動電位
Ｖ１を出力線Ｐ１に供給し、トランスファーゲート６３
−２はオン状態のとき、駆動電位Ｖ２を出力線Ｐ２に供
給する構成である。各トランスファーゲート６３−１，
６３−２を構成するＰＭＯＳのゲートには、ワンショッ
トパルス発生器５０の出力する制御信号ＳＣが共通に直
接入力され、各ＮＭＯＳのゲートには、制御信号ＳＣが
インバータ６３−３を介して入力される接続である。即
ち、制御信号ＳＣのレベルが“Ｈ”のとき、遮断手段６
０は、ドライバ６１から出力線Ｐ１，Ｐ２に与える駆動
電位Ｖ１，Ｖ２を遮断する構成となっている。
の回路図であり、図１中の要素と共通する要素には、共
通の符号が付されている。このセンスアンプ回路は、各
出力線Ｐ１，Ｐ２と各ビット線ＢＬ，ＢＬ／間に接続さ
れたセンスアンプ４０と、制御信号発生手段のワンショ
ットパルス発生器５０と、センスラッチドライバ６０と
を備えている。センスアンプ４０の内部では、２個のＰ
ＭＯＳ１１，１２と２個のＮＭＯＳ１３，１４が、第１
の実施例と同様に接続されている。各出力線Ｐ１，Ｐ２
は、センスラッチドライバ６０に接続されている。セン
スラッチドライバ６０は、各ビット線対ＢＬ，ＢＬ／を
駆動する第１及び第２の駆動電位Ｖ１，Ｖ２を生成し、
それら電位Ｖ１，Ｖ２を出力線Ｐ１，Ｐ２に供給する機
能を有している。ここで、本実施例のセンスラッチドラ
イバ６０は、駆動電位Ｖ１，Ｖ２を出力線Ｐ１，Ｐ２に
供給する２個の電位供給手段であるドライバ６１，６２
を備えている。なお、ドライバ６２の駆動電位供給能力
は、ドライバ６１よりも小さくされている。ドライバ６
１は遮断手段６３を介して、２つの出力線Ｐ１，Ｐ２に
接続され、ドライバ６２は直接出力線Ｐ１，Ｐ２に接続
されている。ワンショットパルス発生器５０の構造は、
第１の実施例のワンショットパルス発生器２０と同様の
構成となっている。ワンショットパルス発生器５０の出
力側が遮断手段６３に接続されている。遮断手段６３
は、ＰＭＯＳ及びＮＭＯＳでそれぞれ構成される２個の
トランスファーゲート６３−１，６３−２とインバータ
６３−３とを備えている。トランスファーゲート６３−
１はオン状態のとき、ドライバ６１の出力する駆動電位
Ｖ１を出力線Ｐ１に供給し、トランスファーゲート６３
−２はオン状態のとき、駆動電位Ｖ２を出力線Ｐ２に供
給する構成である。各トランスファーゲート６３−１，
６３−２を構成するＰＭＯＳのゲートには、ワンショッ
トパルス発生器５０の出力する制御信号ＳＣが共通に直
接入力され、各ＮＭＯＳのゲートには、制御信号ＳＣが
インバータ６３−３を介して入力される接続である。即
ち、制御信号ＳＣのレベルが“Ｈ”のとき、遮断手段６
０は、ドライバ６１から出力線Ｐ１，Ｐ２に与える駆動
電位Ｖ１，Ｖ２を遮断する構成となっている。
【００１５】ビット線ＢＬはＮＭＯＳ１６を介して第１
のデータバスＤＢに接続され、ビット線ＢＬ／はＮＭＯ
Ｓ１７を介して第２のデータバスＤＢ／に接続されてい
る。ＮＭＯＳ１６，１７のゲートには、アドレスデコー
ダからの選択信号ａが入力される接続である。図６のセ
ンスアンプ回路においてメモリセルから読出されたデー
タをデータバスＤＢ，ＤＢ／に転送する場合の動作は、
第１の実施例と同様である。各出力線Ｐ１，Ｐ２には、
ドライバ６１及び６２から駆動電位Ｖ１，Ｖ２が供給さ
れ、ビット線ＢＬ，ＢＬ／は駆動電位Ｖ１，Ｖ２に駆動
される。各ビット線ＢＬ，ＢＬ／がデータバスＤＢ，Ｄ
Ｂ／にそれぞれ接続され、メモリセルの格納データがデ
ータバスＤＢ，ＤＢ／に転送される。一方、各データバ
スＤＢ，ＤＢ／上のデータをビット線ＢＬ，ＢＬ／に逆
転送する場合、ライト動作を指示するライト信号Ｗが
“Ｈ”の状態でデコーダイネーブル信号ＤＥが“Ｈ”に
なると、それをワンショットパルス発生器５０が検出
し、制御信号ＳＣのレベルを“Ｈ”にする。よって、各
トランスファーゲート６３−１，６３−２がオフ状態と
なる。各ビット線ＢＬ，ＢＬ／が、出力線Ｐ１，Ｐ２を
介して“Ｌ”，“Ｈ”に駆動されているとする。また、
データバスＤＢ，ＤＢ／のレベルが、それぞれ“Ｈ”，
“Ｌ”であるとする。ここで、選択信号ａが“Ｈ”とな
ると、各ＮＭＯＳ１６，１７は共にオン状態となり、各
ビット線ＢＬ，ＢＬ／がデータバスＤＢ，ＤＢ／に接続
される。このとき、各ビット線ＢＬ，ＢＬ／は、データ
バスＤＢ，ＤＢ／とドライバ６２からの駆動電位Ｖ１，
Ｖ２に駆動される。ビット線ＢＬのレベルが上昇を開始
すると共に、ビット線ＢＬ／のレベルが降下を開始す
る。各ビット線ＢＬ，ＢＬ／の電位変化が開始してから
時間Δｔ経過したときに、ワンショットパルス発生器５
０は、制御信号ＳＣを“Ｌ”にする。この時間Δｔは、
各ビット線ＢＬの電位がビット線ＢＬ／の電位を越える
時間に相当する。制御信号ＳＣが“Ｌ”になると、各ト
ランスファーゲート６３−１，６３−２がオン状態とな
り、ドライバ６１も各ビット線ＢＬ，ＢＬ／の駆動を行
うようになる。
のデータバスＤＢに接続され、ビット線ＢＬ／はＮＭＯ
Ｓ１７を介して第２のデータバスＤＢ／に接続されてい
る。ＮＭＯＳ１６，１７のゲートには、アドレスデコー
ダからの選択信号ａが入力される接続である。図６のセ
ンスアンプ回路においてメモリセルから読出されたデー
タをデータバスＤＢ，ＤＢ／に転送する場合の動作は、
第１の実施例と同様である。各出力線Ｐ１，Ｐ２には、
ドライバ６１及び６２から駆動電位Ｖ１，Ｖ２が供給さ
れ、ビット線ＢＬ，ＢＬ／は駆動電位Ｖ１，Ｖ２に駆動
される。各ビット線ＢＬ，ＢＬ／がデータバスＤＢ，Ｄ
Ｂ／にそれぞれ接続され、メモリセルの格納データがデ
ータバスＤＢ，ＤＢ／に転送される。一方、各データバ
スＤＢ，ＤＢ／上のデータをビット線ＢＬ，ＢＬ／に逆
転送する場合、ライト動作を指示するライト信号Ｗが
“Ｈ”の状態でデコーダイネーブル信号ＤＥが“Ｈ”に
なると、それをワンショットパルス発生器５０が検出
し、制御信号ＳＣのレベルを“Ｈ”にする。よって、各
トランスファーゲート６３−１，６３−２がオフ状態と
なる。各ビット線ＢＬ，ＢＬ／が、出力線Ｐ１，Ｐ２を
介して“Ｌ”，“Ｈ”に駆動されているとする。また、
データバスＤＢ，ＤＢ／のレベルが、それぞれ“Ｈ”，
“Ｌ”であるとする。ここで、選択信号ａが“Ｈ”とな
ると、各ＮＭＯＳ１６，１７は共にオン状態となり、各
ビット線ＢＬ，ＢＬ／がデータバスＤＢ，ＤＢ／に接続
される。このとき、各ビット線ＢＬ，ＢＬ／は、データ
バスＤＢ，ＤＢ／とドライバ６２からの駆動電位Ｖ１，
Ｖ２に駆動される。ビット線ＢＬのレベルが上昇を開始
すると共に、ビット線ＢＬ／のレベルが降下を開始す
る。各ビット線ＢＬ，ＢＬ／の電位変化が開始してから
時間Δｔ経過したときに、ワンショットパルス発生器５
０は、制御信号ＳＣを“Ｌ”にする。この時間Δｔは、
各ビット線ＢＬの電位がビット線ＢＬ／の電位を越える
時間に相当する。制御信号ＳＣが“Ｌ”になると、各ト
ランスファーゲート６３−１，６３−２がオン状態とな
り、ドライバ６１も各ビット線ＢＬ，ＢＬ／の駆動を行
うようになる。
【００１６】以上のように、この第２の実施例では、セ
ンスラッチドライバを２つのドライバ６１，６２で構成
し、ライト動作のときの時間Δｔの間、遮断手段６３が
ドライバ６１のビット線ＢＬ，ＢＬ／に対する駆動を遮
断するようにしている。即ち、駆動能力を減じている。
そのため、ライト動作の時間Δｔの間、駆動能力の低い
ドライバ６２からの駆動電位Ｖ１，Ｖ２がビット線Ｂ
Ｌ，ＢＬ／に与えられるので、無駄な消費電流を従来に
比べて低減できる。また、第１の実施例よりも、高速に
ライト動作を行うことができる。なお、本発明は、上記
実施例に限定されず種々の変形が可能である。その変形
例としては、例えば次のようなものがある。 （１） 第１及び第２の実施例では第１〜第４のスイッ
チング素子をＰＭＯＳとＮＭＯＳで構成しているが、バ
イポーラトランジスタ等の他のスイッチング素子で構成
してもよい。 （２） ワンショットパルス発生器２０，５０の回路構
成は、図４に限定されるものではない。
ンスラッチドライバを２つのドライバ６１，６２で構成
し、ライト動作のときの時間Δｔの間、遮断手段６３が
ドライバ６１のビット線ＢＬ，ＢＬ／に対する駆動を遮
断するようにしている。即ち、駆動能力を減じている。
そのため、ライト動作の時間Δｔの間、駆動能力の低い
ドライバ６２からの駆動電位Ｖ１，Ｖ２がビット線Ｂ
Ｌ，ＢＬ／に与えられるので、無駄な消費電流を従来に
比べて低減できる。また、第１の実施例よりも、高速に
ライト動作を行うことができる。なお、本発明は、上記
実施例に限定されず種々の変形が可能である。その変形
例としては、例えば次のようなものがある。 （１） 第１及び第２の実施例では第１〜第４のスイッ
チング素子をＰＭＯＳとＮＭＯＳで構成しているが、バ
イポーラトランジスタ等の他のスイッチング素子で構成
してもよい。 （２） ワンショットパルス発生器２０，５０の回路構
成は、図４に限定されるものではない。
【００１７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１及び第２の出力線に第第１及び第２の駆
動電位を供給するセンスラッチドライバと、第１及び第
２のビット線を該第１及び第２のビット線の電位に基づ
き第１及び第２の出力線に接続する第１から第４のスイ
ッチング素子とを備え、第１のデータバス及び第２のデ
ータバスとメモリセル間のアクセスを行うために、それ
ら第１のビット線と第２のビット線を第１及び第２の駆
動電位で駆動する半導体メモリ用センスアンプ回路にお
いて、制御信号発生手段と、制御信号に基づき、転送開
始から所定の時間が経過するまでの間、センスラッチド
ライバの第１及び第２の駆動電位の供給を遮断する遮断
手段とを、設けている。そのため、第１及び第２のデー
タバス上のデータを第１及び第２のビット線に転送する
際に発生する無駄な電流を防止することができ、低消費
電力のセンスアンプ回路を実現できる。第２及び第３の
発明によれば、第１の発明におけるセンスラッチドライ
バと第１から第４のスイッチング素子と制御信号発生手
段とを備え、そのセンスラッチドライバは、制御信号に
基づき転送開始から所定の時間が経過するまでの間、第
１及び第２の出力線に対する第１及び第２の駆動電位の
供給能力が減じられる構成としている。そのため、第１
及び第２のデータバス上のデータを第１及び第２のビッ
ト線に転送する際に発生する無駄な電流を従来よりも、
低減することができる。また、第１の実施例よりも、高
速にライト動作を行うことができる。
によれば、第１及び第２の出力線に第第１及び第２の駆
動電位を供給するセンスラッチドライバと、第１及び第
２のビット線を該第１及び第２のビット線の電位に基づ
き第１及び第２の出力線に接続する第１から第４のスイ
ッチング素子とを備え、第１のデータバス及び第２のデ
ータバスとメモリセル間のアクセスを行うために、それ
ら第１のビット線と第２のビット線を第１及び第２の駆
動電位で駆動する半導体メモリ用センスアンプ回路にお
いて、制御信号発生手段と、制御信号に基づき、転送開
始から所定の時間が経過するまでの間、センスラッチド
ライバの第１及び第２の駆動電位の供給を遮断する遮断
手段とを、設けている。そのため、第１及び第２のデー
タバス上のデータを第１及び第２のビット線に転送する
際に発生する無駄な電流を防止することができ、低消費
電力のセンスアンプ回路を実現できる。第２及び第３の
発明によれば、第１の発明におけるセンスラッチドライ
バと第１から第４のスイッチング素子と制御信号発生手
段とを備え、そのセンスラッチドライバは、制御信号に
基づき転送開始から所定の時間が経過するまでの間、第
１及び第２の出力線に対する第１及び第２の駆動電位の
供給能力が減じられる構成としている。そのため、第１
及び第２のデータバス上のデータを第１及び第２のビッ
ト線に転送する際に発生する無駄な電流を従来よりも、
低減することができる。また、第１の実施例よりも、高
速にライト動作を行うことができる。
【図１】本発明の第１の実施例を示すセンスアンプ回路
の回路図である。
の回路図である。
【図２】従来のセンスアンプ回路の構成例を示す回路図
である。
である。
【図３】図２の課題を説明する波形図である。
【図４】図１中のワンショットパルス発生器を示す回路
図である。
図である。
【図５】図１のセンスアンプ回路の動作を示す波形図で
ある。
ある。
【図６】本発明の第２の実施例を示すセンスアンプ回路
の回路図である。
の回路図である。
１ メモリセルアレイ １０ センスアンプ回路 １１〜１４ 第１〜第４のスイッチング素子 １５，６０ センスラッチドライバ ２０，５０ ワンショットパルス発生器（制御
信号生成手段） ３１，３２，６３−１，６３−２ トランスファー
ゲート（遮断手段） ６１，６２ ドライバ（第１及び第２の電位供
給手段） Ｖ１，Ｖ２ 第１及び第２の駆動電位 ＢＬ，ＢＬ／ 第１及び第２のビット線 ＤＢ，ＤＢ／ 第１及び第２のデータバス ＳＣ 制御信号
信号生成手段） ３１，３２，６３−１，６３−２ トランスファー
ゲート（遮断手段） ６１，６２ ドライバ（第１及び第２の電位供
給手段） Ｖ１，Ｖ２ 第１及び第２の駆動電位 ＢＬ，ＢＬ／ 第１及び第２のビット線 ＤＢ，ＤＢ／ 第１及び第２のデータバス ＳＣ 制御信号
Claims (3)
- 【請求項１】 第１の出力線に第１の駆動電位を供給
し、第２の出力線に第１の駆動電位とは異なる第２の駆
動電位を供給するセンスラッチドライバと、 第１のビット線の電位に基づきオン、オフし、そのオン
状態のとき該第１のビット線と同じメモリセルに接続さ
れた第２のビット線を前記第１の出力線に接続する第１
のスイッチング素子と、 前記第２のビット線の電位に基づき前記第１のスイッチ
ング素子とは相補的にオン、オフし、そのオン状態のと
き前記第１のビット線を前記第１の出力線に接続する第
２のスイッチング素子と、 前記第１のビット線の電位に基づきオン、オフし、その
オン状態のときに、前記第２のビット線を第２の出力線
に接続する第３のスイッチング素子と、 前記第２のビット線の電位に基づき前記第３のスイッチ
ング素子とは相補的にオン、オフし、そのオン状態のと
き前記第１のビット線を第２の出力線に接続する第４の
スイッチング素子とを備え、 前記各第１及び第２のビット線にそれぞれ接続された第
１のデータバス及び第２のデータバスと前記メモリセル
間のアクセスを行うために、該第１のビット線と該第２
のビット線を前記第１または前記第２の駆動電位で駆動
する半導体メモリ用センスアンプ回路において、 前記アクセスを行うために前記第１及び第２のデータバ
ス上のデータを前記第１及び第２のビット線に転送する
際に、該転送開始から所定の時間が経過するまでを示す
制御信号を生成する制御信号発生手段と、 前記制御信号に基づき、前記転送開始から所定の時間が
経過するまでの間、前記センスラッチドライバの前記第
１及び第２の出力線に対する前記第１及び第２の駆動電
位の供給を遮断する遮断手段とを、 設けたことを特徴とする半導体メモリ用センスアンプ回
路。 - 【請求項２】 前記センスラッチドライバと、前記第１
から第４のスイッチング素子と、前記制御信号発生手段
とを備え、 前記センスラッチドライバは、前記制御信号に基づき前
記転送開始から所定の時間が経過するまでの間、前記第
１及び第２の出力線に対する前記第１及び第２の駆動電
位の供給能力が減じられる構成としたことを特徴とする
請求項１記載の半導体メモリ用センスアンプ回路。 - 【請求項３】 前記センスラッチドライバは、前記第１
及び第２の出力線に対して第１及び第２の駆動電位をそ
れぞれ供給する複数の電位供給手段で構成し、前記複数
の電位供給手段の一部は、前記制御信号に基づき前記転
送開始から所定の時間が経過するまでの間、前記第１及
び第２の出力線に対する前記第１及び第２の駆動電位の
供給を遮断する遮断手段を備えた構成としたことを特徴
とする請求項２記載の半導体メモリ用センスアンプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7142121A JPH08335392A (ja) | 1995-06-08 | 1995-06-08 | 半導体メモリ用センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7142121A JPH08335392A (ja) | 1995-06-08 | 1995-06-08 | 半導体メモリ用センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335392A true JPH08335392A (ja) | 1996-12-17 |
Family
ID=15307892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7142121A Withdrawn JPH08335392A (ja) | 1995-06-08 | 1995-06-08 | 半導体メモリ用センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335392A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016169A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
| JP2011175696A (ja) * | 2010-02-23 | 2011-09-08 | Elpida Memory Inc | 半導体装置 |
-
1995
- 1995-06-08 JP JP7142121A patent/JPH08335392A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016169A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
| JP2011175696A (ja) * | 2010-02-23 | 2011-09-08 | Elpida Memory Inc | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |