KR20080092537A - 반도체 메모리 장치의 액티브 드라이버 제어 회로 - Google Patents

반도체 메모리 장치의 액티브 드라이버 제어 회로 Download PDF

Info

Publication number
KR20080092537A
KR20080092537A KR1020070035947A KR20070035947A KR20080092537A KR 20080092537 A KR20080092537 A KR 20080092537A KR 1020070035947 A KR1020070035947 A KR 1020070035947A KR 20070035947 A KR20070035947 A KR 20070035947A KR 20080092537 A KR20080092537 A KR 20080092537A
Authority
KR
South Korea
Prior art keywords
signal
command
address strobe
read
write
Prior art date
Application number
KR1020070035947A
Other languages
English (en)
Other versions
KR100873617B1 (ko
Inventor
이종원
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070035947A priority Critical patent/KR100873617B1/ko
Priority to US11/963,035 priority patent/US7760581B2/en
Publication of KR20080092537A publication Critical patent/KR20080092537A/ko
Application granted granted Critical
Publication of KR100873617B1 publication Critical patent/KR100873617B1/ko
Priority to US12/839,256 priority patent/US8004928B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

본 발명은 뱅크 선택 신호에 응답하여 활성화되며 외부 명령이 리드 또는 라이트 명령일 경우 인에이블된 리드 라이트 인에이블 신호를 생성하고, 프리 차지 신호가 인에이블되면 디스에이블된 상기 리드 라이트 인에이블 신호를 생성하는 비동기식 디코더, 상기 뱅크 선택 신호에 응답하여 활성화되며 상기 외부 명령이 액티브 명령일 경우 인에이블된 액티브 인에이블 신호를 생성하고, 상기 외부 명령이 프리 차지 명령일 경우 상기 프리 차지 신호를 생성하며, 상기 액티브 인에이블 신호와 상기 프리 차지 신호를 클럭에 동기시켜 출력하는 동기식 디코더, 및 상기 액티브 인에이블 신호와 상기 리드 라이트 인에이블 신호에 응답하여 액티브 드라이버 제어 신호를 생성하는 액티브 드라이버 제어 신호 생성 수단을 포함한다.
리드 명령, 라이트 명령, 액티브 드라이버 제어 회로

Description

반도체 메모리 장치의 액티브 드라이버 제어 회로{Active Driver Control Circuit of Semiconductor Memory Apparatus}
도 1은 본 발명에 따른 반도체 메모리 장치의 액티브 드라이버 제어 회로의 블록도,
도 2는 도 1의 비동기식 디코더의 블록도,
도 3은 도 2의 비동기식 디코더의 상세 회로도,
도 4는 본 발명에 따른 반도체 메모리 장치의 액티브 드라이버 제어 회로와 일반적인 액티브 드라이버 제어 회로의 동작 타이밍을 비교한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 동기식 디코더 20: 액티브 드라이버 제어 신호 생성 수단
100: 비동기식 디코더
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 액티브 드라이버를 제어하는 액티브 드라이버 제어 회로에 관한 것이다.
일반적인 반도체 메모리 장치는 클럭에 동기되어 동작하는 동기화 방식을 사 용하고 있다.
반도체 메모리 장치는 외부 클럭을 입력 받아 내부 클럭을 생성한다. 이러한 내부 클럭은 반도체 메모리 장치의 내부 동작에 사용된다.
따라서 반도체 메모리 장치의 동작중 데이터를 저장하고 저장된 데이터를 출력하는 동작 또한 내부 클럭에 동기된다.
데이터를 저장하는 동작을 라이트 동작이라 하고 라이트 명령에 의해 실행된다. 또한 저장된 데이터를 출력하는 동작을 리드 동작이라 하고 리드 명령에 의해 실행된다. 이때, 리드 명령과 라이트 명령은 외부에서 입력되는 명령이다.
반도체 메모리 장치가 리드 또는 라이트 동작을 수행할 때, 가장 먼저 뱅크가 활성화되고, 뱅크가 활성화된 이후 데이터를 저장하거나 저장된 데이터를 출력한다. 또한 반도체 메모리 장치는 데이터를 저장하거나 저장된 데이터를 출력하는 동작을 수행하고 다음 리드 또는 라이트 동작을 위해 프리 차지 동작을 수행한다.
결국, 반도체 메모리 장치는 액티브 - 리드 - 또는 라이트 - 프리 차지 순서로 내부 클럭에 동기되어 동작한다. 액티브 동작이 완료된 이후 리드 또는 라이트 명령이 입력되기 까지 반도체 메모리 장치가 기다리는 동작을 액티브 스탠바이 모드라고 한다.
반도체 메모리 장치는 액티브 스탠바이 모드시 전력 소모를 줄이기 위해 스탠바이 드라이버를 구동시킨다. 또한 반도체 메모리 장치는 리드 또는 라이트 명령이 입력되면 액티브 드라이버를 구동시킨다. 이때, 스탠바이 드라이버는 액티브 드라이버보다 구동 능력이 떨어진다.
액티브 스탠바이 모드시 리드 또는 라이트 명령이 입력되어 액티브 드라이버를 구동시킬 경우, 일반적인 반도체 메모리 장치는 리드 또는 라이트 명령이 내부 클럭의 라이징 에지(rising edge)에 동기되어 액티브 드라이버를 구동시킨다. 따라서 실제로 리드 또는 라이트 명령이 입력되는 시점과 액티브 드라이버의 구동 시점에 대해 시간 손실이 일어난다.
반도체 메모리 장치는 리드 또는 라이트 동작을 수행함에 있어서 그에 해당하는 전력을 소모해야 하는데, 리드 또는 라이트 동작에 비해 액티브 드라이버가 늦게 구동되면 정상적인 리드 또는 라이트 동작을 수행할 수 없다. 이것은 리드 동작보다 전력을 많이 소모하는 라이트 동작시 더욱 심각한 문제가 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 리드 또는 라이트 명령이 입력되는 동시에 액티브 드라이버를 구동시킬 수 있는 액티브 드라이버 제어 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 액티브 드라이버 제어 회로는 뱅크 선택 신호에 응답하여 활성화되며 외부 명령이 리드 또는 라이트 명령일 경우 인에이블된 리드 라이트 인에이블 신호를 생성하고, 프리 차지 신호가 인에이블되면 디스에이블된 상기 리드 라이트 인에이블 신호를 생성하는 비동기식 디코더, 상기 뱅크 선택 신호에 응답하여 활성화되며 상기 외부 명령이 액티브 명령일 경우 인에이블된 액티브 인에이블 신호를 생성하고, 상기 외부 명령이 프리 차지 명령일 경우 상 기 프리 차지 신호를 생성하며, 상기 액티브 인에이블 신호와 상기 프리 차지 신호를 클럭에 동기시켜 출력하는 동기식 디코더, 및 상기 액티브 인에이블 신호와 상기 리드 라이트 인에이블 신호에 응답하여 액티브 드라이버 제어 신호를 생성하는 액티브 드라이버 제어 신호 생성 수단을 포함한다.
또한 다른 실시예의 반도체 메모리 장치의 액티브 드라이버 제어 회로는 액티브 스탠바이 모드시 외부 신호를 디코딩하여 라이트 또는 리드 명령으로 인식되면 인에이블된 디코딩 신호를 생성하는 명령 디코더, 및 상기 디코딩 신호와 뱅크 선택 신호에 응답하여 리드 라이트 인에이블 신호를 생성하는 액티브 드라이브 인에이블부를 구비하는 비동기식 디코더를 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 액티브 드라이버 제어 회로의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 메모리 장치의 액티브 드라이버 제어 회로의 블록도이다.
액티브 드라이버 제어 회로는 외부 명령이 라이트 명령, 리드 명령 또는 액티브 명령으로 입력되면 액티브 드라이버를 인에이블시키고, 프리 차지 명령이 입력되면 상기 액티브 드라이버를 디스에이블시킨다. 이때, 액티브 드라이버는 액티브 드라이버 제어 신호에 응답하여 인에이블과 디스에이블된다. 따라서 상기 액티브 드라이버 제어 회로는 상기 액티브 드라이버 제어 신호를 생성한다.
상기 액티브 드라이버 제어 회로는 비동기식 디코더(100), 동기식 디코더(10), 및 액티브 드라이버 제어 신호 생성 수단(20)을 포함한다.
상기 비동기식 디코더(100)는 뱅크 선택 신호(bank_sel)가 활성화되고 상기 외부 명령(cmd)이 상기 리드 또는 상기 라이트 명령이면 인에이블된 리드 라이트 인에이블 신호(en_wtrd)를 생성하고 프리 차지 신호(pre)가 인에이블되면 상기 리드 라이트 인에이블 신호(en_wtrd)를 디스에이블시킨다.
상기 동기식 디코더(10)는 상기 뱅크 선택 신호(bank_sel)가 활성화되고 상기 외부 명령(cmd)이 상기 액티브 명령이면 액티브 인에이블 신호(en_act)를 생성하고 상기 외부 명령(cmd)이 상기 프리 차지 명령이면 상기 프리 차지 신호(pre)를 생성한다. 이때, 상기 액티브 인에이블 신호(en_act)와 상기 프리 차지 신호(pre)는 내부 클럭(clk_int, 이하 클럭)에 동기되어 출력된다.
상기 액티브 드라이버 제어 신호 생성 수단(20)은 상기 리드 라이트 인에이블 신호(en_wtrd)와 상기 액티브 인에이블 신호(en_act)에 응답하여 상기 액티브 드라이버 제어 신호(actdrv_ctrl)를 생성한다. 이때, 상기 액티브 드라이버 제어 신호 생성 수단(20)은 상기 리드 라이트 인에이블 신호(en_wtrd) 또는 상기 액티브 인에이블 신호(en_act)가 인에이블되면 상기 액티브 드라이버 제어 신호(actdrv_ctrl)를 인에이블시킨다. 즉, 상기 액티브 드라이버 제어 신호 생성 수단(20)은 상기 리드 라이트 인에이블 신호(en_wtrd)와 상기 액티브 인에이블 신호(en_act)를 입력 받아 오어 연산을 한다. 따라서 상기 액티브 드라이버 제어 신호 생성 수단(20)은 오어 게이트로 구현가능하다.
도 2는 도 1의 비동기식 디코더의 블록도이다.
비동기식 디코더(100)는 뱅크 선택 신호(bank_sel)가 활성화되고 상기 외부 명령(cmd)이 상기 리드 또는 상기 라이트 명령이면 인에이블된 리드 라이트 인에이블 신호(en_wtrd)를 생성하고 프리 차지 신호(pre)가 인에이블되면 상기 리드 라이트 인에이블 신호(en_wtrd)를 디스에이블시킨다. 이때, 상기 비동기식 디코더(100)는 상기 외부 명령(cmd)으로서 칩 선택 신호(cs), 로우 어드레스 스트로브 신호(ras), 컬럼 어드레스 스트로브 신호(cas), 및 라이트 인에이블 신호(we)를 입력 받는다.
상기 비동기식 디코더(100)는 명령 디코딩부(110), 및 액티브 드라이버 인에이블부(120)를 포함한다.
상기 명령 디코딩부(110)는 상기 칩 선택 신호(cs)와 상기 컬럼 어드레스 스트로브 신호(cas)가 로우 레벨이고 상기 로우 어드레스 스트로브 신호(ras)가 하이 레벨일 경우 상기 라이트 인에이블 신호(we)가 하이이면 상기 리드 명령으로 인식하여 상기 디코딩 신호(dec_com)를 인에이블시키고, 상기 칩 선택 신호(cs)와 상기 컬럼 어드레스 스트로브 신호(cas)가 로우 레벨이고 상기 로우 어드레스 스트로브 신호(ras)가 하이 레벨일 경우 상기 라이트 인에이블 신호(we)가 로우이면 상기 라이트 명령으로 인식하여 상기 디코딩 신호(dec_com)를 인에이블시킨다. 또한 상기 프리 차지 신호(pre)가 인에이블 즉, 하이 레벨일 경우 인에이블된 상기 디코딩 신호(dec_com)를 디스에이블 시킨다.
상기 액티브 드라이버 인에이블부(120)는 상기 뱅크 선택 신호(bank_sel)가 인에이블 즉, 하이 레벨일 경우 상기 디코딩 신호(dec_com)를 상기 리드 라이트 인에이블 신호(en_wtrd)로서 출력한다.
도 3은 도 2의 비동기식 디코더의 상세 회로도이다.
명령 디코딩부(110)는 프리 차지 신호(pre), 칩 선택 신호(cs), 로우 어드레스 스트로브 신호(ras), 컬럼 어드레스 스트로브 신호(cas), 및 라이트 인에이블 신호(we)에 응답하여 디코딩 신호(dec_com)를 생성한다.
상기 명령 디코딩부(110)는 디스에이블부(111), 인에이블부(112), 및 래치부(113)를 포함한다.
상기 디스에이블부(111)는 상기 프리 차지 신호(pre)가 인에이블 즉, 하이 레벨이면 외부 전압(VDD)을 출력한다.
상기 디스에이블부(111)는 스위칭 소자로서 제 1 인버터(IV1), 및 제 1 트랜지스터(P1)를 포함한다. 상기 제 1 인버터(IV1)는 상기 프리 차지 신호(pre)를 반전시킨다. 상기 제 1 트랜지스터(P1)는 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는 게이트, 외부 전압(VDD)을 인가 받는 소오스, 및 상기 디스에이블부(111)의 출력단인 드레인단을 포함한다.
상기 인에이블부(112)는 상기 칩 선택 신호(cs), 상기 로우 어드레스 스트로브 신호(ras), 상기 컬럼 어드레스 스트로브 신호(cas), 및 상기 라이트 인에이블 신호(we)에 응답하여 상기 인에이블부(112)의 출력단을 접지단(VSS)에 연결시킨다.
상기 인에이블부(112)는 리드 명령 인식부(112-1), 및 라이트 명령 인식부(112-2)를 포함한다. 이때, 상기 인에이블부(112)는 제 2 내지 제 4 인버터(IV2, IV3, IV4)를 더 포함한다. 상기 제 2 인버터(IV2)는 상기 칩 선택 신호(cs)를 반전시킨다. 상기 제 3 인버터(IV3)는 상기 컬럼 어드레스 스트로브 신호(cas)를 반전 시킨다. 상기 제 4 인버터(IV4)는 상기 라이트 인에이블 신호(we)를 반전시킨다.
상기 리드 명령 인식부(112-1)는 상기 칩 선택 신호(cs)와 상기 컬럼 어드레스 스트로브 신호(cas)가 로우 레벨이고 상기 로우 어드레스 스트로브 신호(ras)가 하이 레벨일 경우 상기 라이트 인에이블 신호(we)가 하이 레벨이면 상기 리드 명령 인식부(112-1)의 출력단을 접지단(VSS)과 연결시킨다. 이때, 상기 리드 명령 인식부(112-1)의 출력단은 상기 명령 디코딩부(110)의 출력단이다.
상기 리드 명령 인식부(112-1)는 스위칭 소자로서 제 2 내지 제 5 트랜지스터(N1, N2, N3, N4)를 포함한다. 상기 제 2 트랜지스터(N1)는 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는 게이트, 상기 리드 명령 인식부(112-1)의 출력단인 드레인, 및 상기 제 3 트랜지스터(N2)의 드레인과 연결된 소오스를 포함한다. 상기 제 3 트랜지스터(N2)는 상기 로우 어드레스 스트로브 신호(ras)를 입력 받는 게이트, 상기 제 2 트랜지스터(N1)의 소오스에 연결된 드레인, 및 상기 제 4 트랜지스터(N3)의 드레인에 연결된 소오스를 포함한다. 상기 제 4 트랜지스터(N3)는 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는 게이트, 상기 제 3 트랜지스터(N2)의 소오스에 연결된 드레인, 및 상기 제 5 트랜지스터(N4)의 드레인에 연결된 소오스를 포함한다. 상기 제 5 트랜지스터(N4)는 상기 라이트 인에이블 신호(we)를 입력 받는 게이트, 상기 제 4 트랜지스터(N3)의 소오스에 연결된 드레인, 및 접지단(VSS)에 연결된 소오스를 포함한다.
상기 라이트 명령 인식부(112-2)는 상기 칩 선택 신호(cs)와 상기 컬럼 어드레스 스트로브 신호(cas)가 로우 레벨이고 상기 로우 어드레스 스트로브 신호(ras) 가 하이 레벨일 경우 상기 라이트 인에이블 신호(we)가 로우 레벨이면 상기 라이트 명령 인식부(112-2)의 출력단을 접지단(VSS)과 연결시킨다. 이때, 상기 라이트 명령 인식부(112-2)의 출력단은 상기 명령 디코딩부(110)의 출력단이다.
상기 라이트 명령 인식부(112-2)는 스위칭 소자로서 제 6 내지 제 9 트랜지스터(N5, N6, N7, N8)를 포함한다. 상기 제 6 트랜지스터(N5)는 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는 게이트, 상기 라이트 명령 인식부(112-2)의 출력단인 드레인, 및 상기 제 7 트랜지스터(N6)의 드레인과 연결된 소오스를 포함한다. 상기 제 7 트랜지스터(N6)는 상기 로우 어드레스 스트로브 신호(ras)를 입력 받는 게이트, 상기 제 6 트랜지스터(N5)의 소오스에 연결된 드레인, 및 상기 제 8 트랜지스터(N7)의 드레인에 연결된 소오스를 포함한다. 상기 제 8 트랜지스터(N7)는 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는 게이트, 상기 제 7 트랜지스터(N6)의 소오스에 연결된 드레인, 및 상기 제 9 트랜지스터(N8)의 드레인에 연결된 소오스를 포함한다. 상기 제 9 트랜지스터(N8)는 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는 게이트, 상기 제 8 트랜지스터(N7)의 소오스에 연결된 드레인, 및 접지단(VSS)에 연결된 소오스를 포함한다. 이때, 상기 리드 명령 인식부(112-1), 상기 라이트 명령 인식부(112-2), 및 상기 디스에이블부(111)의 출력단이 연결된 노드가 상기 래치부(113)에 입력된다.
상기 래치부(113)는 상기 인에이블부(112)와 상기 디스에이블부(111)가 연결된 노드의 레벨을 반전시켜 상기 디코딩 신호(dec_com)의 레벨로서 출력한다.
상기 래치부(113)는 제 5 인버터(IV5), 및 제 6 인버터(IV6)를 포함한다. 상 기 제 5 인버터(IV5)는 상기 디스에이블부(111)와 상기 인에이블부(112)의 출력단이 연결된 노드가 입력단에 연결되며 출력단에서 상기 디코딩 신호(dec_com)를 출력한다. 상기 제 6 인버터(IV6)는 상기 제 5 인버터(IV5)의 출력 신호를 입력 받아 상기 제 5 인버터(IV5)의 입력 신호로서 출력한다.
상기 액티브 드라이버 인에이블부(120)는 뱅크 선택 신호(bank_sel)가 인에이블되면 즉, 하이 레벨이면 상기 디코딩 신호(dec_com)를 상기 리드 라이트 인에이블 신호(en_wtrd)로서 출력한다.
상기 액티브 드라이버 인에이블부(120)는 낸드 게이트(ND1), 및 제 7 인버터(IV7)를 포함한다. 상기 낸드 게이트(ND1)는 상기 디코딩 신호(dec_com)와 상기 뱅크 선택 신호(bank_sel)를 입력 받는다. 상기 제 7 인버터(IV7)는 상기 낸드 게이트(ND1)의 출력 신호를 반전시켜 상기 리드 라이트 인에이블 신호(en_wtrd)로서 출력한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 액티브 드라이버 제어 회로와 일반적인 액티브 드라이버 제어 회로의 동작 타이밍을 비교한 타이밍도이다. 이때, 외부 명령(cmd)은 외부 클럭(clk_ext)의 라이징 타이밍에 동기되어 반도체 메모리 장치에 입력되며, 반도체 메모리 장치는 내부 클럭(clk_int)의 라이징 타이밍에 동기되어 동작한다. 또한 상기 내부 클럭(clk_int)은 상기 외부 클럭(clk_ext)으로 생성되며, 설명의 편의상 상기 내부 클럭(clk_int)을 클럭(clk_int)이라 설명한다.
반도체 메모리 장치는 클럭(clk_int)에 라이징 타이밍에 동기되어 동작한다. 액티브 명령(act)이 입력되면 상기 클럭(clk_int)의 라이징 타이밍에 하이로 인에 이블되는 액티브 인에이블 신호(en_act)가 생성된다. 하이 레벨을 유지하던 상기 액티브 인에이블 신호(en_act)는 프리 차지 명령(precharge)이 입력되면 상기 클럭(clk_int)의 라이징 타이밍에 생성되는 프리 차지 신호(pre)에 의해 로우로 디스에이블된다.
상기 액티브 명령(act)과 상기 프리 차지 명령(precharge) 사이에 라이트 또는 리드 명령(wt/rd)이 입력된다.
결국, 일반적인 액티브 드라이버 제어 회로는 상기 액티브 인에이블 신호(en_act)가 하이로 천이하는 타이밍에 하이로 천이하는 액티브 드라이버 제어 신호(actdrv_ctrl(old))를 생성하며, 소정시간이 경과되면 로우로 디스에이블 시킨다. 또한 상기 액티브 드라이버 제어 신호(actdrv_ctrl(old))가 로우로 천이한 이후 상기 라이트 또는 리드 명령(wt/rd)이 입력되면 상기 클럭(clk_int)의 라이징 타이밍에 상기 액티브 드라이버 제어 신호(actdrv_ctrl(old))가 하이로 천이한다. 이때, 상기 액티브 인에이블 신호(en_act(old))가 하이로 천이하여 상기 액티브 드라이버 제어 신호(actdrv_ctrl(old))가 하이로 천이되고, 하이로 천이된 상기 액티브 드라이버 제어 신호(actdrv_ctrl(old))는 소정시간이 경과되면 로우로 천이한다. 상기 액티브 명령(act)으로 하이로 천이된 상기 액티브 드라이버 제어 신호(actdrv_ctrl)가 소정시간이후 로우로 천이하는 것은 전력 소비를 줄이기 위한 것이다. 상기 라이트 또는 리드 명령(wt/rd)이 입력되면 상기 액티브 드라이버 제어 신호(actdrv_ctrl(old))를 다시 하이로 천이시켜 액티브 드라이버를 동작시킨다. 상기 액티브 명령(act)이 입력되고 상기 리드 또는 라이트 명령(wt/rd)이 입력 되기 까지를 액티브 스탠바이 모드라고 한다.
본 발명에 따른 액티브 드라이버 제어 회로는 일반적인 액티브 드라이버 제어 회로와는 달리, 상기 클럭(clk_int)과는 무관하게 상기 리드 또는 라이트 명령(wt/rd)이 입력됨과 동시에 리드 라이트 인에이블 신호(en_wtrd)를 하이로 천이시킨다. 따라서 액티브 드라이버 제어 신호(actdrv_ctrl(new)) 또한 상기 리드 라이트 인에이블 신호(en_wtrd)와 동시에 하이로 천이한다.
본 발명에 따른 액티브 드라이버 제어 회로는 액티브 스탠바이 모드시 일반적인 액티브 드라이버 제어 회로보다 빨리 인에이블되는 액티브 드라이버 제어 신호(actdrv_ctrl(new))를 생성한다. 따라서 종래보다 빨리 액티브 드라이버를 동작시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 액티브 드라이버 제어 회로는 외부에서 리드 또는 라이트 명령이 입력됨과 동시에 액티브 드라이버를 구동시킴으로써, 반도체 메모리 장치의 내부 전원 안정화를 통한 동작 안정성을 높이는 효과가 있다.

Claims (23)

  1. 뱅크 선택 신호에 응답하여 활성화되며 외부 명령이 리드 또는 라이트 명령일 경우 인에이블된 리드 라이트 인에이블 신호를 생성하고, 프리 차지 신호가 인에이블되면 디스에이블된 상기 리드 라이트 인에이블 신호를 생성하는 비동기식 디코더;
    상기 뱅크 선택 신호에 응답하여 활성화되며 상기 외부 명령이 액티브 명령일 경우 인에이블된 액티브 인에이블 신호를 생성하고, 상기 외부 명령이 프리 차지 명령일 경우 상기 프리 차지 신호를 생성하며, 상기 액티브 인에이블 신호와 상기 프리 차지 신호를 클럭에 동기시켜 출력하는 동기식 디코더; 및
    상기 액티브 인에이블 신호와 상기 리드 라이트 인에이블 신호에 응답하여 액티브 드라이버 제어 신호를 생성하는 액티브 드라이버 제어 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  2. 제 1 항에 있어서,
    상기 외부 명령은
    칩 선택 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  3. 제 2 항에 있어서,
    상기 비동기식 디코더는
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호의 레벨에 따라 상기 리드 명령과 상기 라이트 명령을 구분하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  4. 제 3 항에 있어서,
    상기 비동기식 디코더는
    상기 칩 선택 신호, 상기 로우 어드레스 스트로브 신호, 상기 컬럼 어드레스 스트로브 신호, 및 상기 라이트 인에이블 신호를 디코딩하여 상기 인에이블된 디코딩 신호를 생성하고 인에이블된 상기 프리 차지 신호가 입력되면 디스에이블된 상기 디코딩 신호를 생성하는 명령 디코딩부, 및
    상기 뱅크 선택 신호와 상기 디코딩 신호에 응답하여 상기 리드 라이트 인에이블 신호를 생성하는 액티브 드라이버 인에이블부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  5. 제 4 항에 있어서,
    상기 명령 디코딩부는
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 로우 레벨이면 상기 라이트 명령으로 인식하여 인에이블된 상기 디코딩 신호를 생성하고,
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 하이 레벨이면 상기 리드 명령으로 인식하여 인에이블된 상기 디코딩 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  6. 제 5 항에 있어서,
    상기 명령 디코딩부는
    상기 프리 차지 신호가 인에이블되면 상기 디코딩 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  7. 제 6 항에 있어서,
    상기 명령 디코딩부는
    상기 프리 차지 신호에 응답하여 상기 디코딩 신호를 디스에이블시키는 디스에이블부,
    상기 칩 선택 신호, 상기 로우 어드레스 스트로브 신호, 상기 컬럼 어드레스 스트로브 신호, 및 상기 라이트 인에이블 신호에 응답하여 상기 디코딩 신호를 인에이블시키는 인에이블부, 및
    상기 디코딩 신호의 레벨을 유지하기 위한 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  8. 제 7 항에 있어서,
    상기 명령 디코딩부는
    상기 디스에이블부와 상기 인에이블부의 출력단이 연결된 노드에 상기 래치부의 입력단이 연결되며 상기 래치부의 출력단에서 상기 디코딩 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  9. 제 8 항에 있어서,
    상기 디스에이블부는
    상기 프리 차지 신호에 응답하여 외부 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  10. 제 9 항에 있어서,
    상기 디스에이블부는
    스위칭 소자인 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  11. 제 8 항에 있어서,
    상기 인에이블부는
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 하이 레벨이면 상기 리드 명령으로 판단하는 리드 명령 인식부, 및
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 로우 레벨이면 상기 라이트 명령으로 판단하는 라이트 명령 인식부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  12. 제 11 항에 있어서,
    상기 리드 명령 인식부는
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 하이 레벨이면 상기 리드 명령으로 판단하여 상기 인에이블부의 출력단을 접지단과 연결시키는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  13. 제 12 항에 있어서,
    상기 리드 명령 인식부는
    복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  14. 제 11 항에 있어서,
    상기 라이트 명령 인식부는
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 로우 레벨이면 상기 라이트 명령으로 판단하여 상기 인에이블부의 출력단을 접지단과 연결시키는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  15. 제 4 항에 있어서,
    상기 액티브 드라이버 인에이블부는
    상기 뱅크 선택 신호가 인에이블되면 상기 디코딩 신호를 상기 리드 라이트 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  16. 액티브 스탠바이 모드시 외부 신호를 디코딩하여 라이트 또는 리드 명령으로 인식되면 인에이블된 디코딩 신호를 생성하는 명령 디코더, 및 상기 디코딩 신호와 뱅크 선택 신호에 응답하여 리드 라이트 인에이블 신호를 생성하는 액티브 드라이브 인에이블부를 구비하는 비동기식 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  17. 제 16 항에 있어서,
    상기 명령 디코더는
    상기 외부 신호인 칩 선택 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호에 응답하여 상기 라이트 또는 리드 명령을 판단하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  18. 제 17 항에 있어서,
    상기 명령 디코더는
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 하이 레벨이면 상기 리드 명령으로 인식하고,
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 로우 레벨이면 상기 라이트 명령으로 인식하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  19. 제 18 항에 있어서,
    상기 명령 디코더는
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 하이 레벨이면 상기 리드 명령으로 인식하여 인에이블된 상기 디코딩 신호를 생성하거나,
    상기 칩 선택 신호와 상기 컬럼 어드레스 스트로브 신호가 로우 레벨이고 상기 로우 어드레스 스트로브 신호가 하이 레벨일 경우 상기 라이트 인에이블 신호가 로우 레벨이면 상기 라이트 명령으로 인식하여 인에이블된 상기 디코딩 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  20. 제 19 항에 있어서,
    상기 명령 디코더는
    상기 리드 명령이 입력되거나 상기 라이트 명령이 입력되면 인에이블된 상기 디코딩 신호를 생성하는 인에이블부,
    프리 차지 신호가 입력되면 인에이블된 상기 디코딩 신호를 디스에이블시키는 디스에이블부, 및
    상기 디코딩 신호의 레벨을 유지하기 위한 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  21. 제 20 항에 있어서,
    상기 래치부는
    상기 인에이블부와 상기 디스에이블부의 출력단이 연결된 노드를 입력 받아 상기 디코딩 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  22. 제 16 항에 있어서,
    상기 액티브 드라이버 인에이블부는
    상기 뱅크 선택 신호가 인에이블되면 상기 디코딩 신호를 상기 리드 라이트 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
  23. 제 22 항에 있어서,
    인에이블된 상기 리드 라이트 인에이블 신호가 입력되면 상기 액티브 드라이버 제어 신호를 인에이블시키는 액티브 드라이버 제어 신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 액티브 드라이버 제어 회로.
KR1020070035947A 2007-04-12 2007-04-12 반도체 메모리 장치의 액티브 드라이버 제어 회로 KR100873617B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070035947A KR100873617B1 (ko) 2007-04-12 2007-04-12 반도체 메모리 장치의 액티브 드라이버 제어 회로
US11/963,035 US7760581B2 (en) 2007-04-12 2007-12-21 Active driver control circuit for semiconductor memory apparatus
US12/839,256 US8004928B2 (en) 2007-04-12 2010-07-19 Active driver control circuit for semiconductor memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070035947A KR100873617B1 (ko) 2007-04-12 2007-04-12 반도체 메모리 장치의 액티브 드라이버 제어 회로

Publications (2)

Publication Number Publication Date
KR20080092537A true KR20080092537A (ko) 2008-10-16
KR100873617B1 KR100873617B1 (ko) 2008-12-12

Family

ID=39853579

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070035947A KR100873617B1 (ko) 2007-04-12 2007-04-12 반도체 메모리 장치의 액티브 드라이버 제어 회로

Country Status (2)

Country Link
US (2) US7760581B2 (ko)
KR (1) KR100873617B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101008987B1 (ko) * 2008-12-02 2011-01-17 주식회사 하이닉스반도체 전원 제어 회로 및 이를 이용한 반도체 메모리 장치
KR20130043854A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 프리차지 신호 생성 회로, 이를 포함하는 반도체 장치 및 프리차지 신호 생성 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7983099B2 (en) * 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
KR101813175B1 (ko) * 2011-02-21 2017-12-29 삼성전자주식회사 논리 회로, 상기 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법
US10090259B2 (en) * 2015-12-26 2018-10-02 Intel Corporation Non-rectangular electronic device components

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234371B1 (ko) * 1997-02-27 1999-12-15 윤종용 동기식 스태틱 렌덤 엑세스 메모리장치 및 방법
KR100284296B1 (ko) 1999-04-13 2001-03-02 김영환 내부전원 발생회로
JP2001023372A (ja) * 1999-05-06 2001-01-26 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2001006360A (ja) * 1999-06-22 2001-01-12 Mitsubishi Electric Corp 同期型半導体記憶装置
CN1307647C (zh) * 2000-07-07 2007-03-28 睦塞德技术公司 动态随机存取存储器、存储器器件及其执行读命令的方法
CA2316590A1 (en) * 2000-08-23 2002-02-23 Celestica International Inc. System and method for using a synchronous device with an asynchronous memory controller
US6522193B2 (en) 2000-12-19 2003-02-18 Hynix Semiconductor Inc. Internal voltage generator for semiconductor memory device
KR100401506B1 (ko) * 2001-05-10 2003-10-17 주식회사 하이닉스반도체 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스
JP2003030985A (ja) 2001-07-11 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置の電源制御回路
KR100437604B1 (ko) * 2001-08-24 2004-06-30 주식회사 하이닉스반도체 동기식 비트라인 센스앰프
KR100460459B1 (ko) 2002-07-30 2004-12-08 삼성전자주식회사 향상된 테스트 모드를 갖는 반도체 메모리 장치
US6920524B2 (en) * 2003-02-03 2005-07-19 Micron Technology, Inc. Detection circuit for mixed asynchronous and synchronous memory operation
KR100596869B1 (ko) 2003-02-10 2006-07-04 주식회사 하이닉스반도체 특성 조절 장치를 구비한 반도체 장치의 내부전압 발생장치
KR100728950B1 (ko) 2004-03-11 2007-06-15 주식회사 하이닉스반도체 내부전압 발생장치
JP4565883B2 (ja) 2004-04-27 2010-10-20 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100753078B1 (ko) 2004-12-28 2007-08-31 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생기
US7983099B2 (en) * 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101008987B1 (ko) * 2008-12-02 2011-01-17 주식회사 하이닉스반도체 전원 제어 회로 및 이를 이용한 반도체 메모리 장치
US8054709B2 (en) 2008-12-02 2011-11-08 Hynix Semiconductor Inc. Power control circuit and semiconductor memory device using the same
KR20130043854A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 프리차지 신호 생성 회로, 이를 포함하는 반도체 장치 및 프리차지 신호 생성 방법

Also Published As

Publication number Publication date
US20100296358A1 (en) 2010-11-25
US8004928B2 (en) 2011-08-23
KR100873617B1 (ko) 2008-12-12
US7760581B2 (en) 2010-07-20
US20080253219A1 (en) 2008-10-16

Similar Documents

Publication Publication Date Title
JP2007122807A (ja) 半導体記憶装置及びその調整方法
JP2007012244A (ja) 半導体メモリ装置のレイテンシ制御回路
KR100902125B1 (ko) 저전력 디램 및 그 구동방법
JP4025488B2 (ja) 半導体集積回路およびその制御方法
KR100873617B1 (ko) 반도체 메모리 장치의 액티브 드라이버 제어 회로
KR101996003B1 (ko) 클록 제어 장치
US20100142305A1 (en) Source control circuit and semiconductor memory device using the same
US8499175B2 (en) Semiconductor device and method for operating the same
US6930952B2 (en) Method of reading memory device in page mode and row decoder control circuit using the same
KR100419759B1 (ko) 워드선 선택전에 사전부팅이 가능한 부팅회로를 구비한메모리장치
US20070002637A1 (en) Semiconductor memory device
KR100695512B1 (ko) 반도체 메모리 장치
JP2002246891A (ja) 入力バッファ回路および半導体装置
KR100324820B1 (ko) 싱크로너스 메모리 소자
KR100911199B1 (ko) 반도체 메모리 장치의 프리차지 제어 회로
KR100557572B1 (ko) 전력소모를 방지한 데이터 리프레쉬 입력장치
JPH11273341A (ja) 半導体装置及びデータ処理システム
KR101131570B1 (ko) 반도체 메모리 장치
KR100225949B1 (ko) 싱크로너스 디램의 초기 프리차지 발생장치
KR20010104901A (ko) 데이터 출력 시간을 단축할 수 있는 동기형 집적 회로메모리 장치
KR20070063291A (ko) 데이터 마스킹 회로
KR100520173B1 (ko) 어드레스 홀드 타임 제어 회로
KR20090075937A (ko) 반도체 메모리 장치의 입력 회로 및 그 제어 방법
KR100956777B1 (ko) 어드레스 래치 회로 및 이를 이용한 반도체 메모리 장치
JPH1064269A (ja) メモリ装置用ライトリカバリ保障回路及び動作信号制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee