JP2015179998A - ディジタルフィルタ，タイミング信号生成回路および半導体集積回路 - Google Patents

Abstract

【課題】特定の周波数帯の電圧変動に基づくクロック周波数制御のデメリットを回避することができるディジタルフィルタ，タイミング信号生成回路および半導体集積回路の提供を図る。
【解決手段】入力された測定値Ｖfoの最小値を保持して保持値Ｖhdとして出力する最小値保持器５１と、前記保持値Ｖhdを受け取って、前記保持値Ｖhdが所定のサイクルだけ最小を維持したときに制限値Ｖlmとして出力する制限値回路５２，５３と、上限を規定する上限値Ｖmx，前記測定値Ｖfoに基づく比較値(Ｖfo)および前記制限値Ｖlmを受け取って、前記比較値Ｖfoが前記制限値Ｖlmよりも小さいときは前記比較値Ｖfoを出力値Ｖhcとして出力し、前記比較値Ｖfoが前記制限値Ｖlmと等しいか大きいときは前記上限値Ｖmxを前記出力値Ｖhcとして出力する出力制御器５４と、を有する。
【選択図】図９

Description

本明細書で言及する実施例は、ディジタルフィルタ，タイミング信号生成回路および半導体集積回路に関する。

近年、電子機器を始めとして様々な装置において、半導体集積回路が幅広く利用されているが、例えば、プロセッサなどの半導体集積回路が演算処理を実行するとき、半導体集積回路は電力を消費する。

この半導体集積回路が消費する電力は、一定ではなく、例えば、その時の演算内容に応じて変化する。また、例えば、低消費電力化のためのクロックゲーティング技術も、クロック遮断時とそうでない時とで消費電力を大きく変化させている。

ここで、半導体集積回路の消費電流は、消費電力と同じように変化し、これにより、di/dtノイズが発生して、半導体集積回路内の電源配線とグランド配線の電圧が変動する。ここで、半導体集積回路の半導体素子は、動作電圧が高いと速く動作し、低いと遅くなり、消費電流の変動に起因した電圧変動が生じると、半導体素子の速度も変動することになる。

例えば、プロセッサのような半導体集積回路は、クロック周波数で規定されるタイミング制約下で動作するため、電圧降下が生じると、タイミング制約違反を生じてエラーとなる虞がある。

そこで、クロック周波数を電圧変動に追随して変調をかけるクロック周波数制御が知られており、例えば、電圧変動に起因した遅延低下に追随して、クロック周波数を下げ、これにより、タイミング制約違反を回避するものが提案されている。

従来、例えば、電源電圧の変動を検知して、半導体素子の遅延変動を補償するようにした技術の提案がなされている。

特開２００８−０９９１６３号公報 特開２００５−１０２１９７号公報 米国特許第８２２２９３６号明細書

Charles R. Lefurgy et al., "Active Management of Timing Guardband to Save Energy in POWER7（登録商標）," MICRO 44, pp.1-11, December 3-7, 2011.

従来、クロック周波数制御の一例として、例えば、リングオシレータの発振周波数の変化を遅延変動に変換し、その修正量を元にＰＬＬ(Phase Locked Loop)のクロック周波数を変調する方式が提案されている。

しかしながら、この方式は、フィードフォワード制御となるが、リングオシレータの発振周波数の計測に時間がかかるため、応答できるのは、低周波の電圧変動に起因した遅延変動に限られてしまう。

また、クロック周波数制御の他の例として、例えば、クリティカルパスモニタによりセットアップスラック(セットアップ制約の余裕)を測定し、セットアップスラックが一定量となるようにＰＬＬのクロック周波数を変調する方式も提案されている。

しかしながら、この方式は、フィードバックド制御となるため系の安定のためにフィルタを入れて制御のゲインを下げてトータルの応答を遅くしている。その結果、外乱要因に対する反応が遅く、そのため、応答できるのは、低周波の電圧変動に起因した遅延変動になってしまう。

ここで、半導体集積回路(半導体チップを覆うパッケージ)の共振周波数は、例えば、数十ＭＨｚ〜数百ＭＨｚであるため、消費電流急増時の電圧変動は、帯域として数十ＭＨｚ〜数百ＭＨｚの電圧変動となる。

そのため、上述したクロック周波数制御方式の例では、例えば、半導体集積回路のパッケージの共振周波数帯域の遅延変動に間に合わず、遅延変動を十分に補償することが難しい。

さらに、例えば、数十ＭＨｚ〜数百ＭＨｚの帯域の電圧変動に対しては、クロック周波数制御を行っても、周波数変調が電圧変動に追随できず、無駄な周波数低下を起こすだけである。すなわち、特定の周波数帯の電圧変動に対しては、クロック周波数制御によるデメリットを回避するのが難しい。

一実施形態によれば、入力された測定値の最小値を保持して保持値として出力する最小値保持器と、制限値回路と、出力制御器と、を有するディジタルフィルタが提供される。前記制限値回路は、前記保持値を受け取って、前記保持値が所定のサイクルだけ最小を維持したときに制限値として出力する。

前記出力制御器は、上限を規定する上限値，前記測定値に基づく比較値および前記制限値を受け取る。そして、前記比較値が前記制限値よりも小さいときは前記比較値を出力値として出力し、前記比較値が前記制限値と等しいか大きいときは前記上限値を前記出力値として出力する。

開示のディジタルフィルタ，タイミング信号生成回路および半導体集積回路は、特定の周波数帯の電圧変動に基づくクロック周波数制御のデメリットを回避することができるという効果を奏する。

図１は、プロセッサの電源網のインピーダンス特性を示す図である。 図２は、図１に示すインピーダンス特性における第１ドゥループノイズを説明するための図である。 図３は、第１ドゥループノイズに対するクロック周波数制御を説明するための図(その１)である。 図４は、第１ドゥループノイズに対するクロック周波数制御を説明するための図(その２)である。 図５は、第１ドゥループノイズに対するクロック周波数制御を説明するための図(その３)である。 図６は、同時スイッチングノイズが重畳した場合のクロック周波数制御を説明するための図(その１)である。 図７は、同時スイッチングノイズが重畳した場合のクロック周波数制御を説明するための図(その２)である。 図８は、同時スイッチングノイズが重畳した場合のクロック周波数制御を説明するための図(その３)である。 図９は、ディジタルフィルタの第１実施例を示すブロック図である。 図１０は、図９に示すディジタルフィルタにおける最小値保持器の一例を示すブロック図である。 図１１は、図９に示すディジタルフィルタの動作の一例を説明するためのタイムチャートである。 図１２は、図９に示すディジタルフィルタの動作の他の例を説明するためのタイムチャートである。 図１３は、図９に示すディジタルフィルタの動作のさらなる他の例を説明するためのタイムチャートである。 図１４は、図９に示すディジタルフィルタの動作のまたさらなる他の例を説明するためのタイムチャートである。 図１５は、図９に示すディジタルフィルタの動作におけるシミュレーション結果を示す図である。 図１６は、第１実施例のディジタルフィルタにより同時スイッチングノイズを除去した場合のクロック周波数制御を説明するための図(その１)である。 図１７は、第１実施例のディジタルフィルタにより同時スイッチングノイズを除去した場合のクロック周波数制御を説明するための図(その２)である。 図１８は、第１実施例のディジタルフィルタにより同時スイッチングノイズを除去した場合のクロック周波数制御を説明するための図(その３)である。 図１９は、ディジタルフィルタの第２実施例を示すブロック図である。 図２０は、図１９に示すディジタルフィルタの動作の一例を説明するためのタイムチャートである。 図２１は、図１９に示すディジタルフィルタの動作におけるシミュレーション結果を示す図である。 図２２は、ディジタルフィルタの第３実施例を示すブロック図である。 図２３は、図２２に示すディジタルフィルタの動作の一例を説明するためのタイムチャートである。 図２４は、図２２に示すディジタルフィルタの動作におけるシミュレーション結果を示す図である。 図２５は、ディジタルフィルタの第４実施例を示すブロック図である。 図２６は、ディジタルフィルタの第５実施例を示すブロック図である。 図２７は、ディジタルフィルタの第６実施例を示すブロック図である。 図２８は、ディジタルフィルタの第７実施例を示すブロック図である。 図２９は、ディジタルフィルタの第８実施例を示すブロック図である。 図３０は、第８実施例のディジタルフィルタにより同時スイッチングノイズを除去した場合のクロック周波数制御を説明するための図(その１)である。 図３１は、第８実施例のディジタルフィルタにより同時スイッチングノイズを除去した場合のクロック周波数制御を説明するための図(その２)である。 図３２は、第８実施例のディジタルフィルタにより同時スイッチングノイズを除去した場合のクロック周波数制御を説明するための図(その３)である。

まず、本実施例のディジタルフィルタ，タイミング信号生成回路および半導体集積回路を詳述する前に、図１〜図８を参照して、タイミング信号生成回路および半導体集積回路の例およびその問題点を説明する。

図１は、プロセッサの電源網のインピーダンス特性を示す図であり、図２は、図１に示すインピーダンス特性における第１ドゥループノイズを説明するための図である。図１において、横軸は周波数を示し、縦軸は相対的なインピーダンスの大きさを示す。

前述したように、半導体集積回路のパッケージ(例えば、プロセッサ等の半導体チップを覆うパッケージ)の共振周波数は、数十ＭＨｚ〜数百ＭＨｚであり、そのため、図１に示されるように、消費電流急増時の電圧変動の帯域も、数十ＭＨｚ〜数百ＭＨｚとなる。

すなわち、図１に示されるように、プロセッサの電源網のインピーダンス特性において、例えば、１５０ＭＨｚ辺りに、相対的なインピーダンスが大きくなる第１ドゥループ領域(第１ドゥループノイズ)が存在するのが分かる。

ここで、第１ドゥループ領域は、例えば、シリコンチップにおける電源の配線パターン、或いは、シリコンチップの端子とパッケージの外部端子を接続する配線等に起因するもので、これがパッケージの共振周波数を規定する。

なお、プロセッサの電源網のインピーダンス特性では、例えば、半導体集積回路を基板に搭載することに起因した１ＭＨｚ〜十数ＭＨｚ程度の周波数帯(第２ドゥループ領域)のノイズ(第２ドゥループノイズ)等も存在する。

図２に示されるように、プロセッサの演算処理に基づいて、例えば、負荷電流が５０nsec〜２００nsecの期間で増大すると、その負荷電流が変化する５０nsecと２００nsecの位置(タイミング)で、上述した第１ドゥループ領域の周波数帯による振動が観測される。

すなわち、プロセッサの負荷電流(消費電流)は、消費電力と同じように変化し、これにより、例えば、５０nsecと２００nsecのタイミングでdi/dtノイズが発生して、半導体集積回路内の電源配線とグランド配線の電圧が変動する。

具体的に、負荷電流が増加する５０nsecのタイミングでは、電源電圧の降下およびグランド電圧バウンス(グランド電圧の上昇)が生じ、また、消費電流が減少する２００nsecのタイミングでは、電源電圧バウンスおよびグランド電圧降下が生じるのが分かる。なお、これらの電圧および電流の変動は、時間の経過に従って、電源電圧の電位(例えば、０．９５Ｖ)およびグランド電圧の電位(例えば、０Ｖ)に収束することになる。

ところで、半導体集積回路の半導体素子は、電源とグランドの電位差を動作電圧として動作する。半導体素子は、動作電圧が高いと速く動作し、低いと遅くなる。従って、消費電流の変動に起因した電圧変動が生じると、半導体素子の速度も変動することになる(以下、この半導体素子の速度変動を遅延変動とも称する)。

例えば、プロセッサのような半導体集積回路は、クロック周波数で規定されるタイミング制約下で動作するため電圧降下が生じ、タイミング制約違反(Setup Violation)が生じてエラーとなる虞がある。

この問題を解決するものとしては、例えば、クロック周波数を電圧変動に追随して変調をかけるクロック周波数制御(Adaptive Frequency/Supply Tracking：クロック周波数適応制御)が知られている。このクロック周波数制御は、例えば、電圧変動に起因した遅延低下に追随して、クロック周波数を下げ、これにより、タイミング制約違反を回避するものである。

なお、クロック周波数制御の一例として、例えば、リングオシレータの発振周波数の変化を遅延変動に変換し、その修正量を元にＰＬＬのクロック周波数を変調する方式が提案されている。

図３〜図５は、第１ドゥループノイズに対するクロック周波数制御を説明するための図であり、図２を参照して説明した電源ノイズ(第１ドゥループノイズ)に対して、クロック周波数制御を適用したときのタイミングへの効果を示すものである。

ここで、制御遅延をＴd、電圧変動(電源ノイズ：第１ドゥループノイズ)の周波数をＦns、そして、電源ノイズの周期をＴnsとすると、Ｔd≦Ｔns／８とならないと周波数変調が間に合わない。従って、図２の電源ノイズの周波数Ｆnsは、Ｆns＝１／Ｔns≦１／(８Ｔd)となっており、このとき、クロック周波数制御の効果が発揮される。

図３は、半導体集積回路の一例を示すものであり、半導体集積回路は、タイミング信号生成回路１，クロックツリー３およびデータパス４を含む半導体チップ１００を有する。タイミング信号生成回路１は、タイミング信号(クロックＣＬＫ)を生成するもので、電圧変動観測器１１およびＰＬＬ(Phase Locked Loop)２を含む。

ＰＬＬ２は、ループフィルタ２１，ゲイン正規化部２２，ディジタル制御発振器(ＤＣＯ：Digital Controlled Oscillator)２３，分周器２４，減算器２５，および，加算器２６を含む。

減算器２５は、外部からの基準信号ＲＥＦの位相から分周器２４の出力の位相を減算してループフィルタ２１へ出力する。ループフィルタ２１は、短周期の信号変動が増幅されることで生じる発振を避けるために、入力された減算器２５の出力から不要な短周期の変動を遮断してゲイン正規化部２２へ出力する。

ゲイン正規化部２２は、ループフィルタ２１の出力を受け取って正規化(Ｆref／Ｋdco)して加算器２６へ出力し、加算器２６は、ゲイン正規化部２２の出力と電圧変動観測器１１の出力を加算してＤＣＯ２３へ出力する。ここで、Ｆrefは、基準信号ＲＥＦの周波数を示し、Ｋdcoは、ＤＣＯ２３のゲインを示す。

ＤＣＯ２３は、加算器２６の出力に基づいた周波数を有する発振信号を、タイミング信号生成回路１の出力(クロック)ＣＬＫとしてクロックツリー３へ出力すると共に、分周器２４へフィードバックする。

クロックツリー３は、ツリー状に配置された複数のバッファを介して、半導体集積回路の各回路へクロックＣＬＫを供給し、例えば、データパス４におけるフリップフロップのクロック端子に対するクロックとして供給する。なお、図３に示すＰＬＬ２，クロックツリー３およびデータパス４は、単なる例であり、様々に変形および変更することができるのはいうまでもない。

図４(a)は、電圧変動観測器１１の入力電圧(Ｖns)を示し、図４(b)は、電圧変動観測器１１の出力コード(測定値Ｖfo)を示す。なお、図４(a)において、横軸は時間［nsec］を示し、縦軸は電圧［Ｖ］を示す。また、図４(b)において、横軸は時間［nsec］を示し、縦軸は出力コードを示す。

図５(a)および図５(b)は、第１ドゥループノイズに対するクロック周波数制御を説明するためのものであり、図５(a)は、クロック周波数制御を行わない場合を示し、図５(b)は、クロック周波数制御を行った場合を示す。なお、図５(a)および図５(b)において、横軸は時間［nsec］を示し、縦軸はセットアップスラック(セットアップ制約の余裕：Setup slack)［psec］を示す。

図３に示すタイミング信号生成回路１において、図２の電源ノイズに対するクロック周波数制御を行うには、例えば、電圧変動観測器１１の入力端にローパスフィルタを設けるか、或いは、出力端に移動平均フィルタやＦＩＲフィルタなどを設ける。これにより、高周波成分を除去することはできる。

すなわち、図５(a)に示されるように、第１ドゥループノイズに対して、クロック周波数制御を行わない場合、電圧降下が生じ、タイミング制約違反が生じてエラーとなる虞がある。

これに対して、図５(b)に示されるように、第１ドゥループノイズに対して、クロック周波数制御を行った場合、セットアップスラックを改善してタイミング制約違反の発生を回避することができる。

しかしながら、電圧変動観測器１１の入力端や出力端にフィルタを設けると、電圧変動の観測に大きな遅延が付いて制御遅延が大きくなる。また、例えば、ディジタルフィルタは同期回路により処理するため、クロックレイテンシーが付加され、これもまた、制御遅延を大きくする。

前述したように、制御遅延(Ｔd)が大きくなると、追随できる電圧変動の周波数が低い側に下がり、半導体集積回路に固有の電圧変動(パッケージの共振周波数に起因した数十ＭＨｚ〜数百ＭＨｚ：例えば、１５０ＭＨｚ)に対して、周波数制御が追随不能となる。

図６〜図８は、同時スイッチングノイズが重畳した場合のクロック周波数制御を説明するための図であり、後述する本実施例のディジタルフィルタを使わないときのクロック周波数制御の効果を示すものである。

ここで、図６は、前述した図３と同様の構成を有する半導体集積回路(半導体チップ１００)を示す。また、図７(a)および図７(b)は、前述した図４(a)および図４(b)に対応し、図８(a)および図８(b)は、前述した図５(a)および図５(b)に対応する。

図７(a)および図７(b)と、図４(a)および図４(b)の比較、並びに、図８(a)および図８(b)と、図５(a)および図５(b)の比較から明らかなように、同時スイッチングノイズが重畳した場合も、クロック周波数制御による効果が発揮されることが分かる。

すなわち、図８(a)と図５(a)の比較から明らかなように、同時スイッチングノイズが重畳した場合、第１ドゥループノイズに対してクロック周波数制御を行わないと、電圧降下が生じタイミング制約違反が生じてエラーとなる虞がある。

これに対して、図８(b)と図５(b)の比較から明らかなように、同時スイッチングノイズが重畳した場合、第１ドゥループノイズに対してクロック周波数制御を行うことで、セットアップスラックを改善してタイミング制約違反の発生を回避することができる。

しかしながら、上述したクロック周波数制御方式は、フィードフォワード制御となるが、リングオシレータの発振周波数の計測に時間がかかるため、応答できるのは、低周波の電圧変動に起因した遅延変動に限られてしまう。

また、クロック周波数制御の他の例として、例えば、クリティカルパスモニタによりセットアップスラック(セットアップ制約の余裕：Setup slack)を測定し、セットアップスラックが一定量となるようにＰＬＬのクロック周波数を変調する方式も提案されている。

しかしながら、この方式は、フィードバックド制御となるため、外乱要因に対する反応が遅く、そのため、応答できるのは、低周波の電圧変動に起因した遅延変動になってしまう。

前述したように、半導体集積回路のパッケージの共振周波数は、例えば、数十ＭＨｚ〜数百ＭＨｚであるため、消費電流急増時の電圧変動は、帯域として数十ＭＨｚ〜数百ＭＨｚの電圧変動となる。

そのため、上述したクロック周波数制御方式の例では、半導体集積回路のパッケージの共振周波数帯域の遅延変動に間に合わず、遅延変動を十分に補償することが難しくなっている。

さらに、たとえ遅延変動の外乱要因である電圧変動を検知してＰＬＬに発振周波数変調をかけるまでのフィードフォワード制御を高速で実施できる回路を用意したとしても、制御遅延がゼロになることは無い。

前述したように、制御遅延をＴd、電圧変動(第１ドゥループノイズ)の周波数をＦns、そして、電圧変動の周期をＴnsとすると、Ｔd≦Ｔns／８とならなければ、周波数変調が間に合わない。すなわち、Ｆns＝１／Ｔns≦１／(８Ｔd)となる帯域の電圧変動に対しては、クロック周波数制御の効果が出る。

しかしながら、１／(８Ｔd)以上の帯域の電圧変動に対しては、クロック周波数制御をかけても、周波数変調が電圧変動に追随できず、無駄な周波数低下を起こすだけである。従って、このような帯域の電圧変動(Ｆns≧１／(８Ｔd))に対しては、クロック周波数制御をかけない方が好ましい。

以下、ディジタルフィルタ，タイミング信号生成回路および半導体集積回路の各実施例を詳述するが、その前に、本実施例に至る新たな知見について説明する。

まず、半導体集積回路の電源配線およびグランド配線で起こる電圧変動としては、例えば、クロック同期で半導体集積回路が動作したときに、各クロックエッジで電圧変動が起こる(同時スイッチングノイズ)が考えられる。なお、同時スイッチングノイズによる電圧変動の周波数は、クロック周波数と同じである。

さらに、半導体集積回路の電源配線およびグランド配線で起こる電圧変動としては、例えば、半導体集積回路の消費電流量が急激に増加したときに起こる電圧の急降下(第１ドゥループノイズ)が考えられる。この第１ドゥループノイズによる電圧変動は、例えば、パッケージの共振周波数で振動しながら定常状態に落ち着く(固定電位に収束する)。

ここで、両者の電圧変動の振幅を比較すると、後者の第１ドゥループノイズによる電圧変動の振幅は、前者の同時スイッチングノイズによる電圧変動の振幅に比べて４倍以上ある。

また、例えば、近年のプロセッサは１ＧＨｚ以上のクロック周波数で動作しており、パッケージの共振周波数は数十ＭＨｚ〜数百ＭＨｚ(例えば、５０ＭＨｚ〜１５０ＭＨｚ)である。さらに、クロック周波数制御の制御遅延は、現実的には、１０００[psec]程度であることを考えると、クロック周波数制御が追随できるのは、百数十ＭＨｚ(例えば、１２５ＭＨｚ)程度までとなる。

そこで、例えば、電圧変動振幅が小さくてクロック周波数制御の追随が難しい同時スイッチングノイズではなく、電圧変動振幅が大きい第１ドゥループノイズに対してのみクロック周波数制御をかけてやれば、十分な効果を見込むことができる。

また、電圧変動起因のタイミング制約違反は、例えば、電圧が降下して半導体素子の動作速度が低下する場合に問題となるため、例えば、電圧降下する場合に絞ったクロック周波数制御を行うことでも十分な効果を見込むことができる。

以上を整理すると、次の(Ａ)〜(Ｃ)の前提を利用した高周波成分除去フィルタを電圧変動観測回路の出力端に設けてやればよいことになる。
(Ａ)除去する同時スイッチングノイズは、除去しない第１ドゥループノイズよりも振幅が１／４以下である。
(Ｂ)除去する同時スイッチングノイズは、除去しない第１ドゥループノイズよりも周波数が１０倍以上ある。
(Ｃ)電圧バウンスより電圧降下を捉えることを優先する。

ここで、フィルタは、一般的なｚ関数のディジタルフィルタとするとクロックレイテンシーが付くので、上記(Ａ)〜(Ｃ)の前提を利用したルールベースのフィルタを組み合わせたディジタルフィルタを適用するのが好ましい。

すなわち、後に、詳述するように、電圧降下を捉えるのにクロックレイテンシーが入らないように、ルールベース判定を行う。そして、制限値Ｖlmと上限値Ｖmxを設定し、測定値Ｖfoが制限値Ｖlmより小さければ、測定値Ｖfoを出力し、等しいか大きければ上限値Ｖmxを出力する(if Ｖfo＜Ｖlm thenＶfo，else Ｖmx)。

制限値Ｖlmは、同時スイッチングノイズのノイズ振幅を設定する。上限値Ｖmxは、出力値Ｖhcの上限を決めるもので、上限値Ｖmxを超える値は出力しない。同時スイッチングノイズのノイズ振幅が制限値Ｖlm以内に収まっているときは、これで所望の動作となる。

ただし、同時スイッチングノイズのノイズ振幅がどの程度になるのかは、各々の半導体集積回路に依存するため、動作ベースで制限値Ｖlmを自動設定するのが好ましい。

次に、本実施例のディジタルフィルタ，タイミング信号生成回路および半導体集積回路を、添付図面を参照して詳述する。

図９は、ディジタルフィルタの第１実施例を示すブロック図であり、図１０は、図９に示すディジタルフィルタにおける最小値保持器の一例を示すブロック図である。図９に示されるように、第１実施例のディジタルフィルタ５は、最小値保持器５１、降下検出器５２、レジスタ５３、および、出力制御器５４を含む。

最小値保持器５１は、電圧変動観測器１１の出力コード(測定値)Ｖfoを受け取って、Ｍサイクル(例えば、１６サイクル(１６サンプリングポイント))間の測定値Ｖfoの最小値を保持し、保持値Ｖhdとして出力する。なお、電圧変動観測器１１は、入力電圧Ｖnsを受け取って電圧変動を測定し、測定値Ｖfoを最小値保持器５１および出力制御器５４に出力する。

図１０に示されるように、最小値保持器５１は、Ｍ−１個の遅延素子５１１および最小値保持器５１２を含み、電圧変動観測器１１からの測定値Ｖfoおよび各遅延素子５１１でサンプリングの１周期だけ遅延した、Ｍ個のデータを最小値保持器５１２に出力する。最小値保持器５１２は、Ｍ個(例えば、１６個)のサンプリングデータを受け取り、その最小値を保持値(Ｖhd)として出力する。

ここで、最小値保持器５１において、測定値ＶfoからＭ個のサンプリングデータを取り込むためのクロックの周波数(サンプリング周波数)Ｆckは、例えば、５ＧＨｚに設定される。そして、電圧変動の周波数Ｆnsがサンプリング周波数ＦckのＭ分の１よりも高ければ(Ｆns≧Ｆck／Ｍ)、Ｍサイクル間の最小値は全区間で一定であり、それが保持値Ｖhdとなる。

降下検出器５２は、最小値保持器５１で保持された最小値(保持値Ｖhd)を受け取って、所定のＮサイクル(例えば、２４サイクル)だけ、保持値Ｖhdが最小を維持したときにレジスタ５３に対してイネーブル信号ＥＮを出力する。

レジスタ５３は、最小値保持器５１からの保持値Ｖhdを受け取って格納し、降下検出器５２からのイネーブル信号ＥＮに基づいて、Ｎサイクルだけ、最小を維持した保持値Ｖhdを制限値Ｖlmとして出力制御器５４に出力する。ここで、降下検出器５２およびレジスタ５３は、保持値Ｖhdを受け取って、Ｎサイクルだけ最小を維持したときに制限値Ｖlmとして出力する制限値回路を形成する。

すなわち、第１実施例のディジタルフィルタにより除去される周波数成分は、Ｆck／Ｍ以上の周波数域となり、Ｆck／Ｍ以下の周波数成分は除去されないことになる。すなわち、Ｆns≧Ｆck／Ｍのとき、Ｍサイクル間の最小値は全区間で一定であるため、保持値Ｖhd(最小値)がそのまま制限値Ｖlmとなる。そして、この周波数成分(Ｆns≧Ｆck／Ｍ)の電圧変動振幅が制限値Ｖlmとして自動設定され、出力制御器５４に入力される。

出力制御器５４は、上限を規定する上限値Ｖmx，並びに，測定値Ｖfoおよび制限値Ｖlmを受け取って、測定値Ｖfoが制限値Ｖlmよりも小さいとき、すなわち、Ｖfo＜Ｖlmのとき、測定値Ｖfoを出力値ＶhcとしてＤＣＯ２３に出力する。また、測定値Ｖfoが制限値Ｖlmと等しいか大きいとき、すなわち、Ｖfo≧Ｖlmのとき、上限値Ｖmxを出力値ＶhcとしてＤＣＯ２３に出力する。

なお、Ｆns＜Ｆck／Ｍとなる場合、Ｆck／Ｍ以下の周波数成分に対して、制限値Ｖlmは『０』に設定される。そして、測定値Ｖfoの最小値(保持値Ｖhd)を見て、値が減少していることを検出すれば、制限値Ｖlmは現在の値を保持する。また、保持値ＶhdがＮサイクルの間一定または増加している場合には、制限値Ｖlmを現在の保持値Ｖhdで更新することになる。

図１１は、図９に示すディジタルフィルタの動作の一例を説明するためのタイムチャートである。図１１に示されるように、電圧変動の周波数Ｆnsが、Ｆns≧Ｆck／Ｍのとき、測定値Ｖfoが周期Ｔnsで繰り返される周期性の場合、サンプリングクロックの周期をＴckとすると、Ｍ・Ｔck＞Ｔnsなら全区間で保持値Ｖhdは一定値(測定値Ｖfoの最小値)となる。

ここで、Ｍは、最小値保持器５１によるサンプリング数であり、例えば、１６に設定される。また、Ｆckは、サンプリングクロックの周波数であり、例えば、５ＧＨｚに設定される。なお、これらの値は、単なる例であり、様々な値に設定することができるのは言うまでもない。

そして、降下検出器５２からのイネーブル信号ＥＮにより制御されるレジスタ５３は、保持値Ｖhd(測定値Ｖfoの最小値)を制限値Ｖlmとして出力制御器５４に出力する。出力制御器５４は、全区間で測定値Ｖfo≧制限値Ｖlmとなるので、上限値Ｖmxを出力値ＶhcとしてＤＣＯ２３に出力する。これにより、Ｆck／Ｍ以上の周波数帯の電源変動(電圧変動：ノイズ：Ｆns≧Ｆck／Ｍ)はカットされ、クロック周波数制御は行われないことになる。

図１２は、図９に示すディジタルフィルタの動作の他の例を説明するためのタイムチャートである。図１２に示されるように、電圧変動の周波数Ｆnsが、Ｆck／Ｎ≦Ｆns＜Ｆck／Ｍのとき、保持値Ｖhdは、Ｎサイクル(Ｎ・Ｔck)の間、常に値が減少する期間を持つので、制限値Ｖlmは更新されない。すなわち、全区間で測定値Ｖfoに降下が発生していると判定され、制限値Ｖlmは『０』のままとなる。

なお、Ｎは、降下検出器５２により行われる、最小値保持器５１からの保持値Ｖhdが最小を維持したかどうかを判定する所定のサイクル数であり、例えば、２４に設定される。なお、このＮの値も、前述したＭの値と同様に、様々な値に設定することができる。ただし、各実施例では、Ｍ＜Ｎとして説明している。

ここで、出力制御器５４が出力する出力値Ｖhcには、クロックレイテンシーが付くことはない。これにより、Ｆck／Ｎ以上でＦck／Ｍより低い周波数帯の電源変動(Ｆck／Ｎ≦Ｆns＜Ｆck／Ｍ)に対しては、測定値Ｖfoがそのまま出力値ＶhcとしてＤＣＯ２３に入力され、適切なクロック周波数制御が行われることになる。すなわち、特定の周波数帯の電圧変動に基づくクロック周波数制御のデメリットを回避することが可能になる。

図１３は、図９に示すディジタルフィルタの動作のさらなる他の例を説明するためのタイムチャートである。図１３に示されるように、電圧変動の周波数Ｆnsが、Ｆck／４Ｎ＜Ｆns＜Ｆck／Ｎのとき、保持値Ｖhdは、Ｎサイクル(Ｎ・Ｔck)の間、値が減少しない期間を持つので、制限値Ｖlmは更新される。

しかしながら、測定値Ｖfoが『０』を下回る期間(例えば、図１３のＶfoにおけるＭ・Ｔckで示す期間)において、測定値Ｖfo≧制限値Ｖlmとはならない。従って、電圧変動の周波数Ｆnsは、図１３に示すＦck／４Ｎ＜Ｆns＜Ｆck／Ｎとなる周波数帯の場合と、図１２を参照して説明したＦck／Ｎ≦Ｆns＜Ｆck／Ｍの周波数帯の場合とで、出力値Ｖhcは同じとなる。

ここで、出力制御器５４が出力する出力値Ｖhcには、クロックレイテンシーが付くことはない。これにより、Ｆck／４Ｎより高くＦck／Ｎより低い周波数帯の電源変動(Ｆck／４Ｎ＜Ｆns＜Ｆck／Ｎ)に対しては、測定値Ｖfoがそのまま出力値ＶhcとしてＤＣＯ２３に入力され、適切なクロック周波数制御が行われることになる。

図１４は、図９に示すディジタルフィルタの動作のまたさらなる他の例を説明するためのタイムチャートである。図１４に示されるように、電圧変動の周波数Ｆnsが、Ｆns≦Ｆck／４Ｎのとき、測定値Ｖfoが『０』を下回る期間において、測定値Ｖfo≧制限値Ｖlmとなり、出力値Ｖhcには上限値Ｖmxが出力される。

すなわち、Ｆck／４Ｎ以下の周波数帯の電源変動(Ｆns≦Ｆck／４Ｎ)に対しては、所望の出力が得られないことになる。なお、Ｆck／４Ｎ以下の周波数帯の電源変動(電圧変動)に対しては、後述する第２〜第８実施例のディジタルフィルタにより対応することができる。

このように、第１実施例のディジタルフィルタによれば、Ｆck／Ｍ以上の周波数成分は除去されるが、Ｆck／４Ｎ以下の周波数成分は所望の出力が得られないので、使用する周波数帯は、例えば、Ｆck／４Ｎ＜Ｆns＜Ｆck／Ｍとなる(ただし、Ｎ＞Ｍ)。

図１５は、図９に示すディジタルフィルタの動作におけるシミュレーション結果を示す図であり、Ｆns≧Ｆck／Ｍの周波数成分の小さい振幅の電圧変動と、Ｆck／４Ｎ＜Ｆns＜Ｆck／Ｍの周波数成分の大きい振幅の第１ドゥループノイズを電源に与えた場合を示す。

図１５に示されるように、第１実施例のディジタルフィルタによれば、Ｆns≧Ｆck／Ｍの周波数成分の小さい振幅の電圧変動を除去し、Ｆck／４Ｎ＜Ｆns＜Ｆck／Ｍの周波数成分の大きい振幅の電圧変動だけを出力することができる。

これにより、パッケージの共振周波数が、例えば、数十ＭＨｚ〜数百ＭＨｚである半導体集積回路に対しても、クロック周波数制御を有効に行うことができる。すなわち、第１実施例のディジタルフィルタによれば、適切なクロック周波数制御を行うことが可能となる。換言すると、例えば、数十ＭＨｚ〜数百ＭＨｚのパッケージの共振周波数を有する半導体集積回路に対しても、クロック周波数制御のデメリットを回避することができる。なお、この効果は、以下に説明する各実施例でも同様に発揮される。

図１６〜図１８は、第１実施例のディジタルフィルタにより同時スイッチングノイズを除去した場合のクロック周波数制御を説明するための図であり、上述した図１１〜図１５による効果を概略的に説明するためのものである。すなわち、図１６〜図１８は、図６〜図８を参照して説明したクロック周波数制御から高周波成分を除去したものに相当する。

図１７(a)は、電圧変動観測器１１の入力電圧Ｖnsを示し、図１７(b)は、電圧変動観測器１１の出力コード(測定値Ｖfo)およびディジタルフィルタ５の出力(出力値)Ｖhcを示す。

ここで、図１７(a)において、横軸は時間［nsec］を示し、縦軸は電圧［Ｖ］を示す。また、図１７(b)において、横軸は時間［nsec］を示し、縦軸は出力コードを示す。なお、図１７(a)は、前述した図７(a)と同様のものであり、また、図１７(b)の測定値Ｖfoは、図７(b)と同様のものである。

図１８(a)は、ディジタルフィルタ５を設けないときのクロック周波数制御を行った場合を示し、前述した図７(b)と同様のものであり、また、図１８(b)は、ディジタルフィルタ５を設けたときのクロック周波数制御を行った場合を示す。

図１６と前述した図６の比較から明らかなように、本実施例のタイミング信号生成回路１、或いは、タイミング信号生成回路１を含む半導体集積回路(半導体チップ１００)において、電圧変動観測器１１と加算器２６の間にディジタルフィルタ５が設けられている。

なお、図１６におけるディジタルフィルタ５としては、図９〜図１５を参照して説明した第１実施例のディジタルフィルタを適用することができるが、後述する第２〜第８実施例のディジタルフィルタもそのまま適用することが可能である。

図１７(b)に示されるように、図１７(a)に示す入力電圧Ｖnsに対して、電圧変動観測器１１の後段にディジタルフィルタ５を設けることにより、測定値Ｖfoは、出力値Ｖhcに変換されて加算器２６に入力される。

すなわち、図１８(a)と図１８(b)の左側部分の比較から明らかなように、第１ドゥループノイズに対しては、クロック周波数制御を行うことによりセットアップスラックを改善してタイミング制約違反の発生を回避することができる。

さらに、図１８(a)と図１８(b)の右側部分の比較(図１８(b)における矢印個所)から明らかなように、所定の周波数(例えば、Ｆck／Ｍ以上の周波数)以上の帯域の電圧変動に対しては、不要なクロック周波数制御を行わないようになっている。すなわち、図１８(b)における矢印個所は、前述した図８(a)のクロック周波数制御を行わないときと同様の特性となっている。

図１９は、ディジタルフィルタの第２実施例を示すブロック図である。図１９と、前述した図９の比較から明らかなように、第２実施例のディジタルフィルタ５は、図９に示す第１実施例のディジタルフィルタに対して、移動平均フィルタ５５を追加したものに相当する。

すなわち、第２実施例のディジタルフィルタ５は、移動平均フィルタ５５により上限値Ｖmxを生成することにより、Ｆns≦Ｆck／４Ｎとなる周波数帯に対しても、所望の出力が得られるように改良したものである。

具体的に、電圧変動の周波数Ｆnsが、Ｆck／４Ｎとなる周波数帯としては、例えば、前述した図１における第２ドゥループノイズ(例えば、１ＭＨｚ〜十数ＭＨｚ程度の周波数)があるが、このような周波数帯の電圧変動に対しても対応するようにしたものである。

すなわち、第１実施例では、上限値Ｖmxを固定値『０』として、出力制御器５４に入力していたのに対して、第２実施例では、移動平均フィルタ５５により、例えば、測定値ＶfoのＬサイクルの移動平均を上限値Ｖmxとして、出力制御器５４に入力する。

ここで、移動平均フィルタ５５は、ローパスフィルタとして機能するため、Ｆck／Ｌ以上の周波数成分は減衰し、Ｆck／Ｌ以下の周波数成分は通過するため、Ｆns≦Ｆck／４Ｎとなる周波数帯も出力値Ｖhcとして出力されることになる。

図２０は、図１９に示すディジタルフィルタの動作の一例を説明するためのタイムチャートである。図２０と、前述した図１４の比較から明らかなように、第２実施例によれば、Ｆns≦Ｆck／４Ｎで上限値Ｖmxが出力される範囲において、上限値Ｖmxとして『０』ではなく、測定値ＶfoのＬサイクルの移動平均値が使用されるため、出力値Ｖhcは測定値Ｖfoとなる。

図２１は、図１９に示すディジタルフィルタの動作におけるシミュレーション結果を示す図である。具体的に、Ｆns≦Ｆck／４Ｎの周波数成分の小さい振幅の電圧変動(例えば、第２ドゥループノイズ)と、Ｆck／４Ｎ＜Ｆns＜Ｆck／Ｍの周波数成分の大きい振幅の第１ドゥループノイズを電源に与えている。

図２１に示されるように、第２実施例のディジタルフィルタによれば、Ｆns≧Ｆck／Ｍの周波数成分の小さい振幅の電圧変動を除去し、Ｆck／４Ｎ＜Ｆns＜Ｆck／ＭおよびＦns≦Ｆck／４Ｎの周波数成分の大きい振幅の電圧変動を出力することができる。これにより、適切なクロック周波数制御を、Ｆns≦Ｆck／４Ｎとなる周波数帯の電圧変動に対しても行うことが可能となる。

図２２は、ディジタルフィルタの第３実施例を示すブロック図である。図２２と、前述した図９の比較から明らかなように、第３実施例のディジタルフィルタ５は、図９に示す第１実施例のディジタルフィルタに対して、さらに、最小測定値保持器５６を追加したものに相当する。

すなわち、第３実施例では、Ｍサイクル(例えば、１６サイクル)間の測定値Ｖfoの最小値を保持して保持値Ｖhdとして出力する最小値保持器５１に加えて、最小測定値保持器５６が設けられている。

最小測定値保持器５６は、実質的に、最小値保持器５１と同様のものであるが、最小値保持器５１のＭサンプリングポイントに対して、Ｋサンプリングポイント(Ｋサイクル)間の測定値Ｖfoの最小値を保持し、最小測定値Ｖhd'として出力する。

ここで、最小測定値保持器５６のＫサンプリングポイントのＫの値は、例えば、Ｍ≦Ｋ≦４Ｍに設定される。例えば、Ｍが１６に設定される場合、Ｋは、１６≦Ｋ≦６４に設定するのが好ましい。

すなわち、出力制御器５４'は、上述した出力制御器５４とは異なり、測定値Ｖfoではなく最小測定値Ｖhd'と制限値Ｖlmの比較を行う。このＶhd'とＶlmの比較を行う出力制御器５４'は、後述する図２５の第４実施例，図２８の第７実施例および図２９の第８実施例にも適用される。

ただし、出力制御器５４および５４'は、測定値Ｖfoおよび最小測定値Ｖhd'を、両方とも測定値Ｖfoに基づく比較値(Ｖfo，Ｖhd')と考えれば、同様の処理を行うものとみなすこともできる。

そして、出力制御器５４'は、最小測定値Ｖhd'が制限値Ｖlmよりも小さいとき、すなわち、Ｖhd'＜Ｖlmのとき、測定値Ｖfoを出力値ＶhcとしてＤＣＯ２３に出力する。また、最小測定値Ｖhd'が制限値Ｖlmと等しいか大きいとき、すなわち、Ｖhd'≧Ｖlmのとき、上限値Ｖmxを出力値ＶhcとしてＤＣＯ２３に出力する。

図２３は、図２２に示すディジタルフィルタの動作の一例を説明するためのタイムチャートである。図２３と、前述した図１２の比較から明らかなように、第３実施例によれば、Ｆck／Ｎ≦Ｆns＜Ｆck／Ｍにおいて、出力値Ｖhcは、最小値測定値Ｖhd'で包絡線を描いたような出力となる。すなわち、出力値Ｖhcは、測定値Ｖfoに対し、最小値測定値Ｖhd'をｋ・Ｔck引き延ばした包絡線を描くような波形とすることができる。

ここで、第３実施例のディジタルフィルタ５は、単純にフィルタとしてみた場合、出力値Ｖhcを、包絡線を描いた形状に加工するメリットは無い。しかしながら、この出力値Ｖhcはクロック周波数制御に使われるため、例えば、Ｆck／Ｍと１／(８Ｔd)が近づいてきたとき、クロック周波数制御を行う場合には、包絡線を取った方が、周波数制御の効果が良くなる。

図２４は、図２２に示すディジタルフィルタの動作におけるシミュレーション結果を示す図である。なお、電圧変動は、前述した図１５と同様に、Ｆns≧Ｆck／Ｍの周波数成分の小さい振幅の電圧変動と、Ｆck／４Ｎ＜Ｆns＜Ｆck／Ｍの周波数成分の大きい振幅の第１ドゥループノイズを電源に与えている。

図２４に示されるように、第３実施例のディジタルフィルタによれば、測定値Ｖfoの最小値の包絡線を描くような出力値Ｖhcを生成することにより、Ｆck／Ｍと１／(８Ｔd)が近づいてきたときのクロック周波数制御を好適に行うことが可能になる。なお、図２４のシミュレーション結果において、出力コードの値『８』が、前述した図１１〜図１４，図２０および図２３における出力コードの値の値『０』に相当する。

図２５は、ディジタルフィルタの第４実施例を示すブロック図である。この第４実施例のディジタルフィルタ５は、上述した第２実施例と第３実施例を組み合わせたものに相当する。

すなわち、第４実施例のディジタルフィルタ５は、図９に示す第１実施例のディジタルフィルタに対して、移動平均フィルタ５５および最小測定値保持器５６が追加されている。

なお、出力制御器５４'は、第２実施例と同様に、最小値測定値Ｖhd'と制限値Ｖlmの比較を行い、Ｖhd'＜Ｖlmのとき、測定値Ｖfoを出力値ＶhcとしてＤＣＯ２３に出力し、Ｖhd'≧Ｖlmのとき、上限値Ｖmxを出力値ＶhcとしてＤＣＯ２３に出力する。ここで、第４実施例のディジタルフィルタによれば、前述した第２実施例および第３実施例の効果が両方とも発揮されることになる。

図２６は、ディジタルフィルタの第５実施例を示すブロック図である。図２６と、前述した図９の比較から明らかなように、第５実施例のディジタルフィルタ５は、第１実施例のディジタルフィルタに対して、Ｊ個の遅延素子５７-1〜５７-J，および，『１』だけ加算する加算器(『１』加算器)５８を追加したものに相当する。

この第５実施例のディジタルフィルタ５は、上限値Ｖmxが、Ｊサイクル前の出力値Ｖhcに『１』を加算した値となるようにしたものである。すなわち、測定値Ｖfoと制限値Ｖlmの関係が、Ｖfo＜Ｖlmとなっていた状態から、Ｖfo≧Ｖlmへと変わるとき、出力値Ｖhcは、測定値Ｖfoから上限値Ｖmxに１サイクルで切り替わってしまう。

これは、出力値Ｖfoと上限値Ｖmxの差が大きい場合でも、１サイクルで一気に値が大きく変化する。そこで、出力値Ｖhcの変化を緩やかにするために、遅延素子５７-1〜５７-JによるＪサイクル前の出力値に対して、『１』加算器５８による『１』だけ大きい値しか変化しないように、出力値Ｖhcの増分を制限している。この第５実施例の構成自体は、ディジタルフィルタの特性に寄与しないが、クロック周波数制御を行う場合、その効果を大きくすることが可能になる。

図２７は、ディジタルフィルタの第６実施例を示すブロック図であり、図１９を参照して説明した第２実施例、並びに、図２６を参照して説明した第５実施例を組み合わせたものに相当する。

すなわち、図２７に示されるように、第６実施例のディジタルフィルタにおいて、図１９の移動平均フィルタ(第１上限値生成器)５５の出力を第１上限値Ｖmx1とし、図２６の『１』加算器５８の出力を第２上限値Ｖmx2として最小値選択保持器５９に入力する。ここで、遅延素子５７-1〜５７-Jおよび『１』加算器５８は、第２上限値生成器を形成することになる。

そして、第１上限値Ｖmx1および第２上限値Ｖmx2のうち、最小値選択保持器５９により小さい方を上限値Ｖmxとして選択し、出力制御器５４に出力する。なお、第６実施例のディジタルフィルタにより、前述した第２実施例の効果に加えて、第５実施例と同様に、クロック周波数制御による効果を大きくすることが可能になる。

図２８は、ディジタルフィルタの第７実施例を示すブロック図であり、図２２を参照して説明した第３実施例、並びに、図２６を参照して説明した第５実施例を組み合わせたものに相当する。

この第７実施例のディジタルフィルタによれば、前述した第３実施例の効果に加えて、第５実施例と同様に、クロック周波数制御による効果を大きくすることが可能になる。

図２９は、ディジタルフィルタの第８実施例を示すブロック図であり、図２７を参照して説明した第６実施例と、図２２を参照して説明した第３実施例を組み合わせたもの、すなわち、第２実施例，第３実施例および第５実施例を組み合わせたものに相当する。

この第８実施例のディジタルフィルタによれば、前述した第２実施例および第３実施例の効果に加えて、第５実施例と同様に、クロック周波数制御による効果を大きくすることが可能になる。

なお、上述した第１実施例〜第８実施例のディジタルフィルタは、単なる例を示すものであり、様々な変形および変更が可能なのは言うまでもない。

図３０〜図３２は、第８実施例のディジタルフィルタにより同時スイッチングノイズを除去した場合のクロック周波数制御を説明するための図である。ここで、図３０は、前述した図１６に対応し、図３１(a)は、前述した図１７(a)に対応し、そして、図３２(a)は、前述した図１８(a)に対応する。

すなわち、第８実施例のディジタルフィルタ５は、電圧変動観測器１１と加算器２６の間に設けられ、電圧変動観測器１１からの測定値Ｖfoを処理して、出力値Ｖhcを加算器２６に出力するようになっている。これは、他の実施例のディジタルフィルタでも同様である。

図３１(b)と、前述した図１７(b)の比較から明らかなように、第８実施例のディジタルフィルタによれば、第１実施例のものよりも一層、高周波成分を取り除くと共に、急激な変化を低減した出力値Ｖhcを得ることができる。

すなわち、第８実施例によれば、第１実施例よりも、測定値Ｖfoに対して、クロック周波数制御による電圧変動の補償をより行い易くなる出力値Ｖhcを出力できることが分かる。

さらに、図３２(b)と、前述した図１８(b)の比較から明らかなように、第８実施例のディジタルフィルタによれば、第１実施例の効果に加えて、クロック周波数制御による効果がより一層大きくなる。すなわち、図３２(b)における矢印個所のセットアップスラックの最悪値の個所を改善することができるのが分かる。

上述した各実施例において、例えば、最小値保持器５１のＭサイクル、降下検出器５２のＮサイクル、最小測定値保持器５６のＫサイクル、移動平均フィルタ５５のＬサイクル、および、遅延素子５７-1〜５７-JのＪサイクル等は、様々な値に設定され得る。

さらに、適切なクロック周波数制御を行うために、各実施例のディジタルフィルタにより低減される電圧変動の周波数帯は、半導体集積回路のパッケージの共振周波数に基づく第１ドゥループノイズに限定されるものではない。

また、クロック周波数制御のデメリットを回避することができる電圧変動の周波数帯も、第１ドゥループノイズによる数十ＭＨｚ〜数百ＭＨｚに限定されないのはいうまでもない。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力された測定値の最小値を保持して保持値として出力する最小値保持器と、
前記保持値を受け取って、前記保持値が所定のサイクルだけ最小を維持したときに制限値として出力する制限値回路と、
上限を規定する上限値，前記測定値に基づく比較値および前記制限値を受け取って、前記比較値が前記制限値よりも小さいときは前記比較値を出力値として出力し、前記比較値が前記制限値と等しいか大きいときは前記上限値を前記出力値として出力する出力制御器と、を有する、
ことを特徴とするディジタルフィルタ。

（付記２）
前記比較値は、前記測定値であり、
前記出力制御器は、前記測定値が前記制限値よりも小さいときは前記測定値を出力し、前記測定値が前記制限値と等しいか大きいときは前記上限値を出力する、
ことを特徴とする付記１に記載のディジタルフィルタ。

（付記３）
さらに、
前記測定値を受け取って、前記測定値の最小値を保持して前記比較値として最小測定値を出力する最小測定値保持器を有し、
前記出力制御器は、前記最小測定値が前記制限値よりも小さいときは前記最小測定値を出力し、前記最小測定値が前記制限値と等しいか大きいときは前記上限値を出力する、
ことを特徴とする付記１に記載のディジタルフィルタ。

（付記４）
前記最小値保持器は、前記測定値を受け取って、Ｍサイクル間の最小値を保持し、前記保持値として出力し、
前記最小測定値保持器は、前記測定値を受け取って、Ｋサイクル間の最小値を保持し、前記最小測定値として出力し、
前記ＭおよびＫは、Ｍ≦Ｋ≦４Ｍの関係を有する、
ことを特徴とする付記３に記載のディジタルフィルタ。

（付記５）
さらに、
前記測定値を受け取って、Ｌサイクルだけ前記測定値の移動平均をとって前記上限値を生成する移動平均フィルタを含む第１上限値生成器を有する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のディジタルフィルタ。

（付記６）
さらに、
前記出力値を受け取って、Ｊサイクル遅延した出力値に『１』を加算して前記上限値を生成する第２上限値生成器を有する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のディジタルフィルタ。

（付記７）
さらに、
前記測定値を受け取って、Ｌサイクルだけ前記測定値の移動平均をとって第１上限値を生成する移動平均フィルタを含む第１上限値生成器と、
前記出力値を受け取って、Ｊサイクル遅延した出力値に『１』を加算して第２上限値を生成する第２上限値生成器と、
前記第１上限値および前記第２上限値のうち、小さい方を前記上限値として出力する最小値選択保持器と、を有する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のディジタルフィルタ。

（付記８）
前記制限値回路は、
前記保持値を受け取って、Ｎサイクルだけ前記保持値が最小を維持したときにイネーブル信号を出力する降下検出器と、
前記保持値を受け取って、前記イネーブル信号に基づいて前記保持値を取り込んで前記制限値として出力するレジスタと、を含む、
ことを特徴とする付記１乃至付記７のいずれか１項に記載のディジタルフィルタ。

（付記９）
前記測定値は、電圧変動を観測する電圧変動観測器の出力である、
ことを特徴とする付記１乃至付記８のいずれか１項に記載のディジタルフィルタ。

（付記１０）
入力電圧を受け取って電圧変動を測定し、前記測定値を出力する電圧変動観測器と、
前記電圧変動観測器からの前記測定値を受け取る付記１乃至付記８のいずれか１項に記載のディジタルフィルタと、
前記ディジタルフィルタからの前記出力値により、出力するタイミング信号の周波数制御を行うＰＬＬと、を有する、
ことを特徴とするタイミング信号生成回路。

（付記１１）
前記ＰＬＬは、
ゲイン正規化部の出力に対して、前記ディジタルフィルタからの前記出力値を加算する加算器と、
前記加算器の出力に基づいた発振周波数の前記タイミング信号を生成するディジタル制御発振器と、を含み、
前記ディジタルフィルタからの前記出力値により、前記タイミング信号の周波数制御を行う、
ことを特徴とする付記１０に記載のタイミング信号生成回路。

（付記１２）
前記ＰＬＬは、さらに、
前記タイミング信号を分周する分周器と、
基準信号から前記分周器の出力を減算する減算器と、
前記減算器の出力から短周期の変動を遮断するループフィルタと、を含み、
前記ゲイン正規化部は、前記ループフィルタの出力を受け取って正規化を行う、
ことを特徴とする付記１１に記載のタイミング信号生成回路。

（付記１３）
付記１０乃至付記１２のいずれか１項に記載のタイミング信号生成回路が形成された半導体チップを、含む、
ことを特徴とする半導体集積回路。

（付記１４）
前記半導体集積回路は、さらに、前記半導体チップを覆い、所定の周波数帯の共振周波数を有するパッケージを含み、
前記タイミング信号生成回路は、前記ディジタルフィルタにより前記パッケージの共振周波数に基づく電圧変動を低減して、前記タイミング信号の周波数制御を行う、
ことを特徴とする付記１３に記載の半導体集積回路。

（付記１５）
前記パッケージの共振周波数に基づく電源変動は、数十ＭＨｚ〜数百ＭＨｚの第１ドゥループノイズである、
ことを特徴とする付記１４に記載の半導体集積回路。

１ タイミング信号生成回路
２ ＰＬＬ
３ クロックツリー
４ データパス
５ ディジタルフィルタ
１１ 電圧変動観測器
２１ ループフィルタ
２２ ゲイン正規化部
２３ ディジタル制御発振器(ＤＣＯ)
２４ 分周器
２５ 減算器
２６ 加算器
５１ 最小値保持器
５２ 降下検出器
５３ レジスタ
５４，５４' 出力制御器
５５ 移動平均フィルタ
５６ 最小測定値保持器
５７-1〜５７-J 遅延素子
５８ 加算器(『１』加算器)
５９ 最小値選択保持器

Claims (10)

1. 入力された測定値の最小値を保持して保持値として出力する最小値保持器と、
   前記保持値を受け取って、前記保持値が所定のサイクルだけ最小を維持したときに制限値として出力する制限値回路と、
   上限を規定する上限値，前記測定値に基づく比較値および前記制限値を受け取って、前記比較値が前記制限値よりも小さいときは前記比較値を出力値として出力し、前記比較値が前記制限値と等しいか大きいときは前記上限値を前記出力値として出力する出力制御器と、を有する、
   ことを特徴とするディジタルフィルタ。
2. 前記比較値は、前記測定値であり、
   前記出力制御器は、前記測定値が前記制限値よりも小さいときは前記測定値を出力し、前記測定値が前記制限値と等しいか大きいときは前記上限値を出力する、
   ことを特徴とする請求項１に記載のディジタルフィルタ。
3. さらに、
   前記測定値を受け取って、前記測定値の最小値を保持して前記比較値として最小測定値を出力する最小測定値保持器を有し、
   前記出力制御器は、前記最小測定値が前記制限値よりも小さいときは前記最小測定値を出力し、前記最小測定値が前記制限値と等しいか大きいときは前記上限値を出力する、
   ことを特徴とする請求項１に記載のディジタルフィルタ。
4. さらに、
   前記測定値を受け取って、Ｌサイクルだけ前記測定値の移動平均をとって前記上限値を生成する移動平均フィルタを含む第１上限値生成器を有する、
   ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のディジタルフィルタ。
5. さらに、
   前記出力値を受け取って、Ｊサイクル遅延した出力値に『１』を加算して前記上限値を生成する第２上限値生成器を有する、
   ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のディジタルフィルタ。
6. さらに、
   前記測定値を受け取って、Ｌサイクルだけ前記測定値の移動平均をとって第１上限値を生成する移動平均フィルタを含む第１上限値生成器と、
   前記出力値を受け取って、Ｊサイクル遅延した出力値に『１』を加算して第２上限値を生成する第２上限値生成器と、
   前記第１上限値および前記第２上限値のうち、小さい方を前記上限値として出力する最小値選択保持器と、を有する、
   ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のディジタルフィルタ。
7. 入力電圧を受け取って電圧変動を測定し、前記測定値を出力する電圧変動観測器と、
   前記電圧変動観測器からの前記測定値を受け取る請求項１乃至請求項６のいずれか１項に記載のディジタルフィルタと、
   前記ディジタルフィルタからの前記出力値により、出力するタイミング信号の周波数制御を行うＰＬＬと、を有する、
   ことを特徴とするタイミング信号生成回路。
8. 前記ＰＬＬは、
   ゲイン正規化部の出力に対して、前記ディジタルフィルタからの前記出力値を加算する加算器と、
   前記加算器の出力に基づいた発振周波数の前記タイミング信号を生成するディジタル制御発振器と、を含み、
   前記ディジタルフィルタからの前記出力値により、前記タイミング信号の周波数制御を行う、
   ことを特徴とする請求項７に記載のタイミング信号生成回路。
9. 前記ＰＬＬは、さらに、
   前記タイミング信号を分周する分周器と、
   基準信号から前記分周器の出力を減算する減算器と、
   前記減算器の出力から短周期の変動を遮断するループフィルタと、を含み、
   前記ゲイン正規化部は、前記ループフィルタの出力を受け取って正規化を行う、
   ことを特徴とする請求項８に記載のタイミング信号生成回路。
10. 請求項７乃至請求項９のいずれか１項に記載のタイミング信号生成回路が形成された半導体チップを、含む、
    ことを特徴とする半導体集積回路。

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