JP7379057B2

JP7379057B2 - 発振装置

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Publication number: JP7379057B2
Application number: JP2019182264A
Authority: JP
Inventors: 司古幡; 和男赤池
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2019-10-02
Filing date: 2019-10-02
Publication date: 2023-11-14
Anticipated expiration: 2039-10-02
Also published as: JP2021057865A

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路を備えた発振装置に関する。

移動通信システムの基地局内に設置される発振装置は、これまでも位相雑音が低く、スプリアスの小さな特性を有するものが開発されてきた。この点、高速大容量の次世代通信方式である５Ｇ（第５世代移動通信システム）においては、従来以上に低位相雑音、低スプリアスの発振装置が要求されている。

発振装置の特性は、安定した周波数信号を出力するためのＰＬＬ回路の特性の影響を受ける。
例えば特許文献１には、スイッチトキャパシタ回路を用いて電圧制御発振器出力信号をサンプリングすると共に、そのサンプリング周波数を出力信号の周波数のナイキスト周波数以下にすることにより、回路のＩＣ化を図りつつ、Ｃ／Ｎ比の向上を図ったＰＬＬ周波数シンセサイザが記載されている。

また特許文献２には、電圧制御発振器の出力をＡ／Ｄ変換器にてデジタルに変換した後、基準信号との位相比較を行うＰＬＬ発振回路において、Ａ／Ｄ変換器の基準クロックとして、水晶フィルタを通過した基準信号を利用することにより、位相雑音特性、スプリアス特性の劣化を防止する技術が記載されている。
しかしながら、特許文献１、２のいずれにも、ディジタル信号を得るアナログ／ディジタル変換部の特性が、スプリアスに与える影響を評価した技術は記載されていない。

特開平８－２２０１４４号公報特開２００７－３３６４３４号公報

本発明はこのような事情の下になされたものであり、アナログ／ディジタル変換部による周波数信号のサンプリングに伴うスプリアスの発生を抑制した発振装置を提供する。

本発振装置は、電圧制御発振部の出力に基づくアナログの周波数信号を、予め設定されたサンプリング周波数でサンプリングし、ディジタルの周波数信号に変換するアナログ／ディジタル変換部と、
前記ディジタルの周波数信号と、基準周波数信号との位相差を検出する位相差検出部と、
前記位相差検出部の出力に基づき、前記電圧制御発振部の出力周波数を制御するための制御電圧に対応するディジタル信号を出力するループフィルタと、
前記ループフィルタの出力をアナログの制御電圧に変換して、前記電圧制御発振部に供給するためのディジタル／アナログ変換部と、
前記アナログ周波数信号のサンプリングを、互いに異なるサンプリング周波数で実行させるために、前記アナログ／ディジタル変換部に対して、周波数の異なる複数の動作クロックから選択された一の動作クロックを供給する動作クロック供給部と、
前記動作クロック供給部から供給された動作クロックのサンプリング周波数でサンプリングされた前記ディジタルの周波数信号の周波数と、前記アナログの周波数信号の高調波が前記サンプリング周波数でサンプリングされた結果得られたディジタルのスプリアス信号の周波数との周波数差が、予め設定されたしきい値よりも大きくなるサンプリング周波数の動作クロックを選択するように前記動作クロック供給部を制御する制御部と、を備え、
前記アナログの周波数信号の周波数は、前記サンプリング周波数の２分の１の周波数よりも高いことを特徴とする。

上述の発振装置は、以下の構成を備えていてもよい。
（ａ）前記制御部は、２次以上、ｎ次以下（ｎは、３～６までの整数）の各高調波から得られたディジタルの前記スプリアス信号が、各々、予め設定されたしきい値よりも大きくなる動作クロックを選択すること。また、前記制御部は、前記周波数差が前記しきい値よりも大きくなる動作クロックが複数ある場合に、前記各高調波について計算した前記周波数差の最小値が最も大きくなる動作クロックを選択すること。
（ｂ）前記基準周波数信号の周波数は、前記電圧制御発振部の設定周波数の出力に基づくアナログの周波数信号を、前記選択された動作クロックのサンプリング周波数でサンプリングして得られる前記ディジタルの周波数信号の周波数と一致するように設定されること。

本発明によれば、アナログの周波数信号をディジタルに変換してから位相差を検出するＰＬＬ回路を備えた発振装置にて、ディジタルに変換された周波数信号と、アナログの周波数信号の高調波から得られたディジタルのスプリアス信号との周波数差が、予め設定されたしきい値よりも大きくなるようにアナログ／ディジタル変換部のサンプリング周波数を変化させるので、スプリアスなどの少ない周波数信号を得ることができる。

実施の形態に係る発振装置のブロック図である。ＶＣＯ出力の周波数及び２次高調波をＡＤＣによりサンプリングする処理に係る第１の説明図である。前記サンプリング処理に係る第２の説明図である。ＡＤＣのサンプリング周波数を決定する動作の流れを示す流れ図である。サンプリング周波数を変化させたときの位相差検出用成分とスプリアス成分との周波数差を示す第１の説明図である。前記位相差検出用成分とスプリアス成分との周波数差を示す第２の説明図である。

図１は、実施の形態に係る発振装置のブロック図である。発振装置は基準周波数信号に周波数信号を同期させて出力するＰＬＬ回路を備えている。また、本例のＰＬＬ回路からはアナログの周波数信号が出力される一方、当該周波数信号をディジタルに変換してから基準周波数信号との位相差を検出する。

詳細には、ＰＬＬ回路は、アナログの周波数信号を出力する電圧制御発振部（ＶＣＯ：Voltage Controlled Oscillator）１５と、当該周波数信号をディジタルに変換するアナログ／ディジタル変換部（ＡＤＣ：Analog Digital Converter）１１と、ディジタルに変換された周波数信号と、基準周波数信号との位相差を検出する位相差検出部１２と、検出された位相差に応じてＶＣＯ１５の制御電圧に対応するディジタル信号を出力するループフィルタ１３と、当該ディジタル信号をアナログの制御電圧に変換するディジタル／アナログ変換部（ＤＡＣ： Digital Analog Converter）１４と、を備える。

また本例の発振装置は、ディジタルに変換された周波数信号との位相差を検出するためのディジタルの基準周波数信号を出力するＤＤＳ（Direct Digital Synthesizer）２を備えている。
位相差検出部１２、ループフィルタ１３、ＤＤＳ２などのディジタル回路は、例えばＦＰＧＡ（Field-Programmable Gate Array）により構成される。

ＶＣＯ１５は、例えば水晶振動子とコルピッツ回路とを備える公知の発振回路により構成され、制御電圧に応じた周波数を有するアナログの周波数信号を出力する。
ＡＤＣ１１は、外部から入力される動作クロックに基づき前記周波数信号のサンプリングを行い、例えば１２ビットのディジタル信号に変換する。例えばＡＤＣ１１は、入力される周波数信号の周波数の２倍以下のサンプリング周波数にてサンプリングを行い、ディジタルの周波数信号を得るアンダーサンプリングを実行する。アンダーサンプリングの実施に伴うディジタルの周波数信号への影響については後述する。

位相差検出部１２は、ＡＤＣ１１から出力されたディジタルの周波数信号と、ＤＤＳ２から出力されたディジタルの基準周波数信号とを比較し、その位相差に対応するディジタル信号を出力する。
ＤＤＳ２は、入力された周波数設定値に対応した周波数を有する基準周波数信号を出力する。本例の発振装置は、ＤＤＳ２に入力される周波数設定値を変更することにより、ＶＣＯ１５の出力の周波数を変化させることができる。

ループフィルタ１３は、ローパスフィルタとして構成され、位相差検出部１２から出力されたディジタル信号から、ＶＣＯ１５へ供給される制御電圧を得るため、位相差に対応する直流成分を取り出す。ループフィルタ１３は、ＶＣＯ１５の出力の周波数の変更時に、所望の応答期間内で周波数を安定させることができるように、ダンピングファクターや自然周波数が設定されている。
そして、ＤＡＣ１４は、ループフィルタ１３から出力されたディジタル信号をアナログの制御電圧に変換する。

以上に説明したループからなるＰＬＬ回路は、位相差検出部１２にて検出された位相が小さくなるようにＶＣＯ１５に供給する制御電圧を調節する負のフィードバックを実行することにより、ＶＣＯ１５の出力の周波数を安定させる。
既述のように、このＰＬＬ回路に設けられているＡＤＣ１１は、入力された周波数信号の周波数ｆの２倍以下のサンプリング周波数Ｆ_Ｓ（Ｆ_Ｓ≦２ｆ）にてサンプリングを行い、当該周波数信号をディジタル信号に変換する。本例のＰＬＬ回路では、ＶＣＯ１５の出力の設定周波数ｆ_０に対するサンプリング周波数Ｆ_Ｓの比（Ｆ_Ｓ／ｆ_０）は、０．２～０．５程度に設定される。
なお、以下の説明では「ｆ、Ｆ」の符号は、所定の周波数を持つ信号を示す場合と、その信号の周波数そのものを示す場合との双方に用いる。

ここでサンプリング定理として知られているように、サンプリング周波数Ｆ_Ｓが、周波数信号の周波数ｆの２倍以下である場合には、ＡＤＣ１１は周波数ｆのディジタル信号を再現することはできない。一方で、周波数ｆに対応する折り返し成分が、サンプリング周波数Ｆ_Ｓの２分の１以下の周波数領域にも現れる折り返し現象が発生する。

ここで、「Ｆ_Ｓ／２＞」の周波数領域に折り返される折り返し成分は、予め把握することができるので、当該折り返し成分との位相比較が可能なように基準周波数信号の周波数を設定することにより、ＡＤＣ１１にて周波数ｆのディジタル信号を再現できない場合であってもＶＣＯ１５の出力の周波数ｆを制御することができる。そこで以下の説明では、前述のサンプリング周波数Ｆ_Ｓの２分の１以下の周波数領域に折り返される、ＶＣＯ１５の出力の折り返し成分を「位相差検出用成分」とも呼ぶ。

図２、３には、ＶＣＯ１５の出力の周波数ｆを「３Ｆ_Ｓ＜ｆ＜４Ｆ_Ｓ」の範囲内の値に設定した場合の折り返し成分の発現位置を模式的に示してある。
図２に示すように、周波数ｆが「ｆ－３Ｆ_Ｓ＜（Ｆ_Ｓ／２）」である場合、当該周波数ｆは、「ｎ・（Ｆ_Ｓ／２）、ｎ＝５，３，１」の位置にて順次折り返され、「Ｆ_Ｓ／２＞」の周波数領域に位相差検出用成分として現れる。また図３に示すように、周波数ｆが「ｆ－３Ｆ_Ｓ≧（Ｆ_Ｓ／２）」である場合については、当該周波数ｆの折り返し成分が、同様に「ｎ・（Ｆ_Ｓ／２）、ｎ＝７，５，３，１」の位置にて順次折り返され、前記周波数領域に位相差検出用成分として現れる。これらの位相差検出用成分は、ＶＣＯ１５から出力された周波数信号が、ＡＤＣ１１の動作クロックのサンプリング周波数Ｆ_Ｓにてサンプリングされた結果得られたディジタルの周波数信号に相当する。

上記位相差検出用成分の周波数ｆ_ｆｏｌｄは、下記（数１）に示す式より求めることができる。

そこで、設定周波数ｆ_０が入力されたとき、上記式に基づいて周波数ｆ_ｆｏｌｄを算出し、この周波数を有する基準周波数信号をＤＤＳ２から位相差検出部１２に供給することにより、ＶＣＯ１５の周波数制御を行うことができる。

一方でＶＣＯ１５の出力には、周波数ｆの２倍、３倍、…の周波数ｆ^（ｎ）（ｎ＝１，２，３，…）を有する高調波が含まれている。図２、３に示すように、これらの高調波についても、当該高調波またはその折り返し成分自体が「ｎ・（Ｆ_Ｓ／２）」の位置にて順次、折り返され、「Ｆ_Ｓ／２＞」の周波数領域にスプリアス成分として現れる。このスプリアス成分は、前記高調波が、サンプリング周波数Ｆ_Ｓでサンプリングされた結果得られた、ディジタルのスプリアス信号に相当する。
なお、図示の便宜上、図２、３中には２次の高調波の周波数ｆ^（２）を示し、その折り返し成分については一部のみを示してある。また、これらの図中に示すＶＣＯ１５の出力の周波数、２次高調波、各折り返し成分（上述の「位相差検出用成分、スプリアス成分」を含む）の振幅レベルは、実際の振幅レベルを示すものではない。

上述の高調波に起因するスプリアス成分の周波数ｆ^（ｎ） _ｆｏｌｄは下記（数２）に示す式より求めることができる。

このとき、サンプリング周波数Ｆ_Ｓの２分の１以下の周波数領域において、位相差検出用成分と、高調波のスプリアス成分との周波数差Δｆ_ｆｏｌｄ（下記（数３）の式参照）が小さくなると、ＡＤＣ１１内にフィルタを設けたとしてもスプリアス成分を除去することが困難になってしまう。

この結果、位相差検出部１２における位相差の検出や、ループフィルタ１３からの制御電圧に対応するディジタル信号がこれらスプリアス成分の影響を受けて、ＶＣＯ１５から出力される周波数信号におけるスプリアスの増大や位相雑音の増大などの品質劣化を引き起こすおそれがある。高調波は次数が大きくなるに連れて次第に減衰していくが、例えば２次以上、６次以下程度までの低次の高調波は、相対的に振幅レベルも大きく、このような問題を引き起す場合がある。

一方、（数１、２）によると、これらら位相差検出用成分ｆ_ｆｏｌｄ、スプリアス成分ｆ^（ｎ） _ｆｏｌｄは、ＶＣＯ１５の出力の周波数ｆとサンプリング周波数Ｆ_Ｓとによって特定できることが分かる。従って、ＶＣＯ１５の出力の周波数（設定周波数）ｆ_０が決定された場合であっても、ＡＤＣ１１のサンプリング周波数Ｆ_Ｓを変化させることによって、Δｆ_ｆｏｌｄの値を変化させることができる。そこで、フィルタによる除去が可能な程度にΔｆ_ｆｏｌｄの値が大きくなるサンプリング周波数Ｆ_Ｓを選択すれば、より品質の高い周波数信号を得ることができる。

以上に説明した考え方に基づき、本例の発振装置は、サンプリング周波数Ｆ_Ｓが異なる複数の動作クロック（図１に示す例ではＦ_Ｓ１～Ｆ_Ｓ３の３つ）を供給可能なクロック供給源１１２と、ＡＤＣ１１に対して、当該クロック供給源１１２から選択された１の動作クロックを供給するためのセレクタ１１１とを備えている。クロック供給源１１２、セレクタ１１１は、本例の動作クロック供給部に相当する。

また本例の発振装置は、例えばコンピュータにより構成される制御部３を備えている。ＶＣＯ１５の設定周波数ｆ_０が決定されているとき、制御部３は、複数の動作クロックのサンプリング周波数Ｆ_Ｓ１～Ｆ_Ｓ３について、例えば上述の（数１～３）の計算を実行し、周波数差Δｆ_ｆｏｌｄが所定のしきい値よりも大きくなるサンプリング周波数Ｆ_Ｓを選択する機能を有する。しきい値としては、５～１５ＭＨｚの範囲内の１０ＭＨｚを例示することができる。
さらに制御部３は、ＶＣＯ１５の設定周波数ｆ_０とサンプリング周波数Ｆ_Ｓの選択結果とに基づいて（数１）のｆ_ｆｏｌｄの計算を行い、基準周波数信号の周波数が当該ｆ_ｆｏｌｄと一致するようにＤＤＳ２へ周波数設定値を出力する機能も備えている。

上述の構成を備える発振装置にて、ＡＤＣ１１の動作クロックのサンプリング周波数を選択する動作について図４を参照しながら説明する。
はじめに、ＶＣＯ１５から出力する周波数信号の設定周波数ｆ_０を取得する（スタート、ステップＳ１０１）。しかる後、クロック供給源１１２から供給可能な動作クロックの複数のサンプリング周波数Ｆ_Ｓの候補の１つを選択する（ステップＳ１０２）。

当該サンプリング周波数の候補Ｆ_Ｓ１～Ｆ_Ｓ３の１つを選択し、予め設定された高調波（本例では２～６次）について、（数１～３）に基づき周波数差Δｆ_ｆｏｌｄを計算する（ステップＳ１０３）。この計算結果を制御部３のメモリに格納した後（ステップＳ１０４）、全ての候補についての計算が完了していない場合は（ステップＳ１０５；ＮＯ）、ステップＳ１０２～１０４の動作を繰り返す。

そして、全てのサンプリング周波数の候補について上述の計算が完了したら、計算結果に基づいてＡＤＣ１１の動作クロックのサンプリング周波数Ｆ_Ｓを選択する。選択の基準としては、計算を行った全ての次数の高調波について、周波数差Δｆ_ｆｏｌｄが予め設定したしきい値（本例では１０ＭＨｚ）よりも大きいサンプリング周波数の候補を選択する場合を例示できる。また、この条件を満たす候補が複数ある場合には、２～６次まで複数組計算したΔｆ_ｆｏｌｄの最小値が最も大きいサンプリング周波数の候補を選択してもよい。

一方で、全ての候補について、選択の基準を満たす計算結果が得られなかった場合には、例えば制御部３に接続された不図示の表示画面などに、エラー表示を出力してもよい。この結果、動作クロックのサンプリング周波数の候補を追加したり、しきい値の緩和を行ったりする処置を採ることができる。
但し、設定周波数ｆ_０の設定範囲と、周波数差Δｆ_ｆｏｌｄとの関係についてデータを蓄積しておき、ＰＬＬ回路の設計段階で当該設定範囲では選択の基準を満たさない結果となりにくいサンプリング周波数の候補の組み合わせをクロック供給源１１２に設定しておくことも可能である。

次いで、選択された動作クロックのサンプリング周波数Ｆ_Ｓと設定周波数ｆ_０とを用いて（数１）の計算を行った結果からＤＤＳ２への基準周波数の設定を行った後（ステップＳ１０７）、サンプリング周波数の設定動作を終了する（エンド）。

本実施の形態の発振装置によれば以下の効果がある。アナログの周波数信号をディジタルに変換してから位相比較を行うＰＬＬ回路を備えた発振装置にて、ディジタルに変換された周波数信号（位相差検出用成分）と、アナログの周波数信号の高調波から得られたディジタルのスプリアス信号との周波数差が、予め設定されたしきい値よりも大きくなるようにＡＤＣ１１のサンプリング周波数Ｆ_Ｓを変化させるので、スプリアスなどの少ない周波数信号を得ることができる。

ここで、周波数差Δｆ_ｆｏｌｄがしきい値以上となっているか否かの判断を行う高調波の次数は、既述の２～６次に限定されるものでもない。ＶＣＯ１５から出力される周波数信号のスプリアスや位相雑音への影響に応じて、次数を増減してもよい。

また、発振装置の構成は図１に示した例に限定されない。例えばＶＣＯ１５とＡＤＣ１１との間に分周器を設けてもよい。この場合は、分周器出口の周波数信号が「ＶＣＯ１５の出力に基づくアナログの周波数信号」に相当し、その周波数が（数１、２）の周波数ｆとなる。

この他、基準周波数信号の供給源についてもＤＤＳ２によって構成する場合に限定されず、水晶発振器などで得られたアナログの基準周波数信号を、他のＡＤＣにてディジタルの基準周波数信号に変換してもよい。この場合に、既述の（数１～３）に記載の周波数ｆに替えて基準周波数信号の周波数ｆ’を用い、図４を用いて説明した手法と同様の手法により当該他のＡＤＣのサンプリング周波数Ｆ_Ｓを決定してもよい。

所定の設定周波数ｆ_０とサンプリング周波数の候補Ｆ_Ｓ１～Ｆ_Ｓ３とについて、（数１～３）に基づきサンプリング周波数Ｆ_Ｓの２分の１以下の周波数領域に折り返される、ＶＣＯ１５の出力に起因する位相差検出用成分と、高調波に起因するスプリアス成分との周波数差Δｆ_ｆｏｌｄを計算した。
Ａ．計算条件
設定周波数ｆ_０：８４８．５ＭＨｚ
サンプリング周波数の候補
Ｆ_Ｓ１：２７０ＭＨｚ
Ｆ_Ｓ２：２７５ＭＨｚ
Ｆ_Ｓ３：２８０ＭＨｚ
対象高調波：２～６次

Ｂ．計算結果
各サンプリング周波数の候補Ｆ_Ｓ１～Ｆ_Ｓ３に対して、周波数差Δｆ_ｆｏｌｄを計算した結果のプロット図を示す。図５（ａ）～（ｃ）は２～４次の高調波についての計算結果を示し、図６（ａ）、（ｂ）は５、６次の高調波についての計算結果を示している。
各図の横軸はサンプリング周波数Ｆ_Ｓ［ＭＨｚ］、縦軸は周波数差Δｆ_ｆｏｌｄ［ＭＨｚ］を示している。また、サンプリング周波数Ｆ_Ｓを選択するにあたっての周波数差Δｆ_ｆｏｌｄのしきい値は１０ＭＨｚとし、各図中に実線で示してある。各プロットには、周波数差Δｆ_ｆｏｌｄの値が大きな順に「１、２、３」の数字を併記し、当該周波数差Δｆ_ｆｏｌｄの値がしきい値以未満である場合には「×」の符号を付してある。

図５（ａ）～（ｃ）、図６（ａ）、（ｂ）に記載の各プロット図によれば、設定周波数ｆ_０＝８４８．５ＭＨｚの場合は、サンプリング周波数の候補Ｆ_Ｓ２＝２７５ＭＨｚを選択したとき、２～６次の高調波のいずれのスプリアス成分についても、設定周波数の位相差検出用成分との周波数差Δｆ_ｆｏｌｄがしきい値より大きくなった。
これに対して、サンプリング周波数の候補Ｆ_Ｓ１＝２７０ＭＨｚについては６次高調波にて、またＦ_Ｓ３＝２８０ＭＨｚについては２次高調波にて、各々、周波数差Δｆ_ｆｏｌｄがしきい値未満となった。

これらの計算結果から、複数のサンプリング周波数の候補Ｆ_Ｓ１～Ｆ_Ｓ３を用意し、各サンプリング周波数Ｆ_Ｓ下での位相差検出用成分、スプリアス成分の周波数差Δｆ_ｆｏｌｄを評価することにより、設定周波数ｆ_０の周波数信号を出力するうえで好適なサンプリング周波数Ｆ_Ｓを選択できることが分かった。

１１ＡＤＣ
１１１セレクタ
１１２クロック供給源
１２位相差検出部
１３ループフィルタ
１４ＤＡＣ
１５ＶＣＯ
２ＤＤＳ
３制御部

Claims

電圧制御発振部の出力に基づくアナログの周波数信号を、予め設定されたサンプリング周波数でサンプリングし、ディジタルの周波数信号に変換するアナログ／ディジタル変換部と、
前記ディジタルの周波数信号と、基準周波数信号との位相差を検出する位相差検出部と、
前記位相差検出部の出力に基づき、前記電圧制御発振部の出力周波数を制御するための制御電圧に対応するディジタル信号を出力するループフィルタと、
前記ループフィルタの出力をアナログの制御電圧に変換して、前記電圧制御発振部に供給するためのディジタル／アナログ変換部と、
前記アナログ周波数信号のサンプリングを、互いに異なるサンプリング周波数で実行させるために、前記アナログ／ディジタル変換部に対して、周波数の異なる複数の動作クロックから選択された一の動作クロックを供給する動作クロック供給部と、
前記動作クロック供給部から供給された動作クロックのサンプリング周波数でサンプリングされた前記ディジタルの周波数信号の周波数と、前記アナログの周波数信号の高調波が前記サンプリング周波数でサンプリングされた結果得られたディジタルのスプリアス信号の周波数との周波数差が、予め設定されたしきい値よりも大きくなるサンプリング周波数の動作クロックを選択するように前記動作クロック供給部を制御する制御部と、を備え、
前記アナログの周波数信号の周波数は、前記サンプリング周波数の２分の１の周波数よりも高いことを特徴とする発振装置。
前記制御部は、２次以上、ｎ次以下（ｎは、３～６までの整数）の各高調波から得られたディジタルの前記スプリアス信号が、各々、予め設定されたしきい値よりも大きくなる動作クロックを選択することを特徴とする請求項１に記載の発振装置。
前記制御部は、前記周波数差が前記しきい値よりも大きくなる動作クロックが複数ある場合に、前記各高調波について計算した前記周波数差の最小値が最も大きくなる動作クロックを選択することを特徴とする請求項２に記載の発振装置。
前記基準周波数信号の周波数は、前記電圧制御発振部の設定周波数の出力に基づくアナログの周波数信号を、前記選択された動作クロックのサンプリング周波数でサンプリングして得られる前記ディジタルの周波数信号の周波数と一致するように設定されることを特徴とする請求項１ないし３のいずれか一つに記載の発振装置。