JP3415570B2 - Ｃｒｔモニタ用ｐｌｌシステム - Google Patents
Ｃｒｔモニタ用ｐｌｌシステムInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/0898—Details of the current generators the source or sink current values being variable
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Description
【０００１】
【発明の属する技術分野】本発明はＣＲＴモニタ用ＰＬ
Ｌシステムに関し、特にＰＬＬループゲインの変動によ
る特性劣化を改善したＣＲＴモニタ用ＰＬＬシステムに
関する。
Ｌシステムに関し、特にＰＬＬループゲインの変動によ
る特性劣化を改善したＣＲＴモニタ用ＰＬＬシステムに
関する。
【０００２】
【従来の技術】従来のＣＲＴモニタ用のＰＬＬシステム
では、電圧制御型発振器（ＶＣＯ）の出力をプログラマ
ブル分周器により分周するようにしたＰＬＬループブロ
ックを用いており、このＰＬＬループブロックに入力さ
れる水平同期信号の周波数範囲が１５ＫＨｚから８０Ｋ
Ｈｚ程度と狭かったため、プログラマブル１／Ｎ分周器
によるループゲインの変動に対する対策は取っていなか
った。
では、電圧制御型発振器（ＶＣＯ）の出力をプログラマ
ブル分周器により分周するようにしたＰＬＬループブロ
ックを用いており、このＰＬＬループブロックに入力さ
れる水平同期信号の周波数範囲が１５ＫＨｚから８０Ｋ
Ｈｚ程度と狭かったため、プログラマブル１／Ｎ分周器
によるループゲインの変動に対する対策は取っていなか
った。
【０００３】しかし、近年のＣＲＴモニタは高解像度化
が進み入力される水平同期信号の周波数範囲が１５ＫＨ
ｚから１５０ＫＨｚ程度と広がってきたため、ＰＬＬル
ープのループゲインの変動が大きくなり、ＰＬＬループ
にＵＮＬＯＣＫ、ジッタの悪化が発生している。そのた
め、実際にはそのＰＬＬループにＵＮＬＯＣＫが発生し
ないように、ＰＬＬループのループゲインを設定し、ジ
ッタ特性を犠牲にしていた。
が進み入力される水平同期信号の周波数範囲が１５ＫＨ
ｚから１５０ＫＨｚ程度と広がってきたため、ＰＬＬル
ープのループゲインの変動が大きくなり、ＰＬＬループ
にＵＮＬＯＣＫ、ジッタの悪化が発生している。そのた
め、実際にはそのＰＬＬループにＵＮＬＯＣＫが発生し
ないように、ＰＬＬループのループゲインを設定し、ジ
ッタ特性を犠牲にしていた。
【０００４】図６に従来のＣＲＴモニタ用ＰＬＬシステ
ムの一例のブロック図を示す。このＰＬＬシステムは、
入力信号である水平同期信号１に位相ロックを掛けるＰ
ＬＬループブロック１１ａと、水平同期信号１の周波数
計測を行う演算器１２ａと、ＰＬＬループブロック１１
からの一定周波数のシステムクロック７で動作する演算
装置１３とを備えている。
ムの一例のブロック図を示す。このＰＬＬシステムは、
入力信号である水平同期信号１に位相ロックを掛けるＰ
ＬＬループブロック１１ａと、水平同期信号１の周波数
計測を行う演算器１２ａと、ＰＬＬループブロック１１
からの一定周波数のシステムクロック７で動作する演算
装置１３とを備えている。
【０００５】次に各部の説明を行う。ＰＬＬループブロ
ック１１ａは、基準信号となる水平同期信号１と比較信
号となるＦＢＰ信号４の周波数、位相差を比較するエッ
ジ比較タイプ（ＰＦＣ）の位相比較器１４と、周波数、
位相差を出力する誤差信号２、誤差信号２によってＬＰ
Ｆ１６の電圧を制御するチャージポンプ２１と、チャー
ジポンプ２１の出力を電圧に変換するＬＰＦ１６と、Ｌ
ＰＦ１６の電圧によって発振周波数を変化させるＶＣＯ
１７と、水平同期信号１の周波数によって分周比Ｎ（Ｎ
は正の整数）を可変させるプログラマブル１／Ｎ分周器
１８と、ＶＣＯ１７の出力をプログラマブル１／Ｎ分周
器１８で分周したＨＯＵＴ信号３をもとにＣＲＴ内の偏
向処理を行うＣＲＴ内ドライブ回路１９とを備え、この
ＣＲＴドライブ回路１９で偏向処理を行い、高圧トラン
ス回路等を介したＦＢＰ信号４にて位相比較器１４を制
御している。
ック１１ａは、基準信号となる水平同期信号１と比較信
号となるＦＢＰ信号４の周波数、位相差を比較するエッ
ジ比較タイプ（ＰＦＣ）の位相比較器１４と、周波数、
位相差を出力する誤差信号２、誤差信号２によってＬＰ
Ｆ１６の電圧を制御するチャージポンプ２１と、チャー
ジポンプ２１の出力を電圧に変換するＬＰＦ１６と、Ｌ
ＰＦ１６の電圧によって発振周波数を変化させるＶＣＯ
１７と、水平同期信号１の周波数によって分周比Ｎ（Ｎ
は正の整数）を可変させるプログラマブル１／Ｎ分周器
１８と、ＶＣＯ１７の出力をプログラマブル１／Ｎ分周
器１８で分周したＨＯＵＴ信号３をもとにＣＲＴ内の偏
向処理を行うＣＲＴ内ドライブ回路１９とを備え、この
ＣＲＴドライブ回路１９で偏向処理を行い、高圧トラン
ス回路等を介したＦＢＰ信号４にて位相比較器１４を制
御している。
【０００６】図７は図６の従来例の処理を説明するフロ
ー図である。まず、ステップＳ１で電源がｏｎされる
と、次にステップＳ２で水平同期信号の周波数を観測
し、ステップＳ３でその水平同期信号の周波数の変化が
あれば、ステップＳ４でその分周比を計算し、水平同期
信号の周波数の変化がなければ、ステップＳ２に戻り、
ステップＳ５でステップＳ４で計算した分周比に設定し
ている。そして、ＰＬＬループの動作が不要となれば、
電源をｏｆｆとし、終了となる。
ー図である。まず、ステップＳ１で電源がｏｎされる
と、次にステップＳ２で水平同期信号の周波数を観測
し、ステップＳ３でその水平同期信号の周波数の変化が
あれば、ステップＳ４でその分周比を計算し、水平同期
信号の周波数の変化がなければ、ステップＳ２に戻り、
ステップＳ５でステップＳ４で計算した分周比に設定し
ている。そして、ＰＬＬループの動作が不要となれば、
電源をｏｆｆとし、終了となる。
【０００７】
【発明が解決しようとする課題】上述した従来技術で
は、近年のＣＲＴモニタのように、高解像度化が進み入
力される水平同期信号の周波数範囲が１５ＫＨｚから１
５０ＫＨｚ程度と広がってきたものに対し、ループゲイ
ンの変動が大きくなり、ＵＮＬＯＣＫ、ジッタの悪化が
発生することになるが、実際には、ＵＮＬＯＣＫが発生
しないようにループゲインを設定しジッタ特性を犠牲に
していた。また、ループゲインは後述の式（２）から分
かるように水平同期信号の周波数によって変化してしま
う。
は、近年のＣＲＴモニタのように、高解像度化が進み入
力される水平同期信号の周波数範囲が１５ＫＨｚから１
５０ＫＨｚ程度と広がってきたものに対し、ループゲイ
ンの変動が大きくなり、ＵＮＬＯＣＫ、ジッタの悪化が
発生することになるが、実際には、ＵＮＬＯＣＫが発生
しないようにループゲインを設定しジッタ特性を犠牲に
していた。また、ループゲインは後述の式（２）から分
かるように水平同期信号の周波数によって変化してしま
う。
【０００８】なお、分周比やループゲインが変動しても
その分周比に対応して最適な応答特性をもたせたＰＬＬ
ループとして、特開平５―１７５８３４号公報に示され
たものがあるが、このＰＬＬループは、予じめ設定され
たスイッチを切換えているので、その構成が複雑になっ
てしまう問題がある。
その分周比に対応して最適な応答特性をもたせたＰＬＬ
ループとして、特開平５―１７５８３４号公報に示され
たものがあるが、このＰＬＬループは、予じめ設定され
たスイッチを切換えているので、その構成が複雑になっ
てしまう問題がある。
【０００９】本発明の目的は、チャージポンプ能力を可
変させることにより、ＰＬＬループゲインを一定に保つ
ようにし、かつＰＬＬループゲインの変動によるＵＮＬ
ＯＣＫの発生、ジッタの悪化を防ぐことが出来るＣＲＴ
モニタ用ＰＬＬシステムを提供することにある。
変させることにより、ＰＬＬループゲインを一定に保つ
ようにし、かつＰＬＬループゲインの変動によるＵＮＬ
ＯＣＫの発生、ジッタの悪化を防ぐことが出来るＣＲＴ
モニタ用ＰＬＬシステムを提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は、入力さ
れる水平同期信号を比較信号と位相比較する位相比較器
と、この位相比較器の出力を制御する能力可変型チャー
ジポンプと、この能力可変型チャージポンプの出力を電
圧に変換するローパスフィルタと、このローパスフィル
タの出力電圧により発振周波数を変化させる電圧制御発
振器と、この電圧制御発振器の出力を制御信号に従って
１／Ｎ分周する分周器と、この分周器の出力によりＣＲ
Ｔの偏向処理を行い前記比較信号を出力するＣＲＴドラ
イブ回路と、前記水平同期信号から前記制御信号を演算
する演算器とを含み、ディジタル信号処理を行うＣＲＴ
モニタ用ＰＬＬシステムにおいて、前記能力可変型チャ
ージポンプは、前記位相比較器の出力をゲートに入力し
ドレインから出力をローパスフィルタに出力する第１の
ＭＯＳトランジスタと、この第１のＭＯＳトランジスタ
のソースに接続された可変電流源とを備え、この可変電
流源が、前記演算器からの出力をアナログ信号に変換す
るＤＡ変換器と、このＤＡ変換器の出力電圧をレベル変
換するボルテージフォロアと、このボルテージフォロア
の出力電圧に従って第１のＭＯＳトランジスタの電流を
制御するカレントミラー回路とからなり、前記可変電流
源により、前記分周器の１／Ｎ値を変化させたことによ
るＰＬＬループゲインの変動を補いそのループゲインを
一定に保つよう制御することを特徴とする。
れる水平同期信号を比較信号と位相比較する位相比較器
と、この位相比較器の出力を制御する能力可変型チャー
ジポンプと、この能力可変型チャージポンプの出力を電
圧に変換するローパスフィルタと、このローパスフィル
タの出力電圧により発振周波数を変化させる電圧制御発
振器と、この電圧制御発振器の出力を制御信号に従って
１／Ｎ分周する分周器と、この分周器の出力によりＣＲ
Ｔの偏向処理を行い前記比較信号を出力するＣＲＴドラ
イブ回路と、前記水平同期信号から前記制御信号を演算
する演算器とを含み、ディジタル信号処理を行うＣＲＴ
モニタ用ＰＬＬシステムにおいて、前記能力可変型チャ
ージポンプは、前記位相比較器の出力をゲートに入力し
ドレインから出力をローパスフィルタに出力する第１の
ＭＯＳトランジスタと、この第１のＭＯＳトランジスタ
のソースに接続された可変電流源とを備え、この可変電
流源が、前記演算器からの出力をアナログ信号に変換す
るＤＡ変換器と、このＤＡ変換器の出力電圧をレベル変
換するボルテージフォロアと、このボルテージフォロア
の出力電圧に従って第１のＭＯＳトランジスタの電流を
制御するカレントミラー回路とからなり、前記可変電流
源により、前記分周器の１／Ｎ値を変化させたことによ
るＰＬＬループゲインの変動を補いそのループゲインを
一定に保つよう制御することを特徴とする。
【００１１】
【００１２】
【００１３】また、本発明において、ボルテージフォロ
アが、ＤＡ変換器の出力電圧を正相入力とする演算増幅
器と、この演算増幅器の出力をゲートに入力し抵抗に接
続したソースから逆相入力に帰還接続しドレインから出
力電流を取り出す第２のＭＯＳトランジスタとからなる
ことができ、またカレントミラー回路が、第２のＭＯＳ
トランジスタのドレインを入力端に接続し出力端にＰチ
ャネルの第１のＭＯＳトランジスタのソースが接続され
一対のＰチャネルＭＯＳトランジスタからなる第１のカ
レントミラー部と、前記第２のＭＯＳトランジスタのド
レインにゲートが接続されドレインが出力端となる第２
のＰチャネルＭＯＳトランジスタと、この第２のＰチャ
ネルＭＯＳトランジスタのドレインを入力端とし出力端
をＮチャネルの第１のＭＯＳトランジスタのソースに接
続し一対のＮチャネルＭＯＳトランジスタからなるた第
２のカレントミラー部とからなることぎできる。
アが、ＤＡ変換器の出力電圧を正相入力とする演算増幅
器と、この演算増幅器の出力をゲートに入力し抵抗に接
続したソースから逆相入力に帰還接続しドレインから出
力電流を取り出す第２のＭＯＳトランジスタとからなる
ことができ、またカレントミラー回路が、第２のＭＯＳ
トランジスタのドレインを入力端に接続し出力端にＰチ
ャネルの第１のＭＯＳトランジスタのソースが接続され
一対のＰチャネルＭＯＳトランジスタからなる第１のカ
レントミラー部と、前記第２のＭＯＳトランジスタのド
レインにゲートが接続されドレインが出力端となる第２
のＰチャネルＭＯＳトランジスタと、この第２のＰチャ
ネルＭＯＳトランジスタのドレインを入力端とし出力端
をＮチャネルの第１のＭＯＳトランジスタのソースに接
続し一対のＮチャネルＭＯＳトランジスタからなるた第
２のカレントミラー部とからなることぎできる。
【００１４】本発明の構成によれば、分周器のＮ値を変
化させたことによるＰＬＬループゲインの変動を、チャ
ージポンプ能力を変化させることで補い、そのＰＬＬル
ープゲインを一定に保つことが出来る。そのため、ＰＬ
Ｌループゲインの変動によるＵＮＬＯＣＫの発生、ジッ
タの悪化を防ぐことが出来るという特徴がある。
化させたことによるＰＬＬループゲインの変動を、チャ
ージポンプ能力を変化させることで補い、そのＰＬＬル
ープゲインを一定に保つことが出来る。そのため、ＰＬ
Ｌループゲインの変動によるＵＮＬＯＣＫの発生、ジッ
タの悪化を防ぐことが出来るという特徴がある。
【００１５】
【発明の実施の形態】次に図面を参照して本発明を詳細
に説明する。図１は本発明の第１の実施形態のブロック
図である。この実施形態は、入力信号である水平同期信
号１に位相ロックを掛けるＰＬＬループブロック１１
と、水平同期信号１の入力周波数を測定し、システムク
ロック７が常に一定の周波数になるよう１／Ｎ分周器
（１８；Ｎは正の整数）の分周比を計算する演算器１２
と、ＰＬＬループブロック１１からの一定周波数のシス
テムクロック７で動作し、ＣＲＴモニタに必要な各種制
御データを出力する演算装置１３とを備えている。
に説明する。図１は本発明の第１の実施形態のブロック
図である。この実施形態は、入力信号である水平同期信
号１に位相ロックを掛けるＰＬＬループブロック１１
と、水平同期信号１の入力周波数を測定し、システムク
ロック７が常に一定の周波数になるよう１／Ｎ分周器
（１８；Ｎは正の整数）の分周比を計算する演算器１２
と、ＰＬＬループブロック１１からの一定周波数のシス
テムクロック７で動作し、ＣＲＴモニタに必要な各種制
御データを出力する演算装置１３とを備えている。
【００１６】次に各部の説明を行う。ＰＬＬループブロ
ック１１は、基準信号となる水平同期信号１と比較信号
となるＦＢＰ信号４の周波数、位相差を比較するエッジ
比較タイプ（ＰＦＣ）の位相比較器１４と、周波数、位
相差を出力する誤差信号２によって制御電圧を出力する
能力可変型チャージポンプ１５と、このチャージポンプ
１５の出力を電圧に変換するＬＰＦ１６と、このＬＰＦ
１６の電圧によって発振周波数を変化させる電圧制御型
発振器（ＶＣＯ）１７と、水平同期信号１の入力周波数
によってシステムクロック７が常に一定の周波数になる
ように分周比Ｎを可変させるプログラマブル１／Ｎ分周
器１８と、ＶＣＯ１７の出力をプログラマブル１／Ｎ分
周器１８で分周した基準信号のＨＯＵＴ信号３をもとに
ＣＲＴ内の偏向処理を行うＣＲＴ内ドライブ回路１９と
を備えている。
ック１１は、基準信号となる水平同期信号１と比較信号
となるＦＢＰ信号４の周波数、位相差を比較するエッジ
比較タイプ（ＰＦＣ）の位相比較器１４と、周波数、位
相差を出力する誤差信号２によって制御電圧を出力する
能力可変型チャージポンプ１５と、このチャージポンプ
１５の出力を電圧に変換するＬＰＦ１６と、このＬＰＦ
１６の電圧によって発振周波数を変化させる電圧制御型
発振器（ＶＣＯ）１７と、水平同期信号１の入力周波数
によってシステムクロック７が常に一定の周波数になる
ように分周比Ｎを可変させるプログラマブル１／Ｎ分周
器１８と、ＶＣＯ１７の出力をプログラマブル１／Ｎ分
周器１８で分周した基準信号のＨＯＵＴ信号３をもとに
ＣＲＴ内の偏向処理を行うＣＲＴ内ドライブ回路１９と
を備えている。
【００１７】このＣＲＴドライブ回路１９は、ＨＯＵＴ
信号３をもとに数ＫＶまで電子ビーム偏向電圧の昇圧を
行い水平系の走査、帰線による偏向処理を行う。また、
ＦＢＰ信号４は偏向電圧を作るコイルを通った後の信号
で、ＣＲＴモニタの表示系の基準信号となり、入力され
る水平同期信号Ｈｓｙｎｃと位相ロックをかける信号で
あり、このＦＢＰ信号４により位相比較器１４が制御さ
れる。
信号３をもとに数ＫＶまで電子ビーム偏向電圧の昇圧を
行い水平系の走査、帰線による偏向処理を行う。また、
ＦＢＰ信号４は偏向電圧を作るコイルを通った後の信号
で、ＣＲＴモニタの表示系の基準信号となり、入力され
る水平同期信号Ｈｓｙｎｃと位相ロックをかける信号で
あり、このＦＢＰ信号４により位相比較器１４が制御さ
れる。
【００１８】また、演算器１２は、通常のＣＰＵまたは
ＤＳＰ等を使用し、入力される水平同期信号１の周波数
を計測し、その際に必要なプログラマブル分周器１８の
分周比Ｎと、この分周比Ｎを基にして可変能力型チャー
ジポンプ１５の能力値を計算し、分周比信号６及びチャ
ージポンプ（能力）設定信号５の値を出力する。
ＤＳＰ等を使用し、入力される水平同期信号１の周波数
を計測し、その際に必要なプログラマブル分周器１８の
分周比Ｎと、この分周比Ｎを基にして可変能力型チャー
ジポンプ１５の能力値を計算し、分周比信号６及びチャ
ージポンプ（能力）設定信号５の値を出力する。
【００１９】演算装置１６は、水平同期信号１に同期し
たシステムクロック７を元にＣＲＴモニタに必要なディ
ジタル信号処理を行った各種制御（出力）データ８を生
成する。各種制御出力データ８の一例としては、ＰＩＮ
補正出力、ＫＥＹ補正出力、ダイナミックコンバージェ
ンス補正出力、スタティックコンバージェンス補正出力
等がある。
たシステムクロック７を元にＣＲＴモニタに必要なディ
ジタル信号処理を行った各種制御（出力）データ８を生
成する。各種制御出力データ８の一例としては、ＰＩＮ
補正出力、ＫＥＹ補正出力、ダイナミックコンバージェ
ンス補正出力、スタティックコンバージェンス補正出力
等がある。
【００２０】図２は図１の能力可変型チャージポンプ１
５の一例の回路図を示す。この能力可変型チャージポン
プ１５が、位相比較器１４の正相出力をゲートに入力し
ドレインから出力をローパスフィルタ１６に出力する
（第１の）ＰチャネルＭＯＳトランジスタＱ１と、この
第１のＭＯＳトランジスタＱ１のソースに接続された可
変電流源Ｉ１と、位相比較器１４の逆相出力をゲートに
入力し共通接続したドレインから出力をローパスフィル
タ１６に出力する（第１の）ＮチャネルＭＯＳトランジ
スタＱ２と、この第１のＭＯＳトランジスタＱ２のソー
スに接続された可変電流源Ｉ２とを備え、これら可変電
流源Ｉ１，Ｉ２が演算器からの出力によりＰＬＬループ
ゲインの変動を補うよう制御する。
５の一例の回路図を示す。この能力可変型チャージポン
プ１５が、位相比較器１４の正相出力をゲートに入力し
ドレインから出力をローパスフィルタ１６に出力する
（第１の）ＰチャネルＭＯＳトランジスタＱ１と、この
第１のＭＯＳトランジスタＱ１のソースに接続された可
変電流源Ｉ１と、位相比較器１４の逆相出力をゲートに
入力し共通接続したドレインから出力をローパスフィル
タ１６に出力する（第１の）ＮチャネルＭＯＳトランジ
スタＱ２と、この第１のＭＯＳトランジスタＱ２のソー
スに接続された可変電流源Ｉ２とを備え、これら可変電
流源Ｉ１，Ｉ２が演算器からの出力によりＰＬＬループ
ゲインの変動を補うよう制御する。
【００２１】図３は図２の能力可変型チャージポンプ１
５の一例の詳細回路図を示す。能力可変型チャージポン
プ１５の可変電流源Ｉ１，Ｉ２が、演算器１２からの出
力をアナログ信号（直流電圧）に変換するＤＡ変換器
（Ｄ／Ａ）２２と、このＤ／Ａ２２の出力電圧をレベル
変換するボルテージフォロア２３と、このボルテージフ
ォロア２３の出力電圧に従って第１のＭＯＳトランジス
タＱ１，Ｑ２の電流を制御するカレントミラー回路２４
とから構成され、Ｄ／Ａ２２の出力電圧が、ボルテージ
ホロア回路２３と抵抗Ｒ１にて電流変換され、カレント
ミラー回路２４を介してＬＰＦ１６に出力される。
５の一例の詳細回路図を示す。能力可変型チャージポン
プ１５の可変電流源Ｉ１，Ｉ２が、演算器１２からの出
力をアナログ信号（直流電圧）に変換するＤＡ変換器
（Ｄ／Ａ）２２と、このＤ／Ａ２２の出力電圧をレベル
変換するボルテージフォロア２３と、このボルテージフ
ォロア２３の出力電圧に従って第１のＭＯＳトランジス
タＱ１，Ｑ２の電流を制御するカレントミラー回路２４
とから構成され、Ｄ／Ａ２２の出力電圧が、ボルテージ
ホロア回路２３と抵抗Ｒ１にて電流変換され、カレント
ミラー回路２４を介してＬＰＦ１６に出力される。
【００２２】またカレントミラー回路２４が、第２のＭ
ＯＳトランジスタＱ３のドレインを入力端に接続し出力
端にＰチャネルの第１のＭＯＳトランジスタＱ１のソー
スが接続され一対のＰチャネルＭＯＳトランジスタＱ
４，Ｑ７からなる第１のカレントミラー部と、第２のＭ
ＯＳトランジスタＱ３のドレインにゲートが接続されド
レインが出力端となる第２のＰチャネルＭＯＳトランジ
スタＱ５と、この第２のＰチャネルＭＯＳトランジスタ
Ｑ５のドレインを入力端とし出力端をＮチャネルの第１
のＭＯＳトランジスタＱ２のソースに接続し一対のＮチ
ャネルＭＯＳトランジスタＱ６，Ｑ８からなるた第２の
カレントミラー部とから構成される。
ＯＳトランジスタＱ３のドレインを入力端に接続し出力
端にＰチャネルの第１のＭＯＳトランジスタＱ１のソー
スが接続され一対のＰチャネルＭＯＳトランジスタＱ
４，Ｑ７からなる第１のカレントミラー部と、第２のＭ
ＯＳトランジスタＱ３のドレインにゲートが接続されド
レインが出力端となる第２のＰチャネルＭＯＳトランジ
スタＱ５と、この第２のＰチャネルＭＯＳトランジスタ
Ｑ５のドレインを入力端とし出力端をＮチャネルの第１
のＭＯＳトランジスタＱ２のソースに接続し一対のＮチ
ャネルＭＯＳトランジスタＱ６，Ｑ８からなるた第２の
カレントミラー部とから構成される。
【００２３】これら回路により、演算器１２からのチャ
ージポンプ能力設定信号５でチャージポンプの能力を制
御することが可能となり、ＰＬＬループゲインの変動を
補うよう制御される能力可変型チャージポンプ１５が動
作する。
ージポンプ能力設定信号５でチャージポンプの能力を制
御することが可能となり、ＰＬＬループゲインの変動を
補うよう制御される能力可変型チャージポンプ１５が動
作する。
【００２４】以下に本実施形態の動作について説明す
る。ディジタル信号処理を行うＣＲＴ用モニタにおいて
は、入力される水平同期信号１に同期し、さらに周波数
が一定のシステムクロック７をもとに演算装置１３を使
ってモニタ制御に必要なディジタル信号処理を行った各
種制御データ８を生成している。
る。ディジタル信号処理を行うＣＲＴ用モニタにおいて
は、入力される水平同期信号１に同期し、さらに周波数
が一定のシステムクロック７をもとに演算装置１３を使
ってモニタ制御に必要なディジタル信号処理を行った各
種制御データ８を生成している。
【００２５】そのため、図１にあるようにＰＬＬループ
ブロック１１を使用する。また、ＣＲＴ用モニタでは幅
広い解像度に対応する必要があるため、ＰＬＬループブ
ロック１１の基準クロックとなる水平同期信号１の周波
数が近年使用されているものとして１５ＫＨｚから１５
０ＫＨｚと幅広い周波数範囲を持っている。ディジタル
信号処理を行う行う場合、通常ＭＯＳＩＣで実現するた
め、ＶＣＯ１７もＭＯＳＩＣで実現している。
ブロック１１を使用する。また、ＣＲＴ用モニタでは幅
広い解像度に対応する必要があるため、ＰＬＬループブ
ロック１１の基準クロックとなる水平同期信号１の周波
数が近年使用されているものとして１５ＫＨｚから１５
０ＫＨｚと幅広い周波数範囲を持っている。ディジタル
信号処理を行う行う場合、通常ＭＯＳＩＣで実現するた
め、ＶＣＯ１７もＭＯＳＩＣで実現している。
【００２６】通常、ＭＯＳＩＣの場合、発振周波数を大
きく変動させることができないこと、また一定のシステ
ムクロックが必要なことから１／Ｎ分周器１８の分周比
を切換えて使用している。そのため水平同期信号１の入
力周波数を演算器１２で計測、計算しプログラマブル１
／Ｎ分周器１８のＮ値を可変させ一定周期のシステムク
ロック７を作るのが一般的である。
きく変動させることができないこと、また一定のシステ
ムクロックが必要なことから１／Ｎ分周器１８の分周比
を切換えて使用している。そのため水平同期信号１の入
力周波数を演算器１２で計測、計算しプログラマブル１
／Ｎ分周器１８のＮ値を可変させ一定周期のシステムク
ロック７を作るのが一般的である。
【００２７】演算器１２では、次の式（１）のような演
算を行ってプログラマブル１／Ｎ分周器１８のＮ値を出
力する。
算を行ってプログラマブル１／Ｎ分周器１８のＮ値を出
力する。
【００２８】
Ｎ値＝システムクロック周波数／水平同期信号周波数………（１）
一例として、必要なシステムクロックが１００ＭＨｚ、
水平同期信号の周波数が１００ＫＨｚ、及び５０ＫＨｚ
の場合、それぞれの分周比Ｎ（１００ＫＨｚ）及びＮ
（５０ＫＨｚ）の値は、 Ｎ（１００ＫＨｚ）＝１００ＭＨｚ／１００ＫＨｚ＝１０００ Ｎ（ ５０ＫＨｚ）＝１００ＭＨｚ／５０ＫＨｚ ＝２０００ となり、１００ＫＨｚの分周比Ｎは１０００という値が
設定され、５０ＫＨｚの分周比Ｎは２０００という値が
設定される。つまり、一定周波数のシステムクロックが
必要なため、水平同期信号Ｈｓｙｎｃの周波数により分
周比Ｎが変化することになる。
水平同期信号の周波数が１００ＫＨｚ、及び５０ＫＨｚ
の場合、それぞれの分周比Ｎ（１００ＫＨｚ）及びＮ
（５０ＫＨｚ）の値は、 Ｎ（１００ＫＨｚ）＝１００ＭＨｚ／１００ＫＨｚ＝１０００ Ｎ（ ５０ＫＨｚ）＝１００ＭＨｚ／５０ＫＨｚ ＝２０００ となり、１００ＫＨｚの分周比Ｎは１０００という値が
設定され、５０ＫＨｚの分周比Ｎは２０００という値が
設定される。つまり、一定周波数のシステムクロックが
必要なため、水平同期信号Ｈｓｙｎｃの周波数により分
周比Ｎが変化することになる。
【００２９】ここで、プログラマブル１／Ｎ分周器１８
のＮ値が変化すると式（２）のようにＰＬＬループブロ
ック１１のループゲインが変動してしまう。
のＮ値が変化すると式（２）のようにＰＬＬループブロ
ック１１のループゲインが変動してしまう。
【００３０】すなわち、Ｋ＝ループゲイン、Ｋｐ＝位相
比較器２＋能力可変型チャージポンプゲイン、Ｋｖ＝Ｖ
ＣＯ制御感度とすると Ｋ＝Ｋｐ・Ｋｖ・１／Ｎ ………（２） 一例として、水平同期信号の周波数が１００ＫＨｚ及び
５０ＫＨｚの場合のそれぞれのループゲインをＫ（１０
０ＫＨｚ）、Ｋ（５０ＫＨｚ）とすると Ｋ（１００ＫＨｚ）＝Ｋｐ・Ｋｖ・１／１０００ Ｋ（ ５０ＫＨｚ）＝Ｋｐ・Ｋｖ・１／２０００ となり、Ｈｓｙｎｃ５０ＫＨｚ時のループゲインがＨｓ
ｙｎｃ１００ＫＨｚ時のループゲインの２倍に変化して
いることが分る。そのため、能力可変型チャージポンプ
１５の能力を制御することでループゲインの変動を抑え
る。
比較器２＋能力可変型チャージポンプゲイン、Ｋｖ＝Ｖ
ＣＯ制御感度とすると Ｋ＝Ｋｐ・Ｋｖ・１／Ｎ ………（２） 一例として、水平同期信号の周波数が１００ＫＨｚ及び
５０ＫＨｚの場合のそれぞれのループゲインをＫ（１０
０ＫＨｚ）、Ｋ（５０ＫＨｚ）とすると Ｋ（１００ＫＨｚ）＝Ｋｐ・Ｋｖ・１／１０００ Ｋ（ ５０ＫＨｚ）＝Ｋｐ・Ｋｖ・１／２０００ となり、Ｈｓｙｎｃ５０ＫＨｚ時のループゲインがＨｓ
ｙｎｃ１００ＫＨｚ時のループゲインの２倍に変化して
いることが分る。そのため、能力可変型チャージポンプ
１５の能力を制御することでループゲインの変動を抑え
る。
【００３１】ＰＬＬループブロック１１において、ある
水平同期信号１の入力周波数の場合に最適なループゲイ
ンになるよう設定した場合の各値を以下のように表わ
す。Ｋｎ＝ループゲイン、Ｋｐｎ＝位相比較器２＋能力
可変型チャージポンプゲイン、Ｋｖ＝ＶＣＯ制御感度、
プログラマブル１／Ｎ分周器７のＮ＝Ｎｎとする。
水平同期信号１の入力周波数の場合に最適なループゲイ
ンになるよう設定した場合の各値を以下のように表わ
す。Ｋｎ＝ループゲイン、Ｋｐｎ＝位相比較器２＋能力
可変型チャージポンプゲイン、Ｋｖ＝ＶＣＯ制御感度、
プログラマブル１／Ｎ分周器７のＮ＝Ｎｎとする。
【００３２】
Ｋｎ＝Ｋｐｎ・Ｋｖ・１／Ｎｎ ………（３）
また、上記水平同期信号１の周波数から別の周波数に変
化した後の各値を以下のように表記する。Ｋａ＝ループ
ゲイン 、Ｋｐａ＝位相比較器２＋能力可変型チャージ
ポンプゲイン、Ｋｖ＝ＶＣＯ制御感度、プログラマブル
１／Ｎ分周器７のＮ＝Ｎａとする。
化した後の各値を以下のように表記する。Ｋａ＝ループ
ゲイン 、Ｋｐａ＝位相比較器２＋能力可変型チャージ
ポンプゲイン、Ｋｖ＝ＶＣＯ制御感度、プログラマブル
１／Ｎ分周器７のＮ＝Ｎａとする。
【００３３】
Ｋａ＝Ｋｐａ・Ｋｖ・１／Ｎａ ………（４）
ここで、変化後の位相比較器２＋能力可変型チャージポ
ンプゲインＫｐａを式（３）式（４）より Ｋｐａ＝Ｋｐｎ・Ｎａ／Ｎｎ ………（５） となるよう演算器１２にて制御を行う。
ンプゲインＫｐａを式（３）式（４）より Ｋｐａ＝Ｋｐｎ・Ｎａ／Ｎｎ ………（５） となるよう演算器１２にて制御を行う。
【００３４】こうすることにより、
Ｋａ＝Ｋｐａ・Ｋｖ・１／Ｎａ
＝（Ｋｐｎ・Ｎａ／Ｎｎ）・Ｋｖ・１／Ｎａ
＝Ｋｐｎ・Ｋｖ・１／Ｎａ
＝Ｋｎ ………（６）
となり、位相比較器２＋能力可変型チャージポンプゲイ
ンを制御することで、水平同期信号１の周波数が変化し
てもＰＬＬループブロック１１のループゲインが一定に
保たれるようになる。
ンを制御することで、水平同期信号１の周波数が変化し
てもＰＬＬループブロック１１のループゲインが一定に
保たれるようになる。
【００３５】一例として、水平同期信号の周波数が１０
０ＫＨｚから５０ＫＨｚに変化した場合のそれぞれの分
周比をＮｎ（１００ＫＨｚ）、Ｎａ（５０ＫＨｚ）、ル
ープゲインをＫｎ（１００ＫＨｚ）、Ｋａ（５０ＫＨ
ｚ）、位相比較器２＋能力可変型チャージポンプゲイン
をＫｐｎ（１００ＫＨｚ）、Ｋｐａ（５０ＫＨｚ）とす
ると、（５）式より Ｋｐａ（５０ＫＨｚ）＝Ｋｐｎ（１００ＫＨｚ）・Ｎａ（５０ＫＨｚ）／Ｎｎ （１００ＫＨｚ） ＝Ｋｐｎ（１００Ｋｈｚ）・２０００／１０００ ＝２・Ｋｐｎ（１００ＫＨｚ） となり、Ｈｓｙｎｃが５０ＫＨｚからＨｓｙｎｃ１００
ＫＨｚに変化した場合、位相比較器２＋能力可変型チャ
ージポンプゲインを２倍に設定する。このときのループ
ゲインは（６）式より Ｋａ（５０ＫＨｚ）＝Ｋｐａ（５０ＫＨｚ）・Ｋｖ・１／Ｎａ（５０ＫＨｚ） ＝２・Ｋｐｎ（１００ＫＨｚ）・Ｋｖ・１／２０００ ＝Ｋｐｎ（１００ＫＨｚ）・Ｋｖ・１／１０００ ＝Ｋｐｎ（１００ＫＨｚ）・Ｋｖ・１／Ｎｎ（１００ＫＨｚ） ＝Ｋｎ（１００ＫＨｚ） となりループゲインに変動が無いことが分かる。
０ＫＨｚから５０ＫＨｚに変化した場合のそれぞれの分
周比をＮｎ（１００ＫＨｚ）、Ｎａ（５０ＫＨｚ）、ル
ープゲインをＫｎ（１００ＫＨｚ）、Ｋａ（５０ＫＨ
ｚ）、位相比較器２＋能力可変型チャージポンプゲイン
をＫｐｎ（１００ＫＨｚ）、Ｋｐａ（５０ＫＨｚ）とす
ると、（５）式より Ｋｐａ（５０ＫＨｚ）＝Ｋｐｎ（１００ＫＨｚ）・Ｎａ（５０ＫＨｚ）／Ｎｎ （１００ＫＨｚ） ＝Ｋｐｎ（１００Ｋｈｚ）・２０００／１０００ ＝２・Ｋｐｎ（１００ＫＨｚ） となり、Ｈｓｙｎｃが５０ＫＨｚからＨｓｙｎｃ１００
ＫＨｚに変化した場合、位相比較器２＋能力可変型チャ
ージポンプゲインを２倍に設定する。このときのループ
ゲインは（６）式より Ｋａ（５０ＫＨｚ）＝Ｋｐａ（５０ＫＨｚ）・Ｋｖ・１／Ｎａ（５０ＫＨｚ） ＝２・Ｋｐｎ（１００ＫＨｚ）・Ｋｖ・１／２０００ ＝Ｋｐｎ（１００ＫＨｚ）・Ｋｖ・１／１０００ ＝Ｋｐｎ（１００ＫＨｚ）・Ｋｖ・１／Ｎｎ（１００ＫＨｚ） ＝Ｋｎ（１００ＫＨｚ） となりループゲインに変動が無いことが分かる。
【００３６】つまり、水平同期信号１の周波数が変化し
てプログラマブル１／Ｎ分周器７の分周比が変化したこ
とによるループゲインの変動を能力可変型チャージポン
プ４で補ってやることでＰＬＬループブロック１１のル
ープゲインが一定に保たれるようになる。
てプログラマブル１／Ｎ分周器７の分周比が変化したこ
とによるループゲインの変動を能力可変型チャージポン
プ４で補ってやることでＰＬＬループブロック１１のル
ープゲインが一定に保たれるようになる。
【００３７】図４は本発明の動作を表すフローチャート
である。このフローにおいて、ステップＳ１からＳ５は
従来の場合と同様の処理となり、ステップＳ６，Ｓ７が
追加されている。まず、ステップＳ１で電源がｏｎされ
ると、次にステップＳ２で水平同期信号の周波数を観測
し、ステップＳ３でその水平同期信号の周波数の変化が
あれば、ステップＳ４でその分周比を計算し、水平同期
信号の周波数の変化がなければ、ステップＳ２に戻り、
ステップＳ５でステップＳ４で計算した分周比に設定し
ている。そしてステップＳ６で、チャージポンプゲイン
を計算し、ステップＳ６で、チャージポンプゲイン設定
を行う。そして、ＰＬＬループの動作が不要となれば、
電源をｏｆｆとし、終了となる。
である。このフローにおいて、ステップＳ１からＳ５は
従来の場合と同様の処理となり、ステップＳ６，Ｓ７が
追加されている。まず、ステップＳ１で電源がｏｎされ
ると、次にステップＳ２で水平同期信号の周波数を観測
し、ステップＳ３でその水平同期信号の周波数の変化が
あれば、ステップＳ４でその分周比を計算し、水平同期
信号の周波数の変化がなければ、ステップＳ２に戻り、
ステップＳ５でステップＳ４で計算した分周比に設定し
ている。そしてステップＳ６で、チャージポンプゲイン
を計算し、ステップＳ６で、チャージポンプゲイン設定
を行う。そして、ＰＬＬループの動作が不要となれば、
電源をｏｆｆとし、終了となる。
【００３８】図５は本発明の第２の実施形態のブロック
図である。本実施形態と第１の実施形態との違いは、能
力可変型チャージポンプ１５の制御を演算器１２で行っ
ていたものを、演算器１２ａの出力である分周比信号６
とロジック回路２０とを用いて能力可変型チャージポン
プ１５の制御を行っている点である。このロジック回路
２０は、分周比信号６の値を元にデコーダを構成し、デ
コードされた値を使い能力可変型チャージポンプ１５の
制御を行うものである。この分周比信号６は、Ｈｓｙｎ
ｃ周波数を元に作られているため、その信号を用いて制
御することはデコーダを構成するだけで良いため簡単に
構成できることが分る。
図である。本実施形態と第１の実施形態との違いは、能
力可変型チャージポンプ１５の制御を演算器１２で行っ
ていたものを、演算器１２ａの出力である分周比信号６
とロジック回路２０とを用いて能力可変型チャージポン
プ１５の制御を行っている点である。このロジック回路
２０は、分周比信号６の値を元にデコーダを構成し、デ
コードされた値を使い能力可変型チャージポンプ１５の
制御を行うものである。この分周比信号６は、Ｈｓｙｎ
ｃ周波数を元に作られているため、その信号を用いて制
御することはデコーダを構成するだけで良いため簡単に
構成できることが分る。
【００３９】
【発明の効果】このように本発明の構成によれば、水平
同期信号の周波数が変化してもＰＬＬループのループゲ
インが一定に保たれるため、次のような効果がある。す
なわち、第１の効果は、水平同期信号が変化してもルー
プゲインの不足、過度によるＰＬＬのアンロックが発生
しないことである。
同期信号の周波数が変化してもＰＬＬループのループゲ
インが一定に保たれるため、次のような効果がある。す
なわち、第１の効果は、水平同期信号が変化してもルー
プゲインの不足、過度によるＰＬＬのアンロックが発生
しないことである。
【００４０】第２の効果は、ＣＲＴモニタ用ＰＬＬにお
いては、ジッタ成分が直接表示画面のゆれとなって目に
見えるため、そのジッタを抑制することが重要である
が、水平同期信号が変化してもループゲイン変動による
ダンピングファクタ（ＰＬＬループの安定度）の変動を
抑えるため、そのことによるジッタの悪化が防げること
である。
いては、ジッタ成分が直接表示画面のゆれとなって目に
見えるため、そのジッタを抑制することが重要である
が、水平同期信号が変化してもループゲイン変動による
ダンピングファクタ（ＰＬＬループの安定度）の変動を
抑えるため、そのことによるジッタの悪化が防げること
である。
【図１】本発明の一実施形態を説明するＰＬＬシステム
のブロック図である。
のブロック図である。
【図２】図１の能力可変型チャージポンプの概略ブロッ
ク図である。
ク図である。
【図３】図１の能力可変型チャージポンプの詳細ブロッ
ク図である。
ク図である。
【図４】本実施形態の動作を説明するフロー図である。
【図５】本発明の第２の実施形態を説明するＰＬＬシス
テムのブロック図である。
テムのブロック図である。
【図６】従来例のＣＲＴモニタ用ＰＬＬシステムのブロ
ック図である。
ック図である。
【図７】従来例の動作を説明するフロー図である。
１ 水平同期信号
２ 誤差信号
３ ＨＯＵＴ信号
４ ＦＢＰ信号
５ チャージポンプ設定信号
６ 分周比信号
７ システムクロック
８ 各種制御データ
１１，１１ａ ＰＬＬループブロック
１２，１２ａ 演算器
１３ 演算装置
１４ 位相比較器
１５ 能力可変型チャージポンプ
１６ ＬＰＦ
１７，１７ａ ＶＣＯ
１８ プログラマブル分周器
１９ ＣＲＴ内ドライブ回路
２０ ロジック回路
２１ チャージポンプ
２２ Ｄ／Ａ
２３ ボルテージフォロア
２４ カレントミラー回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０４Ｎ 3/27 Ｈ０３Ｌ 7/08 Ｅ
5/06 Ｌ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/06 - 7/14
Claims (4)
- 【請求項１】 入力される水平同期信号を比較信号と位
相比較する位相比較器と、この位相比較器の出力を制御
する能力可変型チャージポンプと、この能力可変型チャ
ージポンプの出力を電圧に変換するローパスフィルタ
と、このローパスフィルタの出力電圧により発振周波数
を変化させる電圧制御発振器と、この電圧制御発振器の
出力を制御信号に従って１／Ｎ分周する分周器と、この
分周器の出力によりＣＲＴの偏向処理を行い前記比較信
号を出力するＣＲＴドライブ回路と、前記水平同期信号
から前記制御信号を演算する演算器とを含み、ディジタ
ル信号処理を行うＣＲＴモニタ用ＰＬＬシステムにおい
て、前記能力可変型チャージポンプは、前記位相比較器
の出力をゲートに入力しドレインから出力をローパスフ
ィルタに出力する第１のＭＯＳトランジスタと、この第
１のＭＯＳトランジスタのソースに接続された可変電流
源とを備え、この可変電流源が、前記演算器からの出力
をアナログ信号に変換するＤＡ変換器と、このＤＡ変換
器の出力電圧をレベル変換するボルテージフォロアと、
このボルテージフォロアの出力電圧に従って第１のＭＯ
Ｓトランジスタの電流を制御するカレントミラー回路と
からなり、前記可変電流源により、前記分周器の１／Ｎ
値を変化させたことによるＰＬＬループゲインの変動を
補いそのループゲインを一定に保つよう制御することを
特徴とするＣＲＴモニタ用ＰＬＬシステム。 - 【請求項２】 位相比較器の出力が、正相信号と逆相信
号とからなり、第１のＭＯＳトランジスタが、一対のＰ
チャネル、ＮチャネルＭＯＳトランジスタからなる請求
項１記載のＣＲＴモニタ用ＰＬＬシステム。 - 【請求項３】 ボルテージフォロアが、ＤＡ変換器の出
力電圧を正相入力とする演算増幅器と、この演算増幅器
の出力をゲートに入力し抵抗に接続したソースから逆相
入力に帰還接続しドレインから出力電流を取り出す第２
のＭＯＳトランジスタとからなる請求項１記載のＣＲＴ
モニタ用ＰＬＬシステム。 - 【請求項４】 カレントミラー回路が、第２のＭＯＳト
ランジスタのドレインを入力端に接続し出力端にＰチャ
ネルの第１のＭＯＳトランジスタのソースが接続され一
対のＰチャネルＭＯＳトランジスタからなる第１のカレ
ントミラー部と、前記第２のＭＯＳトランジスタのドレ
インにゲートが接続されドレインが出力端となる第２の
ＰチャネルＭＯＳトランジスタと、この第２のＰチャネ
ルＭＯＳトランジスタのドレインを入力端とし出力端を
Ｎチャネルの第１のＭＯＳトランジスタのソースに接続
し一対のＮチャネルＭＯＳトランジスタからなる第２の
カレントミラー部とからなる請求項３記載のＣＲＴモニ
タ用ＰＬＬシステム。
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|---|---|---|---|
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| KR10-2001-0042247A KR100421602B1 (ko) | 2000-07-13 | 2001-07-13 | Ｃｒｔ 모니터용 ｐｌｌ 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213316A JP3415570B2 (ja) | 2000-07-13 | 2000-07-13 | Ｃｒｔモニタ用ｐｌｌシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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