JP3569754B2 - クロックパルス生成回路 - Google Patents
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- 238000007493 shaping process Methods 0.000 claims description 116
- 230000002194 synthesizing effect Effects 0.000 claims description 15
- 230000000630 rising effect Effects 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 11
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 8
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000003786 synthesis reaction Methods 0.000 description 5
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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Description
【発明の属する技術分野】
本発明は、半導体集積回路用のクロックパルス生成回路に関する。
【0002】
【従来の技術】
半導体集積回路用の従来のクロックパルス生成回路では、外部の信号源から入力コンデンサを介して400mVpp程度の小振幅の正弦波信号を受け入れる。この正弦波信号は、インバータの入出力間を高抵抗でブリッジした増幅器によって増幅される。この増幅器は、スレッシュホールドレベル(閾値)近傍(CMOSでは、通常電源電圧の1/2)での増幅率が最も大きく、閾値を離れるにしたがって増幅率も減少するという非線形増幅特性を有している。
【0003】
この増幅器によって、上記小振幅の正弦波信号は、電源電圧の1/2のレベル(CMOSでは閾値に該当する)を中心にして振られ、増幅される。このようにして増幅された出力信号はパルス整形用のインバータによって波形整形され、クロック信号として出力される。
又、上記小振幅の正弦波信号に含まれてくるノイズバーストに基づく誤動作を防いでデータ信号を確実に補足するため、同期信号発生回路に3つのクロックツリーを使用しているものも公開されている(例えば、特許文献1参照)。
【0004】
【特許文献1】
特表2002−503372号(要約)
【0005】
【発明が解決しようとする課題】
しかし、上記半導体集積回路が接続されている電源ラインやアースラインは、上記半導体集積回路自体又は周辺のディジタル回路が発生するディジタルノイズによって、通常汚染されている。このディジタルノイズは小振幅の正弦波信号に重畳される。ここでディジタルノイズとは、パルス信号の立ち上がり、又は、立ち下がりエッジに起因する過渡応答によって電源ラインやアースラインに重畳される細かいギザギザのノイズを言う。
【0006】
ディジタルノイズも上記増幅器によって増幅される。特に上記増幅器の閾値近傍では、極端に大きく増幅される。従って、ノイズレベルが所定のレベルを超すと、小振幅の正弦波信号の1周期内で、ディジタルノイズに起因してパルス整形用のインバータがオン・オフする。その結果不都合なクロックパルスを生成してしまうという解決すべき課題が残されていた。
【0007】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成1〉
小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、
前記閾値加算パルス整形部、及び前記閾値減算パルス整形部は、IC(集積回路)基板上に形成されるP型トランジスタとN型トランジスタを接続したトランジスタアレイを含み、前記閾値電圧に設定電圧を加減すべく前記基板上における前記P型トランジスタとN型トランジスタのチャネルの幅が設定されることを特徴とするクロックパルス生成回路。
【0009】
〈構成2〉
小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、前記閾値加算パルス整形部、及び前記閾値減算パルス整形部は、IC基板上に形成されるP型トランジスタとN型トランジスタを接続したトランジスタアレイを含み、前記閾値電圧に設定電圧を加減すべく前記基板上における前記P型トランジスタとN型トランジスタのチャネルの長さが設定されることを特徴とするクロックパルス生成回路。
【0010】
〈構成3〉
小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、前記バイアス設定部、前記閾値加算パルス整形部及び前記閾値減算パルス整形部の少なくとも一つに、前記正弦波信号の非入力時に電源からの動作電流を制限するパワーダウン制御回路が設けられていることを特徴とするクロックパルス生成回路。
【0011】
【発明の実施の形態】
本発明では、小振幅の正弦波信号を電源電圧(Vdd)の1/2の電圧レベルを中心にして上下に振らせる。この信号を2個のパルス整形回路を用いて波形整形する。一方のパルス整形回路の閾値は、1/2Vdd+v1に設定される。他方のパルス整形回路の閾値は、1/2Vdd−v2に設定される。このように閾値が設定された2個のパルス整形回路の一方の出力にクロックパルスの立ち上がりを同期させ、他方の出力にクロックパルスの立ち下がりを同期させる。
【0012】
このように構成することによってピークtoピークがv1+v2以下のディジタルノイズが進入してきても、このディジタルノイズのみによっては、パルス整形回路は動作しない。次に、小振幅の正弦波信号にディジタルノイズが加算された場合について考察する。この場合には、それぞれのパルス整形回路が小振幅の正弦波信号の1周期内で複数回オン・オフする場合も想定され得る。しかし、次の理由によって不都合なクロックパルスの生成を防止することができる。
【0013】
即ち、上記のように2個のパルス整形回路の出力は、クロックパルスの立ち上がりエッジ、又は立ち下がりエッジの何れか一方を生成するに過ぎない。従って、小振幅の正弦波信号の1周期内で1回その役割を果たしてしまえば、同一周期内で複数回オン・オフしたとしても、次の周期までは、クロックパルスの生成に何ら影響を与えることが無くなる。
かかる目的を達成するために、本発明は、次のように構成される。
【0014】
以下、本発明の実施の形態について説明する。
図1は、本発明の基本構成ブロック図である。
図より、本発明のクロックパルス生成回路は、入力バイアス設定部1、閾値加算パルス整形部2、閾値減算パルス整形部3、パルス合成部4を備える。
【0015】
入力バイアス設定部1は、正弦波信号発生器5から正弦波(通常400mVpp程度の小振幅sin波)を受け入れて所定のバイアス電圧を加算する部分である。所定のバイアス電圧は、通常、電源電圧Vddの1/2に設定される。図に示すようにインバータINV1の入出力を高抵抗Rfでブリッジすることにより得られる。
【0016】
閾値加算パルス整形部2は、上記バイアス電圧に所定の電圧加算した閾値電圧で上記バイアス電圧が加算された後の正弦波信号をパルス整形する部分である。即ち、インバータINV2の閾値電圧Vt1は、通常のCMOSインバータの閾値Vt0(=Vdd/2)に所定の電圧v1を加算した値に変更されている。ここで所定の電圧v1は、ディジタルノイズによってクロックパルス生成回路が誤動作するのを防止するために設定されるヒステリシス電圧である。尚、インバータINV2の出力は、インバータINV3によって反転した後出力される。
【0017】
閾値減算パルス整形部3は、上記バイアス電圧に所定の電圧減算した閾値電圧で上記バイアス電圧が加算された後の正弦波信号をパルス整形する部分である。即ち、インバータINV6の閾値電圧Vt2は、通常のCMOSインバータの閾値Vt0(=Vdd/2)から所定の電圧v2を減算した値に変更されている。ここで所定の電圧v2は、ディジタルノイズによってクロックパルス生成回路が誤動作するのを防止するために設定されるヒステリシス電圧である。
【0018】
パルス合成部4は、上記閾値加算パルス整形部2の出力に同期させてクロックパルスを立ち上げ、上記閾値減算パルス整形部3の出力に同期させて前記クロックパルスを立ち下げる部分である。通常RSフリップフロップが用いられる。このRSフリップフロップの出力がインバータINV5で波形整形されてクロック信号として出力される。
【0019】
図2は、本発明によるクロックパルス生成回路の動作タイムチャート(その1)である。
図の上から順番に、ノード1(図1)での電圧波形、ノード2(図1)での電圧波形、ノード3(図1)での電圧波形、ノード5(図1)での電圧波形、及び各電圧波形に共通の時刻を表している。
【0020】
ノード1の電圧波形は、入力バイアス設定部1(図1)が、正弦波信号発生器5(図1)の出力を受け入れてバイアス電圧を加算した後の電圧波形である。従って、小振幅の正弦波がインバータINV1の閾値Vt0(=Vdd/2)を中心として上下に振られている様子を表している。ここで、図中のVt1は、閾値加算パルス整形部2(図1)の閾値を、Vt2は、閾値減算パルス整形部3(図1)の閾値を、それぞれ表している。
【0021】
ノード2での電圧波形は、ノード1の電圧波形で表される信号が閾値加算パルス整形部2(図1)に入力された時に、その出力がインバータINV3(図1)によって反転された波形を表している。
ノード3での電圧波形は、ノード1の電圧波形で表される信号が閾値減算パルス整形部3(図1)に入力された時に、その出力の波形を表している。
【0022】
ノード5の波形は、パルス合成部4(図1)が、閾値加算パルス整形部2の出力と閾値減算パルス整形部3の出力とを受け入れて出力するクロック信号の波形を表している。
時刻順に本発明によるクロックパルス生成回路の動作について説明する。
【0023】
・時刻T1
入力バイアス設定部1に小振幅正弦波信号(ノード1)が入力されて動作を開始する。この時刻では閾値加算パルス整形部2の出力(ノード2)、閾値減算パルス整形部3の出力(ノード3)、パルス合成部4の出力(ノード5)は、共にローレベル(以後Lレベルと記す)である。
【0024】
・時刻T2
小振幅正弦波信号の電圧レベル(ノード1)が増加を続けインバータINV2の閾値Vt1を越えると閾値加算パルス整形部2の出力(ノード2)は、ハイレベル(以後Hレベルと記す)になる。以後このHレベルを維持する。又、閾値加算パルス整形部2の出力(ノード2)を受け入れてパルス合成部4の出力(ノード5)もHレベルになる。以後このHレベルを維持する。
【0025】
・時刻T3
小振幅正弦波信号(ノード1)の電圧レベルが最大値に達し、以後電圧レベルは減少に転ずる。
・時刻T4
小振幅正弦波信号(ノード1)の電圧レベルが減少を続けインバータINV2の閾値Vt1を下回ると閾値加算パルス整形部2の出力は、Lレベルになる。以後このLレベルを維持する。
【0026】
・時刻T5
小振幅正弦波信号(ノード1)の電圧レベルが減少を続けインバータINV6の閾値Vt2を下回ると閾値減算パルス整形部3の出力(ノード3)は、Hレベルになる。以後このHレベルを維持する。又、閾値減算パルス整形部3の出力(ノード3)を受け入れてパルス合成部4の出力(ノード5)は、Lレベルになる。以後このLレベルを維持する。
【0027】
・時刻T6
小振幅正弦波信号(ノード1)の電圧レベルが最小値に達し、以後電圧レベルは増加に転ずる。
・時刻T7 小振幅正弦波信号(ノード1)の電圧レベルが増加を続けインバータINV6の閾値Vt2を越えると閾値加算パルス整形部3の出力(ノード3)は、Lレベルになる。以後このLレベルを維持する。
【0028】
・時刻T8
小振幅正弦波信号の電圧レベル(ノード1)が増加を続けインバータINV2の閾値Vt1を越えると閾値加算パルス整形部2の出力(ノード2)は、Hレベルになる。以後このHレベルを維持する。又、閾値加算パルス整形部2の出力(ノード2)を受け入れてパルス合成部4の出力(ノード5)もHレベルになる。以後このHレベルを維持する。以下同様の動作を繰り返すことになる。
【0029】
以上の結果から、パルス合成部4は、バイアス電圧Vt0を中心として+v1から−v2の範囲に動作しない領域、即ち、ヒステリシス領域を備えることになる。従って、ノイズレベルがピークtoピークでv1+v2の範囲に収まる限り、パルス合成部4の動作に悪影響を及ぼすことがなくなる。又、小振幅の正弦波信号にディジタルノイズが加算された場合について考察する。
【0030】
この場合には、時刻T2の近傍において、小振幅の正弦波信号にディジタルノイズが加算されたレベルが、インバータINV2の閾値Vt1のレベルを上下することがあり得る。そのときノード2の波形は時刻T2の近傍で複数回HレベルとLレベルの間を上下する(図示なし)。しかし、ノード2の波形は、ノード5の波形を立ち上げる役割を持っているのみなので、一旦、ノード5の波形が立ち上がってしまえば、次の周期が始まる時刻T8までは何ら悪影響を及ぼすことが無くなる。
【0031】
次に実際の回路例について説明する。
図3は、入力バイアス設定部の回路図である。
本発明をIC基板上に実現した場合の入力バイアス設定部1(図1)の実際の回路例である。
図に示すように入力バイアス設定部1は、トランジスタ群A、トランジスタ群B、トランジスタ群Cを備える。これらのトランジスタ群について個々に説明する。
【0032】
トランジスタ群Aは、ノード1とノード7をブリッジするRf(図1)に該当する部分である。トランジスタTp3、及びトランジスタTn2はICの静電破壊等を防止するための保護回路であり本発明の動作には直接関係していない部分である。トランジスタTp4、トランジスタTp5、トランジスタTn3、トランジスタTn4は、それらのオン抵抗によってRf(図1)の抵抗値を定めている部分である。
【0033】
トランジスタ群Bは、インバータINV1(図1)に該当する部分である。通常の稼働状態ではトランジスタTp2(トランジスタ群Cに属する)がオン状態に設定されている。従って、トランジスタTp1と、トランジスタTn1とからなるトランジスタアレイを電源抵抗R1によって電源電圧Vddに接続し、グランド抵抗R2によってグランドに接地し、インバータを構成している。ここで電源抵抗R1及びグランド抵抗R2は、トランジスタTp1と、トランジスタTn1に流れる電流を制限する電流制限抵抗である。このインバータの入力ノードはノード1に、出力ノードはノード7に接続されている。
【0034】
トランジスタ群Cは、インバータのパワーダウン制御回路である。ノード1に信号入力が無い場合(非稼働状態)等にインバータに流れる電流を制限してICの消費電流を削減する回路である。本発明には直接関連しないために図1には含まれていない部分である。このトランジスタ群Cの動作の概要について説明する。
【0035】
インバータの通常の稼働状態では、図のパワーダウン入力ノードはLレベルに設定されている。従って、トランジスタTp2は、オン状態に、トランジスタTn2は、オフ状態になっている。ノード1に信号入力が無い場合(非稼働状態)には、パワーダウン入力ノードにHレベルのパワーダウン信号が印加される。そのとき、トランジスタTp2は、オフ状態に、トランジスタTn2はオン状態に換わる。その結果インバータINV1に流れる電流は激減する。
【0036】
図4は、パルス整形部の回路図である。
本発明をIC基板上に実現した場合の閾値加算パルス整形部2(図1)、閾値減算パルス整形部3(図1)、パルス合成部4(図1)の実際の回路例である。
(a)は、回路図を示し、(b)は、閾値算出式の説明図である。
【0037】
図より、閾値加算パルス整形部2は、トランジスタTp6と、トランジスタTn5とからなるトランジスタアレイを電源抵抗R3によって電源電圧Vddに接続し、グランド抵抗R4によってグランドに接地し、インバータ(図1のINV2に該当)を構成している。以上の構成は、上記入力バイアス設定部1での説明と全く同様なので説明を省略する。
ここで電源抵抗R3及びグランド抵抗R4は、トランジスタTp6と、トランジスタTn5に流れる電流を制限する電流制限抵抗であるとともにこのインバータの閾値を設定する部分である。
【0038】
このインバータ(図1のINV2に該当)の入力ノードはノード1に、出力ノードはノード6に接続されている。又トランジスタTp7とトランジスタTn6とは、このインバータのパワーダウン制御回路である。ノード1に信号入力が無い場合等にこのインバータに流れる電流を制限してICの消費電流を削減する回路である。以上の説明は、上記入力バイアス設定部1での説明と全く同様なので説明を省略する。又インバータINV11は、ノード6の波形を反転してパルス整形するインバータであり図1のインバータINV3に該当する部分である。
【0039】
次にこのインバータの閾値設定方法について説明する。
図4(b)において、Rplimは、図4(a)の電源抵抗R3に、Rponは、図4(a)のトランジスタTp6のオン抵抗に、Rnonは、図4(a)のトランジスタTn5のオン抵抗に、Rplimは、図4(a)のグランド抵抗R4にそれぞれ該当し、
Vt=Vdd×(Rnon+Rnlim)/(Rplim+Rpon+Rnon+Rnlim) …(1式)
となる。
【0040】
従って、閾値電圧Vt1は、(1式)より、Vt1=Vdd×(トランジスタTn5のオン抵抗+R4)/(R4+トランジスタTn5のオン抵抗+トランジスタTp6のオン抵抗+R3)となる。即ち、R4、R3の値を増減することによって閾値電圧Vt1を容易に設定することができる。
【0041】
閾値減算パルス整形部3は、トランジスタTp8と、トランジスタTn7とからなるトランジスタアレイを電源抵抗R5によって電源電圧Vddに接続し、グランド抵抗R6によってグランドに接地し、インバータ(図1のINV6に該当)を構成している。以上の構成は、上記入力バイアス設定部1での説明と全く同様なので説明を省略する。
ここで電源抵抗R5及びグランド抵抗R6は、トランジスタTp8と、トランジスタTn7に流れる電流を制限する電流制限抵抗であるとともに、このインバータの閾値を設定する部分である。
【0042】
このインバータ(図1のINV6に該当)の入力ノードはノード1に接続され、出力ノードにはインバータINV12が接続されている。又トランジスタTp9とトランジスタTn8とは、このインバータのパワーダウン制御回路である。ノード1に信号入力が無い場合等にこのインバータに流れる電流を制限してICの消費電流を削減する回路である。以上の説明は、上記入力バイアス設定部1での説明と全く同様なので説明を省略する。又従属接続されるインバータINV12、及びインバータINV13は、このインバータの出力をパルス整形するバッファとして働いている部分である。図1には記載されていない部分である。
【0043】
次にこのインバータの閾値設定方法について説明する。図4(b)において、Rplimは、図4(a)の電源R5に、Rponは、図4(a)のトランジスタTp8のオン抵抗に、Rnonは、図4(a)のトランジスタTn7のオン抵抗に、Rplimは、図4(a)のグランド抵抗R6にそれぞれ該当する。
【0044】
従って、閾値電圧Vt2は、(1式)より、Vt2=Vdd×(トランジスタTn7のオン抵抗+R6)/(R6+トランジスタTn7のオン抵抗+トランジスタTp8のオン抵抗+R5)となる。即ち、R6、R5の値を増減することによって閾値電圧Vt2を容易に設定することができる。
【0045】
パルス合成部4は、クロックパルスの立ち上がりエッジを閾値加算パルス整形部2の出力の立ち上がりエッジに同期させ、クロックパルスの立ち下がりエッジを閾値減算パルス整形部3の出力の立ち上がりエッジに同期させてクロックパルスを出力する部分である。
ノアゲートNOR1、ノアゲートNOR2、とからなるRSフリップフロップと、その出力パルス(クロックパルス)をパルス整形するインバータINV14とを備える。
【0046】
以上説明した本発明によるクロックパルス生成回路の試験結果について説明する。
図5は、本発明によるクロックパルス生成回路の動作タイムチャート(その2)である。
図の上から順番に、ノード1(図3又は図4)での電圧波形、ノード2(図4)での電圧波形、ノード3(図4)での電圧波形、ノード5(図4)での電圧波形、及び各電圧波形に共通の時刻を表している。
【0047】
ノード1の電圧波形は、入力バイアス設定部1(図3)が、正弦波信号発生器5(図1)の出力を受け入れてバイアス電圧を加算した後の電圧波形である。従って、小振幅の正弦波がバイアス電圧(=Vdd/2)を中心として上下に振られ、さらに、その小振幅の正弦波には、ディジタルノイズが混入されている様子を表している。ここで、図中のVt1は、閾値加算パルス整形部2(図4)の閾値を、Vt2は、閾値減算パルス整形部3(図4)の閾値を、それぞれ表している。
【0048】
ノード2での電圧波形は、ノード1の電圧波形で表される信号が閾値加算パルス整形部2(図4)に入力された時に、その出力がインバータINV11(図4)によって反転された波形を表している。
ノード3での電圧波形は、ノード1の電圧波形で表される信号が閾値減算パルス整形部3(図1)に入力された時に、その出力がインバータINV12とインバータINV13との従属接続からなるバッファによって波形整形された後の波形を表している。
ノード5の波形は、パルス合成部4(図4)が、閾値加算パルス整形部2(図4)の出力と閾値減算パルス整形部3(図4)の出力とを受け入れて出力するクロック信号の波形を表している。
【0049】
図に示すように、閾値加算パルス整形部2の出力(ノード2)は、小振幅の正弦波にディジタルノイズが混入された信号のレベルが閾値Vt1を越えた時刻T2でHレベルに変化し、そのレベルが閾値Vt1を下回った時刻T4でLレベルに変化している。又、閾値減算パルス整形部3の出力(ノード3)は、小振幅の正弦波にディジタルノイズが混入された信号のレベルが閾値Vt2を下回った時刻T5でHレベルに変化し、そのレベルが閾値Vt2を越えた時刻T7でLレベルに変化している。更に、パルス合成部4の出力(ノード4)は、閾値加算パルス整形部2の出力(ノード2)の立ち上がりに同期してHレベルに変化し、閾値減算パルス整形部3の出力(ノード3)の立ち上がりに同期してLレベルに変化している。
【0050】
従って、小振幅の正弦波にディジタルノイズが混入された信号のレベルが閾値Vt1よりも低く、閾値Vt2よりも高い場合には、このパルス生成回路は動作しない。又、閾値加算パルス整形部2の出力(ノード2)は、パルス合成部4の出力(ノード4)をHレベルに変化させる役目のみを負っておりLレベルに変化させる役目を負っていない。従って時刻T2の近傍において、仮にディジタルノイズに起因して閾値加算パルス整形部2の出力(ノード2)がHレベルとLレベルの間を複数回往復したとしてもパルス合成部4の出力(ノード4)は、一旦、Hレベルに変化した後は、その状態を維持し続けることになる。
【0051】
更に、閾値減算パルス整形部3の出力(ノード3)は、パルス合成部4の出力(ノード4)をLレベルに変化させる役目のみを負っておりHレベルに変化させる役目を負っていない。従って時刻T5の近傍において、仮にディジタルノイズに起因して閾値減算パルス整形部3の出力(ノード3)がHレベルとLレベルの間を複数回往復したとしてもパルス合成部4の出力(ノード4)は、一旦、Lレベルに変化した後は、その状態を維持し続けることになる。
【0052】
以上の説明ではトランジスタのオン抵抗は不変のものとして取扱い、閾値の設定は、トランジスタアレイのドレイン又はソースに接続される抵抗の値を変化させることで実現している。しかし、本発明は、この例に限定されるものではない。即ち、トランジスタアレイのドレイン又はソースに接続される抵抗の値を不変にし、あるいは又抵抗を接続せずにトランジスタのオン抵抗を増加又は減少させることによっても可能である。以下にその原理について説明する。
【0053】
図6は、閾値加減算の原理図である。
(a)は、IC基板上での拡散領域21とゲート電極22との相互関係を説明する平面図であり、(b)は、閾値算出式の説明図である。
(a)より、チャネル長Lcを一定とするとチャネル幅Wcを大きく設定する事によってトランジスタのオン抵抗を減少させることができる。同様にチャネル幅Wcを一定とするとチャネル長を大きく設定することによってオン抵抗を増加させることができる。
【0054】
以上の結果、図5(b)のインバータの閾値は、トランジスタTp23のオン抵抗RponとトランジスタTn24のオン抵抗Rnonから、
Vt=Vdd×Rnon/(Rpon+Rnon) …(2式)
として求めることができる。
【0055】
【発明の効果】
以上説明したように、小振幅の正弦波信号をVdd(電源電圧)の1/2の電圧レベルを中心にして上下に振らせ、この信号を2個のパルス整形回路を用いて波形整形し、一方のパルス整形回路の閾値を、1/2Vdd+v1に設定し、他方のパルス整形回路の閾値を、1/2Vdd−v2に設定し、この2個のパルス整形回路の一方の出力にクロックパルスの立ち上がりを同期させ、他方の出力にクロックパルスの立ち下がりを同期させることによって以下の効果を得る。
1.ピークtoピークがv1+v2以下のディジタルノイズが進入してきても、このディジタルノイズのみによっては、パルス整形回路は動作しないという効果を得る。
2.又、小振幅の正弦波信号にディジタルノイズが加算された場合であって、それぞれのパルス整形回路が小振幅の正弦波信号の1周期内で複数回オン・オフした場合であっても、誤動作のない正確なクロックパルスを得ることができるという効果を得る。
【図面の簡単な説明】
【図1】本発明の基本構成ブロック図である。
【図2】本発明によるクロックパルス生成回路の動作タイムチャート(その1)である。
【図3】入力バイアス設定部の回路図である。
【図4】パルス整形部の回路図である。
【図5】本発明によるクロックパルス生成回路の動作タイムチャート(その2)である。
【図6】閾値加減算の原理図である。
【符号の説明】
1 入力バイアス設定部
2 閾値加算パルス整形部
3 閾値減算パルス整形部
4 パルス合成部
5 正弦波信号発生器
Claims (3)
- 小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、
前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、
前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、
出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、
前記閾値加算パルス整形部、及び前記閾値減算パルス整形部は、IC(集積回路)基板上に形成されるP型トランジスタとN型トランジスタを接続したトランジスタアレイを含み、
前記閾値電圧に設定電圧を加減すべく前記基板上における前記P型トランジスタとN型トランジスタのチャネルの幅が設定されることを特徴とするクロックパルス生成回路。 - 小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、
前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、
前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、
出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、
前記閾値加算パルス整形部、及び前記閾値減算パルス整形部は、IC基板上に形成されるP型トランジスタとN型トランジスタを接続したトランジスタアレイを含み、
前記閾値電圧に設定電圧を加減すべく前記基板上における前記P型トランジスタとN型トランジスタのチャネルの長さが設定されることを特徴とするクロックパルス生成回路。 - 小振幅の正弦波信号を受け入れて電源電圧に基づいて規定されるバイアス電圧を生成して加算する入力バイアス設定部と、
前記バイアス電圧に設定電圧を生成して加算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値加算パルス整形部と、
前記バイアス電圧から設定電圧を生成して減算した閾値電圧で前記バイアス電圧が加算された後の正弦波信号をパルス整形する閾値減算パルス整形部と、
出力すべきクロックパルスの立ち上がり、及び立ち下がりの何れか一方のエッジを前記閾値加算パルス整形部の出力に同期させ、他方のエッジを前記閾値減算パルス整形部の出力に同期させて、該クロックパルスを出力するパルス合成部とを備えるクロックパルス生成回路であって、
前記バイアス設定部、前記閾値加算パルス整形部及び前記閾値減算パルス整形部の少なくとも一つに、前記正弦波信号の非入力時に電源からの動作電流を制限するパワーダウン制御回路が設けられていることを特徴とするクロックパルス生成回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002323374A JP3569754B2 (ja) | 2002-11-07 | 2002-11-07 | クロックパルス生成回路 |
US10/397,182 US6828840B2 (en) | 2002-11-07 | 2003-03-27 | Clock pulse generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002323374A JP3569754B2 (ja) | 2002-11-07 | 2002-11-07 | クロックパルス生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004157804A JP2004157804A (ja) | 2004-06-03 |
JP3569754B2 true JP3569754B2 (ja) | 2004-09-29 |
Family
ID=32211905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002323374A Expired - Fee Related JP3569754B2 (ja) | 2002-11-07 | 2002-11-07 | クロックパルス生成回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6828840B2 (ja) |
JP (1) | JP3569754B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10587248B2 (en) | 2017-01-24 | 2020-03-10 | International Business Machines Corporation | Digital logic circuit for deterring race violations at an array test control boundary using an inverted array clock signal feature |
CN109768785B (zh) * | 2019-03-05 | 2023-06-27 | 上海联影医疗科技股份有限公司 | 一种急停控制电路和集成ct的rt系统 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2163199B1 (de) | 1971-12-20 | 1973-11-22 | Hoesch Werke Ag, 4600 Dortmund | Mittenfreies grosslager |
JPH0715297A (ja) | 1993-06-28 | 1995-01-17 | Nec Corp | クロック信号受信回路 |
JP3415570B2 (ja) * | 2000-07-13 | 2003-06-09 | エヌイーシーマイクロシステム株式会社 | Crtモニタ用pllシステム |
US6407596B1 (en) * | 2001-04-03 | 2002-06-18 | National Semiconductor Corporation | Apparatus and method for a clock period subdivider |
-
2002
- 2002-11-07 JP JP2002323374A patent/JP3569754B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-27 US US10/397,182 patent/US6828840B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004157804A (ja) | 2004-06-03 |
US20040090258A1 (en) | 2004-05-13 |
US6828840B2 (en) | 2004-12-07 |
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Legal Events
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---|---|---|---|
A521 | Request for written amendment filed |
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|
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S531 | Written request for registration of change of domicile |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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