JP2004235688A - 半導体集積回路 - Google Patents
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Abstract
【課題】入力信号の周波数に応じてジッタ等を低減することができるＰＬＬ回路を含む半導体集積回路を提供する。
【解決手段】入力信号の周波数が、２０ＭＨｚより上又は下の帯域に属するかを表す制御信号を生成して出力する入力信号周波数判定回路２と、半導体集積回路１の出力信号を分周して出力する分周回路７と、入力信号と分周回路７の出力信号の位相差を表す信号を生成する位相検出回路３と、位相検出回路３の出力信号に基づく電位を、制御信号に応じた特性で生成して出力するチャージポンプ回路４と、チャージポンプ回路４の出力電位を、制御信号に応じた特性で濾波して出力するループフィルタ回路５と、ループフィルタ回路の出力電位に基づく周波数の信号を、制御信号に応じた特性で生成し、半導体集積回路１の出力信号として出力する電圧制御発振回路６とを具備する。
【選択図】 図１
【解決手段】入力信号の周波数が、２０ＭＨｚより上又は下の帯域に属するかを表す制御信号を生成して出力する入力信号周波数判定回路２と、半導体集積回路１の出力信号を分周して出力する分周回路７と、入力信号と分周回路７の出力信号の位相差を表す信号を生成する位相検出回路３と、位相検出回路３の出力信号に基づく電位を、制御信号に応じた特性で生成して出力するチャージポンプ回路４と、チャージポンプ回路４の出力電位を、制御信号に応じた特性で濾波して出力するループフィルタ回路５と、ループフィルタ回路の出力電位に基づく周波数の信号を、制御信号に応じた特性で生成し、半導体集積回路１の出力信号として出力する電圧制御発振回路６とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、ＰＬＬ回路が用いられている。ＰＬＬ回路は、入力信号に位相又は周波数が同期した発振信号を発生する回路である。一般に、ＰＬＬ回路は、分周回路と、位相検出回路と、チャージポンプ回路と、ループフィルタ回路と、電圧制御発振回路とを具備する。
ＰＬＬ回路においては、入力信号の周波数が変わる場合に、ジッタ等を低減するため、ユーザが、分周回路、位相検出回路、チャージポンプ回路、ループフィルタ回路、又は、電圧制御発振回路の特性を調整する必要がある。これらの回路の特性調整は、各々の回路が有するアナログ調整ピンを操作することにより行う。
【０００３】
しかしながら、従来のＰＬＬ回路においては、入力信号の周波数が変わる都度、ユーザが分周回路、位相検出回路、チャージポンプ回路、ループフィルタ回路、又は、電圧制御発振回路の特性を調整しなければならないため、操作が煩雑であった。また、従来のＰＬＬ回路においては、入力信号の周波数がダイナミックに変化する場合には対応できなかった。
【０００４】
ところで、複数の入力クロック周波数に対しても自動的に内部クロック周波数を一定にできるクロック発生回路が知られている（例えば、特許文献１参照）。
【０００５】
特許文献１には、クロックの周波数を判定する周波数判定装置と、入力クロックとリファレンスクロックとの位相の比較を行なう位相比較器と、位相比較器から出力された位相差電圧から高周波成分を除去するループフィルタと、ループフィルタの出力電圧を入力とし入力クロックの２倍以上の周波数の内部クロックを出力する電圧制御発振器と、電圧制御発振器の出力を周波数判定装置で判定された結果に従って一定周波数に分周する第１の分周装置と、第１の分周装置の出力を周波数判定装置で判定された結果に従って入力クロック周波数と同じ周波数に分周する第２の分周装置とを備え、複数の入力クロック周波数に対しても内部クロック周波数を一定にすることを特徴とするクロック発生装置が掲載されている。
【０００６】
しかしながら、特許文献１に掲載されているクロック発生装置は、第１の分周装置が、電圧制御発振器の出力を周波数判定装置で判定された結果に従って一定周波数に分周し、第２の分周装置が、第１の分周装置の出力を周波数判定装置で判定された結果に従って入力クロック周波数と同じ周波数に分周することにより、複数の入力クロック周波数に対しても内部クロック周波数を一定にするものではあるが、位相検出回路の出力信号に基づく電位を入力周波数に応じた特性で生成して出力するチャージポンプ回路、チャージポンプ回路の出力電位を入力周波数に応じた特性で濾波して出力するループフィルタ回路、及び、ループフィルタ回路の出力電位に基づく周波数の信号を入力周波数に応じた特性で生成し出力する電圧制御発振回路を具備するものではなく、入力クロック周波数に応じて回路の特性を最適化してジッタ等を低減するものでもない。
【０００７】
【特許文献１】
特開平８−２９２２１６号公報（第２−５頁、図３）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＰＬＬ回路を含む半導体集積回路であって、入力信号の周波数に応じてジッタ等を低減することができる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、入力信号の周波数が、入力信号の周波数がとり得る周波数帯域を分割したＮ個（Ｎは、２以上の自然数）の帯域のいずれの帯域に属するかを表す制御信号を生成して出力する入力信号周波数判定回路と、出力信号を分周して出力する分周回路と、入力信号と分周回路が出力する信号の位相差を表す信号を生成して出力する位相検出回路と、位相検出回路が出力する信号に基づく電位を、制御信号に応じた特性で生成して出力するチャージポンプ回路と、チャージポンプ回路が出力する電位を、制御信号に応じた特性で濾波して出力するループフィルタ回路と、ループフィルタ回路が出力する電位に基づく周波数の信号を、制御信号に応じた特性で生成し、出力信号として出力する電圧制御発振回路とを具備する。
【００１０】
ここで、分周回路が、出力信号を制御信号に応じた特性で分周して出力し、位相検出回路が、分周回路が出力する信号と入力信号の位相差を、制御信号に応じた特性で出力することとしても良い。
【００１１】
また、入力信号周波数判定回路が、所定の第１の電流、及び第１の電流に比例する第２の電流を出力する電流出力回路と、入力信号に基づいて、所定のタイミングでハイレベルとなる第１のタイミング信号、及び第１のタイミング信号がローレベルのときに所定のタイミングでハイレベルとなる第２のタイミング信号を出力するタイミング信号発生回路と、第１のタイミング信号がハイレベルのときに第１の電流を電流出力回路から受け取って出力するスイッチ回路と、ドレインがスイッチ回路の出力に接続され、ソースに所定の電位が供給され、ゲートに第２のタイミング信号が入力されるトランジスタと、一端がトランジスタのドレインに接続され、他端に所定の電位が供給されるキャパシタと、第２の電流に基づいて電位を生成し出力する電位生成回路と、キャパシタの一端の電位と電位生成回路が出力する電位とを比較し、比較結果としての信号を出力するコンパレータと、コンパレータが出力する信号を所定時間遅延させて出力する遅延回路と、第２のタイミング信号に同期して、遅延回路の出力信号をラッチし、ラッチした信号を反転させた信号を制御信号として出力するＤ型フリップフロップとを具備することとしても良い。
【００１２】
さらに、電位生成回路が、一端に第２の電流が供給され、他端に所定の電位が供給され、一端の電位をコンパレータに出力する抵抗を具備することとしても良い。また、抵抗が、拡散抵抗、ポリ抵抗、又は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）抵抗であることとしても良い。
【００１３】
上記の構成によれば、入力信号の周波数に応じてジッタ等を低減することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係る半導体集積回路を示す図である。図１に示すように、半導体集積回路１は、入力信号周波数判定回路２と、位相検出回路３と、チャージポンプ回路４と、ループフィルタ回路５と、電圧制御発振回路６と、分周回路７とを具備する。入力信号周波数判定回路２、位相検出回路３、チャージポンプ回路４、ループフィルタ回路５、電圧制御発振回路６、及び、分周回路７は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を構成する。
【００１５】
半導体集積回路１には、所定の周波数のクロック信号である入力信号ＲＥＦＣＫが外部から入力される。この入力信号ＲＥＦＣＫは、入力信号周波数判定回路２及び位相検出回路３に供給される。
入力信号周波数判定回路２は、入力信号ＲＥＦＣＫの周波数が所定の周波数（ここでは、２０ＭＨｚとする）で分割された２つの周波数帯域のいずれの周波数帯域に属するかを表す制御信号ＨＳを出力する回路である。入力信号周波数判定回路２は、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより下の帯域に属する場合にはローレベルの制御信号ＨＳを出力し、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより上の帯域に属する場合にはハイレベルの制御信号ＨＳを出力する。
【００１６】
図２は、入力信号周波数判定回路２の内部構成を示す図である。図２に示すように、入力信号周波数判定回路２は、タイミング信号発生回路１１と、スイッチ１２と、定電流源１３と、基準電位生成回路１４と、ＮチャネルトランジスタＱＮ１と、キャパシタＣ１と、コンパレータ１５と、遅延回路１６と、Ｄ型フリップフロップ１７とを具備する。
【００１７】
図３は、図２の定電流源１３の内部構成を示す図である。図３に示すように、定電流源１３は、電気的特性が比例する２個のＰチャネルトランジスタＱＰ１、ＱＰ２を具備する。
トランジスタＱＰ１、ＱＰ２は、ソースが高電位側の電源電位（ここでは、ＶＤＤ）に接続されており、ゲートに所定のバイアス電位ＶＰＢが供給されている。トランジスタＱＰ１のドレインは、スイッチ１２に接続されており、トランジスタＱＰ１のソース〜ドレイン経路を流れる定電流Ｒ１は、スイッチ１２に供給される。トランジスタＱＰ２のドレインは、基準電位生成回路１４に接続されており、トランジスタＱＰ２のソース〜ドレイン経路を流れる定電流Ｒ２は、基準電位生成回路１４に供給される。
なお、チャネルトランジスタＱＰ１、ＱＰ２の電気的特性が比例するため、定電流Ｒ１、Ｒ２は比例することとなる。
【００１８】
再び図２を参照すると、タイミング信号発生回路１１には、入力信号ＲＥＦＣＫが供給される。タイミング信号発生回路１１は、この入力信号ＲＥＦＣＫに基づいて、所定の第１のタイミングでハイレベル又はローレベルとなる第１のタイミング信号ＣＣ、及び所定の第２のタイミングでハイレベル又はローレベルとなる第２のタイミング信号ＤＩＳＣを生成する。なお、第１のタイミング信号ＣＣと第２のタイミング信号ＤＩＳＣは、同時にハイレベルとはならないように生成される。
【００１９】
第１のタイミング信号ＣＣは、スイッチ１２に供給される。スイッチ１２は、第１のタイミング信号ＣＣがハイレベルのときにオンとなり、定電流源１３が出力する第１の定電流Ｒ１をトランジスタＱＮ１のドレイン及びキャパシタＣ１の一端に供給する。スイッチ１２は、第１のタイミング信号ＣＣがローレベルのときにオフとなり、第１の定電流Ｒ１のトランジスタＱＮ１及びキャパシタＣ１への供給を遮断する。
トランジスタＱＮ１のソースは、低電位側の電源電位ＶＳＳに接続されており、ゲートには、第２のタイミング信号ＤＩＳＣが入力される。トランジスタＱＮ１のドレインは、キャパシタＣ１の一端と接続されており、キャパシタＣ１の他端は、低電位側の電源電位ＶＳＳに接続されている。
【００２０】
このように構成された結果、トランジスタＱＮ１のドレイン及びキャパシタＣ１の一端の電位（以下、「電位Ｖ１」ともいう）は、第１のタイミング信号ＣＣがハイレベルとなると、定電流Ｒ１によってキャパシタＣ１がチャージされるため、ランプ状に上昇する。また、電位Ｖ１は、第２のタイミング信号ＤＩＳＣがハイレベルとなると、キャパシタＣ１にチャージされた電荷がトランジスタＱＮ１を介してディスチャージされるため、ローレベルとなる。
【００２１】
図４は、図２の基準電位生成回路１４の内部構成を示す図である。図４に示すように、基準電位生成回路１４は、抵抗Ｒｖを具備する。抵抗Ｒｖの一端には、定電流Ｒ２が定電流源１３から供給される。抵抗Ｒｖの他端は、低電位側の電源電位（ここでは、ＶＳＳ）に接続されている。抵抗Ｒｖの一端の電位は、定電流Ｒ２の電流値に抵抗Ｒｖの抵抗値を乗じ、さらにＶＳＳを加えた電位となる。この電位が基準電位ＶＲＥＦとしてコンパレータ１５の反転入力に供給される。なお、本実施形態においては、基準電位ＶＲＥＦは、およそ０．７Ｖ程度である。また、抵抗Ｒｖとして、拡散抵抗、ポリ抵抗、又は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）抵抗を用いることができる。
コンパレータ１５の非反転入力には、電位Ｖ１が入力され、反転入力には、基準電位ＶＲＥＦが入力される。コンパレータ１５の出力信号（以下、「信号ＣＭＰ」ともいう）は、Ｖ１＞ＶＲＥＦの場合にハイレベルとなり、Ｖ１＜ＶＲＥＦの場合にローレベルとなる。
【００２２】
遅延回路１６は、信号ＣＭＰを所定の遅延時間だけ遅延させて出力する。遅延回路１６の出力信号は、Ｄ型フリップフロップ１７のＤ入力に供給される。
フリップフロップ１７のクロック入力には、第２のタイミング信号ＤＩＳＣが供給されており、フリップフロップ１７は、第２のタイミング信号ＤＩＳＣの立ち上がりエッジで遅延回路１６の出力信号をラッチする。フリップフロップ１７の反転出力信号が、制御信号ＨＳとして、チャージポンプ回路４、ループフィルタ５、及び、電圧制御発振回路６（図１参照）に供給される。
【００２３】
図５は、周波数が１０ＭＨｚの入力信号ＲＥＦＣＫが入力される場合における、入力信号周波数判定回路２の動作タイミングを示すタイミングチャートである。図５に示すように、入力信号ＲＥＦＣＫは、１０ＭＨｚの周波数でハイレベル又はローレベルに変化する。初期時刻ｔ０において、信号ＣＭＰは、過渡状態となっており、所定時間の後、ローレベルで安定する。また、制御信号ＨＳは、ハイレベルとなっている。
時刻ｔ１において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第１のタイミング信号ＣＣが立ち上がるとともに、第２のタイミング信号ＤＩＳＣが立ち下がる。これにより、キャパシタＣ１のチャージが開始され、電位Ｖ１は、ランプ状に上昇する。
【００２４】
一方、基準電位ＶＲＥＦは、０．７Ｖ程度で一定しており、時刻ｔ２において、電位Ｖ１が基準電位ＶＲＥＦよりも高くなる。これにより、信号ＣＭＰは、コンパレータ１５の動作遅延時間の後、時刻ｔ３において、ハイレベルとなる。
時刻ｔ４において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第１のタイミング信号ＣＣが立ち下がる。これにより、キャパシタＣ１のチャージが停止され、電位Ｖ１の上昇は、停止する。
【００２５】
さらに、時刻ｔ５において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第２のタイミング信号ＤＩＳＣが立ち上がる。これにより、キャパシタＣ１がディスチャージされ、電位Ｖ１は、その後ローレベルとなる。これにより、信号ＣＭＰもローレベルとなる。
一方、第２のタイミング信号ＤＩＳＣの立ち上がりエッジにおいて、遅延回路１６の出力信号はハイレベルとなっており、フリップフロップ１７は、この遅延回路１６の出力信号をラッチする。従って、時刻ｔ５からフリップフロップ１７の動作遅延時間の後、制御信号ＨＳは、ローレベルとなる。これ以降、制御信号ＨＳは、ローレベルで一定となる。
【００２６】
図６は、周波数が３０ＭＨｚの入力信号ＲＥＦＣＫが入力される場合における、入力信号周波数判定回路２の動作タイミングを示すタイミングチャートである。図６に示すように、入力信号ＲＥＦＣＫは、３０ＭＨｚの周波数でハイレベル又はローレベルに変化する。初期時刻ｔ１０において、信号ＣＭＰは、過渡状態となっており、所定時間の後、ローレベルで安定する。また、制御信号ＨＳは、ハイレベルとなっている。
時刻ｔ１１において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第１のタイミング信号ＣＣが立ち上がるとともに、第２のタイミング信号ＤＩＳＣが立ち下がる。これにより、キャパシタＣ１のチャージが開始され、電位Ｖ１は、ランプ状に上昇する。
【００２７】
時刻ｔ１２において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第１のタイミング信号ＣＣが立ち下がる。これにより、キャパシタＣ１のチャージが停止され、電位Ｖ１の上昇は、停止する。
一方、基準電位ＶＲＥＦは、０．７Ｖ程度で一定であり、電位Ｖ１は、基準電位ＶＲＥＦよりも低い。従って、信号ＣＭＰは、ローレベルのまま変化しない。
【００２８】
さらに、時刻ｔ１３において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第２のタイミング信号ＤＩＳＣが立ち上がる。これにより、キャパシタＣ１がディスチャージされ、電位Ｖ１は、その後ローレベルとなる。信号ＣＭＰは、ローレベルのまま変化しない。
一方、第２のタイミング信号ＤＩＳＣの立ち上がりエッジにおいて、遅延回路１６の出力信号はローレベルとなっており、フリップフロップ１７は、この遅延回路１６の出力信号をラッチする。従って、制御信号ＨＳは、ローレベルのまま変化しない。
【００２９】
このように、入力信号周波数判定回路２は、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより下の帯域に属する場合にはローレベルの制御信号ＨＳを出力し、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより上の帯域に属する場合にはハイレベルの制御信号ＨＳを出力する。
なお、定電流源１３の温度変化等により定電流Ｒ１、Ｒ２が変動しても、定電流Ｒ１、Ｒ２の比例関係は維持され、コンパレータ１５の入力電位である電位Ｖ１、基準電位ＶＲＥＦは同じ比で変動する。従って、定電流源１３の温度変化等が生じた場合であっても、制御信号ＨＳは、その影響を受け難く、安定する。
【００３０】
再び図１を参照すると、チャージポンプ回路４は、位相検出回路３の出力信号に基づく電位を、制御信号ＨＳに応じた特性で生成して出力する。制御信号ＨＳに応じた特性で電位を生成するために、例えば、チャージポンプ回路４のゲインが、制御信号ＨＳに応じて切り換えられることとしても良い。
ループフィルタ回路５は、チャージポンプ回路４の出力電位を、制御信号ＨＳに応じた特性で濾波して出力する。制御信号ＨＳに応じた特性で濾波するために、例えば、ループフィルタ回路５の時定数が、制御信号ＨＳに応じて切り換えられることとしても良い。
【００３１】
電圧制御発振回路６は、ループフィルタ回路５の出力電位に基づく周波数の信号を、制御信号ＨＳに応じた特性で生成し、半導体集積回路１の出力信号として出力する。制御信号ＨＳに応じた特性で信号を生成するために、例えば、電圧制御発振回路６の時定数又はゲインが、制御信号ＨＳに応じて切り換えられることとしても良い。
分周回路７は、電圧制御発振回路６の出力信号を分周して、位相検出回路３に出力する。位相検出回路３は、入力信号ＲＥＦＣＫと分周回路７の出力信号の位相差を表す信号を生成して、チャージポンプ回路４に出力する。
【００３２】
このように、半導体集積回路１によれば、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより下の帯域に属するか又は２０ＭＨｚより上の帯域に属するかに応じて、チャージポンプ回路４が、位相検出回路３の出力信号に基づく電位を制御信号ＨＳに応じた特性で生成し、ループフィルタ回路５が、チャージポンプ回路４の出力電位を制御信号ＨＳに応じた特性で濾波して出力し、電圧制御発振回路６が、ループフィルタ回路５の出力電位に基づく周波数の信号を制御信号ＨＳに応じた特性で生成する。これにより、半導体集積回路１の出力信号のジッタ等を入力信号の周波数に応じて低減することができる。
【００３３】
なお、本実施形態においては、入力信号周波数判定回路２が、入力信号ＲＥＦＣＫの周波数が２つの周波数帯域（２０ＭＨｚより下の帯域又は２０ＭＨｚより上の帯域）のいずれに属するかを表す制御信号ＨＳを生成し出力することとしているが、入力信号周波数判定回路２が、入力信号ＲＥＦＣＫの周波数が３つ以上の周波数帯域のいずれに属するかを表す制御信号を生成し出力することとしても良い。
【００３４】
次に、本発明の第２の実施形態について説明する。図７は、本発明の第２の実施形態に係る半導体集積回路の概要を示す図である。図７に示すように、半導体集積回路２０は、入力信号周波数判定回路２と、チャージポンプ回路４と、ループフィルタ回路５と、電圧制御発振回路６と、位相検出回路２１と、分周回路２２とを具備する。入力信号周波数判定回路２、チャージポンプ回路４、ループフィルタ回路５、電圧制御発振回路６、位相検出回路２１、及び、分周回路２２は、ＰＬＬ回路を構成する。
分周回路２２は、電圧制御発振回路６の出力信号を制御信号ＨＳに応じた特性で分周し、位相検出回路２１に出力する。位相検出回路２１は、入力信号ＲＥＦＣＫと分周回路２２の出力信号の位相差を表す信号を制御信号ＨＳに応じた特性で生成し、チャージポンプ回路４に出力する。
【００３５】
このように、分周回路２２が、電圧制御発振回路６の出力信号を制御信号ＨＳに応じた特性で分周し、位相検出回路２１が、入力信号ＲＥＦＣＫと分周回路２２の出力信号の位相差を表す信号を制御信号ＨＳに応じた特性で生成することにより、出力信号のジッタ等を入力信号の周波数に応じてより低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路を示す図。
【図２】図１の入力信号周波数判定回路２の内部構成を示す図。
【図３】図２の定電流源１３の内部構成を示す図。
【図４】図２の基準電位生成回路１４の内部構成を示す図。
【図５】図１の入力信号周波数判定回路２のタイミングチャート。
【図６】図１の入力信号周波数判定回路２のタイミングチャート。
【図７】本発明の第２の実施形態に係る半導体集積回路を示す図。
【符号の説明】
１、２０ 半導体集積回路、２ 入力信号周波数判定回路、３、２１ 位相検出回路、４ チャージポンプ回路、５ ループフィルタ回路、６ 電圧制御発振回路、７、２２ 分周回路、１１ タイミング信号発生回路、１２ スイッチ、１３ 定電流源、１４ 基準電位生成回路、１５ コンパレータ、１６ 遅延回路、１７ Ｄ型フリップフロップ、Ｃ１ キャパシタ、Ｒｖ 抵抗、ＱＮ１ Ｎチャネルトランジスタ、ＱＰ１、ＱＰ２ Ｐチャネルトランジスタ、
【発明の属する技術分野】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、ＰＬＬ回路が用いられている。ＰＬＬ回路は、入力信号に位相又は周波数が同期した発振信号を発生する回路である。一般に、ＰＬＬ回路は、分周回路と、位相検出回路と、チャージポンプ回路と、ループフィルタ回路と、電圧制御発振回路とを具備する。
ＰＬＬ回路においては、入力信号の周波数が変わる場合に、ジッタ等を低減するため、ユーザが、分周回路、位相検出回路、チャージポンプ回路、ループフィルタ回路、又は、電圧制御発振回路の特性を調整する必要がある。これらの回路の特性調整は、各々の回路が有するアナログ調整ピンを操作することにより行う。
【０００３】
しかしながら、従来のＰＬＬ回路においては、入力信号の周波数が変わる都度、ユーザが分周回路、位相検出回路、チャージポンプ回路、ループフィルタ回路、又は、電圧制御発振回路の特性を調整しなければならないため、操作が煩雑であった。また、従来のＰＬＬ回路においては、入力信号の周波数がダイナミックに変化する場合には対応できなかった。
【０００４】
ところで、複数の入力クロック周波数に対しても自動的に内部クロック周波数を一定にできるクロック発生回路が知られている（例えば、特許文献１参照）。
【０００５】
特許文献１には、クロックの周波数を判定する周波数判定装置と、入力クロックとリファレンスクロックとの位相の比較を行なう位相比較器と、位相比較器から出力された位相差電圧から高周波成分を除去するループフィルタと、ループフィルタの出力電圧を入力とし入力クロックの２倍以上の周波数の内部クロックを出力する電圧制御発振器と、電圧制御発振器の出力を周波数判定装置で判定された結果に従って一定周波数に分周する第１の分周装置と、第１の分周装置の出力を周波数判定装置で判定された結果に従って入力クロック周波数と同じ周波数に分周する第２の分周装置とを備え、複数の入力クロック周波数に対しても内部クロック周波数を一定にすることを特徴とするクロック発生装置が掲載されている。
【０００６】
しかしながら、特許文献１に掲載されているクロック発生装置は、第１の分周装置が、電圧制御発振器の出力を周波数判定装置で判定された結果に従って一定周波数に分周し、第２の分周装置が、第１の分周装置の出力を周波数判定装置で判定された結果に従って入力クロック周波数と同じ周波数に分周することにより、複数の入力クロック周波数に対しても内部クロック周波数を一定にするものではあるが、位相検出回路の出力信号に基づく電位を入力周波数に応じた特性で生成して出力するチャージポンプ回路、チャージポンプ回路の出力電位を入力周波数に応じた特性で濾波して出力するループフィルタ回路、及び、ループフィルタ回路の出力電位に基づく周波数の信号を入力周波数に応じた特性で生成し出力する電圧制御発振回路を具備するものではなく、入力クロック周波数に応じて回路の特性を最適化してジッタ等を低減するものでもない。
【０００７】
【特許文献１】
特開平８−２９２２１６号公報（第２−５頁、図３）
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＰＬＬ回路を含む半導体集積回路であって、入力信号の周波数に応じてジッタ等を低減することができる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、入力信号の周波数が、入力信号の周波数がとり得る周波数帯域を分割したＮ個（Ｎは、２以上の自然数）の帯域のいずれの帯域に属するかを表す制御信号を生成して出力する入力信号周波数判定回路と、出力信号を分周して出力する分周回路と、入力信号と分周回路が出力する信号の位相差を表す信号を生成して出力する位相検出回路と、位相検出回路が出力する信号に基づく電位を、制御信号に応じた特性で生成して出力するチャージポンプ回路と、チャージポンプ回路が出力する電位を、制御信号に応じた特性で濾波して出力するループフィルタ回路と、ループフィルタ回路が出力する電位に基づく周波数の信号を、制御信号に応じた特性で生成し、出力信号として出力する電圧制御発振回路とを具備する。
【００１０】
ここで、分周回路が、出力信号を制御信号に応じた特性で分周して出力し、位相検出回路が、分周回路が出力する信号と入力信号の位相差を、制御信号に応じた特性で出力することとしても良い。
【００１１】
また、入力信号周波数判定回路が、所定の第１の電流、及び第１の電流に比例する第２の電流を出力する電流出力回路と、入力信号に基づいて、所定のタイミングでハイレベルとなる第１のタイミング信号、及び第１のタイミング信号がローレベルのときに所定のタイミングでハイレベルとなる第２のタイミング信号を出力するタイミング信号発生回路と、第１のタイミング信号がハイレベルのときに第１の電流を電流出力回路から受け取って出力するスイッチ回路と、ドレインがスイッチ回路の出力に接続され、ソースに所定の電位が供給され、ゲートに第２のタイミング信号が入力されるトランジスタと、一端がトランジスタのドレインに接続され、他端に所定の電位が供給されるキャパシタと、第２の電流に基づいて電位を生成し出力する電位生成回路と、キャパシタの一端の電位と電位生成回路が出力する電位とを比較し、比較結果としての信号を出力するコンパレータと、コンパレータが出力する信号を所定時間遅延させて出力する遅延回路と、第２のタイミング信号に同期して、遅延回路の出力信号をラッチし、ラッチした信号を反転させた信号を制御信号として出力するＤ型フリップフロップとを具備することとしても良い。
【００１２】
さらに、電位生成回路が、一端に第２の電流が供給され、他端に所定の電位が供給され、一端の電位をコンパレータに出力する抵抗を具備することとしても良い。また、抵抗が、拡散抵抗、ポリ抵抗、又は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）抵抗であることとしても良い。
【００１３】
上記の構成によれば、入力信号の周波数に応じてジッタ等を低減することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係る半導体集積回路を示す図である。図１に示すように、半導体集積回路１は、入力信号周波数判定回路２と、位相検出回路３と、チャージポンプ回路４と、ループフィルタ回路５と、電圧制御発振回路６と、分周回路７とを具備する。入力信号周波数判定回路２、位相検出回路３、チャージポンプ回路４、ループフィルタ回路５、電圧制御発振回路６、及び、分周回路７は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を構成する。
【００１５】
半導体集積回路１には、所定の周波数のクロック信号である入力信号ＲＥＦＣＫが外部から入力される。この入力信号ＲＥＦＣＫは、入力信号周波数判定回路２及び位相検出回路３に供給される。
入力信号周波数判定回路２は、入力信号ＲＥＦＣＫの周波数が所定の周波数（ここでは、２０ＭＨｚとする）で分割された２つの周波数帯域のいずれの周波数帯域に属するかを表す制御信号ＨＳを出力する回路である。入力信号周波数判定回路２は、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより下の帯域に属する場合にはローレベルの制御信号ＨＳを出力し、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより上の帯域に属する場合にはハイレベルの制御信号ＨＳを出力する。
【００１６】
図２は、入力信号周波数判定回路２の内部構成を示す図である。図２に示すように、入力信号周波数判定回路２は、タイミング信号発生回路１１と、スイッチ１２と、定電流源１３と、基準電位生成回路１４と、ＮチャネルトランジスタＱＮ１と、キャパシタＣ１と、コンパレータ１５と、遅延回路１６と、Ｄ型フリップフロップ１７とを具備する。
【００１７】
図３は、図２の定電流源１３の内部構成を示す図である。図３に示すように、定電流源１３は、電気的特性が比例する２個のＰチャネルトランジスタＱＰ１、ＱＰ２を具備する。
トランジスタＱＰ１、ＱＰ２は、ソースが高電位側の電源電位（ここでは、ＶＤＤ）に接続されており、ゲートに所定のバイアス電位ＶＰＢが供給されている。トランジスタＱＰ１のドレインは、スイッチ１２に接続されており、トランジスタＱＰ１のソース〜ドレイン経路を流れる定電流Ｒ１は、スイッチ１２に供給される。トランジスタＱＰ２のドレインは、基準電位生成回路１４に接続されており、トランジスタＱＰ２のソース〜ドレイン経路を流れる定電流Ｒ２は、基準電位生成回路１４に供給される。
なお、チャネルトランジスタＱＰ１、ＱＰ２の電気的特性が比例するため、定電流Ｒ１、Ｒ２は比例することとなる。
【００１８】
再び図２を参照すると、タイミング信号発生回路１１には、入力信号ＲＥＦＣＫが供給される。タイミング信号発生回路１１は、この入力信号ＲＥＦＣＫに基づいて、所定の第１のタイミングでハイレベル又はローレベルとなる第１のタイミング信号ＣＣ、及び所定の第２のタイミングでハイレベル又はローレベルとなる第２のタイミング信号ＤＩＳＣを生成する。なお、第１のタイミング信号ＣＣと第２のタイミング信号ＤＩＳＣは、同時にハイレベルとはならないように生成される。
【００１９】
第１のタイミング信号ＣＣは、スイッチ１２に供給される。スイッチ１２は、第１のタイミング信号ＣＣがハイレベルのときにオンとなり、定電流源１３が出力する第１の定電流Ｒ１をトランジスタＱＮ１のドレイン及びキャパシタＣ１の一端に供給する。スイッチ１２は、第１のタイミング信号ＣＣがローレベルのときにオフとなり、第１の定電流Ｒ１のトランジスタＱＮ１及びキャパシタＣ１への供給を遮断する。
トランジスタＱＮ１のソースは、低電位側の電源電位ＶＳＳに接続されており、ゲートには、第２のタイミング信号ＤＩＳＣが入力される。トランジスタＱＮ１のドレインは、キャパシタＣ１の一端と接続されており、キャパシタＣ１の他端は、低電位側の電源電位ＶＳＳに接続されている。
【００２０】
このように構成された結果、トランジスタＱＮ１のドレイン及びキャパシタＣ１の一端の電位（以下、「電位Ｖ１」ともいう）は、第１のタイミング信号ＣＣがハイレベルとなると、定電流Ｒ１によってキャパシタＣ１がチャージされるため、ランプ状に上昇する。また、電位Ｖ１は、第２のタイミング信号ＤＩＳＣがハイレベルとなると、キャパシタＣ１にチャージされた電荷がトランジスタＱＮ１を介してディスチャージされるため、ローレベルとなる。
【００２１】
図４は、図２の基準電位生成回路１４の内部構成を示す図である。図４に示すように、基準電位生成回路１４は、抵抗Ｒｖを具備する。抵抗Ｒｖの一端には、定電流Ｒ２が定電流源１３から供給される。抵抗Ｒｖの他端は、低電位側の電源電位（ここでは、ＶＳＳ）に接続されている。抵抗Ｒｖの一端の電位は、定電流Ｒ２の電流値に抵抗Ｒｖの抵抗値を乗じ、さらにＶＳＳを加えた電位となる。この電位が基準電位ＶＲＥＦとしてコンパレータ１５の反転入力に供給される。なお、本実施形態においては、基準電位ＶＲＥＦは、およそ０．７Ｖ程度である。また、抵抗Ｒｖとして、拡散抵抗、ポリ抵抗、又は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）抵抗を用いることができる。
コンパレータ１５の非反転入力には、電位Ｖ１が入力され、反転入力には、基準電位ＶＲＥＦが入力される。コンパレータ１５の出力信号（以下、「信号ＣＭＰ」ともいう）は、Ｖ１＞ＶＲＥＦの場合にハイレベルとなり、Ｖ１＜ＶＲＥＦの場合にローレベルとなる。
【００２２】
遅延回路１６は、信号ＣＭＰを所定の遅延時間だけ遅延させて出力する。遅延回路１６の出力信号は、Ｄ型フリップフロップ１７のＤ入力に供給される。
フリップフロップ１７のクロック入力には、第２のタイミング信号ＤＩＳＣが供給されており、フリップフロップ１７は、第２のタイミング信号ＤＩＳＣの立ち上がりエッジで遅延回路１６の出力信号をラッチする。フリップフロップ１７の反転出力信号が、制御信号ＨＳとして、チャージポンプ回路４、ループフィルタ５、及び、電圧制御発振回路６（図１参照）に供給される。
【００２３】
図５は、周波数が１０ＭＨｚの入力信号ＲＥＦＣＫが入力される場合における、入力信号周波数判定回路２の動作タイミングを示すタイミングチャートである。図５に示すように、入力信号ＲＥＦＣＫは、１０ＭＨｚの周波数でハイレベル又はローレベルに変化する。初期時刻ｔ０において、信号ＣＭＰは、過渡状態となっており、所定時間の後、ローレベルで安定する。また、制御信号ＨＳは、ハイレベルとなっている。
時刻ｔ１において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第１のタイミング信号ＣＣが立ち上がるとともに、第２のタイミング信号ＤＩＳＣが立ち下がる。これにより、キャパシタＣ１のチャージが開始され、電位Ｖ１は、ランプ状に上昇する。
【００２４】
一方、基準電位ＶＲＥＦは、０．７Ｖ程度で一定しており、時刻ｔ２において、電位Ｖ１が基準電位ＶＲＥＦよりも高くなる。これにより、信号ＣＭＰは、コンパレータ１５の動作遅延時間の後、時刻ｔ３において、ハイレベルとなる。
時刻ｔ４において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第１のタイミング信号ＣＣが立ち下がる。これにより、キャパシタＣ１のチャージが停止され、電位Ｖ１の上昇は、停止する。
【００２５】
さらに、時刻ｔ５において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第２のタイミング信号ＤＩＳＣが立ち上がる。これにより、キャパシタＣ１がディスチャージされ、電位Ｖ１は、その後ローレベルとなる。これにより、信号ＣＭＰもローレベルとなる。
一方、第２のタイミング信号ＤＩＳＣの立ち上がりエッジにおいて、遅延回路１６の出力信号はハイレベルとなっており、フリップフロップ１７は、この遅延回路１６の出力信号をラッチする。従って、時刻ｔ５からフリップフロップ１７の動作遅延時間の後、制御信号ＨＳは、ローレベルとなる。これ以降、制御信号ＨＳは、ローレベルで一定となる。
【００２６】
図６は、周波数が３０ＭＨｚの入力信号ＲＥＦＣＫが入力される場合における、入力信号周波数判定回路２の動作タイミングを示すタイミングチャートである。図６に示すように、入力信号ＲＥＦＣＫは、３０ＭＨｚの周波数でハイレベル又はローレベルに変化する。初期時刻ｔ１０において、信号ＣＭＰは、過渡状態となっており、所定時間の後、ローレベルで安定する。また、制御信号ＨＳは、ハイレベルとなっている。
時刻ｔ１１において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第１のタイミング信号ＣＣが立ち上がるとともに、第２のタイミング信号ＤＩＳＣが立ち下がる。これにより、キャパシタＣ１のチャージが開始され、電位Ｖ１は、ランプ状に上昇する。
【００２７】
時刻ｔ１２において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第１のタイミング信号ＣＣが立ち下がる。これにより、キャパシタＣ１のチャージが停止され、電位Ｖ１の上昇は、停止する。
一方、基準電位ＶＲＥＦは、０．７Ｖ程度で一定であり、電位Ｖ１は、基準電位ＶＲＥＦよりも低い。従って、信号ＣＭＰは、ローレベルのまま変化しない。
【００２８】
さらに、時刻ｔ１３において、入力信号ＲＥＦＣＫが立ち上がると、タイミング信号発生回路１１の動作遅延時間の後、第２のタイミング信号ＤＩＳＣが立ち上がる。これにより、キャパシタＣ１がディスチャージされ、電位Ｖ１は、その後ローレベルとなる。信号ＣＭＰは、ローレベルのまま変化しない。
一方、第２のタイミング信号ＤＩＳＣの立ち上がりエッジにおいて、遅延回路１６の出力信号はローレベルとなっており、フリップフロップ１７は、この遅延回路１６の出力信号をラッチする。従って、制御信号ＨＳは、ローレベルのまま変化しない。
【００２９】
このように、入力信号周波数判定回路２は、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより下の帯域に属する場合にはローレベルの制御信号ＨＳを出力し、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより上の帯域に属する場合にはハイレベルの制御信号ＨＳを出力する。
なお、定電流源１３の温度変化等により定電流Ｒ１、Ｒ２が変動しても、定電流Ｒ１、Ｒ２の比例関係は維持され、コンパレータ１５の入力電位である電位Ｖ１、基準電位ＶＲＥＦは同じ比で変動する。従って、定電流源１３の温度変化等が生じた場合であっても、制御信号ＨＳは、その影響を受け難く、安定する。
【００３０】
再び図１を参照すると、チャージポンプ回路４は、位相検出回路３の出力信号に基づく電位を、制御信号ＨＳに応じた特性で生成して出力する。制御信号ＨＳに応じた特性で電位を生成するために、例えば、チャージポンプ回路４のゲインが、制御信号ＨＳに応じて切り換えられることとしても良い。
ループフィルタ回路５は、チャージポンプ回路４の出力電位を、制御信号ＨＳに応じた特性で濾波して出力する。制御信号ＨＳに応じた特性で濾波するために、例えば、ループフィルタ回路５の時定数が、制御信号ＨＳに応じて切り換えられることとしても良い。
【００３１】
電圧制御発振回路６は、ループフィルタ回路５の出力電位に基づく周波数の信号を、制御信号ＨＳに応じた特性で生成し、半導体集積回路１の出力信号として出力する。制御信号ＨＳに応じた特性で信号を生成するために、例えば、電圧制御発振回路６の時定数又はゲインが、制御信号ＨＳに応じて切り換えられることとしても良い。
分周回路７は、電圧制御発振回路６の出力信号を分周して、位相検出回路３に出力する。位相検出回路３は、入力信号ＲＥＦＣＫと分周回路７の出力信号の位相差を表す信号を生成して、チャージポンプ回路４に出力する。
【００３２】
このように、半導体集積回路１によれば、入力信号ＲＥＦＣＫの周波数が２０ＭＨｚより下の帯域に属するか又は２０ＭＨｚより上の帯域に属するかに応じて、チャージポンプ回路４が、位相検出回路３の出力信号に基づく電位を制御信号ＨＳに応じた特性で生成し、ループフィルタ回路５が、チャージポンプ回路４の出力電位を制御信号ＨＳに応じた特性で濾波して出力し、電圧制御発振回路６が、ループフィルタ回路５の出力電位に基づく周波数の信号を制御信号ＨＳに応じた特性で生成する。これにより、半導体集積回路１の出力信号のジッタ等を入力信号の周波数に応じて低減することができる。
【００３３】
なお、本実施形態においては、入力信号周波数判定回路２が、入力信号ＲＥＦＣＫの周波数が２つの周波数帯域（２０ＭＨｚより下の帯域又は２０ＭＨｚより上の帯域）のいずれに属するかを表す制御信号ＨＳを生成し出力することとしているが、入力信号周波数判定回路２が、入力信号ＲＥＦＣＫの周波数が３つ以上の周波数帯域のいずれに属するかを表す制御信号を生成し出力することとしても良い。
【００３４】
次に、本発明の第２の実施形態について説明する。図７は、本発明の第２の実施形態に係る半導体集積回路の概要を示す図である。図７に示すように、半導体集積回路２０は、入力信号周波数判定回路２と、チャージポンプ回路４と、ループフィルタ回路５と、電圧制御発振回路６と、位相検出回路２１と、分周回路２２とを具備する。入力信号周波数判定回路２、チャージポンプ回路４、ループフィルタ回路５、電圧制御発振回路６、位相検出回路２１、及び、分周回路２２は、ＰＬＬ回路を構成する。
分周回路２２は、電圧制御発振回路６の出力信号を制御信号ＨＳに応じた特性で分周し、位相検出回路２１に出力する。位相検出回路２１は、入力信号ＲＥＦＣＫと分周回路２２の出力信号の位相差を表す信号を制御信号ＨＳに応じた特性で生成し、チャージポンプ回路４に出力する。
【００３５】
このように、分周回路２２が、電圧制御発振回路６の出力信号を制御信号ＨＳに応じた特性で分周し、位相検出回路２１が、入力信号ＲＥＦＣＫと分周回路２２の出力信号の位相差を表す信号を制御信号ＨＳに応じた特性で生成することにより、出力信号のジッタ等を入力信号の周波数に応じてより低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路を示す図。
【図２】図１の入力信号周波数判定回路２の内部構成を示す図。
【図３】図２の定電流源１３の内部構成を示す図。
【図４】図２の基準電位生成回路１４の内部構成を示す図。
【図５】図１の入力信号周波数判定回路２のタイミングチャート。
【図６】図１の入力信号周波数判定回路２のタイミングチャート。
【図７】本発明の第２の実施形態に係る半導体集積回路を示す図。
【符号の説明】
１、２０ 半導体集積回路、２ 入力信号周波数判定回路、３、２１ 位相検出回路、４ チャージポンプ回路、５ ループフィルタ回路、６ 電圧制御発振回路、７、２２ 分周回路、１１ タイミング信号発生回路、１２ スイッチ、１３ 定電流源、１４ 基準電位生成回路、１５ コンパレータ、１６ 遅延回路、１７ Ｄ型フリップフロップ、Ｃ１ キャパシタ、Ｒｖ 抵抗、ＱＮ１ Ｎチャネルトランジスタ、ＱＰ１、ＱＰ２ Ｐチャネルトランジスタ、
Claims (5)
- 入力信号の周波数が、前記入力信号の周波数がとり得る周波数帯域を分割したＮ個（Ｎは、２以上の自然数）の帯域のいずれの帯域に属するかを表す制御信号を生成して出力する入力信号周波数判定回路と、
出力信号を分周して出力する分周回路と、
前記入力信号と前記分周回路が出力する信号の位相差を表す信号を生成して出力する位相検出回路と、
前記位相検出回路が出力する信号に基づく電位を、前記制御信号に応じた特性で生成して出力するチャージポンプ回路と、
前記チャージポンプ回路が出力する電位を、前記制御信号に応じた特性で濾波して出力するループフィルタ回路と、
前記ループフィルタ回路が出力する電位に基づく周波数の信号を、前記制御信号に応じた特性で生成し、前記出力信号として出力する電圧制御発振回路と、
を具備する半導体集積回路。 - 前記分周回路が、前記出力信号を前記制御信号に応じた特性で分周して出力し、前記位相検出回路が、前記分周回路が出力する信号と前記入力信号の位相差を、前記制御信号に応じた特性で出力することを特徴とする請求項１記載の半導体集積回路。
- 前記入力信号周波数判定回路が、
所定の第１の電流、及び前記第１の電流に比例する第２の電流を出力する電流出力回路と、
前記入力信号に基づいて、所定のタイミングでハイレベルとなる第１のタイミング信号、及び前記第１のタイミング信号がローレベルのときに所定のタイミングでハイレベルとなる第２のタイミング信号を出力するタイミング信号発生回路と、
前記第１のタイミング信号がハイレベルのときに前記第１の電流を前記電流出力回路から受け取って出力するスイッチ回路と、
ドレインが前記スイッチ回路の出力に接続され、ソースに所定の電位が供給され、ゲートに前記第２のタイミング信号が入力されるトランジスタと、
一端が前記トランジスタのドレインに接続され、他端に所定の電位が供給されるキャパシタと、
前記第２の電流に基づいて電位を生成し出力する電位生成回路と、
前記キャパシタの一端の電位と前記電位生成回路が出力する電位とを比較し、比較結果としての信号を出力するコンパレータと、
前記コンパレータが出力する信号を所定時間遅延させて出力する遅延回路と、
前記第２のタイミング信号に同期して、前記遅延回路の出力信号をラッチし、ラッチした信号を反転させた信号を前記制御信号として出力するＤ型フリップフロップと、
を具備することを特徴とする請求項１又は２記載の半導体集積回路。 - 前記電位生成回路が、一端に前記第２の電流が供給され、他端に所定の電位が供給され、前記一端の電位を前記コンパレータに出力する抵抗を具備することを特徴とする請求項３記載の半導体集積回路。
- 前記抵抗が、拡散抵抗、ポリ抵抗、又は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）抵抗であることを特徴とする請求項４記載の半導体集積回路。
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