CN102938645B - 电压控制器、频率控制电路、以及使用其的信号产生装置 - Google Patents

电压控制器、频率控制电路、以及使用其的信号产生装置 Download PDF

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Abstract

本发明披露了一种电压控制器、频率控制电路、以及使用其的信号产生装置。该信号产生装置，用来产生具有固定频率的一输出信号。此信号产生装置包括一频率控制电路以及一压控延迟线。频率控制电路配置来根据一比较结果信号来对一压控节点进行充/放电。压控延迟线配置来根据比较结果信号以及压控节点上的一控制电压来产生一控制信号，以控制输出信号。控制信号的频率由压控延迟线根据压控节点上的控制电压所调制。比较结果信号根据一参考电压与输出信号的电压电平间的差异而产生。

Description

电压控制器、频率控制电路、以及使用其的信号产生装置
技术领域
本发明涉及一种频率控制电路，特别是涉及一种用于信号产生装置的一频率控制电路，用以控制信号产生装置的输出信号的频率。
背景技术
一般而言，PWM型电压转换器包括配置在回授路径上的一操作放大器电路以及一比较器（作为振荡器）。PWM型电压转换器的输出信号的突波频率决定于由上述比较器所接收的锯齿信号的频率。然而，操作放大器电路包括许多具有大电容值的电容器以及许多具有大电阻值的电阻器，这占用了较大面积，使得PWM型电压转换器的整体面积变大。由于上述较大的RC补偿，使得PWM型电压转换器的暂态响应较慢。此外，对于具有较宽的供应（例如5～25V）与输出（1～5V）电压范围的PWM型电压转换器而言，锯齿信号的突波频率几乎不可能适合于整个电压范围，因此，较难去设计高稳定度下的操作放大器电路。因此，有人提出了迟滞电压转换器（hystereticvoltage converter）。在迟滞电压转换器中，迟滞比较器取代了PWM型电压转换器的操作放大器电路，且不再需要关于载波波形的振荡器。与PWM型电压转换器比较起来，设计困难度以及布局面积将大幅减少。然而，迟滞电压转换器的输出信号的频率是由迟滞电平所决定。因此，难以实现具有固定不变频率的输出信号。
发明内容
本发明提供一种信号产生装置，用来产生具有固定频率的一输出信号。此信号产生装置包括一频率控制电路以及一压控延迟线。频率控制电路配置来根据一比较结果信号来对一压控节点进行充/放电。压控延迟线配置来根据比较结果信号以及压控节点上的一控制电压来产生一控制信号，以控制输出信号。控制信号的频率由压控延迟线根据压控节点上的控制电压所调制。比较结果信号根据一参考电压与输出信号的电压电平间的差异而产生。
本发明提供一种频率控制电路，用以将一比较结果信号的频率匹配于一参考信号的频率。此频率控制电路包括一脉冲产生器。脉冲产生器配置来根据参考信号的转态来产生一参考脉冲信号以及根据比较结果信号的转态来产生一比较脉冲信号，以将参考信号与比较结果信号重新塑形为适用于计数以及重置触发器的窄脉冲。
本发明提供一种频率控制器，用以检测一比较脉冲信号的频率是否高于或低于一参考脉冲信号的频率。此频率控制器包括一第一触发器、一第二触发器、一第三触发器、以及一第四触发器。第一触发器的一时钟输入端接收参考脉冲信号，以及第一触发器的一重置输入端接收比较脉冲信号。第二触发器的一D输入端耦接第一触发器的一Q输出端，第二触发器的一时钟输入端接收参考脉冲信号，第二触发器的一重置输入端接收比较脉冲信号，以及第二触发器的一Q输出端输出一频率增加信号。第三触发器的一时钟输入端接收比较脉冲信号，以及第三触发器的一重置输入端接收参考脉冲信号。第四触发器的一D输入端耦接第三触发器的一Q输出端，第四触发器的一时钟输入端接收比较脉冲信号，第四触发器的一重置输入端接收参考脉冲信号，以及第四触发器的一Q输出端输出一频率减少信号。当在比较脉冲信号的一周期内接收参考脉冲信号的多个脉冲时，频率增加信号被致能。当在参考脉冲信号的一周期内接收比较脉冲信号的多个脉冲时，频率减少信号被致能。
附图说明
图1表示根据本发明一实施例的信号产生装置；
图2表示在图1中信号产生装置的主要信号时序图；
图3表示在图1中输出电路的一实施例；
图4表示在图1中信号产生装置的频率控制器的一实施例；
图5表示在图1中信号产生装置的频率控制器的另一实施例；
图6A表示根据本发明一实施例的锁相回路；以及
图6B表示根据本发明一实施例的延迟锁定回路。
附图符号说明
1～信号产生装置；
3～压降转换器；
10～频率控制电路；
11～输出电路；
30～充电开关；
31～放电开关；
32～预驱动器；
33～电感器；
34～电容器；
42、43、44、45～触发器；
50、51～或门；
52、53、54、55～触发器；
61～压控振荡器；
62～分频器；
63～压控延迟线；
100～电压比较器；
101～脉冲产生器；
102、102a～频率控制器；
103～电荷泵浦；
104～压控延迟线；
105～电容器；
1010A、1010B～单击产生器；
DN～频率减少信号；
FB～比较结果信号；
fb’～比较脉冲信号；
Ffb～比较脉冲信号的频率；
GND～参考接地；
N10～压控节点；
N30～节点；
Nout～输出节点；
ref’～参考脉冲信号；
Sdri_P、Sdri_N～驱动信号；
Sout～输出信号；
Spd～关机信号；
Sref～参考信号；
Scnt～控制信号；
Sres_50、Sres_51～重置信号；
UP～频率增加信号；
Vcnt～控制电压；
VDD～操作电压；
Vin～输入电压；
Vref～参考电压。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。
根据上述现有技术，因此需要提出一种简单且耐用的频率控制电路，尤其是一种应用于信号产生装置的频率控制电路。本发明所提出配置有频率控制电路的信号产生装置，具有如同PWM电路转换器的频率稳定性的优点，此外也具有如同迟滞电压转换器的简单设计的优点。这也使得输出频率独立于供应与输出电压而不受影响，且能解决宽广电压范围的问题。
图1表示根据本发明一实施例的信号产生装置。参阅图1，信号产生装置1包括频率控制电路10、输出电路11、电压比较器100、以及压控延迟线（voltage-controlled delay line，VCDL）104。输出电路11在输出节点Nout上产生输出信号Sout。电压比较器100耦接输出电路11以接收输出信号Sout，且产生比较结果信号FB。频率控制电路10在压控节点N10上产生控制电压Vcnt，且根据比较结果信号FB来控制控制电压Vcnt的电压电平。压控延迟线104耦接频率控制电路10以及电压比较器100以分别接收控制电压Vcnt以及比较结果信号FB，并产生控制信号Scnt。输出电路11接收控制信号Scnt以控制输出信号Sout的频率。在此实施例中，输出电路11包括一电压转换器。
频率控制电路10的详细架构与操作将于下文说明。参阅图1，频率控制电路10包括脉冲产生器101、频率控制器102、电荷泵浦（charge pump，CP）103、以及电容器105。在一实施例中，电压比较器100是以一迟滞比较器来实施。电压比较器100耦接输出节点Nout以接收输出信号Sout。电压比较器100还接收参考电压Vref，且比较参考电压Vref与输出信号Sout的电压电平。电压比较器100根据参考电压Vref与输出信号Sout之间的差异来产生比较结果信号FB。由于参考电压Vref的固定电压电平，比较结果信号FB的频率等于输出信号Sout的频率，其中，比较结果信号FB的工作比（duty ratio）随Sout而改变。如图1所示，脉冲产生器101包括两个单击产生器1010A与1010B。在一实施例中，这些单击产生器是由单稳态多谐振荡器（monostable multivibrator）所实施。每一单击产生器可接收一输入信号，且当此输入信号的电压电平的转态出现时，则产生一窄脉冲。在一实施例中，在电压电平的转态是由低电压变为高电压。单击产生器1010A接收参考信号Sref，且根据参考信号Sref的转态来产生参考脉冲信号ref’。单击产生器1010B接收比较结果信号FB，且根据比较结果信号FB的转态来产生比较脉冲信号fb’。因此，参考脉冲信号ref’以及比较脉冲信号fb’的频率分别由参考信号Sref以及比较结果信号FB的频率来决定。脉冲产生器101因此将其输入信号重新塑形为窄脉冲，适用于计数与重置在后续电路里的触发器。
频率控制器102耦接脉冲产生器101以接收脉冲信号ref’与fb’，用以检测比较脉冲信号fb’的频率是否高于或低于参考脉冲信号ref’的频率。频率控制器102对脉冲信号ref’与fb’执行一比较操作，以产生频率减少信号DN或频率增加信号UP。电容器105耦接压控节点N10以及参考接地GND。电荷泵浦103根据频率减少信号DC或频率增加信号UP来对压控节点N10放电或充电，以改变压控节点N10上控制电压Vcnt的电压，亦即是改变在电容器15内的电荷数量。压控延迟线104接收比较结果信号FB，且根据比较结果信号FB产生控制信号Scnt。如图1所示，压控延迟线104耦接压控节点N10。压控延迟线104的延迟时间是由控制电压Vcnt的电压电平所决定，以调制控制信号Scnt的频率。输出电路11接收控制信号Scnt，且根据控制信号Scnt产生输出信号Sout。更明确地说，输出信号Sout的频率是根据控制信号Scnt的频率而被控制。因此，当控制电压Vcnt改变时，控制信号Scnt的频率也改变，藉此控制输出信号Sout使其具有期望的频率。
假使频率控制器102检测出在参考脉冲信号ref’的一时钟周期内具有比较结果脉冲信号fb’的多个脉冲，这表示比较脉冲信号fb’的频率高于参考脉冲信号ref’的频率，此时频率控制器102产生频率减少信号DN。电荷泵浦103根据频率减少信号DN而使压控节点N10放电，使控制电压Vcnt的电压电平降低，如图2所示。压控延迟线104根据被降低电压电平的控制电压Vcnt来减少控制信号Scnt的频率。因此，输出信号Sout的频率减少。通过电压比较器100与脉冲产生器101的操作，比较脉冲信号fb’的频率Ffb减少。当比较脉冲信号fb’的频率减少而与参考脉冲信号ref’相匹配时，频率控制器102停止产生频率减少信号DN。此时，输出信号Sout具有期望的频率。
假使频率控制器102检测出在比较脉冲信号fb’的一时钟周期内具有参考结果脉冲信号ref’的多个脉冲，这表示比较脉冲脉冲信号fb’的频率低于参考脉冲信号ref’的频率，此时频率控制器102产生频率增加信号UP。电荷泵浦103根据频率增加信号UP来对压控节点N10充电，使控制电压Vcnt的电压电平提高。压控延迟线104根据被提高电压电平的控制电压Vcnt来增加控制信号Scnt的频率。因此，输出信号Sout的频率增加。通过电压比较器100与脉冲产生器101的操作，比较脉冲信号fb’的频率增加。当比较脉冲信号fb’的频率增加而与参考脉冲信号ref’相匹配时，频率控制器102停止产生频率增加信号UP。此时，输出信号Sout具有期望的频率。
图3表示图1的输出电路11。为了清楚说明，图3也显示频率控制电路10、电压比较器100、以及压控延迟线104。在一实施例中，输出电路11包括一压降转换器3。如图3所示，压降转换器3包括充电开关30、放电开关31、预驱动器32、电感器33、以及电容器34。预驱动器32耦接压控延迟线104且接收来自压控延迟线104的控制信号Scnt。预驱动器32根据控制信号Scnt产生驱动信号Sdri_P与Sdri_N。驱动信号Sdri_P的致能电平与驱动信号Sdri_N的致能电平彼此不重迭。在一实施例中，充电开关30是以P型金属氧化物半导体晶体管来实施，而放电开关31是以N型金属氧化物半导体晶体管来实施。PMOS晶体管30的漏极（称为第一电极）耦接节点N30，其源极（称为第二电极）接收输入电压Vin，且其栅极（控制电极）接收驱动信号Sdri_P。NMOS晶体管31的漏极耦接节点N30，其源极耦接参考接地GND，且其栅极接收驱动信号Sdri_N。当驱动信号Sdri_P或Sdri_N处于致能电平时，对应的晶体管30或31导通。由于驱动信号Sdri_P与Sdri_N的致能电平彼此不重迭，因此晶体管30与31于不同时间导通。
如图3所示，电感器3的一端耦接节点N30，而其另一端耦接输出节点Nout。电容器34耦接于输出节点Nout与参考接地GND之间。如上所述，通过图1中电压比较器100、脉冲产生器101、频率控制器102、电荷泵浦103、以及压控延迟线104的操作，频率控制器10改变控制信号Scnt的频率。压降转换器3接收此控制信号Scnt且在输出节点Nout上产生输出信号Sout。输出信号Sout的频率是由控制信号Scnt的频率所控制。因此，输出节点Nout的突波频率变为稳定并追随着参考信号Sref的频率。在充电或放电过程中，输出节点Nout的电压被强制追随着参考电压Vref。虽然在此实施例中是以压降型直流-直流转换器为例来说明，但本发明不以此为限。
图4表示根据本发明一实施例的频率控制器102。频率控制器102包括两对堆迭触发器。第一对触发器44与45对应于频率增加信号UP的产生，而第二对触发器42与43对应于频率减少信号DN的产生。
触发器44与45的时钟输入端（CK）接收参考脉冲信号ref’，且触发器44与45的重置输入端（R）接收比较脉冲信号fb’。触发器44的D输入端（D）接收操作电压VDD，触发器44的Q输出端（Q）耦接触发器45的D输入端，且触发器45的Q输出端输出频率增加信号UP。因此，触发器44与45操作如同一2位移位寄存器。假使参考脉冲信号ref’具有两个连续脉冲而触发器44与45没有被比较脉冲信号fb’重置，将以操作电压VDD作为频率增加信号UP而被输出，直到触发器44与45被比较脉冲信号fb’重置为止。当比较脉冲信号fb’的频率低于参考脉冲信号ref’的频率时，发生上述情况以输出频率增加信号UP。当比较脉冲信号fb’的频率高于参考脉冲信号ref’的频率时，由于在操作电压VDD可被输出之前触发器44与45被比较脉冲信号fb’重置，因此没有频率增加信号UP被输出。
触发器42与43的时钟输入端接收比较脉冲信号fb’，且触发器42与43的重置输入端接收参考脉冲信号ref’。触发器42的D输入端接收操作电压VDD，触发器42的Q输出端耦接触发器43的D输入端，且触发器43的Q输出端输出频率减少信号DN。触发器42与43操作如同一2位移位寄存器。假使比较脉冲信号fb’具有两个连续脉冲而触发器42与43没有被参考脉冲信号ref’重置，将以操作电压VDD作为频率降低信号DN而被输出，直到触发器42与43被参考脉冲信号ref’重置为止。当比较脉冲信号fb’的频率高于参考脉冲信号ref’的频率时，发生上述情况以输出频率减少信号DN。当比较脉冲信号fb’的频率低于参考脉冲信号ref’的频率时，由于在操作电压VDD可被输出之前触发器42与43被参考脉冲信号ref’重置，因此没有频率减少信号DN被输出。
图5表示另一实施例频率控制器102a。频率控制器102包括两对堆迭触发器。第一对触发器54与55对应于频率增加信号UP的产生，而第二对触发器52与53对应于频率减少信号DN的产生。频率控制器102a还包括两个或门50与51。频率控制器102a的工作原理相似于上述频率控制器102的工作原理，其相异之处在于，在比较脉冲信号fb’被触发器54与55的重置输入端接收之前，比较脉冲信号fb’与关机信号Spd进行OR逻辑运算以产生重置信号Sres_50；且在参考脉冲信号ref’被触发器52与53的重置输入端接收之前，参考脉冲信号ref’与关机信号Spd进行逻辑OR运算以产生重置信号Sres_51。在正常模式下，关机信号Spd处于逻辑低电平，因此，频率控制器102a以与上述频率控制器102相同方式来运作。当关机信号Spd被致能（处于逻辑高电平）时，所有的触发器强制被重置。在系统关机的期间内，关机信号Spd被致能以重置所有触发器。在一实施例中，图4与图5中的触发器为D型触发器。
在上述实施例中，是以频率控制电路10作为信号产生装置1的一部份来说明本发明频率控制电路10的特征，然而，本发明不以此为限。在一实施例中，频率控制电路10可耦接压控振荡器（voltage-controlled oscillator）61以控制其频率和/或相位，并建立一回授回路（与非必要的分频器62一起）以作为一锁相回路（phase-clocked loop，PLL），如图6A所示。在另一实施例中，频率控制电路10耦接一压控延迟线63以控制其延迟时间，且建立一回授回路以作为一延迟锁定回路（delay-locked loop，DLL），如图6B所示。因此，除了电压转换以外，频率控制电路10也能用在锁相回路/延迟锁定回路的应用中，例如信号回复、频率合成、时钟分配、同步化、FM信号解调制、偏移补偿（de-skewing）等等。
根据上述实施例，与现有技术比较起来，输出电路11所产生的输出信号Sout的频率可根据由频率控制电路10产生的控制电压Vcnt来控制，使得输出信号Sout的频率可调整至一期望频率。当频率比较程序完成时，输出信号Sout的频率将与控制信号Scnt的频率匹配，而控制信号Scnt的频率与参考信号Sref的频率匹配。换句话说，比较结果信号FB的频率将与参考信号Sref的频率匹配。由于频率控制电路10没有使用具有大电容值的电容器以及具有大电阻值的电阻器，而频率控制器12是利用数字逻辑触发器，频率控制电路10所占用的面积较小，因而信号产生装置1的整体面积减小。此外，信号产生装置1的暂态响应较快。因此，所提出的信号产生装置1以及频率控制电路10在频率稳定性与设计简单性上具有优势。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，本领域技术人员在不脱离本发明的精神和范围的前提下，可做若干的更动与润饰，因此本发明的保护范围是以本发明的权利要求为准。

Claims (15)

1.一种信号产生装置，产生具有固定频率的一输出信号，包括：
一频率控制电路，根据一比较结果信号来对一压控节点进行充/放电；以及
一压控延迟线，根据该比较结果信号以及该压控节点上的一控制电压来产生一控制信号，以控制该输出信号；
其中，该控制信号的频率由该压控延迟线根据该压控节点上的该控制电压所调制；以及
该比较结果信号根据一参考电压与该输出信号的电压电平间的差异而产生，
其中，该频率控制电路包括：一脉冲产生器，根据一参考信号的转态来产生一参考脉冲信号以及根据该比较结果信号的转态来产生一比较脉冲信号，以将该参考信号与该比较结果信号重新塑形为适用于计数以及重置触发器的窄脉冲。
2.如权利要求1所述的信号产生装置，其中，该脉冲产生器包括：
一第一单稳态多谐振荡器，根据该参考信号的转态来产生该参考脉冲信号；以及
一第二单稳态多谐振荡器，根据该比较结果信号的转态来产生该比较脉冲信号。
3.如权利要求1所述的信号产生装置，其中，该频率控制电路还包括：
一频率控制器，根据该参考脉冲信号以及该比较脉冲信号来产生一频率增加信号以及一频率减少信号；
其中，当该频率增加信号被致能时，该压控节点被充电；以及
其中，当该频率减少信号被致能时，该压控节点被放电。
4.如权利要求3所述的信号产生装置，其中，该频率控制器包括：
一第一触发器，其中，该第一触发器的一时钟输入端接收该参考脉冲信号，以及该第一触发器的一重置输入端接收该比较脉冲信号；以及
一第二触发器，其中，该第二触发器的一D输入端耦接该第一触发器的一Q输出端，该第二触发器的一时钟输入端接收该参考脉冲信号，该第二触发器的一重置输入端接收该比较脉冲信号，以及该第二触发器的一Q输出端输出该频率增加信号；
其中，当在该比较脉冲信号的一周期内接收该参考脉冲信号的多个脉冲时，该频率增加信号被致能。
5.如权利要求3所述的信号产生装置，其中，该频率控制器包括：
一第三触发器，其中，该第三触发器的一时钟输入端接收该比较脉冲信号，以及该第三触发器的一重置输入端接收该参考脉冲信号；以及
一第四触发器，其中，该第四触发器的一D输入端耦接该第三触发器的一Q输出端，该第四触发器的一时钟输入端接收该比较脉冲信号，该第四触发器的一重置输入端接收该参考脉冲信号，以及该第四触发器的一Q输出端输出该频率减少信号；
其中，当在该参考脉冲信号的一周期内接收该比较脉冲信号的多个脉冲时，该频率减少信号被致能。
6.如权利要求3所述的信号产生装置，其中，该频率控制电路还包括：
一电荷泵浦，当该频率增加信号被致能时对该压控节点进行充电，且当该频率减少信号被致能时对该压控节点进行放电。
7.如权利要求1所述的信号产生装置，还包括一输出电路，其中该输出电路包括一预驱动器，根据该控制信号驱动多个开关以输出该输出信号。
8.如权利要求1所述的信号产生装置，还包括一迟滞电压比较器，比较该参考电压与该输出信号的电压电平，且产生该比较结果信号。
9.一种频率控制电路，将一比较结果信号的频率匹配于一参考信号的频率，包括：
一脉冲产生器，根据该参考信号的转态来产生一参考脉冲信号以及根据该比较结果信号的转态来产生一比较脉冲信号，以将该参考信号与该比较结果信号重新塑形为适用于计数以及重置触发器的窄脉冲；以及
一频率控制器，根据该参考脉冲信号以及该比较脉冲信号来产生一频率增加信号以及一频率减少信号；
其中，当该频率增加信号被致能时，一压控节点被充电；以及
其中，当该频率减少信号被致能时，该压控节点被放电，
其中，该频率控制器包括：
一第一触发器，其中，该第一触发器的一时钟输入端接收该参考脉冲信号，以及该第一触发器的一重置输入端接收该比较脉冲信号；以及
一第二触发器，其中，该第二触发器的一D输入端耦接该第一触发器的一Q输出端，该第二触发器的一时钟输入端接收该参考脉冲信号，该第二触发器的一重置输入端接收该比较脉冲信号，以及该第二触发器的一Q输出端输出该频率增加信号；
其中，当在该比较脉冲信号的一周期内接收该参考脉冲信号的多个脉冲时，该频率增加信号被致能。
10.如权利要求9所述的频率控制电路，其中，该脉冲产生器包括：
一第一单稳态多谐振荡器，根据该参考信号的转态来产生该参考脉冲信号；以及
一第二单稳态多谐振荡器，根据该比较结果信号的转态来产生该比较脉冲信号。
11.如权利要求9所述的频率控制电路，其中，该频率控制器包括：
一第三触发器，其中，该第三触发器的一时钟输入端接收该比较脉冲信号，以及该第三触发器的一重置输入端接收该参考脉冲信号；以及
一第四触发器，其中，该第四触发器的一D输入端耦接该第三触发器的一Q输出端，该第四触发器的一时钟输入端接收该比较脉冲信号，该第四触发器的一重置输入端接收该参考脉冲信号，以及该第四触发器的一Q输出端输出该频率减少信号；
其中，当在该参考脉冲信号的一周期内接收该比较脉冲信号的多个脉冲时，该频率减少信号被致能。
12.如权利要求9所述的频率控制电路，其中，该频率控制电路还包括：
一电荷泵浦，当该频率增加信号被致能时对该压控节点进行充电，且当该频率减少信号被致能时对该压控节点进行放电。
13.如权利要求9所述的频率控制电路，其中，该压控节点耦接一压控振荡器，以控制该压控振荡器的一频率或相位。
14.如权利要求9所述的频率控制电路，其中，该压控节点耦接一压控延迟线，以控制该压控延迟线的延迟时间。
15.如权利要求14所述的频率控制电路，其中，该压控延迟线调制一电压转换器的一输出信号的频率。
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