JP2000315926A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/68—Circuits for processing colour signals for controlling the amplitude of colour signals, e.g. automatic chroma control circuits
Abstract
(57)【要約】
【課題】 周辺温度や電源電圧が変動してもより安定し
た出力信号を得ることができるＡＧＣ回路を提供する。 【解決手段】 このＡＧＣ回路は、固定利得増幅器１８
１〜１８ｎおよびそれらの出力信号を選択するセレクタ
２０を含むアナログ可変利得増幅回路１０と、Ａ／Ｄ変
換器１２と、バースト信号および色信号のみを通過させ
るディジタルバンドパスフィルタ１４と、バースト信号
が一定となるように増幅回路１０の利得を制御しかつ検
出したバースト信号がディジタル基準信号と等しくなる
ようにディジタル信号ＢＰＦｏｕｔを増幅してディジタ
ル出力色信号Ｃｏｕｔを得るディジタルＡＧＣ／検出回
路１６とを備える。
た出力信号を得ることができるＡＧＣ回路を提供する。 【解決手段】 このＡＧＣ回路は、固定利得増幅器１８
１〜１８ｎおよびそれらの出力信号を選択するセレクタ
２０を含むアナログ可変利得増幅回路１０と、Ａ／Ｄ変
換器１２と、バースト信号および色信号のみを通過させ
るディジタルバンドパスフィルタ１４と、バースト信号
が一定となるように増幅回路１０の利得を制御しかつ検
出したバースト信号がディジタル基準信号と等しくなる
ようにディジタル信号ＢＰＦｏｕｔを増幅してディジタ
ル出力色信号Ｃｏｕｔを得るディジタルＡＧＣ／検出回
路１６とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、自動利得制御
（ＡＧＣ；Automatic Gain Control）回路に関し、さら
に詳しくは、色信号処理回路中の自動色制御（ＡＣＣ；
Automatic Color Control ）回路に関する。
（ＡＧＣ；Automatic Gain Control）回路に関し、さら
に詳しくは、色信号処理回路中の自動色制御（ＡＣＣ；
Automatic Color Control ）回路に関する。
【０００２】
【従来の技術】ＡＧＣ回路は、入力が変動しても出力は
常に一定となるように増幅器の利得を自動的に制御する
回路である。アナログ方式のＡＧＣ回路は一般に、アナ
ログ可変利得増幅器と、その増幅器の出力を検出してそ
の増幅器の利得を制御するアナログ検出器（検波器）と
を備える。出力レベルが基準レベルよりも大きいと検出
器により利得が下げられ、他方、出力レベルが基準レベ
ルよりも小さいと検出器により利得が上げられる。その
ため、常に一定の出力が得られる。
常に一定となるように増幅器の利得を自動的に制御する
回路である。アナログ方式のＡＧＣ回路は一般に、アナ
ログ可変利得増幅器と、その増幅器の出力を検出してそ
の増幅器の利得を制御するアナログ検出器（検波器）と
を備える。出力レベルが基準レベルよりも大きいと検出
器により利得が下げられ、他方、出力レベルが基準レベ
ルよりも小さいと検出器により利得が上げられる。その
ため、常に一定の出力が得られる。
【０００３】このようなＡＧＣ回路の１つにＡＣＣ回路
がある。ＡＣＣ回路は、Ｙ／Ｃ（輝度／色）分離回路か
らの色信号を処理する色信号処理回路で用いられ、色信
号に含まれるバースト信号の振幅が常に一定となるよう
に色信号を増幅する。アナログ方式のＡＣＣ回路は一般
に、色信号を増幅するアナログ可変利得増幅器と、その
増幅された色信号に含まれるバースト信号を検出してそ
の増幅器の利得を制御するアナログ検出器とを備える。
バースト信号のレベルが基準レベルよりも小さいと検出
器により利得が上げられ、他方、バースト信号のレベル
が基準レベルよりも大きいと検出器により利得が下げら
れる。そのため、増幅された色信号に含まれるバースト
信号の振幅が常に一定となるように、増幅器により色信
号が増幅される。
がある。ＡＣＣ回路は、Ｙ／Ｃ（輝度／色）分離回路か
らの色信号を処理する色信号処理回路で用いられ、色信
号に含まれるバースト信号の振幅が常に一定となるよう
に色信号を増幅する。アナログ方式のＡＣＣ回路は一般
に、色信号を増幅するアナログ可変利得増幅器と、その
増幅された色信号に含まれるバースト信号を検出してそ
の増幅器の利得を制御するアナログ検出器とを備える。
バースト信号のレベルが基準レベルよりも小さいと検出
器により利得が上げられ、他方、バースト信号のレベル
が基準レベルよりも大きいと検出器により利得が下げら
れる。そのため、増幅された色信号に含まれるバースト
信号の振幅が常に一定となるように、増幅器により色信
号が増幅される。
【０００４】
【発明が解決しようとする課題】上記のようなアナログ
ＡＧＣ回路（ＡＣＣ回路を含む）では、可変利得増幅器
および検出器の動作特性が周辺温度や電源電圧に依存し
て変動するため、ＡＧＣ回路の出力も変動するという問
題があった。
ＡＧＣ回路（ＡＣＣ回路を含む）では、可変利得増幅器
および検出器の動作特性が周辺温度や電源電圧に依存し
て変動するため、ＡＧＣ回路の出力も変動するという問
題があった。
【０００５】この発明の目的は、より一定の出力を得る
ことができる自動利得制御回路を提供することである。
ことができる自動利得制御回路を提供することである。
【０００６】
【課題を解決するための手段】この発明に従うと、入力
基準信号を含むアナログ入力信号を増幅してディジタル
出力信号を供給する自動利得制御回路は、アナログ可変
利得増幅回路と、アナログ−ディジタル変換器と、ディ
ジタルＡＧＣ／検出回路とを備える。アナログ可変利得
増幅回路は、アナログ入力信号を受ける。アナログ−デ
ィジタル変換器は、アナログ可変利得増幅回路から出力
されたアナログ信号をディジタル信号に変換する。ディ
ジタルＡＧＣ／検出回路は、アナログ−ディジタル変換
器から出力されたディジタル信号中の入力基準信号のレ
ベルが一定となるようにアナログ可変利得増幅回路の利
得を制御するための制御信号をアナログ可変利得増幅回
路に供給し、かつディジタル信号中の入力基準信号が所
定ディジタル基準信号と等しくなるようにディジタル信
号を増幅してディジタル出力信号を得る。
基準信号を含むアナログ入力信号を増幅してディジタル
出力信号を供給する自動利得制御回路は、アナログ可変
利得増幅回路と、アナログ−ディジタル変換器と、ディ
ジタルＡＧＣ／検出回路とを備える。アナログ可変利得
増幅回路は、アナログ入力信号を受ける。アナログ−デ
ィジタル変換器は、アナログ可変利得増幅回路から出力
されたアナログ信号をディジタル信号に変換する。ディ
ジタルＡＧＣ／検出回路は、アナログ−ディジタル変換
器から出力されたディジタル信号中の入力基準信号のレ
ベルが一定となるようにアナログ可変利得増幅回路の利
得を制御するための制御信号をアナログ可変利得増幅回
路に供給し、かつディジタル信号中の入力基準信号が所
定ディジタル基準信号と等しくなるようにディジタル信
号を増幅してディジタル出力信号を得る。
【０００７】上記ＡＧＣ／検出回路はディジタル回路で
構成されているため、周辺温度や電源電圧が変動しても
入力基準信号のレベルは正確に検出され、その結果、よ
り安定したディジタル出力信号が得られる。また、ディ
ジタルＡＧＣ／検出回路が制御信号をアナログ可変利得
増幅回路にフィードバックすることにより予め大まかな
自動利得制御を行なっているため、ディジタル出力信号
が一定となるアナログ入力信号の範囲は広くなる。
構成されているため、周辺温度や電源電圧が変動しても
入力基準信号のレベルは正確に検出され、その結果、よ
り安定したディジタル出力信号が得られる。また、ディ
ジタルＡＧＣ／検出回路が制御信号をアナログ可変利得
増幅回路にフィードバックすることにより予め大まかな
自動利得制御を行なっているため、ディジタル出力信号
が一定となるアナログ入力信号の範囲は広くなる。
【０００８】好ましくは、上記アナログ可変利得増幅回
路は、複数の固定利得増幅器と、セレクタとを含む。複
数の固定利得増幅器は、直列接続される。セレクタは、
制御信号に応答して複数の固定利得増幅器からのアナロ
グ出力信号のうち１つを選択する。さらに好ましくは、
上記セレクタは、複数の固定利得増幅器からのアナログ
出力信号およびアナログ入力信号のうち１つを選択す
る。
路は、複数の固定利得増幅器と、セレクタとを含む。複
数の固定利得増幅器は、直列接続される。セレクタは、
制御信号に応答して複数の固定利得増幅器からのアナロ
グ出力信号のうち１つを選択する。さらに好ましくは、
上記セレクタは、複数の固定利得増幅器からのアナログ
出力信号およびアナログ入力信号のうち１つを選択す
る。
【０００９】したがって、この自動利得制御回路の構成
が単純になる。好ましくは、上記自動利得制御回路はさ
らに、アナログ可変利得増幅回路の出力とディジタルＡ
ＧＣ／検出回路の入力との間に接続された高域遮断フィ
ルタを備える。
が単純になる。好ましくは、上記自動利得制御回路はさ
らに、アナログ可変利得増幅回路の出力とディジタルＡ
ＧＣ／検出回路の入力との間に接続された高域遮断フィ
ルタを備える。
【００１０】したがって、アナログ可変利得増幅回路か
らの出力信号中に含まれる高域ノイズ成分が除去され、
その結果、入力基準信号のレベルがより正確に検出され
る。
らの出力信号中に含まれる高域ノイズ成分が除去され、
その結果、入力基準信号のレベルがより正確に検出され
る。
【００１１】さらに好ましくは、上記高域遮断フィルタ
はアナログ−ディジタル変換器の出力とディジタルＡＧ
Ｃ／検出回路の入力との間に接続される。
はアナログ−ディジタル変換器の出力とディジタルＡＧ
Ｃ／検出回路の入力との間に接続される。
【００１２】この高域遮断フィルタはディジタル回路で
構成されるため、周辺温度や電源電圧の変動による影響
を受けず、しかもアナログ−ディジタル変換器からのク
ロックノイズを除去することができる。
構成されるため、周辺温度や電源電圧の変動による影響
を受けず、しかもアナログ−ディジタル変換器からのク
ロックノイズを除去することができる。
【００１３】好ましくは、上記ディジタルＡＧＣ／検出
回路は、基準信号検出回路と、乗算器と、乗算器制御回
路とを含む。基準信号検出回路は、アナログ−ディジタ
ル変換器から出力されたディジタル信号中の入力基準信
号を検出する。乗算器は、アナログ−ディジタル変換器
から出力されたディジタル信号を乗算する。乗算器制御
回路は、基準信号検出回路により検出された入力基準信
号を所定ディジタル基準信号と比較し、検出された入力
基準信号が所定ディジタル基準信号よりも大きいとき乗
算器の乗数を小さくし、検出された入力基準信号が所定
ディジタル基準信号よりも小さいとき乗算器の乗数を大
きくする。
回路は、基準信号検出回路と、乗算器と、乗算器制御回
路とを含む。基準信号検出回路は、アナログ−ディジタ
ル変換器から出力されたディジタル信号中の入力基準信
号を検出する。乗算器は、アナログ−ディジタル変換器
から出力されたディジタル信号を乗算する。乗算器制御
回路は、基準信号検出回路により検出された入力基準信
号を所定ディジタル基準信号と比較し、検出された入力
基準信号が所定ディジタル基準信号よりも大きいとき乗
算器の乗数を小さくし、検出された入力基準信号が所定
ディジタル基準信号よりも小さいとき乗算器の乗数を大
きくする。
【００１４】好ましくは、上記ディジタルＡＧＣ／検出
回路は、第１の比較回路と、第２の比較回路と、アップ
ダウンカウンタ回路とを含む。第１の比較回路は、基準
信号検出回路により検出された入力基準信号を第１の所
定ディジタル基準信号と比較し、検出された入力基準信
号が第１の所定ディジタル基準信号よりも小さいときア
ップ信号を生成する。第２の比較回路は、基準信号検出
回路により検出された入力基準信号を第１の所定ディジ
タル基準信号よりも大きい第２の所定ディジタル基準信
号と比較し、検出された入力基準信号が第２の所定ディ
ジタル基準信号よりも大きいときダウン信号を生成す
る。アップダウンカウンタ回路は、アップ信号およびダ
ウン信号に応答して制御信号を生成する。
回路は、第１の比較回路と、第２の比較回路と、アップ
ダウンカウンタ回路とを含む。第１の比較回路は、基準
信号検出回路により検出された入力基準信号を第１の所
定ディジタル基準信号と比較し、検出された入力基準信
号が第１の所定ディジタル基準信号よりも小さいときア
ップ信号を生成する。第２の比較回路は、基準信号検出
回路により検出された入力基準信号を第１の所定ディジ
タル基準信号よりも大きい第２の所定ディジタル基準信
号と比較し、検出された入力基準信号が第２の所定ディ
ジタル基準信号よりも大きいときダウン信号を生成す
る。アップダウンカウンタ回路は、アップ信号およびダ
ウン信号に応答して制御信号を生成する。
【００１５】好ましくは、上記入力基準信号はバースト
信号であり、上記アナログ入力信号は色信号である。
信号であり、上記アナログ入力信号は色信号である。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。
【００１７】図１を参照して、この発明の実施の形態に
よるＡＣＣ回路は、アナログ可変利得増幅回路１０と、
アナログ−ディジタル変換器（Ａ／Ｄ変換器）１２と、
ディジタルバンドパスフィルタ（ＢＰＦ）１４と、ディ
ジタルＡＧＣ／検出回路１６とを備え、バースト信号を
含むアナログ入力色信号Ｃｉｎを増幅してディジタル出
力色信号Ｃｏｕｔを供給する。
よるＡＣＣ回路は、アナログ可変利得増幅回路１０と、
アナログ−ディジタル変換器（Ａ／Ｄ変換器）１２と、
ディジタルバンドパスフィルタ（ＢＰＦ）１４と、ディ
ジタルＡＧＣ／検出回路１６とを備え、バースト信号を
含むアナログ入力色信号Ｃｉｎを増幅してディジタル出
力色信号Ｃｏｕｔを供給する。
【００１８】アナログ可変利得増幅回路１０は、直列接
続されたｎ個の固定利得増幅器１８１〜１８ｎ（ｎは２
以上の整数）と、セレクタ２０とを含む。増幅器１８１
〜１８ｎの各々は一定の利得ｍを有し、各入力信号をｍ
倍に増幅する。アナログ入力色信号Ｃｉｎはセレクタ２
０のデータ入力端子Ｄ０に与えられる。増幅器１８１〜
１８ｎからのアナログ出力信号ｍ×Ｃｉｎ，ｍ2 ×Ｃｉ
ｎ，・・・，ｍn ×Ｃｉｎはそれぞれセレクタ２０のデ
ータ入力端子Ｄ１〜Ｄｎに与えられる。このアナログ可
変利得増幅回路１０の利得を制御するための制御信号Ｃ
ＮＴはディジタルＡＧＣ／検出回路１６からセレクタ２
０の選択制御入力端子ＳＥＬに与えられる。セレクタ２
０は、制御信号ＣＮＴに応答してアナログ入力色信号Ｃ
ｉｎおよび複数の固定利得増幅器１８１〜１８ｎからの
アナログ出力信号のうち１つを選択し、その選択した信
号を出力端子Ｙを通してＡ／Ｄ変換器１２にアナログ入
力信号ＡＤｉｎとして出力する。すなわち、アナログ可
変利得増幅回路１０はアナログ入力色信号Ｃｉｎを受
け、その色信号Ｃｉｎを１〜ｍn 倍の可変利得で増幅す
る。
続されたｎ個の固定利得増幅器１８１〜１８ｎ（ｎは２
以上の整数）と、セレクタ２０とを含む。増幅器１８１
〜１８ｎの各々は一定の利得ｍを有し、各入力信号をｍ
倍に増幅する。アナログ入力色信号Ｃｉｎはセレクタ２
０のデータ入力端子Ｄ０に与えられる。増幅器１８１〜
１８ｎからのアナログ出力信号ｍ×Ｃｉｎ，ｍ2 ×Ｃｉ
ｎ，・・・，ｍn ×Ｃｉｎはそれぞれセレクタ２０のデ
ータ入力端子Ｄ１〜Ｄｎに与えられる。このアナログ可
変利得増幅回路１０の利得を制御するための制御信号Ｃ
ＮＴはディジタルＡＧＣ／検出回路１６からセレクタ２
０の選択制御入力端子ＳＥＬに与えられる。セレクタ２
０は、制御信号ＣＮＴに応答してアナログ入力色信号Ｃ
ｉｎおよび複数の固定利得増幅器１８１〜１８ｎからの
アナログ出力信号のうち１つを選択し、その選択した信
号を出力端子Ｙを通してＡ／Ｄ変換器１２にアナログ入
力信号ＡＤｉｎとして出力する。すなわち、アナログ可
変利得増幅回路１０はアナログ入力色信号Ｃｉｎを受
け、その色信号Ｃｉｎを１〜ｍn 倍の可変利得で増幅す
る。
【００１９】Ａ／Ｄ変換器１２は、アナログ可変利得増
幅回路１０から出力されたアナログ入力信号ＡＤｉｎを
ディジタル出力信号ＡＤｏｕｔに変換する。
幅回路１０から出力されたアナログ入力信号ＡＤｉｎを
ディジタル出力信号ＡＤｏｕｔに変換する。
【００２０】ディジタルバンドパスフィルタ１４は、Ａ
／Ｄ変換器１２の出力とディジタルＡＧＣ／検出回路１
６の入力との間に接続され、図２に示されるような周波
数特性を有する。すなわち、バンドパスフィルタ１４の
中心通過周波数はバースト信号の周波数（たとえば３．
５８ＭＨｚ）に設定される。したがって、バースト信号
およびその近傍の色信号はバンドパスフィルタ１４を通
過するが、高域のノイズ成分および低域成分はバンドパ
スフィルタ１４で除去される。
／Ｄ変換器１２の出力とディジタルＡＧＣ／検出回路１
６の入力との間に接続され、図２に示されるような周波
数特性を有する。すなわち、バンドパスフィルタ１４の
中心通過周波数はバースト信号の周波数（たとえば３．
５８ＭＨｚ）に設定される。したがって、バースト信号
およびその近傍の色信号はバンドパスフィルタ１４を通
過するが、高域のノイズ成分および低域成分はバンドパ
スフィルタ１４で除去される。
【００２１】図３を参照して、ディジタルＡＧＣ／検出
回路１６は、Ａ／Ｄ変換器１２から出力されバンドパス
フィルタ１４を通過したディジタル出力信号ＢＰＦｏｕ
ｔ中のバースト信号が所定ディジタル基準信号Ｄｒｅｆ
と等しくなるようにディジタル出力信号ＢＰＦｏｕｔを
増幅してディジタル出力色信号Ｃｏｕｔを得るディジタ
ルＡＧＣ回路２１と、Ａ／Ｄ変換器１２から出力されバ
ンドパスフィルタ１４を通過したディジタル出力信号Ｂ
ＰＦｏｕｔ中のバースト信号のレベルが一定となるよう
にアナログ可変利得増幅回路１０の利得を制御するため
の制御信号ＣＮＴをアナログ可変利得増幅回路１０に供
給するディジタル検出回路２７とを含む。ディジタルＡ
ＧＣ回路２１は、バーストレベル検出回路２２と、乗算
器２４と、ＡＧＣレベル算出回路２６とを含む。ディジ
タル検出回路２７は、バーストレベル比較回路２８およ
び３０と、アップダウンカウンタ回路３２とを含む。
回路１６は、Ａ／Ｄ変換器１２から出力されバンドパス
フィルタ１４を通過したディジタル出力信号ＢＰＦｏｕ
ｔ中のバースト信号が所定ディジタル基準信号Ｄｒｅｆ
と等しくなるようにディジタル出力信号ＢＰＦｏｕｔを
増幅してディジタル出力色信号Ｃｏｕｔを得るディジタ
ルＡＧＣ回路２１と、Ａ／Ｄ変換器１２から出力されバ
ンドパスフィルタ１４を通過したディジタル出力信号Ｂ
ＰＦｏｕｔ中のバースト信号のレベルが一定となるよう
にアナログ可変利得増幅回路１０の利得を制御するため
の制御信号ＣＮＴをアナログ可変利得増幅回路１０に供
給するディジタル検出回路２７とを含む。ディジタルＡ
ＧＣ回路２１は、バーストレベル検出回路２２と、乗算
器２４と、ＡＧＣレベル算出回路２６とを含む。ディジ
タル検出回路２７は、バーストレベル比較回路２８およ
び３０と、アップダウンカウンタ回路３２とを含む。
【００２２】ディジタルＡＧＣ回路２１において、バー
ストレベル検出回路２２は、バンドパスフィルタ１４か
らのディジタル出力信号ＢＰＦｏｕｔに含まれるディジ
タルバースト信号のレベルＢＳＴＬＶＬを検出する。Ａ
ＧＣレベル算出回路２６は、バーストレベル検出回路２
２により検出されたバースト信号のレベルＢＳＴＬＶＬ
に応じてＡＧＣレベルＡＧＣＬＶＬを算出する。乗算器
２４は、ＡＧＣレベル算出回路２６により算出されたＡ
ＧＣレベルＡＧＣＬＶＬに応じてバンドパスフィルタ１
４からのディジタル出力信号ＢＰＦｏｕｔを補正してデ
ィジタル出力色信号Ｃｏｕｔを得る。換言すると、乗算
器２４は、ディジタル出力信号ＢＰＦｏｕｔをＡＧＣレ
ベルＡＧＣＬＶＬで乗算、つまり利得ＡＧＣＬＶＬで増
幅する。ＡＧＣレベル算出回路２６は、バーストレベル
検出回路２２により検出されたバースト信号のレベルＢ
ＳＴＬＶＬを所定ディジタル基準信号Ｄｒｅｆのレベル
と比較し、検出されたバースト信号のレベルＢＳＴＬＶ
Ｌが所定ディジタル基準信号Ｄｒｅｆのレベルよりも大
きいとき乗算器２４の乗数（利得）を小さくし、検出さ
れたバースト信号のレベルＢＳＴＬＶＬが所定ディジタ
ル基準信号Ｄｒｅｆのレベルと等しいとき乗算器２４の
乗数（利得）を維持し、検出されたバースト信号のレベ
ルＢＳＴＬＶＬが所定ディジタル基準信号Ｄｒｅｆのレ
ベルよりも小さいとき乗算器２４の乗数（利得）を大き
くする。ＡＧＣレベル算出回路２６は好ましくは、検出
されたバースト信号のレベルＢＳＴＬＶＬが所定ディジ
タル基準信号Ｄｒｅｆのレベルよりも高いとき乗算器２
４の利得を「１」よりも小さくし、検出されたバースト
信号のレベルＢＳＴＬＶＬが所定ディジタル基準信号Ｄ
ｒｅｆのレベルと等しいとき乗算器２４の利得を「１」
にし、検出されたバースト信号のレベルＢＳＴＬＶＬが
所定ディジタル基準信号Ｄｒｅｆのレベルよりも低いと
き乗算器２４の利得を「１」よりも大きくする。
ストレベル検出回路２２は、バンドパスフィルタ１４か
らのディジタル出力信号ＢＰＦｏｕｔに含まれるディジ
タルバースト信号のレベルＢＳＴＬＶＬを検出する。Ａ
ＧＣレベル算出回路２６は、バーストレベル検出回路２
２により検出されたバースト信号のレベルＢＳＴＬＶＬ
に応じてＡＧＣレベルＡＧＣＬＶＬを算出する。乗算器
２４は、ＡＧＣレベル算出回路２６により算出されたＡ
ＧＣレベルＡＧＣＬＶＬに応じてバンドパスフィルタ１
４からのディジタル出力信号ＢＰＦｏｕｔを補正してデ
ィジタル出力色信号Ｃｏｕｔを得る。換言すると、乗算
器２４は、ディジタル出力信号ＢＰＦｏｕｔをＡＧＣレ
ベルＡＧＣＬＶＬで乗算、つまり利得ＡＧＣＬＶＬで増
幅する。ＡＧＣレベル算出回路２６は、バーストレベル
検出回路２２により検出されたバースト信号のレベルＢ
ＳＴＬＶＬを所定ディジタル基準信号Ｄｒｅｆのレベル
と比較し、検出されたバースト信号のレベルＢＳＴＬＶ
Ｌが所定ディジタル基準信号Ｄｒｅｆのレベルよりも大
きいとき乗算器２４の乗数（利得）を小さくし、検出さ
れたバースト信号のレベルＢＳＴＬＶＬが所定ディジタ
ル基準信号Ｄｒｅｆのレベルと等しいとき乗算器２４の
乗数（利得）を維持し、検出されたバースト信号のレベ
ルＢＳＴＬＶＬが所定ディジタル基準信号Ｄｒｅｆのレ
ベルよりも小さいとき乗算器２４の乗数（利得）を大き
くする。ＡＧＣレベル算出回路２６は好ましくは、検出
されたバースト信号のレベルＢＳＴＬＶＬが所定ディジ
タル基準信号Ｄｒｅｆのレベルよりも高いとき乗算器２
４の利得を「１」よりも小さくし、検出されたバースト
信号のレベルＢＳＴＬＶＬが所定ディジタル基準信号Ｄ
ｒｅｆのレベルと等しいとき乗算器２４の利得を「１」
にし、検出されたバースト信号のレベルＢＳＴＬＶＬが
所定ディジタル基準信号Ｄｒｅｆのレベルよりも低いと
き乗算器２４の利得を「１」よりも大きくする。
【００２３】また、ディジタル検出回路２７において、
バーストレベル比較回路２８は、バーストレベル検出回
路２２により検出されたバースト信号を予め定められた
ディジタル基準信号ＯＮＬＶＬと比較し、検出されたバ
ースト信号がディジタル基準信号ＯＮＬＶＬよりも小さ
いときアップ信号ＵＰを生成する。バーストレベル比較
回路３０は、バーストレベル検出回路２２により検出さ
れたバースト信号を上記ディジタル基準信号ＯＮＬＶＬ
よりも大きい予め定められたディジタル基準信号ＯＦＦ
ＬＶＬと比較し、検出されたバースト信号がディジタル
基準信号ＯＦＦＬＶＬよりも大きいときダウン信号ＤＯ
ＷＮを生成する。アップダウンカウンタ回路３２は、バ
ーストレベル比較回路２８からのアップ信号ＵＰおよび
バーストレベル比較回路３０からのダウン信号ＤＯＷＮ
に応答して上述したセレクタ２０に与えるための制御信
号ＣＮＴを生成する。アップダウンカウンタ回路３２
は、アップ信号ＵＰに応答してインクリメントされ、ダ
ウン信号ＤＯＷＮに応答してデクリメントされる。この
カウント値が制御信号ＣＮＴとして出力される。
バーストレベル比較回路２８は、バーストレベル検出回
路２２により検出されたバースト信号を予め定められた
ディジタル基準信号ＯＮＬＶＬと比較し、検出されたバ
ースト信号がディジタル基準信号ＯＮＬＶＬよりも小さ
いときアップ信号ＵＰを生成する。バーストレベル比較
回路３０は、バーストレベル検出回路２２により検出さ
れたバースト信号を上記ディジタル基準信号ＯＮＬＶＬ
よりも大きい予め定められたディジタル基準信号ＯＦＦ
ＬＶＬと比較し、検出されたバースト信号がディジタル
基準信号ＯＦＦＬＶＬよりも大きいときダウン信号ＤＯ
ＷＮを生成する。アップダウンカウンタ回路３２は、バ
ーストレベル比較回路２８からのアップ信号ＵＰおよび
バーストレベル比較回路３０からのダウン信号ＤＯＷＮ
に応答して上述したセレクタ２０に与えるための制御信
号ＣＮＴを生成する。アップダウンカウンタ回路３２
は、アップ信号ＵＰに応答してインクリメントされ、ダ
ウン信号ＤＯＷＮに応答してデクリメントされる。この
カウント値が制御信号ＣＮＴとして出力される。
【００２４】次に、上記のように構成されたＡＣＣ回路
の動作について説明する。まず、図４に示されるような
アナログ入力色信号Ｃｉｎがアナログ可変利得増幅回路
１０に与えられる。このアナログ入力色信号Ｃｉｎには
バースト信号ＢＳＴが含まれている。色信号Ｃｉｎはセ
レクタ２０のデータ入力端子Ｄ０に与えられるととも
に、カスケード接続された固定利得増幅器１８１〜１８
ｎの初段に与えられる。初段の増幅器１８１からの出力
信号ｍ×Ｃｉｎ（ｍは利得）はセレクタ２０のデータ入
力端子Ｄ１に与えられる。第２段の増幅器１８２からの
出力信号ｍ2 ×Ｃｉｎはデータ入力端子Ｄ２に与えられ
る。同様にして、終段の増幅器１８ｎからの出力信号ｍ
n ×Ｃｉｎはデータ入力端子Ｄｎに与えられる。色信号
Ｃｉｎおよび出力信号ｍ×Ｃｉｎ，ｍ2 ×Ｃｉｎ，…，
ｍn ×Ｃｉｎのうち１つが制御信号ＣＮＴに応答して選
択され、出力端子Ｙから出力される。最初、図３に示さ
れたアップダウンカウンタ回路３２はリセットされてい
て制御信号ＣＮＴ＝０であるので、このアナログ可変利
得増幅回路１０に与えられたアナログ入力色信号Ｃｉｎ
が増幅されることなくそのまま出力される。アップダウ
ンカウンタ回路３２がインクリメントされ、たとえば制
御信号ＣＮＴ＝２になれば、増幅器１８２からの出力信
号ｍ2 ×Ｃｉｎが選択されて出力される。
の動作について説明する。まず、図４に示されるような
アナログ入力色信号Ｃｉｎがアナログ可変利得増幅回路
１０に与えられる。このアナログ入力色信号Ｃｉｎには
バースト信号ＢＳＴが含まれている。色信号Ｃｉｎはセ
レクタ２０のデータ入力端子Ｄ０に与えられるととも
に、カスケード接続された固定利得増幅器１８１〜１８
ｎの初段に与えられる。初段の増幅器１８１からの出力
信号ｍ×Ｃｉｎ（ｍは利得）はセレクタ２０のデータ入
力端子Ｄ１に与えられる。第２段の増幅器１８２からの
出力信号ｍ2 ×Ｃｉｎはデータ入力端子Ｄ２に与えられ
る。同様にして、終段の増幅器１８ｎからの出力信号ｍ
n ×Ｃｉｎはデータ入力端子Ｄｎに与えられる。色信号
Ｃｉｎおよび出力信号ｍ×Ｃｉｎ，ｍ2 ×Ｃｉｎ，…，
ｍn ×Ｃｉｎのうち１つが制御信号ＣＮＴに応答して選
択され、出力端子Ｙから出力される。最初、図３に示さ
れたアップダウンカウンタ回路３２はリセットされてい
て制御信号ＣＮＴ＝０であるので、このアナログ可変利
得増幅回路１０に与えられたアナログ入力色信号Ｃｉｎ
が増幅されることなくそのまま出力される。アップダウ
ンカウンタ回路３２がインクリメントされ、たとえば制
御信号ＣＮＴ＝２になれば、増幅器１８２からの出力信
号ｍ2 ×Ｃｉｎが選択されて出力される。
【００２５】セレクタ２０から出力信号はアナログ入力
信号ＡＤｉｎとしてＡ／Ｄ変換器１２に与えられ、ここ
でディジタル出力信号ＡＤｏｕｔに変換される。
信号ＡＤｉｎとしてＡ／Ｄ変換器１２に与えられ、ここ
でディジタル出力信号ＡＤｏｕｔに変換される。
【００２６】Ａ／Ｄ変換器１２からのディジタル出力信
号ＡＤｏｕｔはバンドパスフィルタ１４に与えられ、こ
こで高域ノイズ成分が除去され、バースト信号ＢＳＴを
含むディジタル色信号成分のみがバンドパスフィルタ１
４を通過する。
号ＡＤｏｕｔはバンドパスフィルタ１４に与えられ、こ
こで高域ノイズ成分が除去され、バースト信号ＢＳＴを
含むディジタル色信号成分のみがバンドパスフィルタ１
４を通過する。
【００２７】バンドパスフィルタ１４からのディジタル
出力信号ＢＰＦｏｕｔはディジタルＡＧＣ／検出回路１
６に与えられ、ここで入力色信号のＡＧＣ補正および制
御信号ＣＮＴの生成が行なわれる。
出力信号ＢＰＦｏｕｔはディジタルＡＧＣ／検出回路１
６に与えられ、ここで入力色信号のＡＧＣ補正および制
御信号ＣＮＴの生成が行なわれる。
【００２８】バンドパスフィルタ１４からのディジタル
出力信号ＢＰＦｏｕｔは図３に示された乗算器２４に与
えられるとともに、バーストレベル検出回路２２に与え
られる。図５に示されたステップＳ１で、この与えられ
たディジタル出力信号ＢＰＦｏｕｔ中に含まれるバース
ト信号ＢＳＴのレベル（振幅の半分）、より具体的には
平均ピークレベルＢＳＴＬＶＬがバーストレベル検出回
路２２により検出される。
出力信号ＢＰＦｏｕｔは図３に示された乗算器２４に与
えられるとともに、バーストレベル検出回路２２に与え
られる。図５に示されたステップＳ１で、この与えられ
たディジタル出力信号ＢＰＦｏｕｔ中に含まれるバース
ト信号ＢＳＴのレベル（振幅の半分）、より具体的には
平均ピークレベルＢＳＴＬＶＬがバーストレベル検出回
路２２により検出される。
【００２９】この検出されたバースト信号のレベルＢＳ
ＴＬＶＬは、ステップＳ６（ステップＳ２〜Ｓ５につい
ては後述する。）で、予め定められたディジタル基準信
号Ｄｒｅｆと比較され、これによりＡＧＣレベルＡＧＣ
ＬＶＬが算出される。より具体的には、検出されたバー
スト信号のレベルＢＳＴＬＶＬが基準信号Ｄｒｅｆのレ
ベルよりも高い場合は、その差に応じて「１」よりも小
さいＡＧＣレベルＡＧＣＬＶＬが算出される。検出され
たバースト信号のレベルＢＳＴＬＶＬが基準信号Ｄｒｅ
ｆのレベルよりも低い場合は、その差に応じて「１」よ
りも大きいＡＧＣレベルＡＧＣＬＶＬが算出される。検
出されたバースト信号のレベルＢＳＴＬＶＬが基準信号
Ｄｒｅｆのレベルと等しい場合は、ＡＧＣレベルＡＧＣ
ＬＶＬは「０」にされる。
ＴＬＶＬは、ステップＳ６（ステップＳ２〜Ｓ５につい
ては後述する。）で、予め定められたディジタル基準信
号Ｄｒｅｆと比較され、これによりＡＧＣレベルＡＧＣ
ＬＶＬが算出される。より具体的には、検出されたバー
スト信号のレベルＢＳＴＬＶＬが基準信号Ｄｒｅｆのレ
ベルよりも高い場合は、その差に応じて「１」よりも小
さいＡＧＣレベルＡＧＣＬＶＬが算出される。検出され
たバースト信号のレベルＢＳＴＬＶＬが基準信号Ｄｒｅ
ｆのレベルよりも低い場合は、その差に応じて「１」よ
りも大きいＡＧＣレベルＡＧＣＬＶＬが算出される。検
出されたバースト信号のレベルＢＳＴＬＶＬが基準信号
Ｄｒｅｆのレベルと等しい場合は、ＡＧＣレベルＡＧＣ
ＬＶＬは「０」にされる。
【００３０】この算出されたＡＧＣレベルＡＧＣＬＶＬ
は乗算器２４に与えられ、ステップＳ７でＡＧＣ演算が
行なわれる。より具体的には、乗算器２４によりバンド
パスフィルタ１４からのディジタル出力信号ＢＰＦｏｕ
ｔにＡＧＣレベルＡＧＣＬＶＬが乗算される。換言すれ
ば、ディジタル出力信号ＢＰＦｏｕｔがＡＧＣレベルＡ
ＧＣＬＶＬの利得で増幅される。これにより、ディジタ
ル出力色信号Ｃｏｕｔが得られる。
は乗算器２４に与えられ、ステップＳ７でＡＧＣ演算が
行なわれる。より具体的には、乗算器２４によりバンド
パスフィルタ１４からのディジタル出力信号ＢＰＦｏｕ
ｔにＡＧＣレベルＡＧＣＬＶＬが乗算される。換言すれ
ば、ディジタル出力信号ＢＰＦｏｕｔがＡＧＣレベルＡ
ＧＣＬＶＬの利得で増幅される。これにより、ディジタ
ル出力色信号Ｃｏｕｔが得られる。
【００３１】上記説明から明らかなように、ディジタル
ＡＧＣ回路２１は、入力色信号Ｃｉｎのレベルが変動し
てもバースト信号ＢＳＴのレベルが一定となるように入
力色信号Ｃｉｎを増幅して出力色信号Ｃｏｕｔを得るこ
とができる。したがって、このディジタルＡＧＣ回路２
１は図６に示されるようなＡＧＣ特性を有する。図６に
おいて、横軸はディジタル入力信号ＡＤｉｎのレベルを
示し、縦軸はディジタル出力色信号Ｃｏｕｔのレベルを
示す。図６に示されるように、ディジタル入力信号ＡＤ
ｉｎが最小レベルＭＩＮ０〜最大レベルＭＡＸの範囲内
でディジタル出力色信号Ｃｏｕｔのレベル（ＡＧＣＬＶ
Ｌ）は一定となる。しかしながら、ディジタル入力信号
ＡＤｉｎが最小レベルＭＩＮ０よりも小さくなると、Ａ
／Ｄ変換器１２の分解能に限界があるため、ディジタル
出力色信号Ｃｏｕｔのレベルは一定とならない。そこ
で、この最小レベルＭＩＮ０をより低くしてＡＧＣ特性
を向上させるために、アナログ可変利得増幅回路１０を
フィードバック制御するためのディジタル検出回路２７
が設けられている。
ＡＧＣ回路２１は、入力色信号Ｃｉｎのレベルが変動し
てもバースト信号ＢＳＴのレベルが一定となるように入
力色信号Ｃｉｎを増幅して出力色信号Ｃｏｕｔを得るこ
とができる。したがって、このディジタルＡＧＣ回路２
１は図６に示されるようなＡＧＣ特性を有する。図６に
おいて、横軸はディジタル入力信号ＡＤｉｎのレベルを
示し、縦軸はディジタル出力色信号Ｃｏｕｔのレベルを
示す。図６に示されるように、ディジタル入力信号ＡＤ
ｉｎが最小レベルＭＩＮ０〜最大レベルＭＡＸの範囲内
でディジタル出力色信号Ｃｏｕｔのレベル（ＡＧＣＬＶ
Ｌ）は一定となる。しかしながら、ディジタル入力信号
ＡＤｉｎが最小レベルＭＩＮ０よりも小さくなると、Ａ
／Ｄ変換器１２の分解能に限界があるため、ディジタル
出力色信号Ｃｏｕｔのレベルは一定とならない。そこ
で、この最小レベルＭＩＮ０をより低くしてＡＧＣ特性
を向上させるために、アナログ可変利得増幅回路１０を
フィードバック制御するためのディジタル検出回路２７
が設けられている。
【００３２】バーストレベル検出回路２２により検出さ
れたバースト信号のレベルＢＳＴＬＶＬはＡＧＣレベル
算出回路２６の他、バーストレベル比較回路２８および
３０にも与えられる。バーストレベル比較回路３０に与
えられたバースト信号のレベルＢＳＴＬＶＬは、図５に
示されたステップＳ２でディジタル基準信号のレベルＯ
ＦＦＬＶＬと比較される。バースト信号のレベルＢＳＴ
ＬＶＬが基準信号のレベルＯＦＦＬＶＬよりも高い場合
はダウン信号ＤＯＷＮが生成され、ステップＳ３でこの
ダウン信号ＤＯＷＮに応答してアップダウンカウンタ３
２がカウントダウンされる。
れたバースト信号のレベルＢＳＴＬＶＬはＡＧＣレベル
算出回路２６の他、バーストレベル比較回路２８および
３０にも与えられる。バーストレベル比較回路３０に与
えられたバースト信号のレベルＢＳＴＬＶＬは、図５に
示されたステップＳ２でディジタル基準信号のレベルＯ
ＦＦＬＶＬと比較される。バースト信号のレベルＢＳＴ
ＬＶＬが基準信号のレベルＯＦＦＬＶＬよりも高い場合
はダウン信号ＤＯＷＮが生成され、ステップＳ３でこの
ダウン信号ＤＯＷＮに応答してアップダウンカウンタ３
２がカウントダウンされる。
【００３３】一方、バーストレベル比較回路２８に与え
られたバースト信号のレベルＢＳＴＬＶＬは、ステップ
Ｓ４でディジタル基準信号のレベルＯＮＬＶＬと比較さ
れる。この基準信号のレベルＯＮＬＶＬは上記基準信号
のレベルＯＦＦＬＶＬよりも低く設定されている。バー
スト信号のレベルＢＳＴＬＶＬが基準信号のレベルＯＮ
ＬＶＬよりも低い場合はアップ信号ＵＰが生成され、ス
テップＳ５でこのアップ信号ＵＰに応答してアップダウ
ンカウンタ回路３２がカウントアップされる。
られたバースト信号のレベルＢＳＴＬＶＬは、ステップ
Ｓ４でディジタル基準信号のレベルＯＮＬＶＬと比較さ
れる。この基準信号のレベルＯＮＬＶＬは上記基準信号
のレベルＯＦＦＬＶＬよりも低く設定されている。バー
スト信号のレベルＢＳＴＬＶＬが基準信号のレベルＯＮ
ＬＶＬよりも低い場合はアップ信号ＵＰが生成され、ス
テップＳ５でこのアップ信号ＵＰに応答してアップダウ
ンカウンタ回路３２がカウントアップされる。
【００３４】このアップダウンカウンタ回路３２のカウ
ント値が制御信号ＣＮＴとしてアナログ可変利得増幅回
路１０にフィードバックされる。次の表１は、制御信号
ＣＮＴと選択されるべきデータ入力端子との対応関係を
示す。
ント値が制御信号ＣＮＴとしてアナログ可変利得増幅回
路１０にフィードバックされる。次の表１は、制御信号
ＣＮＴと選択されるべきデータ入力端子との対応関係を
示す。
【００３５】
【表１】
【００３６】表１に示されるように、制御信号ＣＮＴ＝
０のとき、増幅器１８１〜１８ｎはすべてオフとなり、
データ入力端子Ｄ０に与えられるアナログ入力色信号Ｃ
ｉｎが選択される。制御信号ＣＮＴ＝１のとき、初段の
増幅器１８１がオンとなり、データ入力端子Ｄ１に与え
られる増幅器１８１からのアナログ出力信号ｍ×Ｃｉｎ
が選択される。制御信号ＣＮＴ＝２のとき、第１および
第２段の増幅器１８１，１８２がオンとなり、データ入
力端子Ｄ２に与えられる増幅器１８２からのアナログ出
力信号ｍ2 ×Ｃｉｎが選択される。同様にして、制御信
号ＣＮＴ＝ｎのとき、すべての増幅器１８１〜１８ｎが
オンとなり、データ入力端子Ｄｎに与えられる増幅器１
８ｎからのアナログ出力信号ｍn ×Ｃｉｎが選択され
る。
０のとき、増幅器１８１〜１８ｎはすべてオフとなり、
データ入力端子Ｄ０に与えられるアナログ入力色信号Ｃ
ｉｎが選択される。制御信号ＣＮＴ＝１のとき、初段の
増幅器１８１がオンとなり、データ入力端子Ｄ１に与え
られる増幅器１８１からのアナログ出力信号ｍ×Ｃｉｎ
が選択される。制御信号ＣＮＴ＝２のとき、第１および
第２段の増幅器１８１，１８２がオンとなり、データ入
力端子Ｄ２に与えられる増幅器１８２からのアナログ出
力信号ｍ2 ×Ｃｉｎが選択される。同様にして、制御信
号ＣＮＴ＝ｎのとき、すべての増幅器１８１〜１８ｎが
オンとなり、データ入力端子Ｄｎに与えられる増幅器１
８ｎからのアナログ出力信号ｍn ×Ｃｉｎが選択され
る。
【００３７】図７は、増幅器１８１〜１８ｎを順次オン
にするシーケンスを示す。図７において、横軸はディジ
タル入力色信号Ｃｉｎのレベルを示し、縦軸はアナログ
可変利得増幅回路１０からＡ／Ｄ変換器１２に与えられ
るアナログ入力信号ＡＤｉｎのレベルを示す。ディジタ
ル入力色信号Ｃｉｎ（厳密には、検出されたバースト信
号ＢＳＴ）のレベルが最初に基準信号のレベルＯＮＬＶ
Ｌまで下降すると、増幅器１８１が機能し、アナログ入
力信号ＡＤｉｎのレベルがＯＮＬＶＬ×ｍまで一挙に上
昇する。ディジタル入力色信号Ｃｉｎのレベルが再び基
準信号のレベルＯＮＬＶＬまで下降すると、増幅器１８
２も機能し、ディジタル入力信号ＡＤｉｎのレベルは再
びＯＮＬＶＬ×ｍまで一挙に上昇する。このような動作
が増幅器１８１〜１８ｎの数であるｎ回繰返される。
にするシーケンスを示す。図７において、横軸はディジ
タル入力色信号Ｃｉｎのレベルを示し、縦軸はアナログ
可変利得増幅回路１０からＡ／Ｄ変換器１２に与えられ
るアナログ入力信号ＡＤｉｎのレベルを示す。ディジタ
ル入力色信号Ｃｉｎ（厳密には、検出されたバースト信
号ＢＳＴ）のレベルが最初に基準信号のレベルＯＮＬＶ
Ｌまで下降すると、増幅器１８１が機能し、アナログ入
力信号ＡＤｉｎのレベルがＯＮＬＶＬ×ｍまで一挙に上
昇する。ディジタル入力色信号Ｃｉｎのレベルが再び基
準信号のレベルＯＮＬＶＬまで下降すると、増幅器１８
２も機能し、ディジタル入力信号ＡＤｉｎのレベルは再
びＯＮＬＶＬ×ｍまで一挙に上昇する。このような動作
が増幅器１８１〜１８ｎの数であるｎ回繰返される。
【００３８】図８は、増幅器１８１〜１８ｎを順次オフ
にするシーケンスを示す。図８においても、横軸はディ
ジタル入力色信号Ｃｉｎのレベルを示し、縦軸はアナロ
グ入力信号ＡＤｉｎのレベルを示す。アナログ入力色信
号Ｃｉｎのレベルが最初に基準信号のレベルＯＦＦＬＶ
Ｌまで上昇すると、増幅器１８ｎは機能しなくなり、ア
ナログ入力信号ＡＤｉｎのレベルはＯＦＦＬＶＬ／ｍま
で一挙に下降する。ディジタル入力色信号Ｃｉｎのレベ
ルが再び基準信号のレベルＯＦＦＬＶＬまで上昇する
と、その１つ下段の増幅器（図示せず）もまた機能しな
くなり、アナログ入力信号ＡＤｉｎのレベルは再びＯＦ
ＦＬＶＬ／ｍまで一挙に下降する。このような動作が増
幅器１８１〜１８ｎの数であるｎ回繰返される。
にするシーケンスを示す。図８においても、横軸はディ
ジタル入力色信号Ｃｉｎのレベルを示し、縦軸はアナロ
グ入力信号ＡＤｉｎのレベルを示す。アナログ入力色信
号Ｃｉｎのレベルが最初に基準信号のレベルＯＦＦＬＶ
Ｌまで上昇すると、増幅器１８ｎは機能しなくなり、ア
ナログ入力信号ＡＤｉｎのレベルはＯＦＦＬＶＬ／ｍま
で一挙に下降する。ディジタル入力色信号Ｃｉｎのレベ
ルが再び基準信号のレベルＯＦＦＬＶＬまで上昇する
と、その１つ下段の増幅器（図示せず）もまた機能しな
くなり、アナログ入力信号ＡＤｉｎのレベルは再びＯＦ
ＦＬＶＬ／ｍまで一挙に下降する。このような動作が増
幅器１８１〜１８ｎの数であるｎ回繰返される。
【００３９】上述したＡＣＣ回路によれば、図９に実線
で示されるような総合ＡＧＣ特性が得られる。図９にお
いて、横軸はアナログ入力信号ＡＤｉｎのレベルを示
し、縦軸はディジタル出力信号Ｃｏｕｔのレベルを示
す。また、実線は上述したＡＣＣ回路の総合ＡＧＣ特性
を示し、破線は従来のアナログＡＣＣ回路の総合ＡＧＣ
特性を示す。図９に示されるように、一定の出力色信号
Ｃｏｕｔを得ることができる入力信号ＡＤｉｎの範囲は
従来のアナログＡＣＣ回路よりも広くなり、図６に示さ
れたディジタルＡＧＣ回路２１よりもさらに広くなる。
より具体的には、この実施の形態によるＡＣＣ回路の最
小レベルＭＩＮは、ディジタルＡＧＣ回路２１の最小レ
ベルＭＩＮ０よりも低くなる。
で示されるような総合ＡＧＣ特性が得られる。図９にお
いて、横軸はアナログ入力信号ＡＤｉｎのレベルを示
し、縦軸はディジタル出力信号Ｃｏｕｔのレベルを示
す。また、実線は上述したＡＣＣ回路の総合ＡＧＣ特性
を示し、破線は従来のアナログＡＣＣ回路の総合ＡＧＣ
特性を示す。図９に示されるように、一定の出力色信号
Ｃｏｕｔを得ることができる入力信号ＡＤｉｎの範囲は
従来のアナログＡＣＣ回路よりも広くなり、図６に示さ
れたディジタルＡＧＣ回路２１よりもさらに広くなる。
より具体的には、この実施の形態によるＡＣＣ回路の最
小レベルＭＩＮは、ディジタルＡＧＣ回路２１の最小レ
ベルＭＩＮ０よりも低くなる。
【００４０】以上のように、この実施の形態によれば、
アナログ可変利得増幅回路１０をフィードバック制御す
るＡＧＣ／検出回路１６がディジタル回路で構成されて
いるため、周辺温度や電源電圧が変動してもバースト信
号のレベルが正確に検出され、その結果、より安定した
出力色信号Ｃｏｕｔが得られる。
アナログ可変利得増幅回路１０をフィードバック制御す
るＡＧＣ／検出回路１６がディジタル回路で構成されて
いるため、周辺温度や電源電圧が変動してもバースト信
号のレベルが正確に検出され、その結果、より安定した
出力色信号Ｃｏｕｔが得られる。
【００４１】また、ＡＧＣ／検出回路１６によるディジ
タル自動利得制御の前に可変利得増幅回路１０による大
まかなアナログ自動利得制御が行なわれているため、出
力色信号Ｃｏｕｔのレベルが一定となる入力信号ＡＤｉ
ｎの最低レベルが低くなり、その結果、より広範なＡＧ
Ｃ特性が得られる。
タル自動利得制御の前に可変利得増幅回路１０による大
まかなアナログ自動利得制御が行なわれているため、出
力色信号Ｃｏｕｔのレベルが一定となる入力信号ＡＤｉ
ｎの最低レベルが低くなり、その結果、より広範なＡＧ
Ｃ特性が得られる。
【００４２】また、可変利得増幅回路１０が少なくとも
２つの固定利得増幅器１８１〜１８ｎで構成されている
ため、回路構成が単純になる。
２つの固定利得増幅器１８１〜１８ｎで構成されている
ため、回路構成が単純になる。
【００４３】また、バンドパスフィルタ１４がディジタ
ル回路で構成され、Ａ／Ｄ変換器１２の後に挿入されて
いるため、周辺温度や電源電圧が変動してもバースト信
号ＢＳＴは正確に検出され、しかもＡ／Ｄ変換器１２か
らのクロックノイズも除去される。
ル回路で構成され、Ａ／Ｄ変換器１２の後に挿入されて
いるため、周辺温度や電源電圧が変動してもバースト信
号ＢＳＴは正確に検出され、しかもＡ／Ｄ変換器１２か
らのクロックノイズも除去される。
【００４４】上述した実施の形態は２つ以上の固定利得
増幅器１８１〜１８ｎで構成される可変利得増幅回路１
０を用いているが、これに代えて連続的に利得を変化さ
せることができる通常のアナログ可変利得増幅器を用い
ることもできる。
増幅器１８１〜１８ｎで構成される可変利得増幅回路１
０を用いているが、これに代えて連続的に利得を変化さ
せることができる通常のアナログ可変利得増幅器を用い
ることもできる。
【００４５】また、バンドパスフィルタ１４をディジタ
ル回路で構成し、かつＡ／Ｄ変換器１２の出力とＡＧＣ
／検出回路１６の入力との間に接続しているが、これに
代えてバンドパスフィルタをアナログ回路で構成し、か
つアナログ可変利得増幅回路１０の出力とＡ／Ｄ変換器
１２の入力との間に接続することもできる。
ル回路で構成し、かつＡ／Ｄ変換器１２の出力とＡＧＣ
／検出回路１６の入力との間に接続しているが、これに
代えてバンドパスフィルタをアナログ回路で構成し、か
つアナログ可変利得増幅回路１０の出力とＡ／Ｄ変換器
１２の入力との間に接続することもできる。
【００４６】上記実施の形態は、色信号中に含まれるバ
ースト信号が一定となるように色信号を増幅するＡＣＣ
回路に向けられているが、この発明は、たとえば輝度信
号中に含まれる基準信号が一定となるように輝度信号を
増幅するＡＧＣ回路にも適用可能であるなど、入力信号
が特定の基準信号を含んでおり、この基準信号が一定と
なるように入力信号を増幅して出力信号を得るあらゆる
ＡＧＣ回路に適用可能である。
ースト信号が一定となるように色信号を増幅するＡＣＣ
回路に向けられているが、この発明は、たとえば輝度信
号中に含まれる基準信号が一定となるように輝度信号を
増幅するＡＧＣ回路にも適用可能であるなど、入力信号
が特定の基準信号を含んでおり、この基準信号が一定と
なるように入力信号を増幅して出力信号を得るあらゆる
ＡＧＣ回路に適用可能である。
【００４７】なお、色信号の代わりに輝度信号を入力す
る場合は、バンドパスフィルタ１４の代わりにローパス
フィルタを用いる。要するに、この種のフィルタはアナ
ログ可変利得増幅回路１０からの出力信号に含まれる高
域成分を遮断する機能を有していればよい。
る場合は、バンドパスフィルタ１４の代わりにローパス
フィルタを用いる。要するに、この種のフィルタはアナ
ログ可変利得増幅回路１０からの出力信号に含まれる高
域成分を遮断する機能を有していればよい。
【００４８】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと解釈される
べきである。本発明の範囲は上記実施の形態ではなく特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図されている。
点で例示であって、制限的なものではないと解釈される
べきである。本発明の範囲は上記実施の形態ではなく特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図されている。
【００４９】
【発明の効果】以上のようにこの発明によれば、ディジ
タルＡＧＣ／検出回路が入力基準信号のレベルが一定と
なるようにアナログ可変利得増幅回路の利得を制御し、
かつディジタル入力基準信号が所定ディジタル基準信号
と等しくなるようにディジタル入力信号を増幅してディ
ジタル出力信号を得ているため、周辺温度や電源電圧が
変動してもより安定したディジタル出力信号が得られる
とともに、より広範なＡＧＣ特性が得られる。
タルＡＧＣ／検出回路が入力基準信号のレベルが一定と
なるようにアナログ可変利得増幅回路の利得を制御し、
かつディジタル入力基準信号が所定ディジタル基準信号
と等しくなるようにディジタル入力信号を増幅してディ
ジタル出力信号を得ているため、周辺温度や電源電圧が
変動してもより安定したディジタル出力信号が得られる
とともに、より広範なＡＧＣ特性が得られる。
【図１】 この発明の実施の形態によるＡＣＣ回路の全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１中のディジタルバンドパスフィルタの周
波数特性を示す図である。
波数特性を示す図である。
【図３】 図１中のディジタルＡＧＣ／検出回路の構成
を示すブロック図である。
を示すブロック図である。
【図４】 図１および図３中のアナログ入力色信号Ｃｉ
ｎ、バースト信号ＢＳＴおよび検出されたバースト信号
のレベルＢＳＴＬＶＬを示す波形図である。
ｎ、バースト信号ＢＳＴおよび検出されたバースト信号
のレベルＢＳＴＬＶＬを示す波形図である。
【図５】 図３に示されたディジタルＡＧＣ／検出回路
の動作を示すフローチャートである。
の動作を示すフローチャートである。
【図６】 図３中のディジタルＡＧＣ回路のＡＧＣ特性
を示す図である。
を示す図である。
【図７】 図１中のディジタルＡＧＣ／検出回路による
フィードバック制御の結果、固定利得増幅器が順次オン
となるシーケンスを示す図である。
フィードバック制御の結果、固定利得増幅器が順次オン
となるシーケンスを示す図である。
【図８】 図１中のディジタルＡＧＣ／検出回路による
フィードバック制御の結果、固定利得増幅器が順次オフ
となるシーケンスを示す図である。
フィードバック制御の結果、固定利得増幅器が順次オフ
となるシーケンスを示す図である。
【図９】 図１に示されたＡＣＣ回路全体のＡＧＣ特性
を示す図である。
を示す図である。
１０ アナログ可変利得増幅回路、１２ アナログ−デ
ィジタル変換器、１４ディジタルバンドパスフィルタ、
１６ ディジタルＡＧＣ／検出回路、１８１〜１８ｎ
固定利得増幅器、２０ セレクタ、２２ バーストレベ
ル検出回路、２４ 乗算器、２６ ＡＧＣレベル算出回
路、２８，３０ バーストレベル比較回路、３２ アッ
プダウンカウンタ回路。
ィジタル変換器、１４ディジタルバンドパスフィルタ、
１６ ディジタルＡＧＣ／検出回路、１８１〜１８ｎ
固定利得増幅器、２０ セレクタ、２２ バーストレベ
ル検出回路、２４ 乗算器、２６ ＡＧＣレベル算出回
路、２８，３０ バーストレベル比較回路、３２ アッ
プダウンカウンタ回路。
フロントページの続き (72)発明者 山下 伸二 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 Ｆターム(参考） 5C026 BA08 BA12 BA20 5C066 CA08 DC07 DD07 EA04 EA06 GA03 GA16 GA32 HA03 HA05 JA06 KA01 KA12 KC02 KC04 KD02 KE03 KE19 KG01 5J100 JA02 LA03 LA09 LA10 LA11 QA01 SA03
Claims (8)
- 【請求項１】 入力基準信号を含むアナログ入力信号を
増幅してディジタル出力信号を供給する自動利得制御回
路であって、 前記アナログ入力信号を受けるアナログ可変利得増幅回
路と、 前記アナログ可変利得増幅回路から出力されたアナログ
信号をディジタル信号に変換するアナログ−ディジタル
変換器と、 前記アナログ−ディジタル変換器から出力されたディジ
タル信号中の入力基準信号のレベルが一定となるように
前記アナログ可変利得増幅回路の利得を制御するための
制御信号を前記アナログ可変利得増幅回路に供給し、か
つ前記ディジタル信号中の入力基準信号が所定ディジタ
ル基準信号と等しくなるように前記ディジタル信号を増
幅して前記ディジタル出力信号を得るディジタルＡＧＣ
／検出回路とを備える、自動利得制御回路。 - 【請求項２】 前記アナログ可変利得増幅回路は、 直列接続された複数の固定利得増幅器と、 前記制御信号に応答して前記複数の固定利得増幅器から
のアナログ出力信号のうち１つを選択するセレクタとを
含む、請求項１に記載の自動利得制御回路。 - 【請求項３】 前記セレクタは、前記複数の固定利得増
幅器からのアナログ出力信号および前記アナログ入力信
号のうち１つを選択する、請求項２に記載の自動利得制
御回路。 - 【請求項４】 前記自動利得制御回路はさらに、 前記アナログ可変利得増幅回路の出力と前記ディジタル
ＡＧＣ／検出回路の入力との間に接続された高域遮断フ
ィルタを備える、請求項１に記載の自動利得制御回路。 - 【請求項５】 前記高域遮断フィルタは前記アナログ−
ディジタル変換器の出力と前記ディジタルＡＧＣ／検出
回路の入力との間に接続される、請求項４に記載の自動
利得制御回路。 - 【請求項６】 前記ディジタルＡＧＣ／検出回路は、 前記アナログ−ディジタル変換器から出力されたディジ
タル信号中の入力基準信号を検出する基準信号検出回路
と、 前記アナログ−ディジタル変換器から出力されたディジ
タル信号を乗算する乗算器と、 前記基準信号検出回路により検出された入力基準信号を
前記所定ディジタル基準信号と比較し、前記検出された
入力基準信号が前記所定ディジタル基準信号よりも大き
いとき前記乗算器の乗数を小さくし、前記検出された入
力基準信号が前記所定ディジタル基準信号よりも小さい
とき前記乗算器の乗数を大きくする乗算器制御回路とを
含む、請求項１に記載の自動利得制御回路。 - 【請求項７】 前記ディジタルＡＧＣ／検出回路は、 前記基準信号検出回路により検出された入力基準信号を
第１の所定ディジタル基準信号と比較し、前記検出され
た入力基準信号が前記第１の所定ディジタル基準信号よ
りも小さいときアップ信号を生成する第１の比較回路
と、 前記基準信号検出回路により検出された入力基準信号を
前記第１の所定ディジタル基準信号よりも大きい第２の
所定ディジタル基準信号と比較し、前記検出された入力
基準信号が前記第２の所定ディジタル基準信号よりも大
きいときダウン信号を生成する第２の比較回路と、 前記アップ信号および前記ダウン信号に応答して前記制
御信号を生成するアップダウンカウンタ回路とを含む、
請求項１に記載の自動利得制御回路。 - 【請求項８】 前記入力基準信号はバースト信号であ
り、前記アナログ入力信号は色信号である、請求項１に
記載の自動利得制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124122A JP2000315926A (ja) | 1999-04-30 | 1999-04-30 | 自動利得制御回路 |
| US09/427,005 US6369739B1 (en) | 1999-04-30 | 1999-10-26 | Automatic gain control circuit |
| DE19956462A DE19956462A1 (de) | 1999-04-30 | 1999-11-24 | Automatische Verstärkungsregelungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124122A JP2000315926A (ja) | 1999-04-30 | 1999-04-30 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315926A true JP2000315926A (ja) | 2000-11-14 |
Family
ID=14877479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124122A Withdrawn JP2000315926A (ja) | 1999-04-30 | 1999-04-30 | 自動利得制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6369739B1 (ja) |
| JP (1) | JP2000315926A (ja) |
| DE (1) | DE19956462A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976819A (en) * | 1995-11-21 | 1999-11-02 | National Jewish Medical And Research Center | Product and process to regulate actin polymerization in T lymphocytes |
| US6947099B2 (en) * | 2000-12-21 | 2005-09-20 | Thomson Licensing | Automatic chroma control circuit with controlled saturation reduction |
| DE10208415B4 (de) * | 2002-02-27 | 2006-03-16 | Advanced Micro Devices, Inc., Sunnyvale | Verstärkungsregelung in WLAN-Geräten |
| US6836647B2 (en) * | 2002-04-10 | 2004-12-28 | Nokia Corporation | Device and method for CDMA-signal power estimation |
| US7295073B2 (en) * | 2006-01-19 | 2007-11-13 | Mediatek Inc. | Automatic gain control apparatus |
| US8306163B1 (en) * | 2007-12-13 | 2012-11-06 | Marvell International Ltd. | Method and apparatus for automatic gain control |
| JP4470995B2 (ja) * | 2007-12-19 | 2010-06-02 | セイコーエプソン株式会社 | Ａ／ｄ変換回路及び電子機器 |
| JP2010193041A (ja) * | 2009-02-17 | 2010-09-02 | Renesas Electronics Corp | Ａ／ｄ変換回路及びサンプルホールドタイミング調整方法 |
| US9106197B2 (en) * | 2012-08-10 | 2015-08-11 | Broadcom Corporation | Systems and methods to suppress noise and idle tones |
| JP6204222B2 (ja) * | 2014-02-19 | 2017-09-27 | パナソニック株式会社 | 無線通信装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3813609A (en) * | 1972-11-27 | 1974-05-28 | Petty Ray Geophysical Inc | Multiple stage sample normalizing amplifier with automatic gain prediction |
| FR2592537B1 (fr) * | 1985-12-30 | 1991-05-31 | Inst Francais Du Petrole | Dispositif pour l'amplification et l'echantillonnage de signaux analogiques multiplexes. |
| US4989074A (en) * | 1988-09-27 | 1991-01-29 | Matsushita Electric Industrial Co., Ltd. | Digital automatic gain control apparatus |
| JPH02214319A (ja) | 1989-02-15 | 1990-08-27 | Mitsubishi Electric Corp | ディジタルａｇｃ回路 |
| JPH03243077A (ja) | 1990-02-21 | 1991-10-30 | Fujitsu General Ltd | Ａｇｃ回路 |
| JP3243077B2 (ja) | 1993-09-01 | 2002-01-07 | 旭化成株式会社 | １−アミノ−３−イミノ−４，５，６，７−テトラクロロイソインドレニンの製造法 |
| JPH09148860A (ja) | 1995-11-22 | 1997-06-06 | Matsushita Electric Ind Co Ltd | 自動利得制御方法および自動利得制御回路 |
| US6073848A (en) * | 1998-05-18 | 2000-06-13 | Symbol Technologies, Inc. | Digital automatic gain control for multi-stage amplification circuits |
-
1999
- 1999-04-30 JP JP11124122A patent/JP2000315926A/ja not_active Withdrawn
- 1999-10-26 US US09/427,005 patent/US6369739B1/en not_active Expired - Fee Related
- 1999-11-24 DE DE19956462A patent/DE19956462A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6369739B1 (en) | 2002-04-09 |
| DE19956462A1 (de) | 2000-11-02 |
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