KR100241764B1 - 고화질 텔레비젼용 자동이득 제어장치 - Google Patents

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Abstract

고화질 텔레비젼용 자동이득 제어장치에 관한 것이며, 튜너에서 출력되는 중간주파수 신호의 이득을 제어하는 이득제어 증폭부와; 이득제어 증폭부에서 출력되는 신호를 디지털 신호로 변환하는 A/D변환부와; A/D변환부에서 출력되는 신호를 입력받아 이득신호를 검출하는 이득신호 검출부와; 이득신호 검출부로부터 이득신호를 입력받아 이득제어신호를 출력하는 이중변환 제어부와; 이중변환 제어부로부터 이득제어신호를 입력받아 이득제어 증폭부의 이득을 제어하는 신호를 출력하는 이중D/A변환부로 구성되어 귀환형 타입으로서 안정된 동작을 하며 그 구조를 디지털화하여 집적화가 용이하다.

Description

고화질 텔레비젼용 자동이득 제어장치
본 발명은 고화질 텔레비젼에 관한 것으로, 특히 VSB(Vestigial Side Band) 방식으로 전송된 신호의 자동이득 제어에 관한 고화질 텔레비젼용 자동이득 제어장치에 관한 것이다.
일반적으로 자동이득 제어회로의 구성은 신호의 진폭을 검출하는 검파기, 진폭왜곡을 제어하는 루프필터, 제어입력값에 따라 신호를 증폭하는 이득제어 증폭기로 구성된다. 자동이득 제어회로는 루프의 방향에 따라 순공급형(feedforward) 자동이득 제어회로와 귀환형(feedback) 자동이득 제어회로의 2종류로 크게 분류할 수 있으며 각각의 자동이득 제어회로가 도1 및 도2에 도시된다.
순공급형 자동이득 제어회로는 검파기에 의해 입력신호의 진폭을 검출하고 필터링하여 이득제어증폭기(GCA:Gain Control Amplifier)에 입력한다. 그리고 제어경로의 지연을 보상해 주기 위하여 신호경로에 알맞은 값의 지연소자를 사용한다. 순공급형 자동이득 제어회로는 귀환형 자동이득 제어회로에 비하여 입력신호의 변화에 대해 빠른 응답특성을 나타내는 반면, 설계된 자동이득 제어회로의 파라미터 값의 변화에 따라 성능이 매우 민감하게 변화하는 단점을 갖는다.
귀환형 자동이득 제어회로의 경우, 입력신호z(t)를 이득제어증폭기(GCA)의 이득에 비례하여 증폭하여 y(t)를 얻은 후 y(t)를 검파기에 입력하여 y(t)의 진폭성분vd(t)을 얻는다. 그리고 검파기 출력신호 vd(t)와 기준신호 Vr의 차를 구하고 이신호를 루프필터에 통과시켜 이득제어증폭기(GCA)의 제어신호인 vc(t)를 구한다. 이 제어신호에 따라 이득제어증폭기(GCA)의 이득이 변화되고 이에따라 y(t)의 크기는 원하는 신호의 크기인 Vr에 접근하게 된다. 이 경우 현재 입력신호에 대한 제어신호가 상대적으로 지연되지만 순공급형 자동이득 제어회로 구조에 비해서 훨씬 안정적인 회로를 설계할 수 있는 장점이 있다.
본 발명은 상기와 같이 귀환형 자동이득제어회로의 장점을 이용하기 위해서 제안된 것으로서, 본 발명의 목적은 귀환형 타입으로서 안정된 동작을 하며 그 구조를 디지털화하여 집적화가 용이한 고화질 텔레비젼용 자동이득 제어장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 의한 장치는 튜너에서 출력되는 중간주파수 신호의 이득을 제어하는 이득제어 증폭부와; 상기 이득제어 증폭부에서 출력되는 신호를 디지털 신호로 변환하는 A/D변환부와; 상기 A/D변환부에서 출력되는 신호를 입력받아 이득신호를 검출하는 이득신호 검출부와; 상기 이득신호 검출부로부터 이득신호를 입력받아 이득제어신호를 출력하는 이중변환 제어부와; 상기 이중변환 제어부로부터 이득제어신호를 입력받아 상기 이득제어 증폭부의 이득을 제어하는 신호를 출력하는 이중D/A변환부로 구성된다.
도 1은 공급형(feedforward) 자동이득 제어회로이다.
도 2는 귀환형(feedback) 자동이득 제어회로이다.
도 3은 본발명이 적용되는 고화질 텔레비젼옹 튜너 인터페이스장치의 구성을 보이는 블록도이다.
도 4는 본 발명에 의한 고화질 텔레비젼용 자동이득제어장치의 구성을 보이는 블록도이다.
도 5는 본 발명에 의한 이득신호 검출부의 구성을 보이는 블록도이다.
도 6은 본발명에 의한 이득제어증폭부가 동작하는 세가지 동작모드이다.
도7은 본 발명에 의한 이중 이중변환 제어부의 구성을 보이는 블록도이다.
도8는 본 발명에 의한 이중변환 제어부의 동작을 나타내는 알고리즘 스테이트 머신차트이다.
도9는 본 발명에 의한 이중변환 제어부의 타이밍 차트이다.
* 도면의 주요부분에 대한 부호의 설명
41....이득제어증폭부 42....A/D변환부
43....이득신호 검출부 44....이중변환 제어부
45....이중D/A변환부 51....비동기이득제어부
52....동기이득제어부 71....제어기
72,73,74....지연기 75....제1업/다운 카운터
76....제2업/다운 카운터 77....멀티플렉서
이하, 본 발명의 기술적 사상에 따른 실시예를 들어 그 동작 및 작용효과를 상세히 설명한다.
도3에 본발명이 적용되는 튜너 인터페이스장치의 구성을 보이는 블록도가 도시된다. 안테나로부터 입력되는 고주파신호는 튜너(31)에서 특정채널의 신호가 선택되고 중간주파수로 변환되어 출력된다. 쏘필터(32)는 상기 튜너(31)에서 입력되는 중간주파수 신호를 필터링한다. 이득제어증폭기(33)는 상기 쏘필터(32)에서 필터링되어 출력되는 신호를 증폭하여 출력하며, 이중D/A변환부(39)에서 출력되는 이득제어신호(AGC1)에 의해 그 이득이 제어된다. 믹서(34)는 국부발진기(OSC)의 신호와 상기 이득제어증폭기(33)에서 입력되는 신호를 혼합하여 출력한다. 저역통과필터(35)는 믹서(34)에서 출력되는 혼합된 신호에서 베이스밴드 신호를 통과시킨다. A/D변환부(36)는 상기 저역통과필터(35)에서 출력되는 신호를 디지털 신호로 변환하고, 검출기(37)는 상기 A/D변환부(36)에서 출력되는 디지털 신호를 입력받아 동작범위내의 신호인지를 판정하여 그 판정결과에 따라 이득상승(GAIN_UP)또는 이득감소(GAIN_DN)신호를 출력한다. 이중변환 제어부(38)는 상기 검출기(37)로부터 신호를 입력받아 이중D/A 변환부(39)를 제어한다. 여기서 마이크로프로세서(40)는 전체시스템을 제어한다.
도4에 본 발명에 의한 고화질 텔레비젼용 자동이득제어장치의 구성을 보이는 블록도가 도시된다.
본 발명에 의한 장치는 중간주파수 필터(예를들면, 쏘필터(32))로부터 출력되는 신호의 이득을 제어하는 이득제어 증폭부(41)와; 상기 이득제어 증폭부(41)에서 출력되는 신호를 디지털 신호로 변환하는 A/D변환부(42)와; 상기 A/D변환부(42)에서 출력되는 신호를 입력받아 동작범위내의 신호인지를 판정하여 그 판정결과에 따라 이득신호(이득상승(GAIN_UP)또는 이득감소(GAIN_DN)신호)를 출력하는 이득신호 검출부(43)와; 상기 이득신호 검출부(43)로부터 이득신호를 입력받아 이득제어신호를 출력하는 이중변환 제어부(44)와; 상기 이중변환 제어부(44)로부터 이득제어신호를 입력받아 상기 이득제어 증폭부(41)의 이득을 제어하는 신호를 출력하는 이중D/A변환부(45)로 구성된다.
상기 이득제어 증폭부(41)는 도 6에도시된 바와 같이 시작모드(Start up mode), 비동기 이득제어 모드(Noncoherent AGC mode),동기 이득제어 모드(coherent AGC mode)의 세가지 모드로 동작한다. 시작모드에서는 마이크로프로세서로부터 입력되는 리셋트(reset)신호와 동시에 시작되며, 이때 튜너(31)의 이득(Gain2)을 최대로 키우게 되며, 동시에 이득제어 증폭부(41)에 초기값을 부여한다. 튜너(31)의 자동이득제어장치(AGC2:도시생략)와 SAW필터(32) 다음단에 있는 이득제어 증폭부(41)의 초기화가 완료되면 비동기 이득조절모드/ 동기 이득조절모드로 전환된다. 비동기 이득 조절모드는 A/D변환부(42)에서 출력되는 신호의 클리핑 여부를 관찰하여 A/D변환부(42)의 출력 레벨을 줄이는 역할을 한다. 동기이득 제어모드에서의 이득조절은 세그먼트 동기가 획득됨과 동시에 시작되며 튜너(31)의 자동이득 제어장치(AGC2) 및 이득제어 증폭부(AGC1:41)를 적당히 조절하여 자동이득 제어기능을 수행한다. 이득제어 증폭부(41)를 이용하여 자동이득 제어기능을 수행중에 이득제어 증폭부(41)의 범위를 넘는 이득의 증가 및 감소가 필요한 경우, 다시 튜너(31)의 자동이득 제어장치(AGC2)를 이용하여 자동이득 제어기능을 수행한다. 또한, 튜너의 자동이득 제어장치(AGC2)를 이용한 자동이득 제어기능이 이루어지면 다시 이득제어 증폭부(41)를 이용하여 자동이득 제어기능을 수행한다.
도5에 본 발명에 의한 이득신호 검출부의 구성을 보이는 블록도가 도시된다.
본 발명에 의한 이득신호 검출부(43)는 비동기 이득 제어부(51)와 동기 이득 제어부(52)로 구성된다. 비동기 이득제어부(51)는 클리핑 검사부(511)와 연속 감시 계수부(512)로 구성되며, 클리핑 검사부(511)는 상기 A/D변환부(42)에서 출력되는 신호가 상한치인지를 검사하여 클리핑 여부를 검사하고, 소정횟수 이상 연속으로 클리핑이 일어나면 연속감시 계수부(512)에서 이득감소 신호(gain dn)를 출력한다. 비동기 이득 조절모드는 동기모드가 동작하는 중에도 계속해서 A/D변환부(42)의 출력이 클리핑되는지 여부를 체크하여 동기모드에 우선한다.
동기이득 제어부(52)는 세그먼트 동기(segment sync)가 획득됨과 동시에 동작하며 매 세그먼트마다 세그먼트 동기신호를 이용하여 동기 상관값을 상/하위 두 임계값과 비교하여 누적된 값이 상위 임계값보다 크면 이득감소신호(gain dn)를 출력하고, 상기 누적된 값이 하위 임계값보다 작으면 이득증가신호(gain up)를 출력한다. 그리고 이득증가신호(gain up) 및 이득감소신호(gain dn)를 한번 내보낼 때마다 누적부(524)를 리셋트한다.
도 7에 본 발명에 의한 이중 이중변환 제어부의 구성을 보이는 블록도가 도시된다.
이중 D/A변환부(45)는 하나의 디지털 입력단자, 두 개의 제어신호 단자(A0,/WR)와 그리고 두 개의 아날로그 출력단자(VoutA,VoutB)로 구성된다. 두 개의 제어신호는 /WR과 A0이며, /WR=″하이(high)″, A0=″로우(low)″ 이면 디지털 입력단자의 신호가 입력되어 D/A변환된 아날로그 신호가 제1출력단자(VoutA)에서 출력된다. 제어신호(A0)가 ″로우(low)″인 상태에서 제어신호(/WR)가 ″로우(low)″에서 ″하이(high)″로 변화되면 그때 D/A변환된 데이터가 상승엣지(rising edge)에서 래치된다. 제어신호(/WR)가 ″로우(low)″에서 ″하이(high)″로 변화되면 그때 D/A변환된 데이터가 상승엣지(rising edge)에서 래치되어 제어신호(/WR)가 다시 ″로우(low)″로 변화될 때까지 제1출력단자(VoutA)의 출력은 래치된다. 이와같은 설명은 제2출력단자(VoutB)에 대해서도 동일하게 적용된다. 다음의 표1에 이중 D/A변환부의 진리표가 도시된다.
〈표1〉
/WR A0 Operation
H × No Operation
L L VoutA Transport
↑ L VoutA Latched
L H VoutB Transport
↑ H VoutB Latched
본 발명에 의한 이중변환 제어부(44)는 제어기(71)와, 제1 ,제2 및 제3지연기(72,73,74)와, 제1 및 제2업/다운 카운터(75,76)와, 멀티플렉서(77)로 구성되며, 이득신호 검출부(43)로부터 이득 증가/감소 신호(gain up/dn)를 입력받아 처리하여 이득제어신호를 이중D/A변환부(45)로 출력하고, 이중D/A변환부(45)는 앞서 설명한 바와 같이 이득제어 증폭부(41)로 이득제어신호(AGC1)와 튜너(31)의 자동이득 제어장치로 제어신호(AGC2)를 출력한다.
제어기(71)는 이득 증가/감소 신호(gain up/dn)를 입력받고 한 클록후에 제어신호(LATCH, ENA, LOAD)를 출력한다. 상기 제2 및 제3 지연기(73,74)보다 상기 이득 증가/감소 신호를 한 클록 지연시켜 출력하며, 제1 및 제2업/다운 카운터(75,76)는 상기 한클록 지연된 시간에 이득 증가/감소를 입력받아 카운트한다. 이중D/A변환부(45)는 제어신호(LATCH)를 입력단자(/WR)에 입력받아 현재 송신중인 출력포트(예,VoutB)를 고정시킨다. 그리고 한클록 후에 제1지연기(72)에서 제어신호(SELECT)를 입력받아 새로운 출력포트(예,VoutA)가 선택되어 제어신호(AGC2)가 튜너 자동이득제어부로 출력된다.
상기 제1 및 제2업/다운 카운터(75,76)의 진리표는 표2와 같으며 카운터의 스텝 크기를 적당히 선택하여 이득제어의 유연성을 높일 수 있다.
〈표2〉
입력reset clock ena load cnt_up cnt_dn 현재 출력 다음출력
1 × × × × × × 0
0 ↑ 1 1 × × cnt cnt
0 ↑ 1 1 × × × initial cnt
0 ↑ 1 0 0 1 cntdn_lim cnt-stepdn_lim
0 ↑ 1 0 1 0 cntup_lim cnt+stepup_lim
0 ↑ 1 0 0 0 cnt cnt
0 ↑ 1 0 1 1 cnt cnt
이중변환제어부(44)의 동작은 START_UP,AGC1,AGC2_UP,AGC2_DN등 4개의 상태로 나누어지며 START_UP을 제외한 각 상태에서의 연산은 1클록만에 이루어진다. START_UP은 전원온 또는 리셋트와 동시에 이루어지며 튜너(31)의 자동이득 제어신호(AGC2)와 이득제어 증폭부(41)의 제어신호(AGC1)를 초기화한다. 튜너(31) 자동이득 제어 (AGC2)의 초기화 값은 일반적으로 튜너(31) 다음단에 이어지는 쏘 필터(SAW filter)(32)의 삽입 손실을 고려하여 결정한다. 쏘 필터(31)의 삽입 손실이 크지않은 경우에는 튜너(31)의 자동이득 제어신호(AGC2)의 스텝 크기를 이득제어 증폭신호(AGC1)의 스텝 크기보다 상대적으로 크게 설정하여 튜너(31)의 자동이득 제어에서는 거칠지만 빠르게 원하는 이득에 접근하고 이득제어 증폭신호(AGC1)에서는 정밀한 제어를 수행하는 것이 효과적이다.
도8에 본 발명에 의한 이중변환 제어부의 동작을 나타내는 알고리즘 스테이트 머신차트가 도시되며, 도9에 본 발명에 의한 이중변환 제어부의 타이밍 차트가 도시된다.
START_UP 동작은 전원온 또는 리셋트와 동시에 이루어지며 블록(81)에서 리셋트인지를 판단하여 리셋트이면, 블록(82)에서 제어기(71)의 출력단자로 LATCH=0, ENA=0, LOAD=0를 출력하여 튜너(31)의 자동이득 제어신호(AGC2)와 이득제어 증폭부(41)의 제어신호(AGC1)를 초기화한다. 리셋트가 아니면, 튜너(31)의 자동이득제어부를 초기화시킨다. 초기화된 상태에서 튜너(31)의 자동이득제어부에는 적당한 제어전압이 인가되어 그 이득은 듀너와 자동이득 제어부가 낼수 있는 최대 값을 가지며, 이득제어 증폭부(41)에도 적당한 제어전압이 인가되어 이득 제어증폭부가 낼수 있는 최대 이득의
Figure 1019970075177_B1_M0001
이득을 가지게된다.
START_UP 동작이 완료된 후, 이득제어증폭부(41)의 이득을 제어하는 동작 AGC1으로 이동한다. 블록(84)에서 리셋트인가를 판단하여 리셋트이면 상기 START_UP 동작의 초기화과정으로 돌아가고, 리셋트가 아니면, 블록(85)에서 이득신호 검출부(43)에서 이득증가신호(gain_up)=0, 이득감소신호(gain_dn)=1가 출력되는지를 판단한다. gain_up=0, gain_dn=1 인 경우, 블록(86)에서 이득감소 한계치 dn_lim에 도달했는지를 판단한다. 이득감소 한계치에 도달하지 않은 경우, 블록(90)으로 이동하여 LATCH=0, ENA=1, LOAD=0를 출력하여 이중D/A변환부(45)의 출력(VoutB)를 통해 계속하여 이득제어증폭부(41)의 이득을 제어한다. 이상태는 도9의 클록(clk)펄스 P1의 상태이다. 이득감소 한계치에 도달한 경우(도9의 클록펄스 P2), 블록(91)에서 LATCH=1, ENA=0, LOAD=0를 출력하는데, ENA=0신호는 제1지연기(72)에 의해 1클록지연후에 출력되므로, 클록펄스 P2에서 LATCH=↑, ENA=1, LOAD=0 이 되어 이중D/A변환부(45)의 출력(VoutB)를 래치함으로써 이득제어증폭부(41)의 이득제어신호(AGC1)를 고정시킨 상태에서 튜너(31)의 자동이득제부의 이득을 감소시키는 동작(AGC2_DN)으로 이동한다.
gain_up=0, gain_dn=1이 아닌 경우, 블록(87)에서 gain_up=1, gain_dn=0인지를 판단하여 gain_up=1, gain_dn=0가 아닌 경우, 블록(90)으로 이동하여 LATCH=0, ENA=1, LOAD=0를 출력하여 이중D/A변환부(45)의 출력(VoutB)를 통해 계속하여 이득제어증폭부(41)의 이득을 제어한다. 이상태는 도9의 클록(clk)펄스 P1의 이전상태이다. 또한, gain_up=1, gain_dn=0인 경우 그리고 이득증가 한계치 up_lim에 도달했는지를 판단하여 이득증가 한계치 up_lim에 도달하지않은 경우, 블록(90)으로 이동하여 이득제어증폭부(41)의 이득을 계속 제어한다.
이득증가 한계치 up_lim에 도달한 경우, 즉 도9의 클록펄스 P1인 경우, gain_up=1 신호는 제3지연기(74)에서 1클록후에 제1업다운 카운터(75)를 업카운트 모드로 설정하여 업카운트 신호가 멀티플렉서(77)에 인가된다. 블록(89)로 이동하여 LATCH=1, ENA=0, LOAD=0를 출력하여 이중D/A변환부(45)의 출력단자(VoutB)의 출력을 래치상태로 놓는다. ENA=0신호는 제1지연기(72)에 의해 1클록후에 이중D/A변환부(45)에 인가되므로, 도9의 클록펄수 P1에서는 LATCH=1, ENA=1, LOAD=0가 출력되어 이중D/A변환부(45)의 출력(VoutB)이 래치된 상태에서(이득제어 증폭부(41)의 이득이 고정된 상태) 클록펄스 P2에서 LATCH=1, ENA=0, LOAD=0로 되어 이중D/A변환부(45)는 부동작 상태로되고, 튜너(31)의 자동이득제어부의 이득을 증가시키는 동작 AGC2_UP로 이동한다.
블록(96)에서 리셋트인지를 판단한다. 리셋트이면 블록(82)로 이동하여 초기화동작을 하고, 리셋트가 아니면 블록(97)에서 gain_up=0, gain_dn=1인지를 판단한다. gain_up=0, gain_dn=1인 경우(도9의 클록펄스 P8), 도9의 클록펄스 P9에서 LATCH=1, ENA=1, LOAD=0를 출력하여 이중D/A변환부(45)의 출력(VoutA)를 래치시키고 이득제어증폭부(41)의 이득을 제어하는 AGC1동작으로 이동한다. gain_up=0, gain_dn=1이 아닌 경우, LATCH=0, ENA=0, LOAD=0를 출력하여 이중D/A변환부(45)의 출력(VoutA)으로 제어신호(AGC2)를 출력하여 튜너(31)의 자동이득제어부를 제어한다.
이상 설명한 바와같이 본 발명에 의하면 귀환형 자동이득제어장치의 장점인 안정적인 동작을 가지며, 그 구조가 디지털화 되어 집적화가 용이하다.

Claims (9)

  1. 고화질 텔레비젼용 자동이득 제어장치에 있어서,
    튜너에서 출력되는 중간주파수 신호의 이득을 제어하는 이득제어 증폭부와;
    상기 이득제어 증폭부에서 출력되는 신호를 디지털 신호로 변환하는 A/D변환부와;
    상기 A/D변환부에서 출력되는 신호를 입력받아 이득신호를 검출하는 이득신호 검출부와;
    상기 이득신호 검출부로부터 이득신호를 입력받아 이득제어신호를 출력하는 이중변환제어부와;
    상기 제어부로부터 이득제어신호를 입력받아 상기 이득제어 증폭부의 이득을 제어하는 신호를 출력하는 이중D/A변환부로 구성되는 것을 특징으로 하는 자동이득제어장치.
  2. 제1항에 있어서, 상기 이득신호 검출부는 A/D변환부에서 출력되는 신호를 입력받아 동작범위내의 신호인지를 판정하여 그 판정결과에 따라 이득이득상승(GAIN_UP)신호 또는 이득감소(GAIN_DN)신호를 출력하는 것을 특징으로 하는 자동이득제어장치.
  3. 제1항에 있어서, 상기 이득신호 검출부는
    상기 A/D변환부에서 출력되는 신호가 상한치인지를 검사하여 클리핑 여부를 검사하는 클리핑 검사부와;
    소정횟수 이상 연속으로 클리핑이 일어나면 에서 이득감소 신호(gain dn)를 출력하는 연속 감시 계수부와;
    동기이득 제어부(52)는 세그먼트 동기(segment sync)가 획득됨과 동시에 동작하며 매 세그먼트마다 세그먼트 동기신호를 이용하여 동기 상관값을 산출하는 상관기와;
    상기 상관기에서 출력되는 상관값을 지연시키는 지연기와;
    상기 지연기에서 출력되는 상관값과 기준값을 감산하는 가산기와;
    상기 가산기에서 출력되는 신호를 누적하는 누적부와;
    상기 누적부에서 출력되는 누적값을 상위 임계값과 비교하여 누적된 값이 상위 임계값보다 크면 이득감소신호(gain dn)를 출력하는 상한 임계치 비교기와;
    상기 누적부에서 출력되는 누적값을 하위 임계값과 비교하여 누적된 값이 하위 임계값보다 작으면 이득증가신호(gain up)를 출력하는 하한 임계치 비교기를 구비하는 것을 특징으로 하는 자동이득제어장치.
  4. 제3항에 있어서,
    상기 누적부는 이득증가신호(gain up) 및 이득감소신호(gain dn)가 한번 내출력될 때마다 리셋트되는 것을 특징으로 하는 자동이득제어장치.
  5. 제1항에 있어서, 상기 이중변환제어부는
    상기 이득신호 검출부로부터 이득 증가/감소 신호(gain up/dn)를 입력받아 처리하여 이득제어신호를 출력하는 제어기와;
    상기 이득신호 검출부로부터 이득 증가/감소 신호(gain up/dn)를 입력받아 1클록지연시켜 출력하는 제2 및 제3지연기와;
    상기 제2 및 제3지연기로 부터 한클록 지연된 시간에 이득 증가/감소를 입력받아 카운트하는 제1 및 제2업/다운 카운터와;
    상기 제1및제2업다운 카운터의 출력을 선택하는 멀티플렉서로 구성되는 것을 특징으로 하는 자동이득제어장치.
  6. 제1항또는 제5항에 있어서, 상기 이중D/A변환부는 상기 이중변환제어부의 제어신호(LATCH)를 입력받아 상기 멀티플렉서에서 입력되는 신호를 상기 이득제어증폭부 또는 튜너의 자동이득제어부로 출력하는 것을 특징으로 하는 자동이득제어장치.
  7. 제5항에 있어서, 상기 이중변환 제어부는
    전원온 또는 리셋트와 동시에 이루어지며 리셋트인지를 판단하여 리셋트이면, 상기 제어기의 출력단자로 LATCH=0, ENA=0, LOAD=0를 출력하여 튜너의 자동이득 제어신호(AGC2)와 이득제어 증폭부의 제어신호(AGC1)를 초기화하고, 리셋트가 아니면, 튜너의 자동이득제어부를 초기화시키는 START_UP 동작을 수행하는 것을 특징으로 하는 자동이득제어장치.
  8. 제5항에 있어서, 상기 이중변환 제어부는
    상기 START_UP 동작이 완료된 후, 리셋트인가를 판단하여 리셋트이면 상기 START_UP 동작의 초기화과정으로 돌아가고, 리셋트가 아니면, 상기 이득신호 검출부에서 gain_up=0, gain_dn=1가 출력되는지를 판단하여 gain_up=0, gain_dn=1 인 경우, 이득감소 한계치 dn_lim에 도달했는지를 판단하고, 이득감소 한계치에 도달하지 않은 경우, LATCH=0, ENA=1, LOAD=0를 출력하여 상기 이중D/A변환부의 출력(VoutB)를 통해 계속하여 이득제어증폭부의 이득을 제어하고. 이득감소 한계치에 도달한 경우 LATCH=1, ENA=0, LOAD=0를 출력하여 상기 이중D/A변환부의 출력(VoutB)를 래치함으로써 이득제어증폭부의 이득제어신호(AGC1)를 고정시킨 상태에서 튜너의 자동이득제부의 이득을 감소시키는 동작(AGC2_DN)으로 이동하고,
    gain_up=0, gain_dn=1이 아닌 경우, gain_up=1, gain_dn=0인지를 판단하여 gain_up=1, gain_dn=0가 아닌 경우, LATCH=0, ENA=1, LOAD=0를 출력하여 이중D/A변환부의 출력(VoutB)를 통해 계속하여 이득제어증폭부의 이득을 제어하고,
    또한, gain_up=1, gain_dn=0인 경우 그리고 이득증가 한계치 up_lim에 도달했는지를 판단하여 이득증가 한계치 up_lim에 도달하지않은 경우, 이득제어증폭부의 이득을 계속 제어하고,
    이득증가 한계치 up_lim에 도달한 경우, LATCH=1, ENA=0, LOAD=0를 출력하여 이중D/A변환부의 출력단자(VoutB)의 출력을 래치상태로 놓고, 튜너의 자동이득제어부의 이득을 증가시키는 동작 AGC2_UP로 이동하는 동작을 행하는 것을 특징으로 하는 자동이득제어장치.
  9. 제5항에 있어서, 상기 이중변환 제어부는
    리셋트인지를 판단하고, 리셋트이면 초기화동작을 하고, 리셋트가 아니면 gain_up=0, gain_dn=1인지를 판단하여 gain_up=0, gain_dn=1인 경우 LATCH=1, ENA=1, LOAD=0를 출력하여 이중D/A변환부의 출력(VoutA)를 래치시키고 이득제어증폭부의 이득을 제어하는 AGC1동작으로 이동하고,
    gain_up=0, gain_dn=1이 아닌 경우, LATCH=0, ENA=0, LOAD=0를 출력하여 이중D/A변환부의 출력(VoutA)으로 제어신호(AGC2)를 출력하여 튜너의 자동이득제어부를 제어하는 AGC2_UP동작을 행하는 것을 특징으로 하는 자동이득제어장치.
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