JPH09148860A - 自動利得制御方法および自動利得制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 利得制御用増幅器の応答特性にかかわらず自
動利得制御が実現可能で、かつ高速な収束を可能とす
る。 【解決手段】 受信信号が利得制御用増幅器１を通して
Ａ／Ｄ変換器２に加えられる。振幅検出器３ではＡ／Ｄ
変換器２の出力信号の振幅の大きさを検出し、その振幅
の大きさが設定範囲内であるかを比較器４で検出する。
比較器４の検出結果で振幅の大きさが設定範囲内になる
までカウンタ５でカウントアップし、設定範囲内になる
とホールド回路６でカウンタ５の出力値を保持する。ま
た、設定範囲内になると振幅検出器３で検出された振幅
の大きさから基準値を減算器７で減算し、乗算器８では
減算結果を定数Ｇで乗算し、積分器９で平滑化される。
そして、加算器１０ではホールド回路６と積分器９の出
力信号が加算され、Ｄ／Ａ変換器１１を通し、制御信号
として利得制御用増幅器１に帰還される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は多値直交振幅変調
信号や多相位相変調信号などのディジタル変調信号を復
調するために受信信号の振幅制御を行うための自動利得
制御方法および自動利得制御回路に関するものである。

【０００２】

【従来の技術】近年、多値振幅変調方式や多相位相変調
方式を用いた衛星ディジタル放送や地上ディジタル放送
やディジタルＣＡＴＶなどが検討されており、一部では
本放送も行われている。一般に、ディジタル変調方式を
用いた放送システムにおいて、受信機が安定な復調動作
を実現するためには、受信信号の振幅制御を行い一定の
振幅の大きさで復調器に入力される必要がある。

【０００３】以下に、従来の自動利得制御回路について
説明する。図１０は従来の自動利得制御回路のブロック
図を示すものである。図１０において、受信信号は利得
制御用増幅器１０１により振幅の大きさを調節されて復
調器１０２に入力される。振幅検出器１０３は、利得制
御用増幅器１０１の出力信号の振幅の大きさを検出し、
減算器１０４では、その検出された振幅値から基準値を
減算し、その結果を積分器１０５に入力して平滑化し、
そして、利得制御用増幅器１０１の制御信号として帰還
される（例えば、特開平４−７９６４７号公報「ＰＳＫ
復調装置」参照）。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
従来例の構成では、利得制御用増幅器への制御信号の特
性が一意的に決まり、利得制御用増幅器の応答特性によ
っては適正な特性を有した自動利得制御回路が実現でき
なかったり、実現できても収束時間が増加したりすると
いう問題を有していた。

【０００５】この発明は上記従来の問題点を解決するも
ので、利得制御用増幅器への制御信号に様々なスイープ
信号を加えることにより、どのような利得制御用増幅器
の応答特性についても最適な自動利得制御を可能とする
自動利得制御方法および自動利得制御回路を提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】請求項１記載の自動利得
制御方法は、利得制御用増幅器の出力信号の振幅が基準
値を含む所定の設定範囲に入るまでは利得制御用増幅器
に単調増加または単調減少関数電圧を制御電圧として加
え、利得制御用増幅器の出力信号の振幅が所定の設定範
囲内に入った後は単調増加または単調減少関数電圧を固
定し、利得制御用増幅器の出力信号の振幅と基準値の差
の積分電圧を固定した単調増加または単調減少関数電圧
に加算して利得制御用増幅器に制御電圧として加えるこ
とにより利得制御用増幅器の出力信号の振幅が基準値に
等しくなるように制御することを特徴とする。上記の単
調増加または単調減少関数電圧とは、上り勾配または下
り勾配の直線の一次関数電圧に限らず、二次関数電圧、
その他任意の形状の電圧を含むものであり、例えば、利
得制御用増幅器における制御電圧と利得の非直線性を補
正するようなものも含み、この点は以下同様である。

【０００７】この方法によれば、単調増加または単調減
少関数電圧の変化勾配や形状を適正に調整することによ
り、利得制御用増幅器の特性に合わせて適正な特性を有
した自動利得制御を実現することができる。請求項２記
載の自動利得制御回路は、制御電圧に応じて受信信号の
振幅の大きさを調整する利得制御用増幅器と、利得制御
用増幅器の出力信号をアナログ信号からディジタル信号
に変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器の出力信号の
振幅の大きさを測る振幅検出器と、振幅検出器の出力値
が設定範囲内であるかを調べてその判定結果を出力する
とともに設定範囲内のときに振幅検出器の出力値を出力
する比較器と、比較器の判定結果である出力信号に基づ
き振幅検出器の出力値が設定範囲より下と上とでカウン
ト方向を反転させるカウンタと、比較器の判定結果であ
る出力信号に基づき振幅検出器の出力値が設定範囲外の
ときにはカウンタの出力信号をそのまま出力し設定範囲
に入ったときにカウンタの出力信号を保持して出力する
ホールド回路と、比較器から出力される振幅検出器の出
力値から基準値を減算する減算器と、比較器の判定結果
である出力信号に基づき振幅検出器の出力値が設定範囲
に入ったときに減算器の出力信号を積分する積分器と、
ホールド回路の出力信号と積分器の出力信号とを加算す
る加算器と、加算器のディジタルの出力信号をアナログ
信号に変換し利得制御用増幅器に制御電圧として帰還す
るＤ／Ａ変換器とを備えている。

【０００８】この構成によると、振幅検出器の出力値が
設定範囲外では、振幅検出器の出力値と基準値との差の
積分値の利得制御用増幅器への帰還は行われず、カウン
タの出力値のみが利得制御用増幅器へ帰還され、振幅検
出器の出力値が設定範囲内に入ると、カウンタの出力値
がホールドされ、振幅検出器の出力値と基準値との差の
積分値の利得制御用増幅器への帰還が開始されて利得制
御が行われることになる。この際、利得制御用増幅器の
応答特性がいかなるものであっても、カウンタのカウン
トアップまたはダウンするステップ幅を可変とすること
により適正な特性を有した自動利得制御回路が実現可能
である。また、カウンタによるスイープ信号と基準値と
の振幅差の信号を比較器の判定結果で切り換えることに
より高速な収束、つまり収束時間の短縮を可能とする。
そして、振幅の大きさが設定範囲内からはずれた場合に
も、比較器の判定結果からはずれた方向と逆の制御が動
作するようにカウンタをカウントアップもしくはカウン
トダウンして設定範囲内に戻すことにより短時間で自動
利得制御回路を復帰できる。

【０００９】請求項３記載の自動利得制御回路は、制御
電圧に応じて受信信号の振幅の大きさを調整する利得制
御用増幅器と、利得制御用増幅器の出力信号をアナログ
信号からディジタル信号に変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号の振幅の大きさを測る振幅検出器
と、振幅検出器の出力値が設定範囲内であるかを調べて
その判定結果を出力するとともに設定範囲内のときに振
幅検出器の出力値を出力する比較器と、任意の単調増加
または単調減少関数波形の波形データを記憶して比較器
の判定結果である出力信号に基づき振幅検出器の出力値
が設定範囲より下であれば出力値が増加していく方向に
読み出しアドレスが変化し設定範囲より上であれば出力
値が減少していく方向に読み出しアドレスが変化するＲ
ＯＭと、比較器の判定結果である出力信号に基づき振幅
検出器の出力値が設定範囲外のときにはＲＯＭの出力信
号をそのまま出力し設定範囲に入ったときにＲＯＭの出
力信号を保持して出力するホールド回路と、比較器から
出力される振幅検出器の出力値から基準値を減算する減
算器と、比較器の判定結果である出力信号に基づき振幅
検出器の出力値が設定範囲に入ったときに減算器の出力
信号を積分する積分器と、ホールド回路の出力信号と積
分器の出力信号とを加算する加算器と、加算器のディジ
タルの出力信号をアナログ信号に変換し利得制御用増幅
器に制御電圧として帰還するＤ／Ａ変換器とを備えてい
る。

【００１０】この構成によると、振幅検出器の出力値が
設定範囲外では、振幅検出器の出力値と基準値との差の
積分値の利得制御用増幅器への帰還は行われず、ＲＯＭ
の出力値のみが利得制御用増幅器へ帰還され、振幅検出
器の出力値が設定範囲内に入ると、ＲＯＭの出力値がホ
ールドされ、振幅検出器の出力値と基準値との差の積分
値の利得制御用増幅器への帰還が開始されて利得制御が
行われることになる。この際、利得制御用増幅器の応答
特性がいかなるものであっても、ＲＯＭにより一次関数
の直線だけでなく様々な形状をもったスイープ波形を出
力することができ、適正な特性を有した自動利得制御回
路が実現可能である。また、ＲＯＭによる出力信号と基
準値との振幅差の信号を比較器の判定結果で切り換える
ことにより高速な収束、つまり収束時間の短縮を可能と
する。そして、振幅の大きさが設定範囲内からはずれた
場合にも、比較器の判定結果からはずれた方向と逆の制
御が動作するようにＲＯＭからスイープ信号が出力され
設定範囲内に戻すことにより短時間で自動利得制御回路
を復帰できる。

【００１１】請求項４記載の自動利得制御回路は、制御
電圧に応じて受信信号の振幅の大きさを調整する利得制
御用増幅器と、利得制御用増幅器の出力信号をアナログ
信号からディジタル信号に変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号の振幅の大きさを測る振幅検出器
と、振幅検出器の出力値が設定範囲内であるかを調べて
その判定結果を出力するとともに設定範囲内のときに振
幅検出器の出力値を出力する比較器と、スイープ信号を
出力するカウンタと、比較器の判定結果である出力信号
に基づき振幅検出器の出力値が設定範囲外のときにはカ
ウンタの出力信号をそのまま出力し設定範囲に入ったと
きにカウンタの出力信号を保持して出力するホールド回
路と、比較器から出力される振幅検出器の出力値から基
準値を減算する減算器と、比較器の判定結果である出力
信号に基づき振幅検出器の出力値が設定範囲に入ったと
きに減算器の出力信号を積分する積分器と、ホールド回
路の出力信号と積分器の出力信号とを加算する加算器
と、加算器のディジタルの出力信号をアナログ信号に変
換し利得制御用増幅器に制御電圧として帰還するＤ／Ａ
変換器とを備えている。

【００１２】この構成によると、振幅検出器の出力値が
設定範囲外では、振幅検出器の出力値と基準値との差の
積分値の利得制御用増幅器への帰還は行われず、カウン
タの出力値のみが利得制御用増幅器へ帰還され、振幅検
出器の出力値が設定範囲内に入ると、カウンタの出力値
がホールドされ、振幅検出器の出力値と基準値との差の
積分値の利得制御用増幅器への帰還が開始されて利得制
御が行われることになる。この際、利得制御用増幅器の
応答特性がいかなるものであっても、カウンタのカウン
トアップするステップ幅を可変とすることにより適正な
特性を有した自動利得制御回路が実現可能である。ま
た、カウンタによるスイープ信号と基準値との振幅差の
信号を比較器の判定結果で切り換えることにより高速な
収束、つまり収束時間の短縮を可能とする。

【００１３】請求項５記載の自動利得制御回路は、制御
電圧に応じて受信信号の振幅の大きさを調整する利得制
御用増幅器と、利得制御用増幅器の出力信号をアナログ
信号からディジタル信号に変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号を復調する復調器と、Ａ／Ｄ変換
器の出力信号の振幅の大きさを測る振幅検出器と、振幅
検出器の出力値から基準値を減算する減算器と、復調器
の同期判定結果である出力信号に基づき同期がとれたと
きに減算器の出力信号を積分する積分器と、スイープ信
号を出力するカウンタと、復調器の同期判定結果である
出力信号に基づき同期がとれていないときにはカウンタ
の出力信号をそのまま出力し同期がとれたときにカウン
タの出力信号を保持して出力するホールド回路と、ホー
ルド回路の出力信号と積分器の出力信号とを加算する加
算器と、加算器のディジタルの出力信号をアナログ信号
に変換し利得制御用増幅器に制御電圧として帰還するＤ
／Ａ変換器とを備えている。

【００１４】この構成によると、同期がとれていないと
きには、振幅検出器の出力値と基準値との差の積分値の
利得制御用増幅器への帰還は行われず、カウンタの出力
値のみが利得制御用増幅器へ帰還され、同期がとれたと
きに、カウンタの出力値がホールドされ、振幅検出器の
出力値と基準値との差の積分値の利得制御用増幅器への
帰還が開始されて利得制御が行われることになる。この
際、利得制御用増幅器の応答特性がいかなるものであっ
ても、カウンタのカウントアップするステップ幅を可変
とすることにより適正な特性を有した自動利得制御回路
が実現可能である。また、カウンタによるスイープ信号
と基準値との振幅差の信号を復調器の同期状態で切り換
えることにより高速な収束、つまり収束時間の短縮を可
能とする。

【００１５】請求項６記載の自動利得制御回路は、制御
電圧に応じて受信信号の振幅の大きさを調整する利得制
御用増幅器と、利得制御用増幅器の出力信号をアナログ
信号からディジタル信号に変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号の振幅の大きさを測る振幅検出器
と、振幅検出器の出力値が設定範囲内であるかを調べて
その判定結果を出力するとともに設定範囲内のときに振
幅検出器の出力値を出力する比較器と、任意の単調増加
または単調減少関数波形の波形データを記憶して波形デ
ータを順次読み出すＲＯＭと、比較器の判定結果である
出力信号に基づき振幅検出器の出力値が設定範囲外のと
きにはＲＯＭの出力信号をそのまま出力し設定範囲に入
ったときにＲＯＭの出力信号を保持して出力するホール
ド回路と、比較器から出力される振幅検出器の出力値か
ら基準値を減算する減算器と、比較器の判定結果である
出力信号に基づき振幅検出器の出力値が設定範囲に入っ
たときに減算器の出力信号を積分する積分器と、ホール
ド回路の出力信号と積分器の出力信号とを加算する加算
器と、加算器のディジタルの出力信号をアナログ信号に
変換し利得制御用増幅器に制御電圧として帰還するＤ／
Ａ変換器とを備えている。

【００１６】この構成によると、振幅検出器の出力値が
設定範囲外では、振幅検出器の出力値と基準値との差の
積分値の利得制御用増幅器への帰還は行われず、ＲＯＭ
の出力値のみが利得制御用増幅器へ帰還され、振幅検出
器の出力値が設定範囲内に入ると、ＲＯＭの出力値がホ
ールドされ、振幅検出器の出力値と基準値との差の積分
値の利得制御用増幅器への帰還が開始されて利得制御が
行われることになる。この際、利得制御用増幅器の応答
特性がいかなるものであっても、ＲＯＭにより一次関数
の直線だけでなく様々な形状をもったスイープ波形を出
力することができ、適正な特性を有した自動利得制御回
路が実現可能である。また、ＲＯＭによる出力信号と基
準値との振幅差の信号を比較器の判定結果で切り換える
ことにより高速な収束、つまり収束時間の短縮を可能と
する。

【００１７】請求項７記載の自動利得制御回路は、制御
電圧に応じて受信信号の振幅の大きさを調整する利得制
御用増幅器と、利得制御用増幅器の出力信号をアナログ
信号からディジタル信号に変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号を復調する復調器と、Ａ／Ｄ変換
器の出力信号の振幅の大きさを測る振幅検出器と、振幅
検出器の出力値から基準値を減算する減算器と、復調器
の同期判定結果である出力信号に基づき同期がとれたと
きに減算器の出力信号を積分する積分器と、任意の単調
増加または単調減少関数波形の波形データを記憶して波
形データを順次読み出すＲＯＭと、復調器の同期判定結
果である出力信号に基づき同期がとれていないときには
ＲＯＭの出力信号をそのまま出力し同期がとれたときに
ＲＯＭの出力信号を保持して出力するホールド回路と、
ホールド回路の出力信号と積分器の出力信号とを加算す
る加算器と、加算器のディジタルの出力信号をアナログ
信号に変換し利得制御用増幅器に制御電圧として帰還す
るＤ／Ａ変換器とを備えている。

【００１８】この構成によると、同期がとれていないと
きには、振幅検出器の出力値と基準値との差の積分値の
利得制御用増幅器への帰還は行われず、ＲＯＭの出力値
のみが利得制御用増幅器へ帰還され、同期がとれたとき
に、ＲＯＭの出力値がホールドされ、振幅検出器の出力
値と基準値との差の積分値の利得制御用増幅器への帰還
が開始されて利得制御が行われることになる。この際、
利得制御用増幅器の応答特性がいかなるものであって
も、ＲＯＭにより一次関数の直線だけでなく様々な形状
をもったスイープ波形を出力することができ、適正な特
性を有した自動利得制御回路が実現可能である。また、
ＲＯＭによる出力信号と基準値との振幅差の信号を復調
器の同期状態で切り換えることにより高速な収束、つま
り収束時間の短縮を可能とする。

【００１９】請求項８記載の自動利得制御回路は、制御
電圧に応じて受信信号の振幅の大きさを調整する利得制
御用増幅器と、利得制御用増幅器の出力信号をアナログ
信号からディジタル信号に変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号の振幅の大きさを測る振幅検出器
と、振幅検出器の出力値が設定範囲内であるかを調べて
その判定結果を出力するとともに設定範囲内のときに振
幅検出器の出力値を出力する比較器と、比較器の判定結
果である出力信号に基づき振幅検出器の出力値が設定範
囲から外れたときに出力値が変化し設定範囲内に入った
ときに出力値が固定されるように出力値が制御されるス
イープ信号発生器と、比較器から出力される振幅検出器
の出力値から基準値を減算する減算器と、比較器の判定
結果である出力信号に基づき振幅検出器の出力値が設定
範囲に入ったときに減算器の出力信号を積分する積分器
と、積分器のディジタルの出力信号をアナログ信号に変
換するＤ／Ａ変換器と、スイープ信号発生器の出力信号
とＤ／Ａ変換器の出力信号とを加算し利得制御用増幅器
に制御電圧として帰還する加算器とを備えている。

【００２０】この構成によると、振幅検出器の出力値が
設定範囲外では、振幅検出器の出力値と基準値との差の
積分値の利得制御用増幅器への帰還は行われず、スイー
プ信号発生器の出力値のみが利得制御用増幅器へ帰還さ
れ、振幅検出器の出力値が設定範囲内に入ると、スイー
プ信号発生器の出力が固定され、振幅検出器の出力値と
基準値との差の積分値の利得制御用増幅器への帰還が開
始されて利得制御が行われることになる。この際、利得
制御用増幅器の応答特性がいかなるものであっても、ス
イープ信号発生器の出力信号を用いることにより適正な
特性を有した自動利得制御回路が実現可能である。ま
た、スイープ信号発生器の出力信号と基準値との振幅差
の信号を比較器の判定結果で切り換えることにより高速
な収束、つまり収束時間の短縮を可能とする。

【００２１】請求項９記載の自動利得制御回路は、制御
電圧に応じて受信信号の振幅の大きさを調整する利得制
御用増幅器と、利得制御用増幅器の出力信号をアナログ
信号からディジタル信号に変換するＡ／Ｄ変換器と、Ａ
／Ｄ変換器の出力信号を復調する復調器と、Ａ／Ｄ変換
器の出力信号の振幅の大きさを測る振幅検出器と、振幅
検出器の出力値から基準値を減算する減算器と、復調器
の同期判定結果である出力信号に基づき同期がとれたと
きに減算器の出力信号を積分する積分器と、積分器のデ
ィジタルの出力信号をアナログ信号に変換するＤ／Ａ変
換器と、復調器の同期判定結果である出力信号に基づき
同期がとれていないときは出力値が変化し同期がとれた
ときは出力値が固定されるように出力値が制御されるス
イープ信号発生器と、スイープ信号発生器の出力信号と
Ｄ／Ａ変換器の出力信号とを加算し利得制御用増幅器に
制御電圧として帰還する加算器とを備えている。

【００２２】この構成によると、同期がとれていないと
きには、振幅検出器の出力値と基準値との差の積分値の
利得制御用増幅器への帰還は行われず、スイープ信号発
生器の出力値のみが利得制御用増幅器へ帰還され、同期
がとれたときに、スイープ信号発生器の出力が固定さ
れ、振幅検出器の出力値と基準値との差の積分値の利得
制御用増幅器への帰還が開始されて利得制御が行われる
ことになる。この際、利得制御用増幅器の応答特性がい
かなるものであっても、スイープ信号発生器の出力信号
を用いることにより適性な自動利得制御回路が実現可能
である。また、スイープ信号発生器の出力信号と基準値
との振幅差の信号を復調器の同期状態で切り換えること
により高速な収束、つまり収束時間の短縮を可能とす
る。

【００２３】請求項１０記載の自動利得制御回路は、請
求項２，請求項３，請求項４，請求項５，請求項６，請
求項７，請求項８または請求項９記載の自動利得制御回
路において、減算器と積分器との間に、前記減算器の出
力値を定数倍して前記積分器に供給する乗算器を挿入し
たことを特徴とする。この構成によると、乗算器におけ
る定数を変えることによっても利得制御特性を調整する
ことができる。

【００２４】

【発明の実施の形態】

（第１の実施の形態：請求項１に対応）図１はこの発明
による第１の実施の形態の自動利得制御回路の構成を示
すブロック図である。図１において、１Ａは制御電圧に
応じて受信信号の振幅の大きさを調整する利得制御用増
幅器である。２Ａは利得制御用増幅器１Ａの出力信号を
アナログ信号からディジタル信号に変換するＡ／Ｄ変換
器である。３ＡはＡ／Ｄ変換器２Ａの出力信号の振幅の
大きさを測る振幅検出器である。

【００２５】４Ａは振幅検出器３Ａの出力値が設定範囲
内であるかを調べて判定結果を出力するとともに設定範
囲内のときに振幅検出器３Ａの出力値を出力する比較器
である。５Ａは比較器４Ａの判定結果である出力信号に
基づき振幅検出器３Ａの出力値が設定範囲より下と上と
でカウント方向を反転させる、つまり振幅検出器３Ａの
出力値が設定範囲より下であればアップカウント動作し
設定範囲より上であればダウンカウント動作するカウン
タである。なお、このカウンタ５Ａは振幅検出器３Ａの
出力値が設定範囲内であればカウント動作を停止する。
６Ａは比較器４Ａの判定結果である出力信号に基づき振
幅検出器３Ａの出力値が設定範囲外のときにはカウンタ
５Ａの出力信号をそのまま出力し設定範囲に入ったとき
にカウンタ５Ａの出力信号を保持して出力するホールド
回路である。

【００２６】７Ａは振幅検出器３Ａの出力値が設定範囲
に入ったときに比較器４Ａから出力される振幅検出器３
Ａの出力値から基準値を減算する減算器である。８Ａは
減算器７Ａの出力値を定数（Ｇ）倍する乗算器である。
９Ａは比較器４Ａの判定結果である出力信号に基づき振
幅検出器３Ａの出力値が設定範囲に入ったときに乗算器
８Ａの出力信号を積分する積分器である。１０Ａはホー
ルド回路６Ａの出力信号と積分器９Ａの出力信号とを加
算する加算器である。１１Ａは加算器１０Ａのディジタ
ルの出力信号をアナログ信号に変換し利得制御用増幅器
１Ａに制御電圧として帰還するＤ／Ａ変換器である。

【００２７】以上のように構成された自動利得制御回路
について、その動作を説明する。まず、受信信号が利得
制御用増幅器１Ａにより振幅の大きさを調整され、Ａ／
Ｄ変換器２Ａによりアナログ信号からディジタル信号に
変換される。そして、振幅検出器３ＡではＡ／Ｄ変換器
２Ａによりディジタル信号に変換された信号の振幅の大
きさを検出し、その振幅の大きさが設定範囲内であるか
を比較器４Ａで検出する。そして、比較器４Ａの判定結
果で振幅の大きさが設定範囲内になるまでカウンタ５Ａ
はカウントアップもしくはカウントダウンし、設定範囲
内になるとホールド回路６Ａがカウンタ５Ａの出力値を
保持する。

【００２８】このとき、カウンタ５Ａの出力値はホール
ド回路６Ａおよび加算器１０Ａを素通りしてＤ／Ａ変換
器１１Ａに入力され、カウンタ５Ａの出力値に応じたア
ナログ電圧が制御信号として利得制御用増幅器１Ａに帰
還され、受信信号は利得制御用増幅器１Ａにてカウンタ
５Ａの出力値に応じた振幅に調整される。また、設定範
囲内になると振幅検出器３Ａで検出された振幅の大きさ
から基準値を減算器７Ａで減算し、乗算器８Ａでは減算
結果を定数Ｇで乗算し、積分器９Ａで平滑化される。そ
して、加算器１０Ａではホールド回路６Ａと積分器９Ａ
の出力信号が加算され、Ｄ／Ａ変換器１１Ａでディジタ
ル信号からアナログ信号に変換され、制御信号として利
得制御用増幅器１Ａに帰還され、自動利得制御回路が実
現される。

【００２９】また、振幅の大きさが設定範囲内からはず
れた場合は、比較器４Ａの判定結果からはずれた方向と
逆の制御が動作するようにカウンタ５Ａをカウントアッ
プ、カウントダウンして設定範囲内に戻す。ここで、上
記の自動利得制御回路を用いた自動利得制御方法につい
て説明する。この方法では、利得制御用増幅器１Ａの出
力信号の振幅が基準値を含む所定の設定範囲に入るまで
は利得制御用増幅器１Ａに単調増加または単調減少関数
電圧を制御電圧として加え、利得制御用増幅器１Ａの出
力信号の振幅が所定の設定範囲内に入った後は単調増加
または単調減少関数電圧を固定し、利得制御用増幅器１
Ａの出力信号の振幅と基準値の差の積分電圧を固定した
単調増加または単調減少関数電圧に加算して利得制御用
増幅器１Ａに制御電圧として加えることにより利得制御
用増幅器１Ａの出力信号の振幅が基準値に等しくなるよ
うに制御するということになり、後述の他の実施の形態
は、この方法を実施するための自動利得制御回路の他の
実施の形態を示すものである。

【００３０】図２は、第１の実施の形態と従来例とにお
ける収束の様子を示すタイムチャートである。図２にお
いて、太線の曲線は実施の形態の場合を示し、２本の細
線の曲線は従来例の場合を示している。図２では、実施
の形態では、振幅値が設定範囲に入るまでは直線的に振
幅値が変化し、設定範囲に入るとスイープ信号が切り換
わり積分を利用した制御が始まることを示している。

【００３１】以上のように、この発明の第１の実施の形
態によれば、利得制御用増幅器１Ａの応答特性がいかな
るものであっても、カウンタ５Ａのカウントアップする
ステップ幅を可変とすることにより適正な特性を有した
自動利得制御回路が実現可能である。また、カウンタ５
Ａによるスイープ信号と基準値との振幅差の信号を比較
器４Ａの判定結果で切り換えることにより高速な収束を
可能とする。そして、振幅の大きさが設定範囲内からは
ずれた場合にも、比較器４Ａの判定結果からはずれた方
向と逆の制御が動作するようにカウンタ５Ａをカウント
アップ、カウントダウンして設定範囲内に戻すことによ
り短時間で自動利得制御回路を復帰できる。また、乗算
器８Ａにより減算器７Ａの出力信号に定数を乗じた後で
積分器９Ａに加えるようにしているので、定数の値を変
更することにより、さらに適正に利得制御特性を調整で
きる。

【００３２】（第２の実施の形態：請求項２に対応）図
３はこの発明による第２の実施の形態の自動利得制御回
路の構成を示すブロック図である。図３において、１Ｂ
は制御電圧に応じて受信信号の振幅の大きさを調整する
利得制御用増幅器である。２Ｂは利得制御用増幅器１Ｂ
の出力信号をアナログ信号からディジタル信号に変換す
るＡ／Ｄ変換器である。３ＢはＡ／Ｄ変換器２Ｂの出力
信号の振幅の大きさを測る振幅検出器である。

【００３３】４Ｂは振幅検出器３Ｂの出力値が設定範囲
内であるかを調べて判定結果を出力するとともに設定範
囲内のときに振幅検出器３Ｂの出力値を出力する比較器
である。２１Ｂは任意の単調増加または単調減少関数波
形の波形データを記憶して比較器４Ｂの判定結果である
出力信号に基づき振幅検出器３Ｂの出力値が設定範囲よ
り下であれば出力値が増加していく方向に読み出しアド
レスが変化し設定範囲より上であれば出力値が減少して
いく方向に読み出しアドレスが変化するＲＯＭである。
上記の単調増加または単調減少関数電圧とは、上り勾配
または下り勾配の直線の一次関数電圧に限らず、二次関
数電圧、その他任意の形状の電圧を含むものであり、例
えば、利得制御用増幅器２Ｂにおける制御電圧と利得の
非直線性を補正するようなものも含み、この点は以下の
実施の形態でも同様である。なお、ＲＯＭ２１Ｂに、利
得制御用増幅器２Ｂの制御電圧−利得特性とちょうど逆
の特性をもった関数波形の波形データを格納しておくこ
とにより、上記のように、利得制御用増幅器２Ｂにおけ
る制御電圧と利得の非直線性を補正することができ、よ
り高速な収束が可能となる。

【００３４】ここで、ＲＯＭ２１Ｂのアドレスと波形デ
ータの関係や読み出し動作について説明する。振幅検出
器３Ｂの出力値が設定範囲より上であれば、ＲＯＭ２１
Ｂの出力値が減少するようにアドレスが変化し、設定範
囲より下であれば、ＲＯＭ２１Ｂの出力値が増加するよ
うにアドレスが変化する。６Ｂは比較器４Ｂの判定結果
である出力信号に基づき振幅検出器３Ｂの出力値が設定
範囲外のときにはＲＯＭ２１Ｂの出力信号をそのまま出
力し設定範囲に入ったときにＲＯＭ２１Ｂの出力信号を
保持して出力するホールド回路である。７Ｂは振幅検出
器３Ｂの出力値が設定範囲に入ったときに比較器４Ｂか
ら出力される振幅検出器３Ｂの出力値から基準値を減算
する減算器である。８Ｂは減算器７Ｂの出力値を定数
（Ｇ）倍する乗算器である。９Ｂは比較器４Ｂの判定結
果である出力信号に基づき振幅検出器３Ａの出力値が設
定範囲に入ったときに乗算器８Ｂの出力信号を積分する
積分器である。１０Ｂはホールド回路６Ｂの出力信号と
積分器９Ｂの出力信号とを加算する加算器である。１１
Ｂは加算器１０Ｂのディジタルの出力信号をアナログ信
号に変換し利得制御用増幅器１Ｂに制御電圧として帰還
するＤ／Ａ変換器である。

【００３５】以上のように構成された自動利得制御回路
について、その動作を説明する。まず、受信信号が利得
制御用増幅器１Ｂにより振幅の大きさを調整され、Ａ／
Ｄ変換器２Ｂによりアナログ信号からディジタル信号に
変換される。そして、振幅検出器３ＢではＡ／Ｄ変換器
２Ｂによりディジタル信号に変換された信号の振幅の大
きさを検出し、その振幅の大きさが設定範囲内であるか
を比較器４Ｂで検出する。そして、比較器４Ｂの判定結
果で振幅の大きさが設定範囲内になるまでＲＯＭ２１Ｂ
から単調増加もしくは単調減少関数のスイープ信号が出
力され、設定範囲内になるとホールド回路６ＢでＲＯＭ
２１Ｂの出力値を保持する。

【００３６】このとき、ＲＯＭ２１Ｂの出力値はホール
ド回路６Ｂおよび加算器１０Ｂを素通りしてＤ／Ａ変換
器１１Ｂに入力され、ＲＯＭ２１Ｂの出力値に応じたア
ナログ電圧が制御信号として利得制御用増幅器１Ｂに帰
還され、受信信号は利得制御用増幅器１ＢにてＲＯＭ２
１Ｂの出力値に応じた振幅に調整される。また、設定範
囲内になると振幅検出器３Ｂで検出された振幅の大きさ
から基準値を減算器７Ｂで減算し、乗算器８Ｂでは減算
結果を定数Ｇで乗算し、積分器９Ｂで平滑化される。そ
して、加算器１０Ｂではホールド回路６Ｂと積分器９Ｂ
の出力信号が加算され、Ｄ／Ａ変換器１１Ｂでディジタ
ル信号からアナログ信号に変換され、制御信号として利
得制御用増幅器１Ｂに帰還され、自動利得制御回路が実
現される。

【００３７】また、振幅の大きさが設定範囲内からはず
れた場合は、比較器４Ｂの判定結果からはずれた方向と
逆の制御が動作するようにＲＯＭ２１Ｂからスイープ信
号が出力され設定範囲内に戻す。なお、設定範囲に入る
と、ＲＯＭ２１Ｂの読み出しは停止する。以上のよう
に、この発明の第２の実施の形態によれば、利得制御用
増幅器１Ｂの応答特性がいかなるものであっても、ＲＯ
Ｍ２１Ｂにより一次関数の直線だけでなく様々な形状の
スイープ波形を出力することができ、適正な特性を有し
た自動利得制御回路が実現可能である。また、ＲＯＭ２
１Ｂによる出力信号と基準値との振幅差の信号を比較器
４Ｂの判定結果で切り換えることにより高速な収束を可
能とする。そして、振幅の大きさが設定範囲内からはず
れた場合にも、比較器４Ｂの判定結果からはずれた方向
と逆の制御が動作するようにＲＯＭ２１Ｂからスイープ
信号が出力され設定範囲内に戻すことにより短時間で自
動利得制御回路を復帰できる。また、乗算器８Ｂにより
減算器７Ｂの出力信号に定数を乗じた後で積分器９Ｂに
加えるようにしているので、定数の値を変更することに
より、さらに適正に利得制御特性を調整できる。

【００３８】（第３の実施の形態：請求項３に対応）図
４はこの発明による第３の実施の形態の自動利得制御回
路の構成を示すブロック図である。図４において、１Ｃ
は制御電圧に応じて受信信号の振幅の大きさを調整する
利得制御用増幅器である。２Ｃは利得制御用増幅器１Ｃ
の出力信号をアナログ信号からディジタル信号に変換す
るＡ／Ｄ変換器である。３ＣはＡ／Ｄ変換器２Ｃの出力
信号の振幅の大きさを測る振幅検出器である。

【００３９】４Ｃは振幅検出器３Ｃの出力値が設定範囲
内であるかを調べて判定結果を出力するとともに設定範
囲内のときに振幅検出器３Ｃの出力値を出力する比較器
である。５Ｃは時間の経過とともに直線的に出力値が増
加するスイープ信号を出力するカウンタである。６Ｃは
比較器４Ｃの判定結果である出力信号に基づき振幅検出
器３Ｃの出力値が設定範囲外のときにはカウンタ５Ｃの
出力信号をそのまま出力し設定範囲に入ったときにカウ
ンタ５Ｃの出力信号を保持して出力するホールド回路で
ある。

【００４０】７Ｃは比較器４Ｃから出力される振幅検出
器３Ｃの出力値から基準値を減算する減算器である。８
Ｃは減算器７Ｃの出力値を定数（Ｇ）倍する乗算器であ
る。９Ｃは比較器４Ｃの判定結果である出力信号に基づ
き振幅検出器３Ｃの出力値が設定範囲に入ったときに乗
算器８Ｃの出力信号を積分する積分器である。１０Ｃは
ホールド回路６Ｃの出力信号と積分器９Ｃの出力信号と
を加算する加算器である。１１Ｃは加算器１０Ｃのディ
ジタルの出力信号をアナログ信号に変換し利得制御用増
幅器１Ｃに制御電圧として帰還するＤ／Ａ変換器であ
る。

【００４１】以上のように構成された自動利得制御回路
について、その動作を説明する。まず、受信信号が利得
制御用増幅器１Ｃにより振幅の大きさを調整され、Ａ／
Ｄ変換器２Ｃによりアナログ信号からディジタル信号に
変換される。そして、振幅検出器３ＣではＡ／Ｄ変換器
２Ｃによりディジタル信号に変換された信号の振幅の大
きさを検出し、その振幅の大きさが設定範囲内であるか
を比較器４Ｃで検出する。そして、比較器４Ｃの判定結
果で振幅の大きさが設定範囲内になるまでカウンタ５Ｃ
でカウントアップし、設定範囲内になるとホールド回路
６Ｃでカウンタ５Ｃの出力値を保持する。

【００４２】このとき、カウンタ５Ｃの出力値はホール
ド回路６Ｃおよび加算器１０Ｃを素通りしてＤ／Ａ変換
器１１Ｃに入力され、カウンタ５Ｃの出力値に応じたア
ナログ電圧が制御信号として利得制御用増幅器１Ｃに帰
還され、受信信号は利得制御用増幅器１Ｃにてカウンタ
５Ｃの出力値に応じた振幅に調整される。また、設定範
囲内になると振幅検出器３Ｃで検出された振幅の大きさ
から基準値を減算器７Ｃで減算し、乗算器８Ｃでは減算
結果を定数Ｇで乗算し、積分器９Ｃで平滑化される。そ
して、加算器１０Ｃではホールド回路６Ｃと積分器９Ｃ
の出力信号が加算され、Ｄ／Ａ変換器１１Ｃでディジタ
ル信号からアナログ信号に変換され、制御信号として利
得制御用増幅器１Ｃに帰還され、自動利得制御回路が実
現される。

【００４３】また、振幅の大きさが設定範囲内からはず
れた場合は、ホールド回路６Ｃがリセットされカウンタ
５Ｃがカウントアップして設定範囲内に戻す。以上のよ
うに、この発明の第３の実施の形態によれば、利得制御
用増幅器１Ｃの応答特性がいかなるものであっても、カ
ウンタ５Ｃのカウントアップするステップ幅を可変とす
ることにより適正な特性を有した自動利得制御回路が実
現可能である。また、カウンタ５Ｃによるスイープ信号
と基準値との振幅差の信号を比較器の判定結果で切り換
えることにより高速な収束を可能とする。また、乗算器
８Ｃにより減算器７Ｃの出力信号に定数を乗じた後で積
分器９Ｃに加えるようにしているので、定数の値を変更
することにより、さらに適正に利得制御特性を調整でき
る。

【００４４】（第４の実施の形態：請求項４に対応）図
５はこの発明による第４の実施の形態の自動利得制御回
路の構成を示すブロック図である。図５において、１Ｄ
は制御電圧に応じて受信信号の振幅の大きさを調整する
利得制御用増幅器である。２Ｄは利得制御用増幅器１Ｄ
の出力信号をアナログ信号からディジタル信号に変換す
るＡ／Ｄ変換器である。４１ＤはＡ／Ｄ変換器２Ｄの出
力信号を復調する復調器である。

【００４５】３ＤはＡ／Ｄ変換器２Ｄの出力信号の振幅
の大きさを測る振幅検出器である。７Ｄは振幅検出器３
Ｄの出力値から基準値を減算する減算器である。８Ｄは
減算器７Ｄの出力値を定数（Ｇ）倍する乗算器である。
９Ｄは復調器４１Ｄの同期判定結果である出力信号に基
づき同期がとれたときに乗算器８Ｄの出力信号を積分す
る積分器である。５Ｄは時間の経過とともに直線的に出
力値が増加するスイープ信号を出力するカウンタであ
る。

【００４６】６Ｄは復調器４１Ｄの同期判定結果である
出力信号に基づき同期がとれていないときにはカウンタ
５Ｄの出力信号をそのまま出力し同期がとれたときにカ
ウンタ５Ｄの出力信号を保持して出力するホールド回路
である。１０Ｄはホールド回路６Ｄの出力信号と積分器
９Ｄの出力信号とを加算する加算器である。１１Ｄは加
算器１０Ｄのディジタルの出力信号をアナログ信号に変
換し利得制御用増幅器１Ｄに制御電圧として帰還するＤ
／Ａ変換器である。

【００４７】以上のように構成された自動利得制御回路
について、その動作を説明する。まず、受信信号が利得
制御用増幅器１Ｄにより振幅の大きさを調整され、Ａ／
Ｄ変換器２Ｄによりアナログ信号からディジタル信号に
変換され、復調器４１Ｄで復調され同期状態を検出す
る。ここで、同期状態を検出するところは、クロック再
生回路や搬送波再生回路や自動周波数制御回路や自動位
相制御回路などである。

【００４８】そして、復調器４１Ｄの同期判定結果で同
期状態になるまでカウンタ５Ｄでカウントアップし、同
期状態になるとホールド回路６Ｄでカウンタ５Ｄの出力
値を保持する。このとき、カウンタ５Ｄの出力値はホー
ルド回路６Ｄおよび加算器１０Ｄを素通りしてＤ／Ａ変
換器１１Ｄに入力され、カウンタ５Ｄの出力値に応じた
アナログ電圧が制御信号として利得制御用増幅器１Ｄに
帰還され、受信信号は利得制御用増幅器１Ｄにてカウン
タ５Ｄの出力値に応じた振幅に調整される。

【００４９】ここで、同期状態の検出と利得制御の収束
との関係について説明する。利得制御が行われて、復調
器４１Ｄに最適な大きさの信号が入力されると、クロッ
ク再生回路や搬送波再生回路や自動周波数・位相制御回
路が実現されて同期状態になる。すなわち、同期状態に
なった時の信号の大きさが最適値であるので、カウンタ
を停止させて利得制御を止めるということになる。

【００５０】振幅検出器３ＤではＡ／Ｄ変換器２Ｄによ
りディジタル信号に変換された信号の振幅の大きさを検
出し、振幅検出器３Ｄで検出された振幅の大きさから基
準値を減算器７Ｄで減算し、乗算器８Ｄでは減算結果を
定数Ｇで乗算し、復調器４１Ｄの同期判定結果が同期状
態になると積分器９Ｄで平滑化される。そして、加算器
１０Ｄではホールド回路６Ｄと積分器９Ｄの出力信号が
加算され、Ｄ／Ａ変換器１１Ｄでディジタル信号からア
ナログ信号に変換され、制御信号として利得制御用増幅
器１Ｄに帰還され、自動利得制御回路が実現される。ま
た、復調器４１Ｄが同期状態からはずれた場合は、ホー
ルド回路６Ｄがリセットされカウンタ５Ｄがカウントア
ップして同期状態に戻す。

【００５１】以上のように、この発明の第４の実施の形
態によれば、利得制御用増幅器１Ｄの応答特性がいかな
るものであっても、カウンタ５Ｄのカウントアップする
ステップ幅を可変とすることにより適正な特性を有した
自動利得制御回路が実現可能である。また、カウンタ５
Ｄによるスイープ信号と基準値との振幅差の信号を復調
器４１Ｄの同期状態で切り換えることにより高速な収束
を可能とする。また、乗算器８Ｄにより減算器７Ｄの出
力信号に定数を乗じた後で積分器９Ｄに加えるようにし
ているので、定数の値を変更することにより、さらに適
正に利得制御特性を調整できる。

【００５２】（第５の実施の形態：請求項５に対応）図
６はこの発明による第５の実施の形態の自動利得制御回
路の構成を示すブロック図である。図６において、１Ｅ
は制御電圧に応じて受信信号の振幅の大きさを調整する
利得制御用増幅器である。２Ｅは利得制御用増幅器１Ｅ
の出力信号をアナログ信号からディジタル信号に変換す
るＡ／Ｄ変換器である。３ＥはＡ／Ｄ変換器２Ｅの出力
信号の振幅の大きさを測る振幅検出器である。

【００５３】４Ｅは振幅検出器３Ｅの出力値が設定範囲
内であるかを調べて判定結果を出力するとともに設定範
囲内のときに振幅検出器３Ｅの出力値を出力する比較器
である。２１Ｅは任意の単調増加または単調減少関数波
形の波形データを記憶して波形データを順次読み出すＲ
ＯＭである。単調増加または単調減少関数波形の波形デ
ータについては前述した通りであり、ＲＯＭ２１Ｅのデ
ータの構成および読み出し方法についても前述の実施の
形態と同じである。

【００５４】６Ｅは比較器４Ｅの判定結果である出力信
号に基づき振幅検出器３Ｅの出力値が設定範囲外のとき
にはＲＯＭ２１Ｅの出力信号をそのまま出力し設定範囲
に入ったときにＲＯＭ２１Ｅの出力信号を保持して出力
するホールド回路である。７Ｅは比較器４Ｅから出力さ
れる振幅検出器３Ｅの出力値から基準値を減算する減算
器である。８Ｅは減算器７Ｅの出力値を定数（Ｇ）倍す
る乗算器である。９Ｅは比較器４Ｅの判定結果である出
力信号に基づき振幅検出器３Ｅの出力値が設定範囲に入
ったときに乗算器８Ｅの出力信号を積分する積分器であ
る。１０Ｅはホールド回路６Ｅの出力信号と積分器９Ｅ
の出力信号とを加算する加算器である。１１Ｅは加算器
１０Ｅのディジタルの出力信号をアナログ信号に変換し
利得制御用増幅器１Ｅに制御電圧として帰還するＤ／Ａ
変換器である。

【００５５】以上のように構成された自動利得制御回路
について、その動作を説明する。まず、受信信号が利得
制御用増幅器１Ｅにより振幅の大きさを調整され、Ａ／
Ｄ変換器２Ｅによりアナログ信号からディジタル信号に
変換される。そして、振幅検出器３ＥではＡ／Ｄ変換器
２Ｅによりディジタル信号に変換された信号の振幅の大
きさを検出し、その振幅の大きさが設定範囲内であるか
を比較器４Ｅで検出する。そして、比較器４Ｅの判定結
果で振幅の大きさが設定範囲内になるまでＲＯＭ２１Ｅ
からスイープ信号が出力され、設定範囲内になるとホー
ルド回路６ＥでＲＯＭ２１Ｅの出力値を保持する。

【００５６】このとき、ＲＯＭ２１Ｅの出力値はホール
ド回路６Ｅおよび加算器１０Ｅを素通りしてＤ／Ａ変換
器１１Ｅに入力され、ＲＯＭ２１Ｅの出力値に応じたア
ナログ電圧が制御信号として利得制御用増幅器１Ｅに帰
還され、受信信号は利得制御用増幅器１ＥにてＲＯＭ２
１Ｅの出力値に応じた振幅に調整される。また、設定範
囲内になると振幅検出器３Ｅで検出された振幅の大きさ
から基準値を減算器７Ｅで減算し、乗算器８Ｅでは減算
結果を定数Ｇで乗算し、積分器９Ｅで平滑化される。そ
して、加算器１０Ｅではホールド回路６Ｅと積分器９Ｅ
の出力信号が加算され、Ｄ／Ａ変換器１１Ｅでディジタ
ル信号からアナログ信号に変換され、制御信号として利
得制御用増幅器１Ｅに帰還され、自動利得制御回路が実
現される。また、振幅の大きさが設定範囲内からはずれ
た場合は、ホールド回路６ＥがリセットされＲＯＭ２１
Ｅからスイープ信号が出力され設定範囲内に戻す。

【００５７】以上のように、この発明の第５の実施の形
態によれば、利得制御用増幅器１Ｅの応答特性がいかな
るものであっても、ＲＯＭ２１Ｅにより一次関数の直線
だけでなく様々な形状のスイープ波形を出力することが
でき、適正な特性を有した自動利得制御回路が実現可能
である。また、ＲＯＭ２１Ｅによる出力信号と基準値と
の振幅差の信号を比較器４Ｅの判定結果で切り換えるこ
とにより高速な収束を可能とする。また、乗算器８Ｅに
より減算器７Ｅの出力信号に定数を乗じた後で積分器９
Ｅに加えるようにしているので、定数の値を変更するこ
とにより、さらに適正に利得制御特性を調整できる。

【００５８】（第６の実施の形態：請求項６に対応）図
７はこの発明による第６の実施の形態の自動利得制御回
路の構成を示すブロック図である。図７において、１Ｆ
は制御電圧に応じて受信信号の振幅の大きさを調整する
利得制御用増幅器である。２Ｆは利得制御用増幅器１Ｆ
の出力信号をアナログ信号からディジタル信号に変換す
るＡ／Ｄ変換器である。４１ＦはＡ／Ｄ変換器２Ｆの出
力信号を復調する復調器である。３ＦはＡ／Ｄ変換器２
Ｆの出力信号の振幅の大きさを測る振幅検出器である。
７Ｆは振幅検出器３Ｆの出力値から基準値を減算する減
算器である。８Ｆは減算器７Ｆの出力値を定数（Ｇ）倍
する乗算器である。９Ｆは復調器４１Ｆの同期判定結果
である出力信号に基づき同期がとれたときに乗算器８Ｆ
の出力信号を積分する積分器である。２１Ｆは任意の単
調増加または単調減少関数波形の波形データを記憶して
波形データを順次読み出すＲＯＭであり、ＲＯＭ２１２
Ｆの構成、ならびに読み出し方法については前述した通
りである。

【００５９】６Ｆは復調器４１Ｆの判定結果である出力
信号に基づき同期がとれないときにはＲＯＭ２１Ｆの出
力信号をそのまま出力し同期がとれたときにＲＯＭ２１
Ｆの出力信号を保持して出力するホールド回路である。
１０Ｆはホールド回路６Ｆの出力信号と積分器９Ｆの出
力信号とを加算する加算器である。１１Ｆは加算器１０
Ｆのディジタルの出力信号をアナログ信号に変換し利得
制御用増幅器１Ｆに制御電圧として帰還するＤ／Ａ変換
器である。

【００６０】以上のように構成された自動利得制御回路
について、その動作を説明する。まず、受信信号が利得
制御用増幅器１Ｆにより振幅の大きさを調整され、Ａ／
Ｄ変換器２Ｆによりアナログ信号からディジタル信号に
変換され、復調器４１Ｆで復調され同期状態を検出す
る。ここで同期状態を検出するところは、クロック再生
回路や搬送波再生回路や自動周波数制御回路や自動位相
制御回路などである。

【００６１】そして、復調器４１Ｆの同期判定結果で同
期状態になるまでＲＯＭ２１Ｆからスイープ信号が出力
され、同期状態になるとホールド回路６ＦでＲＯＭ２１
Ｆの出力値を保持する。このとき、ＲＯＭ２１Ｆの出力
値はホールド回路６Ｆおよび加算器１０Ｆを素通りして
Ｄ／Ａ変換器１１Ｆに入力され、ＲＯＭ２１Ｆの出力値
に応じたアナログ電圧が制御信号として利得制御用増幅
器１Ｆに帰還され、受信信号は利得制御用増幅器１Ｆに
てＲＯＭ２１Ｆの出力値に応じた振幅に調整される。

【００６２】振幅検出器３ＦではＡ／Ｄ変換器２Ｆによ
りディジタル信号に変換された信号の振幅の大きさを検
出し、振幅検出器３Ｆで検出された振幅の大きさから基
準値を減算器７Ｆで減算し、乗算器８Ｆでは減算結果を
定数Ｇで乗算し、復調器４１Ｆの同期判定結果が同期状
態になると積分器９Ｆで平滑化される。そして、加算器
１０Ｆではホールド回路６Ｆと積分器９Ｆの出力信号が
加算され、Ｄ／Ａ変換器１１Ｆでディジタル信号からア
ナログ信号に変換され、制御信号として利得制御用増幅
器１Ｆに帰還され、自動利得制御回路が実現される。

【００６３】また、復調器４１Ｆが同期状態からはずれ
た場合は、ホールド回路６Ｆがリセットされ、ＲＯＭ２
１Ｆからスイープ信号が出力され同期状態に戻す。以上
のように、この発明の第６の実施の形態によれば、利得
制御用増幅器１Ｆの応答特性がいかなるものであって
も、ＲＯＭ２１Ｆにより一次関数の直線だけでなく様々
な形状のスイープ波形を出力することができ、適正な特
性を有した自動利得制御回路が実現可能である。また、
ＲＯＭ２１Ｆによる出力信号と基準値との振幅差の信号
を復調器４１Ｆの同期状態で切り換えることにより高速
な収束を可能とする。また、乗算器８Ｆにより減算器７
Ｆの出力信号に定数を乗じた後で積分器９Ｆに加えるよ
うにしているので、定数の値を変更することにより、さ
らに適正に利得制御特性を調整できる。

【００６４】（第７の実施の形態：請求項７に対応）図
８はこの発明による第７の実施の形態の自動利得制御回
路の構成を示すブロック図である。図８において、１Ｇ
は制御電圧に応じて受信信号の振幅の大きさを調整する
利得制御用増幅器である。２Ｇは利得制御用増幅器１Ｇ
の出力信号をアナログ信号からディジタル信号に変換す
るＡ／Ｄ変換器である。３ＧはＡ／Ｄ変換器２Ｇの出力
信号の振幅の大きさを測る振幅検出器である。

【００６５】４Ｇは振幅検出器３Ｇの出力値が設定範囲
内であるかを調べてその判定結果を出力するとともに設
定範囲内のときに振幅検出器３Ｇの出力値を出力する比
較器である。７１Ｇは比較器４Ｇの判定結果である出力
信号に基づき振幅検出器３Ａの出力電圧が設定範囲より
下であれば出力電圧が直線的に増加し設定範囲より上で
あれば出力電圧が直線的に減少し設定範囲内であれば出
力電圧の増減を停止して出力電圧を固定するスイープ信
号発生器である。なお、スイープ信号発生器７１Ｇとし
ては、出力が直線的に変化するものに限らない。

【００６６】７Ｇは比較器４Ｇから出力される振幅検出
器３Ｇの出力値から基準値を減算する減算器である。８
Ｇは減算器７Ｇの出力値を定数（Ｇ）倍する乗算器であ
る。９Ｇは比較器４Ｇの判定結果である出力信号に基づ
き振幅検出器３Ｇの出力値が設定範囲に入ったときに乗
算器８Ｇの出力信号を積分する積分器である。１１Ｇは
積分器９Ｇのディジタルの出力信号をアナログ信号に変
換するＤ／Ａ変換器である。１０Ｇはスイープ信号発生
器７１Ｇの出力信号とＤ／Ａ変換器１１Ｇの出力信号と
を加算し利得制御用増幅器１Ｇに制御電圧として帰還す
る加算器である。

【００６７】以上のように構成された自動利得制御回路
について、その動作を説明する。まず、受信信号が利得
制御用増幅器１Ｇにより振幅の大きさを調整され、Ａ／
Ｄ変換器２Ｇによりアナログ信号からディジタル信号に
変換される。そして、振幅検出器３ＧではＡ／Ｄ変換器
２Ｇによりディジタル信号に変換された信号の振幅の大
きさを検出し、その振幅の大きさが設定範囲内であるか
を比較器４Ｇで検出する。そして、比較器４Ｇの判定結
果で振幅の大きさが設定範囲内になるまでスイープ信号
発生器７１Ｇからスイープ信号が出力され、設定範囲内
になるとスイープが止まり固定値が出力される。

【００６８】このとき、スイープ信号発生器７１Ｇの出
力電圧は加算器１０Ｇを素通りして制御信号として利得
制御用増幅器１Ｇに帰還され、受信信号は利得制御用増
幅器１Ｇにてスイープ信号発生器７１Ｇの出力電圧に応
じた振幅に調整される。また、設定範囲内になると振幅
検出器３Ｇで検出された振幅の大きさから基準値を減算
器７Ｇで減算し、乗算器８Ｇでは減算結果を定数Ｇで乗
算し、積分器９Ｇで平滑化され、Ｄ／Ａ変換器１１Ｇで
ディジタル信号からアナログ信号に変換される。加算器
１０Ｇではスイープ信号発生器７１ＧとＤ／Ａ変換器１
１Ｇの出力信号が加算され、制御信号として利得制御用
増幅器１Ｇに帰還され、自動利得制御回路が実現され
る。

【００６９】また、振幅の大きさが設定範囲内からはず
れた場合は、スイープ信号発生器７１Ｇからスイープ信
号が出力され設定範囲内に戻す。以上のように、この発
明の第７の実施の形態によれば、利得制御用増幅器１Ｇ
の応答特性がいかなるものであっても、スイープ信号発
生器７１Ｇの出力信号を用いることにより適正な特性を
有した自動利得制御回路が実現可能である。また、スイ
ープ信号発生器７１Ｇの出力信号と基準値との振幅差の
信号を比較器４Ｇの判定結果で切り換えることにより高
速な収束を可能とする。また、乗算器８Ｇにより減算器
７Ｇの出力信号に定数を乗じた後で積分器９Ｇに加える
ようにしているので、定数の値を変更することにより、
さらに適正に利得制御特性を調整できる。

【００７０】（第８の実施の形態：請求項８に対応）図
９はこの発明による第８の実施の形態の自動利得制御回
路の構成を示すブロック図である。図９において、１Ｈ
は制御電圧に応じて受信信号の振幅の大きさを調整する
利得制御用増幅器である。２Ｈは利得制御用増幅器１Ｈ
の出力信号をアナログ信号からディジタル信号に変換す
るＡ／Ｄ変換器である。４１ＨはＡ／Ｄ変換器２Ｈの出
力信号を復調する復調器である。３ＨはＡ／Ｄ変換器２
Ｈの出力信号の振幅の大きさを測る振幅検出器である。

【００７１】７Ｈは振幅検出器３Ｈの出力値から基準値
を減算する減算器である。８Ｈは減算器７Ｈの出力値を
定数（Ｇ）倍する乗算器である。９Ｈは復調器４１Ｈの
同期判定結果である出力信号に基づき同期がとれたとき
に乗算器８Ｈの出力信号を積分する積分器である。１１
Ｈは積分器９Ｈのディジタルの出力信号をアナログ信号
に変換するＤ／Ａ変換器である。７１Ｈは復調器４１Ｈ
の同期判定結果である出力信号に基づき同期がとれてい
ないときに出力電圧が増減し同期がとれたときに出力電
圧が固定されるスイープ信号発生器である。なお、スイ
ープ信号発生器７１Ｈとしては、出力が直線的に変化す
るものに限らない。

【００７２】１０Ｈはスイープ信号発生器７１Ｈの出力
信号とＤ／Ａ変換器１１Ｈの出力信号とを加算し利得制
御用増幅器１Ｈに制御電圧として帰還する加算器であ
る。以上のように構成された自動利得制御回路につい
て、その動作を説明する。まず、受信信号が利得制御用
増幅器１Ｈにより振幅の大きさを調整され、Ａ／Ｄ変換
器２Ｈによりアナログ信号からディジタル信号に変換さ
れ、復調器２１Ｈで復調され同期状態を検出する。

【００７３】ここで同期状態を検出するところは、クロ
ック再生回路や搬送波再生回路や自動周波数制御回路や
自動位相制御回路などである。そして、復調器４１Ｈの
同期判定結果で同期状態になるまでスイープ信号発生器
７１Ｈからスイープ信号が出力され、同期状態になるス
イープが止まり固定値が出力される。

【００７４】このとき、スイープ信号発生器７１Ｈの出
力電圧は加算器１０Ｈを素通りして制御信号として利得
制御用増幅器１Ｈに帰還され、受信信号は利得制御用増
幅器１Ｈにてスイープ信号発生器７１Ｈの出力電圧に応
じた振幅に調整される。振幅検出器３ＨではＡ／Ｄ変換
器２Ｈによりディジタル信号に変換された信号の振幅の
大きさを検出し、振幅検出器３Ｈで検出された振幅の大
きさから基準値を減算器７Ｈで減算し、乗算器８Ｈでは
減算結果を定数Ｇで乗算し、復調器４１Ｈの同期判定結
果が同期状態になると積分器９Ｈで平滑化され、Ｄ／Ａ
変換器１１Ｈでディジタル信号からアナログ信号に変換
される。加算器１０Ｈではスイープ信号発生器７１Ｈと
Ｄ／Ａ変換器１１Ｈの出力信号が加算され、制御信号と
して利得制御用増幅器１Ｈに帰還され、自動利得制御回
路が実現される。また、復調器４１Ｈが同期状態からは
ずれた場合は、スイープ信号発生器７１Ｈからスイープ
信号が出力され設定範囲内に戻す。

【００７５】以上のように、この発明の第８の実施の形
態によれば、利得制御用増幅器１Ｈの応答特性がいかな
るものであっても、スイープ信号発生器７１Ｈの出力信
号を用いることにより適正な特性を有した自動利得制御
回路が実現可能である。また、スイープ信号発生器７１
Ｈの出力信号と基準値との振幅差の信号を復調器４１Ｈ
の同期状態で切り換えることにより高速な収束を可能と
する。また、乗算器８Ｈにより減算器７Ｈの出力信号に
定数を乗じた後で積分器９Ｈに加えるようにしているの
で、定数の値を変更することにより、さらに適正に利得
制御特性を調整できる。

【００７６】

【発明の効果】請求項１記載の自動利得制御方法によれ
ば、単調増加または単調減少関数電圧の変化勾配や形状
を調整することにより、利得制御用増幅器の特性に合わ
せて適正な特性を有した自動利得制御を実現することが
できる。請求項２記載の自動利得制御回路によれば、利
得制御用増幅器の応答特性がいかなるものであっても、
カウンタのカウントアップまたはダウンするステップ幅
を可変とすることにより適正な特性を有した自動利得制
御回路が実現可能である。また、カウンタによるスイー
プ信号と基準値との振幅差の信号を比較器の判定結果で
切り換えることにより高速な収束、つまり収束時間の短
縮を可能とする。そして、振幅の大きさが設定範囲内か
らはずれた場合にも、比較器の判定結果からはずれた方
向と逆の制御が動作するようにカウンタをカウントアッ
プもしくはカウントダウンして設定範囲内に戻すことに
より短時間で自動利得制御回路を復帰できる。

【００７７】請求項３記載の自動利得制御回路によれ
ば、利得制御用増幅器の応答特性がいかなるものであっ
ても、ＲＯＭにより一次関数の直線だけでなく様々な形
状をもったスイープ波形を出力することができ、適正な
特性を有した自動利得制御回路が実現可能である。ま
た、ＲＯＭによる出力信号と基準値との振幅差の信号を
比較器の判定結果で切り換えることにより高速な収束、
つまり収束時間の短縮を可能とする。そして、振幅の大
きさが設定範囲内からはずれた場合にも、比較器の判定
結果からはずれた方向と逆の制御が動作するようにＲＯ
Ｍからスイープ信号が出力され設定範囲内に戻すことに
より短時間で自動利得制御回路を復帰できる。

【００７８】請求項４記載の自動利得制御回路によれ
ば、利得制御用増幅器の応答特性がいかなるものであっ
ても、カウンタのカウントアップするステップ幅を可変
とすることにより適正な特性を有した自動利得制御回路
が実現可能である。また、カウンタによるスイープ信号
と基準値との振幅差の信号を比較器の判定結果で切り換
えることにより高速な収束、つまり収束時間の短縮を可
能とする。

【００７９】請求項５記載の自動利得制御回路によれ
ば、利得制御用増幅器の応答特性がいかなるものであっ
ても、カウンタのカウントアップするステップ幅を可変
とすることにより適正な特性を有した自動利得制御回路
が実現可能である。また、カウンタによるスイープ信号
と基準値との振幅差の信号を復調器の同期状態で切り換
えることにより高速な収束、つまり収束時間の短縮を可
能とする。

【００８０】請求項６記載の自動利得制御回路によれ
ば、利得制御用増幅器の応答特性がいかなるものであっ
ても、ＲＯＭにより一次関数の直線だけでなく様々な形
状をもったスイープ波形を出力することができ、適正な
特性を有した自動利得制御回路が実現可能である。ま
た、ＲＯＭによる出力信号と基準値との振幅差の信号を
比較器の判定結果で切り換えることにより高速な収束、
つまり収束時間の短縮を可能とする。

【００８１】請求項７記載の自動利得制御回路によれ
ば、利得制御用増幅器の応答特性がいかなるものであっ
ても、ＲＯＭにより一次関数の直線だけでなく様々な形
状をもったスイープ波形を出力することができ、適正な
特性を有した自動利得制御回路が実現可能である。ま
た、ＲＯＭによる出力信号と基準値との振幅差の信号を
復調器の同期状態で切り換えることにより高速な収束、
つまり収束時間の短縮を可能とする。

【００８２】請求項８記載の自動利得制御回路によれ
ば、利得制御用増幅器の応答特性がいかなるものであっ
ても、スイープ信号発生器の出力信号を用いることによ
り適正な特性を有した自動利得制御回路が実現可能であ
る。また、スイープ信号発生器の出力信号と基準値との
振幅差の信号を比較器の判定結果で切り換えることによ
り高速な収束、つまり収束時間の短縮を可能とする。

【００８３】請求項９記載の自動利得制御回路によれ
ば、利得制御用増幅器の応答特性がいかなるものであっ
ても、スイープ信号発生器の出力信号を用いることによ
り適正な特性を有した自動利得制御回路が実現可能であ
る。また、スイープ信号発生器の出力信号と基準値との
振幅差の信号を復調器の同期状態で切り換えることによ
り高速な収束、つまり収束時間の短縮を可能とする。

【００８４】請求項１０記載の自動利得制御回路によれ
ば、利得制御特性をさらに適正に調整することができ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態における自動利得
制御回路のブロック図である。

【図２】この発明の第１の実施の形態における高速収束
の動作説明のためのタイムチャートである。

【図３】この発明の第２の実施の形態における自動利得
制御回路のブロック図である。

【図４】この発明の第３の実施の形態における自動利得
制御回路のブロック図である。

【図５】この発明の第４の実施の形態における自動利得
制御回路のブロック図である。

【図６】この発明の第５の実施の形態における自動利得
制御回路のブロック図である。

【図７】この発明の第６の実施の形態における自動利得
制御回路のブロック図である。

【図８】この発明の第７の実施の形態における自動利得
制御回路のブロック図である。

【図９】この発明の第８の実施の形態における自動利得
制御回路のブロック図である。

【図１０】従来例における自動利得制御回路のブロック
図である。

【符号の説明】

１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ
利得制御用増幅器 ２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ
Ａ／Ｄ変換器 ３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈ
振幅検出器 ４Ａ，４Ｂ，４Ｃ，４Ｅ，４Ｇ 比較器 ５Ａ，５Ｃ，５Ｄ カウンタ ６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ ホールド回路 ７Ａ，７Ｂ，７Ｃ，７Ｄ，７Ｅ，７Ｆ，７Ｇ，７Ｈ
減算器 ８Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅ，８Ｆ，８Ｇ，８Ｈ
乗算器 ９Ａ，９Ｂ，９Ｃ，９Ｄ，９Ｅ，９Ｆ，９Ｇ，９Ｈ
積分器 １０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 加算器 １０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ 加算器 １１Ａ，１１Ｂ，１１Ｃ，１１Ｄ Ｄ／Ａ変換器 １１Ｅ，１１Ｆ，１１Ｇ，１１Ｈ Ｄ／Ａ変換器 ４１Ｄ，４１Ｆ，４１Ｈ 復調器 ２１Ｂ，２１Ｅ，２１Ｆ ＲＯＭ ７１Ｇ，７１Ｈ スイープ信号発生器 １０１ 利得制御用増幅器 １０２ 復調器 １０３ 振幅検出器 １０４ 減算器 １０５ 積分器

Claims (10)

【特許請求の範囲】
1. 【請求項１】 利得制御用増幅器の出力信号の振幅が基
   準値を含む所定の設定範囲に入るまでは前記利得制御用
   増幅器に単調増加または単調減少関数電圧を制御電圧と
   して加え、前記利得制御用増幅器の出力信号の振幅が前
   記所定の設定範囲内に入った後は前記単調増加または単
   調減少関数電圧を固定し、前記利得制御用増幅器の出力
   信号の振幅と基準値の差の積分電圧を前記固定した単調
   増加または単調減少関数電圧に加算して前記利得制御用
   増幅器に制御電圧として加えることにより前記利得制御
   用増幅器の出力信号の振幅が基準値に等しくなるように
   制御することを特徴とする自動利得制御方法。
2. 【請求項２】 制御電圧に応じて受信信号の振幅の大き
   さを調整する利得制御用増幅器と、 前記利得制御用増幅器の出力信号をアナログ信号からデ
   ィジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号の振幅の大きさを測る振幅
   検出器と、 前記振幅検出器の出力値が設定範囲内であるかを調べて
   その判定結果を出力するとともに設定範囲内のときに前
   記振幅検出器の出力値を出力する比較器と、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲より下と上とでカウント方向
   を反転させるカウンタと、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲外のときには前記カウンタの
   出力信号をそのまま出力し設定範囲に入ったときに前記
   カウンタの出力信号を保持して出力するホールド回路
   と、 前記比較器から出力される前記振幅検出器の出力値から
   基準値を減算する減算器と、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲に入ったときに前記減算器の
   出力信号を積分する積分器と、 前記ホールド回路の出力信号と前記積分器の出力信号と
   を加算する加算器と、 前記加算器のディジタルの出力信号をアナログ信号に変
   換し前記利得制御用増幅器に制御電圧として帰還するＤ
   ／Ａ変換器とを備えた自動利得制御回路。
3. 【請求項３】 制御電圧に応じて受信信号の振幅の大き
   さを調整する利得制御用増幅器と、 前記利得制御用増幅器の出力信号をアナログ信号からデ
   ィジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号の振幅の大きさを測る振幅
   検出器と、 前記振幅検出器の出力値が設定範囲内であるかを調べて
   その判定結果を出力するとともに設定範囲内のときに前
   記振幅検出器の出力値を出力する比較器と、 任意の単調増加または単調減少関数波形の波形データを
   記憶して前記比較器の判定結果である出力信号に基づき
   前記振幅検出器の出力値が設定範囲より下であれば出力
   値が増加していく方向に読み出しアドレスが変化し設定
   範囲より上であれば出力値が減少していく方向に読み出
   しアドレスが変化するＲＯＭと、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲外のときには前記ＲＯＭの出
   力信号をそのまま出力し設定範囲に入ったときに前記Ｒ
   ＯＭの出力信号を保持して出力するホールド回路と、 前記比較器から出力される前記振幅検出器の出力値から
   基準値を減算する減算器と、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲に入ったときに前記減算器の
   出力信号を積分する積分器と、 前記ホールド回路の出力信号と前記積分器の出力信号と
   を加算する加算器と、 前記加算器のディジタルの出力信号をアナログ信号に変
   換し前記利得制御用増幅器に制御電圧として帰還するＤ
   ／Ａ変換器とを備えた自動利得制御回路。
4. 【請求項４】 制御電圧に応じて受信信号の振幅の大き
   さを調整する利得制御用増幅器と、 前記利得制御用増幅器の出力信号をアナログ信号からデ
   ィジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号の振幅の大きさを測る振幅
   検出器と、 前記振幅検出器の出力値が設定範囲内であるかを調べて
   その判定結果を出力するとともに設定範囲内のときに前
   記振幅検出器の出力値を出力する比較器と、 スイープ信号を出力するカウンタと、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲外のときには前記カウンタの
   出力信号をそのまま出力し設定範囲に入ったときに前記
   カウンタの出力信号を保持して出力するホールド回路
   と、 前記比較器から出力される前記振幅検出器の出力値から
   基準値を減算する減算器と、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲に入ったときに前記減算器の
   出力信号を積分する積分器と、 前記ホールド回路の出力信号と前記積分器の出力信号と
   を加算する加算器と、 前記加算器のディジタルの出力信号をアナログ信号に変
   換し前記利得制御用増幅器に制御電圧として帰還するＤ
   ／Ａ変換器とを備えた自動利得制御回路。
5. 【請求項５】 制御電圧に応じて受信信号の振幅の大き
   さを調整する利得制御用増幅器と、 前記利得制御用増幅器の出力信号をアナログ信号からデ
   ィジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号を復調する復調器と、 前記Ａ／Ｄ変換器の出力信号の振幅の大きさを測る振幅
   検出器と、 前記振幅検出器の出力値から基準値を減算する減算器
   と、 前記復調器の同期判定結果である出力信号に基づき同期
   がとれたときに前記減算器の出力信号を積分する積分器
   と、 スイープ信号を出力するカウンタと、 前記復調器の同期判定結果である出力信号に基づき同期
   がとれていないときには前記カウンタの出力信号をその
   まま出力し同期がとれたときに前記カウンタの出力信号
   を保持して出力するホールド回路と、 前記ホールド回路の出力信号と前記積分器の出力信号と
   を加算する加算器と、 前記加算器のディジタルの出力信号をアナログ信号に変
   換し前記利得制御用増幅器に制御電圧として帰還するＤ
   ／Ａ変換器とを備えた自動利得制御回路。
6. 【請求項６】 制御電圧に応じて受信信号の振幅の大き
   さを調整する利得制御用増幅器と、 前記利得制御用増幅器の出力信号をアナログ信号からデ
   ィジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号の振幅の大きさを測る振幅
   検出器と、 前記振幅検出器の出力値が設定範囲内であるかを調べて
   その判定結果を出力するとともに設定範囲内のときに前
   記振幅検出器の出力値を出力する比較器と、 任意の単調増加または単調減少関数波形の波形データを
   記憶して前記波形データを順次読み出すＲＯＭと、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲外のときには前記ＲＯＭの出
   力信号をそのまま出力し設定範囲に入ったときに前記Ｒ
   ＯＭの出力信号を保持して出力するホールド回路と、 前記比較器から出力される前記振幅検出器の出力値から
   基準値を減算する減算器と、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲に入ったときに前記減算器の
   出力信号を積分する積分器と、 前記ホールド回路の出力信号と前記積分器の出力信号と
   を加算する加算器と、 前記加算器のディジタルの出力信号をアナログ信号に変
   換し前記利得制御用増幅器に制御電圧として帰還するＤ
   ／Ａ変換器とを備えた自動利得制御回路。
7. 【請求項７】 制御電圧に応じて受信信号の振幅の大き
   さを調整する利得制御用増幅器と、 前記利得制御用増幅器の出力信号をアナログ信号からデ
   ィジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号を復調する復調器と、 前記Ａ／Ｄ変換器の出力信号の振幅の大きさを測る振幅
   検出器と、 前記振幅検出器の出力値から基準値を減算する減算器
   と、 前記復調器の同期判定結果である出力信号に基づき同期
   がとれたときに前記減算器の出力信号を積分する積分器
   と、 任意の単調増加または単調減少関数波形の波形データを
   記憶して前記波形データを順次読み出すＲＯＭと、 前記復調器の同期判定結果である出力信号に基づき同期
   がとれていないときには前記ＲＯＭの出力信号をそのま
   ま出力し同期がとれたときに前記ＲＯＭの出力信号を保
   持して出力するホールド回路と、 前記ホールド回路の出力信号と前記積分器の出力信号と
   を加算する加算器と、 前記加算器のディジタルの出力信号をアナログ信号に変
   換し前記利得制御用増幅器に制御電圧として帰還するＤ
   ／Ａ変換器とを備えた自動利得制御回路。
8. 【請求項８】 制御電圧に応じて受信信号の振幅の大き
   さを調整する利得制御用増幅器と、 前記利得制御用増幅器の出力信号をアナログ信号からデ
   ィジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号の振幅の大きさを測る振幅
   検出器と、 前記振幅検出器の出力値が設定範囲内であるかを調べて
   その判定結果を出力するとともに設定範囲内のときに前
   記振幅検出器の出力値を出力する比較器と、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲から外れたときに出力値が変
   化し設定範囲内に入ったときに出力値が固定されるよう
   に出力値が制御されるスイープ信号発生器と、 前記比較器から出力される前記振幅検出器の出力値から
   基準値を減算する減算器と、 前記比較器の判定結果である出力信号に基づき前記振幅
   検出器の出力値が設定範囲に入ったときに前記減算器の
   出力信号を積分する積分器と、 前記積分器のディジタルの出力信号をアナログ信号に変
   換するＤ／Ａ変換器と、 前記スイープ信号発生器の出力信号と前記Ｄ／Ａ変換器
   の出力信号とを加算し前記利得制御用増幅器に制御電圧
   として帰還する加算器とを備えた自動利得制御回路。
9. 【請求項９】 制御電圧に応じて受信信号の振幅の大き
   さを調整する利得制御用増幅器と、 前記利得制御用増幅器の出力信号をアナログ信号からデ
   ィジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力信号を復調する復調器と、 前記Ａ／Ｄ変換器の出力信号の振幅の大きさを測る振幅
   検出器と、 前記振幅検出器の出力値から基準値を減算する減算器
   と、 前記復調器の同期判定結果である出力信号に基づき同期
   がとれたときに前記減算器の出力信号を積分する積分器
   と、 前記積分器のディジタルの出力信号をアナログ信号に変
   換するＤ／Ａ変換器と、 前記復調器の同期判定結果である出力信号に基づき同期
   がとれていないときは出力値が変化し同期がとれたとき
   は出力値が固定されるように出力値が制御されるスイー
   プ信号発生器と、 前記スイープ信号発生器の出力信号と前記Ｄ／Ａ変換器
   の出力信号とを加算し前記利得制御用増幅器に制御電圧
   として帰還する加算器とを備えた自動利得制御回路。
10. 【請求項１０】 減算器と積分器との間に、前記減算器
    の出力値を定数倍して前記積分器に供給する乗算器を挿
    入したことを特徴とする請求項２，請求項３，請求項
    ４，請求項５，請求項６，請求項７，請求項８または請
    求項９記載の自動利得制御回路。