JP2004506372A

JP2004506372A - 切換型電流源ｄａｃのための自己トリミング電流源及び方法

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Publication number: JP2004506372A
Application number: JP2002518627A
Authority: JP
Inventors: ソング，バング−サップ; ブゲジャ，アレックス・アール
Original assignee: イノベイティブ・テクノロジー・ライセンシング・エルエルシー
Priority date: 2000-08-03
Filing date: 2001-07-31
Publication date: 2004-02-26
Anticipated expiration: 2021-07-31
Also published as: WO2002013392A2; DE60114051T2; EP1388210A2; EP1388210B1; DE60114051D1; WO2002013392A3; US6331830B1; JP3881622B2

Abstract

切換型電流源ＤＡＣにおいて用いられる自己トリミング電流源は、並列に接続され全出力電流（Ｉ_ｔｏｔ０）を提供する定電流源（２６）と可変電流源（２８）とによって構成される。全出力電流は、自己トリミング電流源の一方側を測定回路（３０）に一時的にスイッチングすることによって、自動的に較正される。測定値に基づいて可変電流源が調整され、全出力電流が所定の値と等しくなる。定電流源は、１対の相補的な電界効果トランジスタ（ＦＥＴ）である（Ｎ３、Ｎ４）によって実現され、Ｎ３とＮ４とは、カスコード接続に接続され、２つのドレイン端子が、高インピーダンスを、それらが接続されている回路に提供する。ＤＡＣは、典型的には複数の自己トリミング電流源を含んでおり、この自己トリミング電流源はそれぞれがＤＡＣのそれぞれの変換サイクルの間に較正される。

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル・アナログ・コンバータ（ＤＡＣ）の分野に関し、特に、切換型電流源ＤＡＣを構成する電流源を自動的に較正する回路及び方法に関する。
【０００２】
【従来の技術】
高速で高分解能のＤＡＣに対する要求は増大し続けているが、これは、基本的に、ワイアード及び無線通信が市場において大きく成長していることに起因している。高速で高分解能のＤＡＣを構築するのに従来用いられているアーキテクチャでは、電流源のアレイが用いられている。ＤＡＣは、所望の出力電流を表すデジタル入力ワードを受け取り、電流源が、所望の出力電流を提供する出力に選択的に切り換えられる。このような「切換型の電流源」ＤＡＣは、その高速で高分解能の応用例に好まれてきたが、その理由は、電圧バッファを必要とすることなく、抵抗性の負荷を直接に駆動することができるからである。
【０００３】
切換型電流源において問題となるのは、電流源の不一致（ミスマッチ）である。典型的な切換型電流源ＤＡＣでは、セグメント化された電流源のデザインが用いられ、ＤＡＣの最上位ビット（ＭＳＢ）と上側（ｕｐｐｅｒ）の最下位ビット（ＵＬＳＢ）と下側（ｌｏｗｅｒ）の最下位ビット（ＬＬＳＢ）とがそれぞれの電流源のサブアレイを用いて実現されており、与えられたサブアレイにおける電流源は理想的には同一の出力電流を生じる。ある与えられたサブアレイの中の電流源の間の不一致は、それがＭＳＢサブアレイにおける場合には特に、ＤＡＣの静的な線形性を損ない、従って、その動的な線形性も損なう。
【０００４】
何らかの静的な較正方法が、電流源の間の不一致を減少させるのに用いられるのが典型的である。伝統的には、例えばＤ．Ｇｒｏｅｎｅｖｅｌｄｅｔａｌ．， ”ＡＳｅｌｆ−ＣａｌｉｂｒａｔｉｏｎＴｅｃｈｎｉｑｕｅｆｏｒＭｏｎｏｌｉｔｈｉｃＨｉｇｈ−ＲｅｓｏｌｕｔｉｏｎＤ／ＡＣｏｎｖｅｒｔｅｒｓ，” ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２４，ｐｐ．１５１７−１５２２，Ｄｅｃ．１９８９で論じられているように、これは、サブアレイにおいて追加的な電流源を用いることによって達成される。というのは、そのような追加的な電流源により、回路の中の１つの電流源を任意の時点で較正測定及び／又は訂正の目的で取り出し、電流源のバンク全体が通常のＤＡＣ動作のために利用可能であり続けることが可能になるからである。
【０００５】
しかし、追加的な電流源が要求されることは、ＤＡＣの動的なパフォーマンスに影響を与えることがある。較正速度で電流源を切り換える（スイッチングする）ことは、ＤＡＣの出力スペクトルに、較正周波数でスパー（ｓｐｕｒｓ）を生じさせるからである。実際には、これらのスパーには、任意の時点で用いられている電流源アレイの間の動的な不一致からの追加的な動的成分が含まれる。このような動的な不一致は、較正機構によって減衰させることはできず、実際には、較正を容易にするのに必要なスイッチにおける不一致によって、増大することもありうる。
【０００６】
【発明の概要】
自己トリミング電流源回路及び方法が、切換型電流源ＤＡＣと共に用いるために提供され、これにより、追加的な電流源を全く用いることなくそれらのＤＡＣの静的及び動的な線形性が改善される。
【０００７】
自己トリミング電流源は、それぞれが、並列に接続され全出力電流を提供する定電流源と可変電流源とによって構成される。較正するために、自己トリミング電流源の一方側が一時的に測定回路に切り換えられ、この測定回路が全出力電流の大きさを決定する。この測定に基づき、可変電流源の出力は、全出力電流が（測定及び訂正回路の精度及び分解能によって決定される所定の公差の範囲内で）所定の値に等しくなるように調整される。
【０００８】
定電流源は、カスコード接続された相補的な１対の電界効果トランジスタ（ＦＥＴ）を用いて実現されるのであるが、ここで、２つのソース端子は相互に接続され、２つのドレイン端子はそれらが接続されている回路に高インピーダンスを与える。トップのＦＥＴがボトムのＦＥＴのゲート・ソース電圧を確立し、それによって、この１対のＦＥＴを流れる電流が固定される。自己トリミング電流源の出力電流は、トップＦＥＴのドレイン端子において取られ、ボトムＦＥＴのドレインを介して測定されるが、特定のカスコード構成によって提供される高インピーダンスによって、出力電流の歪みを縮小させ、出力電流の全体がほぼ一定にすることが可能となる。
【０００９】
可変電流源は、定電流源と並列に接続され、入力において受け取られた制御信号と共に変動する出力電流を提供する。定電流源と可変電流源との出力電流は、加算されて全出力電流を提供し、この全出力電流がボトムＦＥＴのドレイン端子を介して周期的に測定される。この測定値に基づき、可変電流源に提供される制御信号は必要に応じて変動され、全出力電流が所定の値と等しくなるようにする。
【００１０】
典型的な切換型電流源ＤＡＣは、そのような自己トリミング電流源を多数含み、それぞれの全出力電流は、ＤＡＣの変換サイクルごとに自動的に測定され調整される。本発明は、シングルエンデッド及び差動出力の両方のＤＡＣに適用することができる。
【００１１】
本発明の更なる特徴及び効果は、以下の詳細な説明を添付の図面と共に参照することによって、この技術分野の当業者には明らかになるはずである。
【００１２】
【発明の実施の形態】
図１は、本発明の基本原理を図解している。切換型電流源ＤＡＣ１０は、所望の出力電流を表すデジタル入力ワードを受け取るコントローラ１２を含む。Ｎ個の電流源１４のアレイは、その出力が、スイッチ１６にそれぞれ接続されている。それぞれのスイッチにおける対応の端子は、相互に接続され、出力線１８を形成する。「変換サイクル」の間、コントローラ１２は、必要に応じてスイッチ１６を閉じ、デジタル入力ワードを所望の出力電流Ｉ_ＤＡＣに変換する。
【００１３】
上述した電流源に伴う問題点を縮小するために、電流源１４の少なくとも一部を、自己トリミング型とする。そのような２つの自己トリミング電流源２０及び２２が図１に示されているが、それぞれにおいて、自己トリミングを行う関連する回路を用いることが必要となる。ＤＡＣの電流源のすべてを自己トリミング型にすることもできるが、下位側のビットは低い精度仕様に保たれているのが典型的であるから、そうする必要はないのが通常である。しかし、ＭＳＢ電流源は自己トリミング型とするのが通常である。というのは、これらの電流源の間に不一致があると結果的に最大の歪みが生じてしまうからである。
【００１４】
それぞれの自己トリミング電流源は、並列に接続された定電流源２６と可変電流源２８とを含み、これらの個々の出力電流は加算されて「全」出力電流を提供する。例えば、電流源２０からのＩ_ｔｏｔ０と電流源２２からのＩ_{ｔｏｔ１５}である。この全出力電流は、コントローラ１２からの要求に応じて出力線１８に接続され、ＤＡＣ出力電流Ｉ_ＤＡＣを提供する。
【００１５】
関連する回路２４は、測定回路３０と訂正回路３２とを含む。それぞれの自己トリミング電流源は一端において対応するスイッチ３４に接続され、このスイッチ３４はＣＡＬＯＮ位置にあるときには測定回路３０にそれを接続し、そうでない場合（ＣＡＬＯＦＦ）の場合には回路共通点（グランドであるのが通常）に接続する。動作の際には、スイッチ３４の１つが、そのＣＡＬＯＮ位置におかれ（それ以外のすべてはＣＡＬＯＦＦになっている）、そのスイッチに接続された自己トリミング電流源の全出力電流が測定される。測定された値は、訂正回路３２に送られる。可変電流源２８は、それぞれが、入力３８において受け取られた制御信号３６と共に変動する出力電流を生じるように構成されている。訂正回路３２は、それぞれの自己トリミング電流源の全出力電流を所定の値に（測定回路と訂正回路との精度及び分解能によって決定される所定の公差の範囲内で）等しくするのに必要とされる適切な可変電流源入力に制御信号３６を提供するように構成されている。自己トリミング電流源は、それぞれが、このようにして較正されることにより、相互間の不一致が縮小され、ＤＡＣの歪みパフォーマンスが改善される。
【００１６】
電流源２０などの自己トリミング電流源の例示的な実現例が、図２に示されている。定電流２６は、カスコード構成に接続された１対の相補的なＦＥＴＮ１及びＰ１で作られている。Ｎ１のゲートはバイアス電圧Ｖ_{ｂｉａｓ１}に接続され、そのドレインは自己トリミング電流源の出力電流Ｉ_ｔｏｔ０を提供する。Ｐ１のゲートは、バイアス電圧Ｖ_{ｂｉａｓ２}に接続され、そのソースはＮ１のソースと接合５０において接続され、そのドレインはスイッチ３４に接続されている。動作の際には、Ｖ_{ｂｉａｓ１}及びＶ_{ｂｉａｓ２}がＮ１及びＰ１と飽和させるように選択され、その結果として、Ｐ１のソースにおいて既知の電圧が生じる。これによって、Ｐ１のゲート・ソース電圧（Ｖ_ｇｓ）が固定され、この固定とＰ１のサイズとによって、Ｐ１を流れる電流（Ｉ_Ｐ１）が確立される。電流Ｉ_Ｐ１は、Ｉ_ｔｏｔ０への定電流源２６の寄与である。
【００１７】
自己トリミング電流源２０は、更に、可変電流源２８を含む。可変電流源２８は、接合５０と回路共通点との間に接続され、入力３８において訂正回路３２から制御信号３６を受け取る。可変電流源２８は、制御信号３６に応答して出力電流Ｉ_ｖａｒをシンクする。電流Ｉ_ｖａｒ及びＩ_Ｐ１は、接合５０において加算されて、全出力電流Ｉ_ｔｏｔ０を生じる。
【００１８】
Ｐ１のドレインはスイッチ３４に接続され、スイッチ３４は、ＣＡＬＯＮ位置に置かれると、自己トリミング電流源２０を測定回路３０に接続し、それによって、Ｉ_ｔｏｔ０の測定が可能になる。動作の際に、Ｉ_ｔｏｔ０は測定回路３０によって測定される。測定値は訂正回路３２に提供され、訂正回路３２が制御信号３６を必要に応じて可変電流源２８に提供し、Ｉ_ｔｏｔ０を所定の値にする。
【００１９】
自己トリミング電流源の適切な動作には、定電流源ＦＥＴのＮ１及びＰ１が示されているように構成されていることが本質的である。すなわち、それらのソースが相互に接続され、それらのドレインがそれ以外の回路への接続に利用できるということである。そのように構成されると、Ｐ１のドレインは測定回路３０に高インピーダンスを提供し、それによって、電流源がその測定モードと通常の動作モードとの間で切り換わる際に存在しうる全出力電流における差異が縮小される。同様に、Ｎ１のドレインはＤＡＣによって駆動される負荷に高インピーダンスを提供し、それによって、ＤＡＣの歪みパフォーマンスを改善する。図２ではＮ１をｎチャネルＦＥＴとしてＰ１をｐチャネルＦＥＴとして示しているが、定電流源２６はこれとは極性が逆であるトランジスタを用いて実現することもでき、その場合にも、その本質的な高インピーダンス特性は保持される。この極性が逆である実現例は、図３ｃとの関係で論じられる。
【００２０】
電流源の不一致を可能な限り低く抑えるためには、自己トリミング電流源を、変換サイクルごとにその出力電流のトリミングをするように構成するのが好ましい。後で詳述するが、これは、それぞれの変換サイクルの間にそれぞれのスイッチ３４を閉じ、スイッチが閉じられている間にそれぞれの電流源の全出力電流を測定し、その測定結果を記憶することによって達成される。記憶された結果は、それぞれの自己トリミング電流源に提供される制御信号を訂正回路が調整するのに用いられる。
【００２１】
バイアス電圧Ｖ_{ｂｉａｓ２}を提供することができる回路が、図２に示されている。所望のフルスケールの電極Ｉ_{ｄｅｓｉｒｅｄ}が、ダイオード接続されたＰＭＯＳデバイス４０と共通ドレインのＮＭＯＳデバイス４２とで構成された２トランジスタ・スタックを通過する。Ｖ_{ｂｉａｓ１}は、トランジスタ４２のゲートに与えられ、Ｖ_{ｂｉａｓ２}を、Ｖ_{ｂｉａｓ１}からトランジスタ４０及び４２のゲート・ソース電圧の和を減算した値に等しくなるように設定する。ＰＭＯＳトランジスタ４０とＮＭＯＳトランジスタ４２とは、Ｐ１及びＮ１と整合されることによって、Ｖ_{ｂｉａｓ２}及びＶ_{ｂｉａｓ１}が与えられると、所望のフルスケールの電流を運ぶ。
【００２２】
本発明による自己トリミング電流源の好適な実現例が、図３ａに示されている。ＦＥＴのＮ１及びＰ１は、図２に示されているとおりであるが、Ｎ１が固定されたバイアス電圧を受け取ってＩ_Ｐ１を確立するのではなく、フィードバック回路を用いるバイアス回路が、Ｐ１のソース電圧を設定している。更に、Ｐ１のゲート電圧Ｖ_{ｂｉａｓ２}は、そのゲートを回路共通点に接続することによって、ゼロボルトに設定される。示されている例示的なバイアス回路は、正の供給電圧Ｖ＋と接合６０との間に直列に接続された１対のｐチャネルＦＥＴであるＰ２及びＰ３を含んでおり、それぞれのゲートにおいて、Ｐ２はバイアス電圧Ｖ_{ｂｉａｓ３}を受け取り、Ｐ３はバイアス電圧Ｖ_{ｂｉａｓ４}を受け取る。ｎチャネルのＦＥＴＮ２が、接合６０と回路共通点との間に接続され、そのゲートは接合５０に接続される。接合６０は、Ｎ１のゲートに接続される。Ｎ１及びＮ２で構成されるフィードバック・ループは、Ｐ１のソース電圧を、Ｎ２のゲート・ソース電圧において一定に保持することにより、Ｉ_Ｐ１のための一定の値を確立する。図３ａに示されているようなフィードバック回路を用いてＰ１のソース電圧を確立するのが好ましいのであるが、その理由は、そのような構成によって自己トリミング電流源の抵抗値がブーストされ、Ｐ１のソース電圧がほぼ一定に保持されるからである。
【００２３】
図３ｂに示されているように制御ループを設定し、バイアス電圧Ｖ_{ｂｉａｓ３}を発生させることによって、Ｉ_Ｐ１の値を制御することができる。自己トリミング電流源２６と同一のダミー電流源２６’が、電流源２６によってシンクされる電流を流す負荷抵抗Ｒ_Ｌを介して、Ｖ＋に接続される。負荷電流は、増幅器Ａ１を用いてモニタされる。増幅器Ａ１は、設定点電圧Ｖ_{ｓｅｔｐｏｉｎｔ}も受け取る。Ａ１の出力は、ダミー電流源２６のＶ_{ｂｉａｓ３}入力に接続され、Ｖ_{ｂｉａｓ３}の値を一定に維持するサーボ・ループを形成する。Ａ１の出力は、次に、Ｖ_{ｂｉａｓ３}をすべての自己トリミング電流源２６に提供するのに用いられる。この構成によると、ＤＡＣのフルスケール電圧（Ｖ_{ｓｅｔｐｏｉｎｔ}＝Ｖ＋から（所望のフルスケール電流ｘＲ_Ｌ）を減算したもの）を制御する手段が提供され、プロセス及び温度の変動が可能になり、縮小されるべきＮ２とＰ１との間の一致を達成する。
【００２４】
可変電流源２８は、好ましくは、１対の相補的なＮ３及びＰ４を用いて実現される。Ｎ３及びＰ４はＰ１を挟んで接続され、Ｎ３のドレインはＰ１のソースに接続されて可変電流源の出力電流Ｉ_ｖａｒを提供し、Ｎ３のソースはＰ４のソースに接続され、Ｐ４のドレインはＰ１のドレインに接続される。Ｎ３のゲートは可変電流源２８の入力３８であり、Ｐ４のゲートはＰ１のゲートに接続される。
【００２５】
Ｎ３は線形モードで動作され、Ｐ４のソース・リードにおいて、電圧制御抵抗として振る舞う。Ｎ３の抵抗値は入力３８に与えられる信号と共に変動し、Ｐ４に電流を導通させ、従って、可変電流源の出力電流Ｉ_ｖａｒを入来信号と共に変動させる。
【００２６】
訂正回路３２からの制御信号３６は、入力３８に直接に接続することができるが、そのためには、制御信号がそれぞれの変換サイクルの全体で存在することが要求され、そのためには、それぞれの自己トリミング電流源のために対応する制御信号源を用いることが必要になる。しかし、好ましくは、訂正回路３２によって提供される制御信号は、単一の信号源からＤＡＣの複数の自己トリミング電流源に時間多重化され、ローカルに記憶される。これを容易にするために、コンデンサＣ_{ｓｔｏｒｅ}が可変電流源入力３８と回路共通点との間に接続され、スイッチ６２が入力３８と訂正回路３２との間に配置される。与えられた自己トリミング電流源に適切な制御信号３６が利用できるようになると、スイッチ６２が閉じられ、制御信号の電圧はＣ_{ｓｔｏｒｅ}上に転送される。次に、スイッチ６２が開かれ、別の自己トリミング電流源のためのスイッチが閉じられ、その電流源に適切な制御信号がその記憶コンデンサに転送される。制御信号電圧をＣ_{ｓｔｏｒｅ}上に記憶することによって、制御信号３６がほんの僅かに利用可能に過ぎない場合であっても、所望のＩ_ｔｏｔ０の値を得るのに必要な電流Ｉ_ｖａｒを可変電流源２８が連続的に提供することが可能になる。
【００２７】
スイッチ３４は、好ましくは、１対のスイッチング・トランジスタＮ４及びＮ５を用いて実現されることが好ましい。ここで、これらのトランジスタのドレインはＰ１のドレインに接続され、ゲートは、それぞれが、相補的な制御信号であるＣＡＬＯＦＦ及びＣＡＬＯＮに接続される。Ｎ５のソースは測定回路３０に接続され、Ｎ５がオン（ＣＡＬＯＮ＝１）であるときには、Ｐ１のドレインと測定回路との間に導通経路を提供し、自己トリミング電流源の全出力電流を決定することが可能になる。測定抵抗Ｒ_ｍｅａｓが、好ましくは、Ｎ５のソースと回路共通点との間に接続され、Ｎ５がオンのときには、Ｒ_ｍｅａｓの両端に、Ｉ_ｔｏｔ０に比例する電圧が生じる。この電圧は、測定回路３０によってＩ_ｔｏｔ０を決定するのに用いられる。
【００２８】
抵抗Ｒ_{ｄｕｍｍｙ}が、好ましくは、Ｎ４のソースと回路共通点との間に接続される。Ｒ_{ｄｕｍｍｙ}の抵抗値は、（抵抗の製造方法によって決定される既知の公差の範囲内で）Ｒ_ｍｅａｓの抵抗値と等しいのが好ましく、それによって、自己トリミング電流源の較正モード（ＣＡＬＯＮ＝１）と通常モード（ＣＡＬＯＦＦ＝１）との間で、Ｐ１のドレイン・ソース電圧に、従って、全出力電流Ｉ_ｔｏｔ０に大きな差異が存在することを回避する。
【００２９】
図３ａの自己トリミング電流源は切換型電流源ＤＡＣの設計において反復的にレプリカが作成されるのが典型的であることに注意すべきである。そのような応用例では、それぞれの自己トリミング電流源がそれ自身のダミー抵抗Ｒ_{ｄｕｍｍｙ}を有しているのが通常である。しかし、それぞれのＮ５トランジスタのソースは、すべて、単一の測定抵抗Ｒ_ｍｅａｓの一方側に接続されるのが好ましい。そして、自己トリミング電流源は、この測定抵抗に多重化され、測定回路が電流源の間での一貫した測定を保証する。
【００３０】
本発明は、シングルエンデッド出力のＤＡＣと差動出力ＤＡＣとの両方に等しく適用可能である。図２に示されているように、Ｎ１のドレインはシングルエンデッド出力を提供している。差動出力ＤＡＣの場合には、１対のトランジスタＮ６及びＮ７が、１対の制御信号ＤＡＣ＋及びＤＡＣ−に応答して、Ｎ１のドレインをそれぞれ正（Ｉ_ＤＡＣ＋）又は負（Ｉ_ＤＡＣ−）の出力線にスイッチングするのに用いられる。
【００３１】
好ましくは、１又は複数の制御回路６４が用いられて、自己トリミング電流源の適切な動作に要求されるスイッチング信号を提供する。これらは例えば、ＣＡＬＯＮ／ＣＡＬＯＦＦ信号、ＤＡＣ＋／ＤＡＣ−信号、スイッチ６２を制御する信号などである。ＤＡＣが複数の自己トリミング電流源を含むときには、制御回路６４は、それぞれの電流源に対してスイッチング信号の組を提供しなければならない。制御回路６４もまた、例えば、ただ１つの自己トリミング電流源が任意のある時点で測定回路にスイッチングされることを保証するように、スイッチング信号のタイミングを制御しなければならない。制御回路６４の動作はＤＡＣの変換サイクルとの関係で調整されているから（従って、自己トリミング電流源は１サイクルごとに較正される）、制御回路６４は、ＤＡＣコントローラ１２の一部として組み入れられていることが好ましい。
【００３２】
図３ａの自己トリミング電流源の「反対極性」の実施例が、図３ｃに示されている。この場合には、図３ａのｎチャネル及びｐチャネル・デバイスは、ｐチャネル及びｎチャネル・デバイスにそれぞれ置き換えられている。ここでは、定電流源２６は、出力電流Ｉ_Ｎ８を発生するトランジスタＮ８のゲート・ソース電圧を確立するトランジスタＰ５と、１つのｐチャネル・デバイスＰ６とバイアス電圧Ｖ_{ｂｉａｓ５}及びＶ_{ｂｉａｓ６}をそれぞれ受け取る２つのｎチャネル・デバイスＮ９及びＮ１０とによって構成されるバイアス回路とによって構成される。可変電流源２８は、入力３８を受け取るトランジスタＰ７を含み、それに応答してトランジスタＮ１１を流れる電流を変調し、その出力電流Ｉ_ｖａｒを生じる。Ｉ_ｖａｒとＩ_Ｎ８とは相互に加算され、自己トリミング電流源の全出力電流Ｉ_ｔｏｔ０を生じる。１対のトランジスタＰ８及びＰ９がこの電流源をＲ_{ｄｕｍｍｙ}及びＲ_ｍｅａｓにそれぞれ接続し、１対のトランジスタＰ１０及びＰ１１がＩ_ｔｏｔ０を制御信号ＤＡＣ＋及びＤＡＣ−に従って正又は負の出力線に接続する。結果的に得られる自己トリミング電流源が、電流をＤＡＣ出力に供給する。これは、図３ａの実施例で、自己トリミング電流源が出力から電流をシンクするのと対照的である。
【００３３】
図３ａ、３ｂ、３ｃに示されている特定の回路の実現例は、単に例示的であることに注意すべきである。これ以外の多くの回路構成を用いて、例えば、定電流源トランジスタＮ１／Ｐ１を流れる電流を確立したり、又は、可変電流源２８を実現することが可能である。自己トリミング電流源はＦＥＴを用いて実現されている様子が示されているが、バイポーラ・トランジスタを用いることもできる。
【００３４】
本発明は、図４に示されているような切換型電流源ＤＡＣにおいて用いることができる。これは、本発明の応用可能性の単なる１つの例を与えている。ＤＡＣは、ＬＬＳＢ、ＵＬＳＢ、ＭＳＢにセグメント化される。それぞれのセグメントは、電流源のサブアレイで実現されている。すなわち、ＬＬＳＢは電流源サブアレイ１００で、ＵＬＳＢはサブアレイ１０２で、ＭＳＢは自己トリミング電流源１０４のサブアレイで実現されている。このアーキテクチャでは、ＭＳＢの定電流源１０６がＵＬＳＢのサブアレイを駆動するのに用いられ、ＵＬＳＢの電流源１０８はＬＬＳＢのサブアレイを駆動するのに用いられる。
【００３５】
例示的な測定回路３０は、入力１１０において、ＭＳＢ電流源のそれぞれから、切り換えられた較正出力を受け取り、それが、測定抵抗Ｒ_ｍｅａｓに接続される。デルタ・シグマ変調器又はそれ以外の高精度電圧測定回路を用いて実現されるのが好ましい回路１１４が、それぞれの入力において、ダミー電圧Ｖ_{ｄｕｍｍｙ}と、Ｒ_ｍｅａｓの両端の電圧とを受け取り、これら２つの入力の間の差と共に変動する出力１１６を提供する。例示的な訂正回路３２は、出力１１６を受け取り、差値を記憶装置１１８に記憶する。記憶装置１１８の出力は、較正ＤＡＣ１２０に接続され、ＤＡＣ１２０はそれぞれの制御信号１２２を、サブアレイ１０４の自己トリミング電流源の中の可変電流源に提供する。
【００３６】
この例示的なＤＡＣでは、２つのサイクルが連続的に生じている。すなわち、測定サイクルと訂正サイクルとである。測定は、最初に、ＵＬＳＢの和の差についてなされ、これが、基準電圧Ｖ_ｒｅｆ及びダミー電圧Ｖ_{ｄｕｍｍｙ}として作用する。自己トリミング・プロセスの目標は、それぞれの自己トリミング電流源の出力がＶ_ｒｅｆと等しくなるように、自己トリミング電流源を調整することである。測定サイクルの残りの部分の間は、それぞれの電流源の出力は、訂正回路３０に接続され、Ｖ_{ｄｕｍｍｙ}との差が決定され、この差値が、既に決定されているＶ_ｒｅｆとＶ_{ｄｕｍｍｙ}との差から減算される。Ｖ_{ｄｕｍｍｙ}の値は、キャンセルされて消滅し、自己トリミング電流源の出力とＶ_ｒｅｆとの差が残る。この差値は記憶される。このようにして、ＵＬＳＢ和と自己トリミング電流源との両方が、訂正回路３０の同じ入力において測定され、後者におけるどのようなオフセットも排除される。訂正サイクルの間は、記憶された差値が較正ＤＡＣによって用いられ、自己トリミング電流源を較正するのに必要な制御信号１２２が生じる。測定サイクルと訂正サイクルとは、ＤＡＣの変換サイクルのそれぞれの間に生じ、それによって、ＭＳＢ値は、温度及び加齢ドリフトなどのファクタに対する補償が連続的になされる。
【００３７】
図４に示されているＤＡＣは、単に例示的な目的だけのために与えられているので、ＤＡＣのアーキテクチャや回路３０及び３２の詳細は応用例ごとに異なりうる。構成要素の数を減少させるには、測定回路３０への入力と較正ＤＡＣ１２０の出力を、図４に示されているように多重化するのが好ましい。しかし、このような多重化は本発明にとって本質的なものではない。例えば、個別的な専用の較正ＤＡＣを用いて、自己トリミング電流源に制御信号を提供することができ、そうすることで、可変電流源の入力線上にスイッチや記憶コンデンサを提供することが不要になる。
【００３８】
本発明の特定の実施例を以上で示し説明したが、当業者であれば、多くの変形や別の実施例を想到することができるであろう。従って、本発明は、冒頭の特許請求の範囲の記載のみによって、その外延が画定される。
【図面の簡単な説明】
【図１】
本発明の基本原理を図解するブロック図である。
【図２】
本発明による自己トリミング電流源の回路図である。
【図３】
図３ａないし３ｃで構成される。図３ａは、好適な自己トリミング電流源の回路図である。図３ｂは、図３ａの自己トリミング電流源にバイアス電圧Ｖ_{ｂｉａｓ３}を発生する回路を追加した回路図である。図３ｃは、図３ａの自己トリミング電流源の極性が反転されている実施例の回路図である。
【図４】
本発明による自己トリミング電流源を用いている切換型電流源ＤＡＣの回路図である。

Claims

切換型電流源デジタル・アナログ・コンバータ（ＤＡＣ）のための自己トリミング電流源であって、
定電流源であって、
第１のバイアス電圧（Ｖ_{ｂｉａｓ１}）に接続されたゲートと、第１の接合（５０）に接続されたソースと、この自己トリミング電流源の出力を提供するドレインとを有している第１の電界効果トランジスタ（ＦＥＴ）であって、前記第１のバイアス電圧によって飽和され、それによって、既知の電圧が前記第１の接合に確立される、第１のＦＥＴ（Ｎ１）と、
前記第１のＦＥＴと相補的であり、第２のバイアス電圧（Ｖ_{ｂｉａｓ２}）に接続されたゲートと、前記第１の接合に接続されたソースとを有する第２のＦＥＴであって、前記既知の電圧は、この第２のＦＥＴのゲート・ソース電圧を確立すると共に前記出力における第１の出力電流を確立し、前記第１のＦＥＴとこの第２のＦＥＴとのドレイン端子は、それぞれが、これらのドレイン端子が接続されているそれぞれの回路に高インピーダンスを提供する、第２のＦＥＴ（Ｐ１）と、
を備えている定電流源（２６）と、
電流を前記第１の接合に電流を提供すると共に、入力において受け取った制御信号（３６）に応答して第２の出力電流を前記出力において提供するように接続された可変電流源であって、この自己トリミング電流源の全出力電流は前記第１及び第２の出力電流の和である、可変電流源（２０）と、
較正信号に応答して、前記第２のＦＥＴのドレインを、前記較正信号が第１の状態にあるときには測定回路（３０）に接続し、前記較正信号が第２の状態にあるときには回路共通点に接続する第１のスイッチ（３４）と、
前記較正信号が前記第１の状態にあるときに前記全出力電流の大きさを表す出力を生じる測定回路（３０）と、
前記電流測定回路出力を入力において受け取り前記可変電流源への制御信号を出力において提供する訂正回路であって、前記全出力電流が所定の公差範囲内で所定の値と等しくなるように前記制御信号を変動させるように構成されている訂正回路（３２）と、
を備えており、切換型電流源ＤＡＣを構成する複数の電流源の１つであることを特徴とする自己トリミング電流源。
請求項１記載の自己トリミング電流源において、前記第１のＦＥＴはｎチャネルＦＥＴであり、前記第２のＦＥＴは前記第２のバイアス電圧によって飽和されるｐチャネルＦＥＴであり、前記第１及び第２の出力電流は前記定電流源と前記可変電流源とによってそれぞれシンクされ、前記全出力電流はこの自己トリミング電流源によってシンクされることを特徴とする自己トリミング電流源。
請求項２記載の自己トリミング電流源において、前記第２のバイアス電圧を第２のＦＥＴに提供するバイアス回路を更に備えており、前記バイアス回路は、
前記第１の出力電流の所望の値に等しい電流（Ｉ_{ｄｅｓｉｒｅｄ}）をシンクするように構成されている電流源と、
前記第１のバイアス電圧を受け取るように接続されたゲートを有するＮＭＯＳデバイス及び正の供給電圧と前記電流源との間に直列に接続されたダイオード接続されたＰＭＯＳデバイスであって、それぞれのデバイスは前記シンクされる電流を運び、前記ＮＭＯＳデバイスは前記ＰＭＯＳデバイスのゲート電圧を前記第１のバイアス電圧から前記ＮＭＯＳ及びＰＭＯＳデバイスのゲート・ソース電圧の和を減算した値に等しく設定し、前記ＰＭＯＳデバイスのゲートは前記第２のバイアス電圧を提供する、ＮＭＯＳデバイス（４２）及びＰＭＯＳデバイス（４０）と、
を備えていることを特徴とする自己トリミング電流源。
請求項１記載の自己トリミング電流源において、前記第１のＦＥＴはｐチャネルＦＥＴであり、前記第２のＦＥＴはｎチャネルＦＥＴであり、前記第２のバイアス電圧は前記第２のＦＥＴを飽和する前記第１の固定された電圧よりも高い正の電圧であり、前記第１及び第２の出力電流は前記定電流源と前記可変電流源とによってそれぞれ供給され、前記全出力電流はこの自己トリミング電流源によって供給されることを特徴とする自己トリミング電流源。
請求項１記載の自己トリミング電流源において、前記可変電流源は、
前記制御信号を受け取るように接続されたゲートと前記第１の接合に接続されたドレインとを有する第３のＦＥＴ（Ｎ３）と、
前記第２のＦＥＴのゲート及びドレインにそれぞれ接続されたゲート及びドレインと、前記第３のＦＥＴのソースに接続されたソースとを有する第４のＦＥＴであって、前記第３のＦＥＴは線形モードで動作され、前記可変電流源によって前記第１の接合に提供される電流は前記制御信号の電圧と共に変動する、第４のＦＥＴ（Ｐ４）と、
を備えていることを特徴とする自己トリミング電流源。
請求項５記載の自己トリミング電流源において、前記第３のＦＥＴはｎチャネルＦＥＴであり、前記第４のＦＥＴはｐチャネルＦＥＴであることを特徴とする自己トリミング電流源。
請求項５記載の自己トリミング電流源において、前記第３のＦＥＴはｐチャネルＦＥＴであり、前記第４のＦＥＴはｎチャネルＦＥＴであることを特徴とする自己トリミング電流源。
請求項１記載の自己トリミング電流源において、前記可変電流源入力と前記回路共通点との間に接続された記憶コンデンサ（Ｃ_{ｓｔｏｒｅ}）と、前記可変電流源入力と前記制御信号との間に接続された第２のスイッチ（６２）とを更に備えており、前記制御信号の電圧は、前記第２のスイッチが閉じているときには前記コンデンサ上に記憶され、前記第２のスイッチが閉じていた後で開かれると、前記可変電流源に印加された状態で維持されることを特徴とする自己トリミング電流源。
請求項８記載の自己トリミング電流源において、前記測定回路が前記全出力電流の大きさを表す出力を生じるように前記第１のスイッチを周期的に閉じ、前記第２のスイッチを周期的に閉じて前記訂正回路の出力を前記記憶コンデンサ上に記憶するように構成されたコントローラ（６４）を更に備えていることを特徴とする自己トリミング電流源。
請求項１記載の自己トリミング電流源において、前記訂正回路は、前記制御信号を前記可変電流源入力に連続的に提供する較正ＤＡＣ（１２０）を含むことを特徴とする自己トリミング電流源。
請求項１記載の自己トリミング電流源において、前記第１のバイアス電圧を前記第１のＦＥＴに提供するバイアス回路を更に備えており、前記バイアス回路は、
正の供給電圧に接続されたソースと第３のバイアス電圧に接続されたゲートとを有する第１のｐチャネルＦＥＴ（Ｐ２）と、
前記第１のｐチャネルＦＥＴのドレインに接続されたソースと第４のバイアス電圧に接続されたゲートとを有する第２のｐチャネルＦＥＴ（Ｐ３）と、
前記第２のｐチャネルＦＥＴのドレインに第２の接合（６０）において接続されたドレインと前記第１の接合に接続されたゲートと前記回路共通点に接続されたソースとを有するｎチャネルＦＥＴであって、前記第２の接合は前記第１のＦＥＴのゲートに接続され前記第１のバイアス電圧を提供する、ｎチャネルＦＥＴ（Ｎ２）と、
を備えており、前記第１のＦＥＴと前記ｎチャネルＦＥＴとは、前記第２のＦＥＴのソース電圧を前記ｎチャネルＦＥＴのゲート・ソース電圧においてほぼ一定に保持するフィードバック・ループを形成することを特徴とする自己トリミング電流源。
請求項１１記載の自己トリミング電流源において、前記第３のバイアス電圧を前記バイアス回路に提供するバイアス電圧発生回路を更に備えており、前記バイアス電圧発生回路は、
前記定電流源に従って構成された第２の定電流源（２６’）と前記バイアス回路に従って構成された第２のバイアス回路とを備えたダミー電流源であって、前記第２のバイアス回路は前記第１のバイアス電圧を前記第２の定電流源の前記第１のＦＥＴに提供する、ダミー電流源と、
前記ダミー電流源によってシンクされる電流を運ぶように接続された負荷抵抗（Ｒ_Ｌ）と、
第１の入力において設定点電圧を受け取り第２の入力において前記負荷抵抗を流れる電流を表す信号を受け取り、出力において前記第３のバイアス電圧を前記バイアス回路と前記ダミー電流源とに提供する演算増幅器（Ａ１）と、
を備えており、前記ダミー電流源と前記負荷抵抗と前記演算増幅器とは、前記第３のバイアス電圧の値を前記設定点電圧に対して一定に維持する制御ループを形成していることを特徴とする自己トリミング電流源。
請求項１記載の自己トリミング電流源において、前記第１のバイアス電圧を前記第１のＦＥＴに提供するバイアス回路を更に備えており、前記バイアス回路は、
前記回路共通点に接続されたソースと第３のバイアス電圧に接続されたゲートとを有する第１のｎチャネルＦＥＴ（Ｎ１０）と、
前記第１のｎチャネルＦＥＴのドレインに接続されたソースと第４のバイアス電圧に接続されたゲートとを有する第２のｎチャネルＦＥＴ（Ｎ９）と、
前記第２のｎチャネルＦＥＴのドレインに第２の接合において接続されたドレインと前記第１の接合に接続されたゲートと正の供給電圧に接続されたソースとを有するｐチャネルＦＥＴであって、前記第２の接合は前記第１のＦＥＴのゲートに接続され前記第１のバイアス電圧を提供する、ｐチャネルＦＥＴ（Ｐ６）と、
を備えており、前記第１のＦＥＴと前記ｐチャネルＦＥＴとは、前記第２のＦＥＴのソース電圧を前記ｐチャネルＦＥＴのゲート・ソース電圧においてほぼ一定に保持することを特徴とする自己トリミング電流源。
請求項１記載の自己トリミング電流源において、前記第１のスイッチは第１及び第２のスイッチング・トランジスタ（Ｎ４、Ｎ５）を備えており、前記第１のスイッチング・トランジスタのドレイン・ソース回路は前記第２のＦＥＴのドレインと前記測定回路との間に第２の接合において接続され、前記第２のスイッチング・トランジスタのドレイン・ソース回路は前記第２のＦＥＴのドレインと前記回路共通点との間に接続され、前記第１及び第２のスイッチング・トランジスタのそれぞれのゲートは前記較正信号の相補的形式を受け取るように接続され、前記第２のＦＥＴのドレインは、前記較正信号が前記第１の状態にあるときには前記測定回路に接続され、前記較正信号が前記第２の状態にあるときには前記回路共通点に接続されることを特徴とする自己トリミング電流源。
請求項１４記載の自己トリミング電流源において、前記第２の接合と前記回路共通点との間に接合されており前記全出力電流と共に変動する電圧をその両端の間に生じる測定抵抗（Ｒ_ｍｅａｓ）を更に備えていることを特徴とする自己トリミング電流源。
請求項１５記載の自己トリミング電流源において、前記第２のスイッチング・トランジスタのソースと前記回路共通点との間に接続されたダミー抵抗（Ｒ_{ｄｕｍｍｙ}）を更に備えており、前記ダミー抵抗の抵抗値は既知の公差の範囲内で前記測定抵抗の抵抗値と等しいことを特徴とする自己トリミング電流源。
請求項１記載の自己トリミング電流源において、それぞれの電流回路がこの自己トリミング電流源の出力にその一端において接続されその他端においてこの自己トリミング電流源に差動出力を提供する第３及び第４のスイッチング・トランジスタ（Ｎ６、Ｎ７）を更に備えており、前記第３及び第４のスイッチング・トランジスタのそれぞれの制御入力は相補的な制御信号（ＤＡＣ＋、ＤＡＣ−）に接続されており前記相補的な制御信号に応答して前記差動出力の一方又は他方に前記全出力電流を導通させることを特徴とする自己トリミング電流源。
切換型電流源デジタル・アナログ・コンバータ（ＤＡＣ）のための自己トリミング電流源であって、
定電流源であって、
第１のバイアス電圧に接続されたゲートと、第１の接合（５０）に接続されたソースと、この自己トリミング電流源の出力を提供するドレインとを有している第１のｎチャネルＦＥＴ（Ｎ１）と、
回路共通点に接続されたゲートと、前記第１の接合に接続されたソースとを有する第１のｐチャネルＦＥＴであって、前記第１のｎチャネルＦＥＴとこの第１のｐチャネルＦＥＴとのドレイン端子は、それぞれが、これらのドレイン端子が接続されているそれぞれの回路に高インピーダンスを提供する、第１のｐチャネルＦＥＴ（Ｐ１）と、
を備えている定電流源（２６）と、
前記第１のバイアス電圧を前記第１のｎチャネルＦＥＴに提供するバイアス回路であって、
正の供給電圧に接続されたソースと第２のバイアス電圧に接続されたゲートとを有する第２のｐチャネルＦＥＴ（Ｐ２）と、
前記第２のｐチャネルＦＥＴのドレインに接続されたソースと第３のバイアス電圧に接続されたゲートとを有する第３のｐチャネルＦＥＴ（Ｐ３）と、
前記第３のｐチャネルＦＥＴのドレインに第２の接合（６０）において接続されたドレインと前記第１の接合に接続されたゲートと前記回路共通点に接続されたソースとを有する第２のｎチャネルＦＥＴであって、前記第２の接合は前記第１のｎチャネルＦＥＴのゲートに接続され前記第１のバイアス電圧を提供する、第２のｎチャネルＦＥＴ（Ｎ２）と、
を備えており、前記第１及び第２のｎチャネルＦＥＴは、前記第１のｐチャネルＦＥＴのソース電圧を前記第２のｎチャネルＦＥＴのゲート・ソース電圧においてほぼ一定に保持するフィードバック・ループを形成する、バイアス回路と、
電流を前記第１の接合に電流を提供すると共に、入力において受け取った制御信号に応答して第２の出力電流を前記出力において提供するように接続されており、この自己トリミング電流源の全出力電流は前記第１及び第２の出力電流の和である、可変電流源（２８）であって、
前記制御信号を受け取るように接続されたゲートと前記第１の接合に接続されたドレインとを有する第３のｎチャネルＦＥＴ（Ｎ３）と、
前記第１のｐチャネルＦＥＴのゲート及びドレインにそれぞれ接続されたゲート及びドレインと、前記第３のｎチャネルＦＥＴのソースに接続されたソースとを有する第４のｐチャネルＦＥＴであって、前記第３のｎチャネルＦＥＴは線形モードで動作され、この可変電流源によって前記第１の接合に提供される電流は前記制御信号の電圧と共に変動する、第４のｐチャネルＦＥＴ（Ｐ４）と、
を備えている可変電流源（２８）と、
前記第１のｐチャネルＦＥＴのドレインとダミー（Ｒ_{ｄｕｍｍｙ}）及び測定（Ｒ_ｍｅａ _ｓ）抵抗との間にドレイン・ソース回路がそれぞれ接続されている第１及び第２のスイッチング・トランジスタであって、前記ダミー及び測定抵抗の他の端部は前記回路共通点に接続され、これら第１及び第２のスイッチング・トランジスタのそれぞれのゲートは較正信号の相補的形式を受け取り、前記第１のｐチャネルＦＥＴのドレインは、前記較正信号が前記第１の状態にあるときには前記測定抵抗に接続され、前記較正信号が前記第２の状態にあるときには前記ダミー抵抗に接続される、第１及び第２のスイッチング・トランジスタ（Ｎ４、Ｎ５）と、
前記第２のスイッチング・トランジスタと前記測定抵抗との間で前記接合に接続されており、前記較正信号が前記第１の状態にあるときに前記全出力電流の大きさを表す出力を生じる測定回路（３０）と、
前記測定回路出力を入力において受け取り前記可変電流源への制御信号を出力において提供する訂正回路であって、前記全出力電流が所定の公差範囲内で所定の値と等しくなるように前記制御信号を変動させるように構成されている訂正回路（３２）と、
を備えており、切換型電流源ＤＡＣを構成する複数の電流源の１つであることを特徴とする自己トリミング電流源。
請求項１８記載の自己トリミング電流源において、それぞれの電流回路がこの自己トリミング電流源の出力にその一端において接続されその他端においてこの自己トリミング電流源に差動出力を提供する１対のトランジスタ（Ｎ６、Ｎ７）を更に備えており、それぞれの制御入力は相補的な制御信号に接続され前記相補的な制御信号に応答して前記差動出力の一方又は他方に前記全出力電流を導通させることを特徴とする自己トリミング電流源。
請求項１８記載の自己トリミング電流源において、前記可変電流源入力と前記回路共通点との間に接続された記憶コンデンサ（Ｃ_{ｓｔｏｒｅ}）と、前記可変電流源入力と前記制御信号との間に接続されたスイッチ（６２）とを更に備えており、前記制御信号の電圧は、前記スイッチが閉じているときには前記コンデンサ上に記憶され、前記スイッチが閉じていた後で開かれると、前記可変電流源に印加された状態で維持されることを特徴とする自己トリミング電流源。
請求項２０記載の自己トリミング電流源において、前記較正信号を前記第１の状態に周期的に駆動することによって前記測定回路が前記全出力電流の大きさを表す前記出力を生じるようにし、また、前記スイッチを周期的に閉じることによって前記訂正回路の出力を前記記憶コンデンサ上に記憶するように構成されたコントローラ（６４）を更に備えていることを特徴とする自己トリミング電流源。
請求項１８記載の自己トリミング電流源において、前記訂正回路は、前記制御信号を前記可変電流源入力に連続的に提供する較正ＤＡＣ（１２０）を含むことを特徴とする自己トリミング電流源。
切換型電流源デジタル・アナログ・コンバータ（ＤＡＣ）のための自己トリミング電流源であって、
定電流源であって、
第１のバイアス電圧に接続されたゲートと、第１の接合に接続されたソースと、この自己トリミング電流源の出力を提供するドレインとを有している第１のｐチャネルＦＥＴ（Ｐ５）と、
正の供給電圧に接続されたゲートと、前記第１の接合に接続されたソースとを有する第１のｎチャネルＦＥＴであって、前記第１のｐチャネルＦＥＴとこの第１のｎチャネルＦＥＴとのドレイン端子は、それぞれが、これらのドレイン端子が接続されているそれぞれの回路に高インピーダンスを提供する、第１のｎチャネルＦＥＴ（Ｎ８）と、
を備えている定電流源と、
前記第１のバイアス電圧を前記第１のｎチャネルＦＥＴに提供するバイアス回路であって、
回路共通点に接続されたソースと第２のバイアス電圧に接続されたゲートとを有する第２のｎチャネルＦＥＴ（Ｎ１０）と、
前記第２のｎチャネルＦＥＴのドレインに接続されたソースと第３のバイアス電圧に接続されたゲートとを有する第３のｎチャネルＦＥＴ（Ｎ９）と、
前記第３のｎチャネルＦＥＴのドレインに第２の接合において接続されたドレインと前記第１の接合に接続されたゲートと前記正の供給電圧に接続されたソースとを有する第２のｐチャネルＦＥＴであって、前記第２の接合は前記第１のｐチャネルＦＥＴのゲートに接続され前記第１のバイアス電圧を提供する、第２のｐチャネルＦＥＴ（Ｐ６）と、
を備えており、前記第１及び第２のｐチャネルＦＥＴは、前記第１のｎチャネルＦＥＴのソース電圧を前記第２のｐチャネルＦＥＴのゲート・ソース電圧においてほぼ一定に保持するフィードバック・ループを形成する、バイアス回路と、
電流を前記第１の接合に電流を提供すると共に、入力において受け取った制御信号に応答して第２の出力電流を前記出力において提供するように接続されており、この自己トリミング電流源の全出力電流は前記第１及び第２の出力電流の和である、可変電流源（２８）であって、
前記制御信号を受け取るように接続されたゲートと前記第１の接合に接続されたドレインとを有する第３のｐチャネルＦＥＴ（Ｐ７）と、
前記第１のｎチャネルＦＥＴのゲート及びドレインにそれぞれ接続されたゲート及びドレインと、前記第３のｐチャネルＦＥＴのソースに接続されたソースとを有する第４のｎチャネルＦＥＴであって、前記第３のｐチャネルＦＥＴは線形モードで動作され、この可変電流源によって前記第１の接合に提供される電流は前記制御信号の電圧と共に変動する、第４のｎチャネルＦＥＴ（Ｎ１１）と、
を備えている可変電流源（２８）と、
前記第１のｎチャネルＦＥＴのドレインとダミー（Ｒ_{ｄｕｍｍｙ}）及び測定（Ｒ_ｍｅａｓ）抵抗との間にドレイン・ソース回路がそれぞれ接続されている第１及び第２のスイッチング・トランジスタであって、前記ダミー及び測定抵抗の他の端部は前記回路共通点に接続され、これら第１及び第２のスイッチング・トランジスタのそれぞれのゲートは較正信号の相補的形式を受け取り、前記第１のｎチャネルＦＥＴのドレインは、前記較正信号が第１の状態にあるときには前記測定抵抗に接続され、前記較正信号が第２の状態にあるときには前記ダミー抵抗に接続される、第１及び第２のスイッチング・トランジスタ（Ｐ８、Ｐ９）と、
前記第２のスイッチング・トランジスタと前記測定抵抗との間で前記接合に接続されており、前記較正信号が前記第１の状態にあるときに前記全出力電流の大きさを表す出力を生じる測定回路（３０）と、
前記測定回路出力を入力において受け取り前記可変電流源への制御信号を出力において提供する訂正回路であって、前記全出力電流が所定の公差範囲内で所定の値と等しくなるように前記制御信号を変動させるように構成されている訂正回路（３２）と、
を備えており、切換型電流源ＤＡＣを構成する複数の電流源の１つであることを特徴とする自己トリミング電流源。
切換型電流源デジタル・アナログ・コンバータ（ＤＡＣ）であって、
それぞれの出力電流を生じる電流源のアレイ（１４）と、
制御信号に応答して前記電流源出力のそれぞれをＤＡＣ出力線に切り換え出力電流を前記出力線上に提供するように接続されているスイッチのアレイ（１６）と、
所望の出力電流を表すデジタル入力ワードを受け取り前記制御信号を前記スイッチに提供して前記所望の出力電流を生じるコントローラ（１２）と、
自己トリミング電流源（２０、２２）である複数の電流源であって、前記自己トリミング電流源はそれぞれが、
定電流源であって、
第１のバイアス電圧に接続されたゲートと、第１の接合（５０）に接続されたソースと、この自己トリミング電流源の出力を提供するドレインとを有している第１のＦＥＴであって、前記第１のバイアス電圧によって飽和され、それによって、既知の電圧が前記第１の接合に確立される、第１のＦＥＴ（Ｎ１）と、
前記第１のＦＥＴと相補的であり、第２のバイアス電圧に接続されたゲートと、前記第１の接合に接続されたソースとを有する第２のＦＥＴであって、前記既知の電圧は、この第２のＦＥＴのゲート・ソース電圧を確立すると共に前記出力における第１の出力電流を確立し、前記第１のＦＥＴとこの第２のＦＥＴとのドレイン端子は、それぞれが、これらのドレイン端子が接続されているそれぞれの回路に高インピーダンスを提供する、第２のＦＥＴ（Ｐ１）と、
を備えている定電流源（２６）と、
電流を前記第１の接合に電流を提供すると共に、入力において受け取った制御信号（３６）に応答して第２の出力電流を前記出力において提供するように接続された可変電流源であって、この自己トリミング電流源の全出力電流は前記第１及び第２の出力電流の和である、可変電流源（２８）と、
入力において前記第２のＦＥＴのドレインと接続され、第１の出力（３０）において測定回路に接続され、前記第２の出力において前記回路共通点に接続されたスイッチであって、較正信号に応答して、前記較正信号が第１の状態にあるときには前記入力と前記第１の出力との間に導通経路を提供し、前記較正信号が第２の状態にあるときには前記入力と前記第２の出力との間に導通経路を提供するスイッチ（３４）と、
前記較正信号が前記第１の状態にあるときに前記全出力電流の大きさを表す出力を生じる測定回路（３０）と、
前記電流測定回路出力を入力において受け取り前記可変電流源への制御信号を出力において提供する訂正回路であって、前記全出力電流が所定の公差範囲内で所定の値と等しくなるように前記制御信号を変動させるように構成されている訂正回路（３２）と、
を備えていることを特徴とする切換型電流源デジタル・アナログ・コンバータ。
請求項２４記載の切換型電流源ＤＡＣにおいて、前記測定回路は、
前記スイッチのそれぞれの第１の出力に接続されたノード（１１０）と、
前記ノードと前記回路共通点との間に接続された測定抵抗（Ｒ_ｍｅａｓ）と、
前記測定抵抗の両端の電圧を決定する電圧測定回路（１１４）と、
を備えていることを特徴とする切換型電流源ＤＡＣ。
請求項２５記載の切換型電流源ＤＡＣにおいて、前記電圧測定回路はデルタ・シグマ変調器を備えていることを特徴とする切換型電流源ＤＡＣ。
請求項２４記載の切換型電流源ＤＡＣにおいて、前記訂正回路は、
前記自己トリミング電流源のそれぞれに対して生じた前記測定回路の出力を記憶する記憶手段（１１８）と、
前記記憶手段に接続されており、前記制御信号をそれぞれの自己トリミング電流源に提供するように構成されている少なくとも１つの較正ＤＡＣであって、それぞれの自己トリミング電流源に提供される制御信号は、前記自己トリミング電流源に対して前記測定回路によって生じる記憶された出力と共に変動する、少なくとも１つの較正ＤＡＣ（１２０）と、
を備えていることを特徴とする切換型電流源ＤＡＣ。
請求項２７記載の切換型電流源ＤＡＣにおいて、前記少なくとも１つの較正ＤＡＣは前記自己トリミング電流源のそれぞれに対して較正ＤＡＣをそれぞれ備えており、前記較正ＤＡＣはそれに対応する自己トリミング電流源に制御信号をそれぞれ連続的に提供することを特徴とする切換型電流源ＤＡＣ。
請求項２７記載の切換型電流源ＤＡＣにおいて、それぞれの可変電流源入力と前記回路共通点との間に接続された複数の記憶コンデンサ（Ｃｓｔｏｒｅ）と、前記可変電流源入力と直列に接続された複数のスイッチ（６２）とを更に備えており、前記制御信号の電圧は、前記直列スイッチが閉じているときには前記コンデンサ上に記憶され、前記直列のスイッチが閉じていた後で開かれると、前記可変電流源に印加された状態で維持され、前記少なくとも１つの較正ＤＡＣは、対応する直列スイッチが閉じているときには、前記制御信号を対応する自己トリミング電流源に提供するように較正された１つの較正ＤＡＣを備えていることを特徴とする切換型電流源ＤＡＣ。
切換型電流源ＤＡＣの一部である自己トリミング電流源の出力電流を自動的にトリミングする方法であって、
固定された出力電流（Ｉ_Ｐ１）を提供するステップと、
可変出力電流（Ｉ_ｖａｒ）を提供するステップであって、前記自己トリミング電流源の全出力電流（Ｉ_ｔｏｔ０）は前記固定された及び可変の出力電流の和である、ステップと、
前記全出力電流を測定するステップと、
前記全出力電流が所定の公差の範囲内で所定の値と等しくなるように、前記可変出力電流を調整するステップと、
を含むことを特徴とする方法。
請求項３０記載の方法において、前記ＤＡＣは、デジタル入力ワードをアナログ出力値に変換する関連の変換サイクルを有し、前記測定するステップと前記調整するステップとは変換サイクルごとに実行されることを特徴とする方法。
切換型電流源ＤＡＣの一部である複数の自己トリミング電流源の出力電流を自動的にトリミングする方法であって、
固定された出力電流（Ｉ_Ｐ１）を提供するステップと、
可変出力電流（Ｉ_ｖａｒ）を提供するステップであって、前記自己トリミング電流源の全出力電流（Ｉ_ｔｏｔ０）は前記固定された及び可変の出力電流の和である、ステップと、
前記自己トリミング電流源のそれぞれの全出力電流を測定するステップと、
前記全出力電流のそれぞれが所定の公差の範囲内で所定の値と等しくなるように、前記自己トリミング電流源のそれぞれの可変出力電流を調整するステップと、
を含むことを特徴とする方法。
請求項３２記載の方法において、前記ＤＡＣは、デジタル入力ワードをアナログ出力値に変換する関連の変換サイクルを有し、前記測定するステップと前記調整するステップとは変換サイクルごとに実行されることを特徴とする方法。
請求項３２記載の方法において、前記測定された全出力電流の値を記憶するステップと、前記記憶された値に基づいて前記自己トリミング電流源のそれぞれの可変出力電流を調整するステップと、を更に含むことを特徴とする方法。