JP4270315B2 - Ａ／ｄ変換回路の出力データ補正装置及びａ／ｄ変換出力データ補正方法 - Google Patents

Description

本発明は、非直線的な変換特性を有しているＡ／Ｄ変換回路について、その変換特性が直線となるように変換データを補正する装置及び方法に関する。

特許文献１には、例えば、パルス位相差符号化回路を用いて構成したＡ／Ｄ変換回路が非直線的な変換特性を有していることから、その変換特性が直線的になるように補正を行なう技術が開示されている。以下、この技術の概要を説明する。先ず、所定の基準電圧ｖ０，ｖ１，ｖ２を夫々Ａ／Ｄ変換させてデジタルデータｄ０，ｄ１，ｄ２を得る。一方、ｙ１／ｙ２＝（ｖ１−ｖ０）／（ｖ２−ｖ０）＝１／２を満たす任意の基準デジタル値ｙ１，ｙ２を予め設定しておく。

そして、ｘ１＝ｄ１−ｄ０，ｘ２＝ｄ２−ｄ０の各演算によりｘ１，ｘ２を得ると、ｘｙ座標における点Ｄ（ｘ１，ｙ１），Ｅ（ｘ２，ｙ２）及び原点を通る２次関数式ｙ＝ｆ（ｘ）を直線補正式として設定する。このようにして得られた直線補正式によって、Ａ／Ｄ変換回路からの非直線性を有するデータｄｓからｄ０を減じたシフト値ｘを補正し、直線補正値を得るようにしている。
特開２００５−４５５３８号公報

ところが、上記のようなＡ／Ｄ変換回路が有している実際の変換特性は、１．４乗〜１．５乗程度の曲線となっている。従って、特許文献１のように２次関数式を用いた補正では概略的な近似にしかならず、入力電圧領域に対し、３点の基準電圧をどのように設定するかに応じて、補正された変換データの誤差が大きくなってしまうという問題があった。
本発明は上記事情に鑑みて成されたものであり、その目的は、入力電圧領域の全域に亘り、より高い精度で補正を行なうことができるＡ／Ｄ変換回路の出力データ補正装置並びにＡ／Ｄ変換出力データの補正方法を提供することにある。

請求項１記載のＡ／Ｄ変換回路の出力データ補正装置によれば、判定手段が、Ａ／Ｄ変換回路に入力される電圧が、予め想定される最大入力範囲を複数に分割した何れの領域内にあるかを判定すると、基準電圧設定手段は、各領域に対応する少なくとも３点以上の基準電圧を選択して出力する。そして、補正式決定手段は、入力切換え手段が基準電圧側を選択した場合、基準電圧を縦軸，Ａ／Ｄ変換回路により変換されたデジタルデータを横軸にした２次元座標上で、３点以上の基準電圧に対応する座標点を通過するｎ次関数式を演算して決定し、補正手段は、入力切換え手段が入力電圧側を選択した場合にＡ／Ｄ変換回路により変換されたデジタルデータを、その入力電圧について判定された領域に対応するｎ次関数式を用いて補正する。
即ち、入力電圧の範囲が広くなる場合でも、分割した各領域について３点以上の基準電圧を選択してｎ次関数による補正式を求め、その補正式を適用してＡ／Ｄ変換されたデータを補正するので、入力電圧領域の全域に亘って補正を高い精度で行ない、直線的な変換特性を得ることが可能となる。

請求項２記載のＡ／Ｄ変換回路の出力データ補正装置によれば、入力切換え手段は、Ａ／Ｄ変換回路に入力する信号を最初に基準電圧側に切り換え、基準電圧設定手段は、複数の領域に対応する基準電圧を順次選択して出力する。そして、補正式決定手段は、複数の領域に対応するｎ次関数式を順次決定してそれらの関数データを保持する。即ち、各領域に対応する補正式が予め決定されるので、補正手段は、その補正式を用いてＡ／Ｄ変換されたデータを迅速に補正することができる。

請求項３記載のＡ／Ｄ変換回路の出力データ補正装置によれば、レベル変換手段は、判定手段により判定された領域に対応する調整電圧を入力電圧に加算して、Ａ／Ｄ変換回路に入力される信号のレベルが所定範囲内となるように変換する。従って、補正式は、前記１つの所定範囲についてのみ決定しておけばよく、補正演算処理を軽減することができる。

請求項４記載のＡ／Ｄ変換回路の出力データ補正装置によれば、入力切換え手段は、Ａ／Ｄ変換回路が新たな入力電圧についてＡ／Ｄ変換を行なう毎に基準電圧側を選択し、補正式決定手段は、その際に得られたＡ／Ｄ変換データに基づきｎ次関数式を新たに演算する。即ち、補正式決定手段は、Ａ／Ｄ変換回路が最近の状態で変換を行なった結果に基づいて補正式を得るので、補正手段は、その補正式を使用してより精度の高い補正を行なうことができる。

請求項５記載のＡ／Ｄ変換回路の出力データ補正装置によれば、補正対象とするＡ／Ｄ変換回路を、パルス周回回路とカウンタとを用いて構成される、所謂パルス位相差符号化回路を用いてＡ／Ｄ変換を行なうものとする。即ち、パルス周回回路を構成する反転回路は、電源電圧の変化に応じて示す信号遅延時間の変化特性が非線形であるため、上記のように構成されるＡ／Ｄ変換回路の変換特性は、非直線性を比較的顕著に示す。本発明の出力データ補正装置による補正が極めて有効に適用できる。

請求項６記載のＡ／Ｄ変換回路の出力データ補正装置によれば、ｎ＝２に設定するので、補正式に２次関数式を用いることで最適な補正を行うことができる。
請求項７記載のＡ／Ｄ変換出力データの補正方法によれば、Ａ／Ｄ変換回路に入力される電圧が、予め想定される最大入力範囲を複数に分割した何れの領域内にあるかを判定し、判定された領域に対応する少なくとも３点以上の基準電圧を選択し、それらの各基準電圧を縦軸に、Ａ／Ｄ変換されたデジタルデータを横軸にした２次元座標上で、３点以上の座標点を通過するｎ次関数式を演算して決定する。そして、Ａ／Ｄ変換データを、決定されたｎ次関数式に入力して演算することで非直線性を補正する。従って、請求項１と同様の効果を得ることができる。

請求項８記載のＡ／Ｄ変換出力データの補正方法によれば、Ａ／Ｄ変換回路に入力される電圧について、予め想定される最大入力範囲を複数に分割した各領域に対応する少なくとも３点以上の基準電圧を選択し、各基準電圧を縦軸に、Ａ／Ｄ変換されたデジタルデータを横軸にした２次元座標上で、３点以上の座標点を通過するｎ次関数式を演算して、各領域に対応するｎ次関数式を予め決定する。そして、Ａ／Ｄ変換回路に入力される電圧が、複数の領域の何れに属するかを判定すると、Ａ／Ｄ変換されたデジタルデータを、前記領域に対応するｎ次関数式に入力して演算することで非直線性を補正する。従って、請求項２と同様の効果を得ることができる。

請求項９記載のＡ／Ｄ変換出力データの補正方法によれば、Ａ／Ｄ変換回路に入力される電圧が、予め想定される最大入力範囲を複数に分割した何れの領域内にあるかを判定し、Ａ／Ｄ変換回路に入力される信号のレベルが所定範囲内となるように、判定された領域に対応する調整電圧を、入力電圧に加算する。そして、入力信号レベルの所定範囲に対して少なくとも３点以上の基準電圧を設定し、各基準電圧を縦軸，Ａ／Ｄ変換回路が前記基準電圧を変換したデジタルデータを横軸にした２次元座標上で、３点以上の基準電圧に対応する座標点を通過するｎ次関数式を演算して決定すると、Ａ／Ｄ変換されたデジタルデータを、ｎ次関数式を用いて補正する。従って、請求項３と同様の効果を得ることができる。

請求項１０記載のＡ／Ｄ変換出力データの補正方法によれば、Ａ／Ｄ変換回路が新たな入力電圧についてＡ／Ｄ変換を行なう毎にｎ次関数式を新たに演算し、その演算結果に基づいて補正を行なうので、請求項４と同様の効果を得ることができる。
請求項１１記載のＡ／Ｄ変換出力データの補正方法によれば、ｎ＝２に設定するので、補正式に２次関数式を用いることで最適な補正を行うことができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図７を参照して説明する。図１は、Ａ／Ｄ変換回路と出力データ補正装置とを示すものである。Ａ／Ｄ変換回路としては、例えば、特許文献１の図８に開示されているものと同様のパルス位相差符号化回路１０１を用いる。パルス位相差符号化回路１０１は、入力パルスＰＡ，ＰＢの位相差を符号化するもので、上記パルス信号ＰＡ，ＰＢは、制御回路（入力切換え手段）９によって与えられる。

リングゲート遅延回路（パルス周回回路）１１０は、一方の入力端子にパルス信号ＰＡを受けて動作する起動用のＮＡＮＤゲートと、反転回路として多数のＩＮＶ（インバータ）ゲートとをリング状に連結して構成されている。カウンタ１１２は、リングゲート遅延回路１１０内のＮＡＮＤゲートの前段に設けられたＩＮＶゲートの出力レベルの反転回数から、リングゲート遅延回路１１０内でのパルス信号の周回回数をカウントしてデジタルデータを発生し、ラッチ回路１１４は、カウンタ１１２から出力されるデジタルデータをラッチする。
パルスセレクタ１１６は、リングゲート遅延回路１１０を構成する各反転回路（ＮＡＮＤ及びＩＮＶゲート）の出力を取り込み、その出力レベルからリングゲート遅延回路１１０内を周回中のパルス信号を抽出してその位置を表す信号を発生し、エンコーダ１１８は、パルスセレクタ１１６からの出力信号に対応したデジタルデータを発生する。

信号処理回路１１９は、ラッチ回路１１４からのデジタルデータが上位ビット，エンコーダ１１８からのデジタルデータが下位ビットとして入力され、パルス信号ＰＡ，ＰＢの位相差を表すデジタルデータｄを生成する。そして、信号処理回路１１９にて生成されたデジタルデータｄは、データ出力ライン１２０を介して外部に出力される。ラッチ回路１１４及びパルスセレクタ１１６は、制御回路９から出力されるパルス信号ＰＢを受けて動作する。尚、パルス位相差符号化回路１０１の動作の概要については、特許文献１にも開示されている。

再び、図１を参照する。パルス位相差符号化回路１０１の入力端子１０１ａに対しては、入力電圧Ｖinが、マルチプレクサ（ＭＰＸ，入力切換え手段）１，バッファ２，ＡＴＴ（減衰）回路３を経由して与えられるようになっている。入力電圧Ｖinは、並列比較回路（判定手段）４にも入力されている。並列比較回路４は、図３に示すように、７個のコンパレータ５（１）〜５（７）と、エンコーダ６とで構成されている。コンパレータ５の（＋）端子には、入力電圧Ｖinが共通に与えられており、（−）端子には、ＤＡＣ部７より出力される７レベルの基準電圧が夫々与えられている。

ＤＡＣ部（基準電圧設定手段）７は、Ｄ／Ａ変換回路並びに周辺ロジック回路などで構成されている。ここで、入力電圧Ｖinの電圧領域については０〜５Ｖを想定している。そして、ＤＡＣ部７は、５Ｖを４ビットの分解能（データ表現は５ビット）で出力する場合に、０．６２５０Ｖ間隔の比較基準電圧を、並列比較回路４のコンパレータ５（１）〜５（７）に対して以下のように出力する。
コンパレータ 比較基準電圧
５（１） ０．６２５０Ｖ
５（２） １．２５００Ｖ
５（３） １．８７５０Ｖ
５（４） ２．５０００Ｖ
５（５） ３．１２５０Ｖ
５（６） ３．７５００Ｖ
５（７） ４．３７５０Ｖ
即ち、７つのコンパレータ５（１）〜５（７）によって、入力電圧領域０〜５Ｖは、０．６２５０Ｖ間隔の８つの領域に分割されることになる。そして、エンコーダ６は、７つのコンパレータ５（１）〜５（７）が出力する信号レベル（７ビットのデータ）をエンコードして、入力電圧Ｖinが属する電圧領域を示す３ビットのコードを制御ロジック部８に出力する。

制御ロジック部（基準電圧設定手段）８は、並列比較回路４より与えられる３ビットのコード，即ち、入力電圧Ｖinが属する電圧領域に応じて３点の基準電圧Ｎ１，Ｎ２，Ｎ３を選択するためのＤＡＣデータを、ＤＡＣ部７に出力する。８つの電圧領域（図３では丸数字で示す）と３点の基準電圧Ｎ１，Ｎ２，Ｎ３との関係は、以下のようになっている（併せて図４も参照）。
例えば、電圧領域（１）は、０．００００Ｖ〜０．６２５０Ｖであり、その領域の両端の電圧をＮ３，Ｎ１として、当該領域の中間の電圧０．３１２５ＶをＮ２として選択する。次の電圧領域（２）は、０．６２５０Ｖ〜１．２５００Ｖであり、その領域の両端の電圧をＮ３，Ｎ１として、当該領域の中間の電圧０．９３７５ＶをＮ２として選択する。以降同様にして、電圧領域（３）〜（８）についても、各領域の上限と下限とを規定する電圧と、それらの中間となる電圧の３点を、基準電圧Ｎ１，Ｎ２，Ｎ３として選択する。

従って、制御ロジック部８は、並列比較回路４より与えられる３ビットコードが「０００」であり、電圧領域（１）が指定されると、選択した３点の基準電圧Ｎ１，Ｎ２，Ｎ３に応じた５ビットのＤＡＣデータ「０００００」，「００００１」，「０００１０」を順次ＤＡＣ部７に出力する。そして、ＤＡＣ部７は、与えられたＤＡＣデータをＤ／Ａ変換したアナログ基準電圧Ｎ１，Ｎ２，Ｎ３を、マルチプレクサ１に同時に出力する。マルチプレクサ１の入力切替えと、制御ロジック部８のタイミング制御は、制御回路９によって行われる。

また、ＤＡＣ部７は、２．５Ｖの基準電圧を出力し、バッファ１０を介して、ＡＴＴ回路３を構成するオペアンプ１１の（＋）端子に与えている。ＡＴＴ回路３は、入力電圧Ｖinの範囲が０〜５Ｖである場合に、その入力電圧をゲイン１／５で反転増幅して、パルス位相差符号化回路１０１の入力端子１０１ａに出力する。その場合、上記２．５Ｖの基準電圧を、反転増幅動作の基準とする。これは、パルス位相差符号化回路１０１においてＡ／Ｄ変換可能な電圧領域が５Ｖよりも狭いことから（例えば、２Ｖ〜３Ｖ程度）、その変換可能な電圧領域に合わせて入力電圧を絞るように調整するためである。また、反転増幅回路を構成しているのはゲインの数値設定が容易だからであり、非反転増幅回路を構成しても良い。

そして、パルス位相差符号化回路１０１によってＡ／Ｄ変換されたデジタルデータは、補正演算回路（補正式決定手段，補正手段）１２において２次（ｎ＝２）関数式による補正が行なわれ、出力される。また、補正演算回路１２のタイミング制御も、パルス位相差符号化回路１０１と共に制御回路９によって行なわれる。以上において、バッファ２及び１０，ＡＴＴ回路３並びにパルス位相差符号化回路１０１を除いたものが、出力データ補正装置１３を構成している。

次に、本実施例の作用について図５乃至図７も参照して説明する。図５は、出力データ補正装置１３の処理内容を示すフローチャート、図６は、図５のフローチャートに対応するタイミングチャートである。先ず、制御回路９は、マルチプレクサ１を入力電圧Ｖin側に切替えて（ステップＳ１）、パルス位相差符号化回路１０１にＡ／Ｄ変換を実行させ（ステップＳ２）、その変換データｄ０を補正演算回路１２内部のｄ０レジスタに保持させておく（ステップＳ３）。
一方、ステップＳ４〜Ｓ９は、上記のステップＳ１〜Ｓ３の処理に並行して、並列比較回路４及び制御ロジック部８側において実行させる処理である。並列比較回路４は、入力電圧Ｖinを７つのコンパレータ５で比較すると（ステップＳ４）、それらの比較結果をエンコードして３ビットのコードｋ０を出力する（ステップＳ５）。そして、制御ロジック部８は、コードｋ０をｋ０レジスタに格納する（ステップＳ６）。

次に、制御ロジック部８は、コードｋ０に応じて加算データαを設定すると（ステップＳ７）加算データαをｄ４レジスタに格納し（ステップＳ８）、３点の基準電圧Ｎ１，Ｎ２，Ｎ３を選択すると、ＤＡＣ部７は基準電圧Ｎ１，Ｎ２，Ｎ３を出力する（ステップＳ９）。尚、加算データαは、Ａ／Ｄ変換データを最終的に１６ビットの連続的なデータ（−３２７６８〜３２７６７）として出力するために付与するものである。即ち、入力電圧Ｖinを８つのレンジ（レンジ幅のデータ値は「８１９２」）に分けて、２．５Ｖを基準にＡ／Ｄ変換しているので、２．５Ｖに係る境界では、±４０９６となっている。

次に、制御回路９は、マルチプレクサ１を基準電圧Ｎ１側（ＤＡＣ部７側）に切替える（ステップＳ１０）。すると、パルス位相差符号化回路１０１は、基準電圧Ｎ１をデータｄ１にＡ／Ｄ変換し（ステップＳ１１）、補正演算回路１２は、そのデータｄ１をｄ１レジスタに格納する（ステップＳ１２）。続くステップＳ１３〜Ｓ１５，並びにステップＳ１６〜Ｓ１８では、基準電圧Ｎ２，Ｎ３について同様にＡ／Ｄ変換が行なわれ、変換データｄ２，ｄ３がｄ２，ｄ３レジスタに格納される。ここまでが処理（１）である（図５では丸数字で示す）。

次に、補正演算回路１２は、ｄ０〜ｄ４レジスタの内容をｄ０’〜ｄ４’レジスタに転送する（ステップＳ１９）。但し、ｄ４レジスタからｄ４’レジスタへの転送は、制御ロジック部８と補正演算回路１２との間で行われる。それから、データｄ１〜ｄ３に基づいて、入力電圧Ｖinの変換データｄ０を補正するための補正式、即ち、２次関数式
ｙ＝−｛ａ×ｄ０^２＋ｂ×ｄ０＋ｃ｝＋α …（１）
の係数ａ，ｂ，ｃを計算して求める（ステップＳ２０，但し、図５の式表現は、レジスタｄ０’：ｄ４’を使用）。尚、（１）式の符号が（−）となっているのは、ＡＴＴ回路３において反転増幅が行われるためである。補正係数ａ，ｂ，ｃは、（２）〜（４）式によって計算される。

続いて、補正演算回路１２は、（１）式により入力電圧Ｖinの変換データｄ０を補正する演算を行ない（ステップＳ２１）、その演算結果ｙをｙレジスタに格納する（ステップＳ２２）。以上で一連の処理を終了するが、入力電圧Ｖinを順次Ａ／Ｄ変換する場合は、ステップＳ１７〜Ｓ２０の処理と並行して、次のＡ／Ｄ変換データを補正するための処理（１）を実行する。

即ち、図６に示すように、最初のＡ／Ｄ変換周期１では、入力電圧Ｖin１をＡ／Ｄ変換するのと並行して（ステップＳ１〜Ｓ３）、入力電圧Ｖin１が８つに分割された領域の何処に属するかが比較判定され（ステップＳ４〜Ｓ９）、その後に、基準電圧Ｎ１，Ｎ２，Ｎ３を順次Ａ／Ｄ変換する（ステップＳ１０〜Ｓ１８）。そして、次のＡ／Ｄ変換周期２では、入力電圧Ｖin２について上記と同様の処理が行なわれるのと並行して、入力電圧Ｖin１を補正するための補正係数ａ，ｂ，ｃの計算と、補正データ値ｙの計算とが行なわれ、Ａ／Ｄ変換周期２の終わりに、入力電圧Ｖin１の補正データ値ｙが得られる（ステップＳ１９〜Ｓ２２）。以上のようにして、ステップＳ１〜Ｓ１８の処理と、ステップＳ１９〜Ｓ２２の処理とがパイプライン方式で実行される。

図７は、（ａ）本発明の補正方式を採用した場合の非直線性誤差と、（ｂ）特許文献１の補正方式を採用した場合の非直線性誤差とを示すものである。図７（ｂ）に示す従来方式では、入力電圧０〜５Ｖに対して、基準電圧を、１．２５Ｖ，２，５Ｖ，３．７５Ｖの３点選択して補正指定いる。この場合、入力電圧が下限，上限に近付くにつれて誤差が大きくなっており（１７０ＬＳＢ〜−１００ＬＳＢ）、補正が適切に行なわれているとは言い難い。
これに対して、図７（ａ）に示す本発明の方式によれば、各電圧領域（１）〜（８）に亘って誤差は−１ＬＳＢであり、誤差が極めて小さく、高精度の直線性が得られるように補正されていることが明らかである。

以上のように本実施例によれば、並列比較回路４が、パルス位相差符号化回路１０１に入力される電圧Ｖinについて、予め想定される最大入力範囲０〜５Ｖを分割した８つの領域の何れに属するかを判定すると、制御ロジック部８及びＤＡＣ部７は、各領域に対応する少なくとも３点以上の基準電圧Ｎ１〜Ｎ３を選択して出力する。
そして、補正演算回路１２は、制御回路９によりマルチプレクサ１が基準電圧側を選択した場合、基準電圧を縦軸，Ａ／Ｄ変換されたデータを横軸にした２次元座標上で、３点の基準電圧Ｎ１〜Ｎ３に対応する座標点を通過する２次関数式を演算して決定し、マルチプレクサ１が入力電圧側を選択した場合にＡ／Ｄ変換されたデータを、その入力電圧Ｖinについて判定された領域に対応する２次関数式を用いて補正するようにした。従って、入力電圧領域の全域に亘って補正を高い精度で行ない、直線的な変換特性を得ることが可能となる。

また、出力データ補正装置１３が補正対象とするＡ／Ｄ変換回路を、リングゲート遅延回路１１０とカウンタ１１２とを備えて構成される、パルス位相差符号化回路１０１を用いてＡ／Ｄ変換を行なうものとする。即ち、リングゲート遅延回路１１０を構成する反転回路は、電源電圧が変動すると、信号の伝搬遅延時間が非直線的に変化するので、パルス位相差符号化回路１０１のＡ／Ｄ変換特性は非直線性を比較的顕著に示す。従って、本発明を極めて有効に適用できる。
そして、出力データ補正装置１３は、パルス位相差符号化回路１０１が入力電圧ＶinをＡ／Ｄ変換する毎に補正式を決定して補正するので、データの補正を高精度で行なうことができる。

（第２実施例）
図８乃至図１０は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第１実施例の出力データ補正装置１３は、（１）式を決定する補正係数ａ，ｂ，ｃを、入力電圧ＶinをＡ／Ｄ変換する毎に計算して求めた。これに対して、第２実施例の出力データ補正装置２１は、上記補正係数ａ，ｂ，ｃを、入力電圧Ｖinが属し得る８段階の領域について最初に計算しておき、補正計算時にそれらを利用する。
図８において、制御ロジック部８，制御回路９，補正演算回路１２は、制御ロジック部２２，制御回路２３，補正演算回路２４に置き換わっている。そして、並列比較回路４が出力する３ビットのコードは、制御ロジック部２２に替えて補正演算回路２４に出力されている。

次に、第２実施例の作用について図９及び図１０も参照して説明する。図５相当図である図９において、ステップＳ３０〜Ｓ４０の処理は、第１実施例のステップＳ９〜Ｓ２０と同様の処理である。但し、ステップＳ４０においては、ｄ０，ｄ４レジスタの転送は行なわない。最初のステップＳ３１では、制御ロジック部２２は、ＤＡＣ部７に対して電圧領域（１）に対応する３点の基準電圧Ｎ１，Ｎ２，Ｎ３を出力するためのデータを設定する。そして、ステップＳ４２では、計算した電圧領域（１）に対応する補正係数ａ，ｂ，ｃを、ａ１，ｂ１，ｃ１レジスタに格納する。

以上が電圧領域（１）に対応した処理である。続いて、電圧領域（２）〜（８）についても、制御ロジック部２２が、ＤＡＣ部７に設定するデータを、電圧領域（２）〜（８）に応じて順次切替えながら同様の処理を行なうが、図９に示す「領域（２）」の処理は、領域（１）に対応するステップＳ４１＿１，Ｓ４２＿１の処理と並行して実行される。そして、領域（２）に属するステップＳ４２＿２では、補正係数ａ，ｂ，ｃを、ａ２，ｂ２，ｃ２レジスタに格納する。

領域（８）に関するステップＳ４０の処理が終了すると、制御回路２３は、続くステップＳ４３〜Ｓ４８において第１実施例のステップＳ１〜Ｓ６と同様の処理を行い、入力電圧ＶinのＡ／Ｄ変換処理と並列比較処理とを実行する。ステップＳ４８に続くＳ４９では、領域（８）に対応するステップＳ４１＿８，Ｓ４２＿８の処理が完了するまで待機し、完了すると（ＹＥＳ）、補正演算回路２４は、入力電圧Ｖinが属する電圧領域に対応する補正係数ａ，ｂ，ｃを選択する（ステップＳ５０）。それから、続くステップＳ５１〜Ｓ５４において、ステップＳ７，Ｓ８，Ｓ２１，Ｓ２２と同様の処理を行う。

図１０は、図９の処理手順に対応するタイミングチャートである。最初に、電圧領域（１）〜（８）に対応する３点の基準電圧の選択と、補正係数ａ，ｂ，ｃの計算を行い、それから、入力電圧ＶinのＡ／Ｄ変換並びに属する領域の比較判定と、Ａ／Ｄ変換データの補正計算とを順次行なう。

以上のように第２実施例によれば、制御回路２３は、パルス位相差符号化回路１０１に入力する信号を最初に基準電圧側に切り換え、ＤＡＣ部７は、８つの電圧領域に対応する基準電圧を順次選択して出力する。そして、補正演算回路２４は、８つの領域に対応する２次関数式を順次決定してそれらの関数データを保持する。従って、予め決定された補正式により、Ａ／Ｄ変換データを迅速に補正することができる。

（第３実施例）
図１１乃至図１６は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第３実施例の出力データ補正装置３１では、ＡＴＴ回路３がゲイン１．０の反転バッファ３２に、ＤＡＣ部７，制御ロジック部８，制御回路９がＤＡＣ部（レベル変換手段）３３，制御ロジック部３４，制御回路３５に置き換わっている。そして、ＤＡＣ部３３は、バッファ（レベル変換手段）３６を介して反転バッファ３２の（−）端子に、入力電圧Ｖinが属する電圧領域に応じた加算電圧を出力するようになっている。

図１２及び図１３に示すように、第３実施例では、入力電圧Ｖinが属する電圧領域が異なる場合でも、加算電圧を変化させることで、パルス位相差符号化回路１０１に対する入力電圧が常に同じ範囲となるように調整する。そして、補正計算を行なうための３点の基準電圧Ｎ１，Ｎ２，Ｎ３は固定とする。
即ち、電圧領域（１）〜（８）に応じて、制御ロジック部３４並びにＤＡＣ部３３は、加算電圧を以下のように設定する。
電圧領域 加算電圧
（１） ４．６８７５Ｖ
（２） ４．０６２５Ｖ
（３） ３．４３７５Ｖ
（４） ２．８１２５Ｖ
（５） ２．１８７５Ｖ
（６） １．５６２５Ｖ
（７） ０．９３７５Ｖ
（８） ０．３１２５Ｖ
すると、反転バッファ３２に与えている基準電圧が２．５Ｖであるから、パルス位相差符号化回路１０１の入力電圧領域は、常に２．８１２５Ｖ〜２．１８７５Ｖとなる（図１３参照）。その結果、３点の基準電圧は、第１実施例において電圧領域（５）に対応するもの１種類だけを用意すれば対応可能となる。

次に、第３実施例の作用について図１４乃至図１６も参照して説明する。図５相当図である図１４では、先ず、ステップＳ６１〜Ｓ６３においてステップＳ４〜Ｓ６と同様の処理を行い、入力電圧Ｖinが属する電圧領域を判定すると、続くステップＳ６４で、電圧領域に応じて加算データ値αと共に加算電圧値を設定する。そして、加算データ値αをｄ４レジスタに格納すると（ステップＳ６５）、ＤＡＣ部３３は、加算電圧値をバッファ３６に出力する（ステップＳ６６）。それから、制御回路３５は、続くステップＳ６７〜Ｓ８２においてステップＳ１〜Ｓ３，Ｓ１０〜Ｓ２２と同様の処理を行う。
但し、ステップＳ８１における補正式は、（５）式となる。
ｙ＝−｛ａ×ｄ０^２＋ｂ×ｄ０＋ｃ｝／５＋α …（５）
ここで、（１）式に対して１／５を乗じる項が入っているのは、第１実施例と同様の変換結果を得るためであり、これは、第１実施例で使用したＡＴＴ回路３におけるゲイン１／５の替わりである。またこの場合、係数ａ，ｂを求める（２）式，（３）式において、右辺第１項の分子の数値「４０９６」は、５倍の「２０４８０」とする。

また、ステップＳ６１〜Ｓ７８を入力電圧Ｖin１に対する処理（１）として、ステップＳ７９〜Ｓ８２の処理を、次の入力電圧Ｖin２に対する処理（１）と並行して処理する点は、第１実施例と同様である。

図１５には、タイミングチャートを示す。各Ａ／Ｄ変換周期では、入力電圧Ｖinが属する電圧領域を判定して加算電圧値を設定し、その加算電圧をＤＡＣ部３３が出力している状態で入力電圧ＶinをＡ／Ｄ変換する。その後に、基準電圧Ｎ１，Ｎ２，Ｎ３を順次Ａ／Ｄ変換して補正係数ａ，ｂ，ｃを求め、補正計算を行なう。
図１６は、図７（ａ）相当図である。第３実施例の場合、補正精度は第１実施例に比較すると若干劣っているが、これは、第１実施例のように、ＡＴＴ回路３におけるゲイン１／５が作用していない結果、補正精度の誤差がよりシビアに反映されている結果と推察されるが、従来技術に比較すれば大きく改善されていることは明らかである。

以上のように第３実施例によれば、ＤＡＣ部３３は、並列比較回路４により判定された電圧領域に対応する調整電圧を入力電圧Ｖinに加算して、パルス位相差符号化回路１０１に入力される信号のレベルが所定範囲内となるように変換するので、補正式は、前記所定範囲についてのみ決定しておけば良く、補正演算処理を軽減することができる。
また、制御回路３５は、パルス位相差符号化回路１０１が新たな入力電圧ＶinについてＡ／Ｄ変換を行なう毎に基準電圧側を選択し、補正式決定手段は、その際に得られたＡ／Ｄ変換データに基づき２次関数式を新たに演算する。従って、補正演算回路１２は、パルス位相差符号化回路１０１が最近の状態で変換を行なった結果に基づいて補正式を得るので、その補正式を使用してより精度の高い補正を行なうことができる。

（第４実施例）
図１７及び図１８は本発明の第４実施例を示すものであり、第３実施例と異なる部分について説明する。第４実施例は、第３実施例の構成において、第２実施例と同様に補正係数ａ，ｂ，ｃの計算を最初だけ行なう場合を示す。図１７では、最初に基準電圧Ｎ１，Ｎ２，Ｎ３に基づき補正係数ａ，ｂ，ｃを計算するため、ＤＡＣ部３３より加算電圧を出力する（ステップＳ９１）。この場合の加算電圧は、電圧領域（５）に対応する２．１８７５Ｖとする。それから、第３実施例と同様にステップＳ７０〜Ｓ７８を実行すると、データｄ１，ｄ２，ｄ３に基づき補正係数ａ，ｂ，ｃを計算する（ステップＳ９２）。

次に、第３実施例と同様にステップＳ６１〜Ｓ６９を実行すると、ｄ０，ｄ４レジスタの内容をｄ０’，ｄ４’レジスタに格納する（ステップＳ９３）。それから、ステップＳ８１と同様にして補正計算を行なうと（ステップＳ９４）、ステップＳ８２を実行する。また、ステップＳ９３，Ｓ９４，Ｓ８２と並行して、次の入力電圧Ｖinを変換・補正するための、ステップＳ６１〜Ｓ６９の処理を実行する。

また、図１８には、対応するタイミングチャートを示す。最初のＡ／Ｄ変換周期で基準電圧Ｎ１，Ｎ２，Ｎ３をＡ／Ｄ変換すると、次の変換周期で、入力電圧Ｖinの比較，加算電圧印加，Ａ／Ｄ変換を行なうと共に、補正係数ａ，ｂ，ｃを計算する。以降の周期では、入力電圧Ｖinの比較，加算電圧印加，Ａ／Ｄ変換を繰り返し実行するが、その間に１つ前の周期の補正計算を行なう。
以上のように第４実施例によれば、第３実施例の構成について、第２実施例と同様の効果を得ることができる。

（第５実施例）
図１９乃至図２１は本発明の第５実施例を示すものであり、第１実施例と異なる部分について説明する。第５実施例の出力データ補正装置４１は、第１実施例の出力データ補正装置にＲＯＭ４２を追加したもので、そのＲＯＭ４２には、パルス位相差符号化回路１０１によるＡ／Ｄ変換の分解能に応じた加算データαが記憶されている。

図２０は、ＲＯＭ４２に記憶されるデータの一例を示す。第１実施例ではＡ／Ｄ変換の分解能が１６ビット相当であったが、第５実施例では、分解能が例えば８ビットから２ビット刻みで１８ビットまでダイナミックに変更される場合を想定し、各分解能に応じた加算データαをＲＯＭ４２に記憶しておく。例えば、分解能が１４ビットの場合は１６ビットに対して１／４となるから、加算データαの値も１／４となっており、逆に１８ビットの場合は４倍となっている。また、（２），（３）式による係数ａ，ｂの計算には、分解納に応じた補正係数定数β（２．５Ｖ基準に対応する境界値，１６ビットでは「４０９６」）が必要となるから、定数βも併せてＲＯＭ４２に記憶させている。

尚、Ａ／Ｄ変換分解能は、その最大値はパルス位相差符号化回路１０１のハードウエア構成によって規定されるが、最大値から必要に応じて低下させることは切り替え用の構成を付加することで可能となる。
そして、ＲＯＭ４２に記憶されているデータは、外部より指定された分解能に応じたものが制御回路４３により読み出され、補正演算回路４４並びに制御ロジック部４５内部のレジスタ或いはＲＡＭに書き込まれるようになっている。

次に、第５実施例の作用について図２１も参照して説明する。図２１は図５相当図であり、制御回路４３は、ステップＳ１の実行前に、外部より指定されたＡ／Ｄ変換分解能に応じて、ＲＯＭ４２に記憶されているデータα，βを選択して読み出し、補正演算回路４４並びに制御ロジック部４５に書き込みセットする（ステップＳ１０１）。そして、制御ロジック部４５は、ステップＳ６を実行すると、コードｋ０に応じて制御回路４３によりセットされたデータ群より加算データαを設定してから（ステップＳ１０２）ステップＳ８を実行する。

以上のように第５実施例によれば、ＲＯＭ４２に、Ａ／Ｄ変換分解能に応じた加算データα及び定数βを記憶させ、制御回路４３が指定された分解能に対応するデータをＲＯＭ４２から読み出して補正演算回路４４並びに制御ロジック部４５にセットするので、分解能をダイナミックに変更することができる。

（第６実施例）
図２２は本願発明の第６実施例を示すものであり、第５実施例と異なる部分について説明する。図２２は図２１相当図であり、第５実施例のステップＳ１０１，Ｓ１０２に相当するステップＳ１０３，Ｓ１０４が、ステップＳ１９’，Ｓ２０の間に挿入されている。また、ステップＳ８は削除されており、ステップＳ１９’では、「ｄ４レジスタ→ｄ４’レジスタに格納」に替えて、「ｋ０レジスタ→ｋ０’レジスタに格納」を実行する。そして、ステップＳ１０４では、ｋ０’レジスタ値に応じて制御回路４３によりセットされたデータ群より加算データαを設定する。
以上のような第６実施例によれば、第５実施例と同様の効果が得られる。

（第７実施例）
図２３は本願発明の第７実施例であり、第３実施例の構成に第５実施例を適用した場合の図１９相当図である。この場合、出力データ補正装置５１は、第５実施例と同様のＲＯＭ４２，補正演算回路４４を備え、制御回路３５に替わる制御回路５２が、指定された分解能に応じてＲＯＭ４２から読み出したデータを補正演算回路４４，制御ロジック部５３にセットする。

そして、第５実施例のステップＳ１０１に対応する処理は、図１４に示すフローチャートの最初に実行し、ステップＳ１０２に対応する処理は、ステップＳ６４に替えて実行すれば良い。
以上のように構成される第７実施例によれば、第３実施例の構成においても第５実施例と同様の効果を得ることができる。

（第８実施例）
図２４乃至図２７は、本発明の第８実施例を示すものである。第８実施例は、入力電圧Ｖinの変換データｄ０を補正するための補正式に１次関数式（ｎ＝１）を用いた場合を示す。即ち、１次関数式
ｙ＝ａ×ｄ０＋ｂ …（６）
の係数ａ，ｂを計算して求める。但しこの場合、関数は直線であるから、３点の基準電圧Ｎ１，Ｎ２，Ｎ３をＮ２で分けて、Ｎ２，Ｎ３を通る第１関数式と、Ｎ１，Ｎ２を通る第２関数式とを個別に求める。すなわち、第１関数式の係数ａ１，ｂ１については（７），（８）式で求め、
ａ１＝（４０９６）／（Ｎ２−Ｎ３） …（７）
ｂ１＝ ４０９６−（ａ１×Ｎ２）＋α …（８）
第２関数式の係数ａ２，ｂ２については（９），（１０）式で求める。
ａ２＝（４０９６）／（Ｎ１−Ｎ２） …（９）
ｂ２＝ ４０９６−（ａ２×Ｎ２）＋α …（１０）
そして、加算データαは、図２４に示すようになる。Ａ／Ｄ変換の分解能は１６ビットに対応するが、関数式を第１，第２の２つに分けるため、「β＝４０９６」に対してデータ値が２倍となっている。また、Ａ／Ｄ変換基準の２．５Ｖに対応する範囲では、α＝「０」に設定するので、データ値の正負分布が非対称となっている。
（７）〜（１０）式による演算は、例えば図５のフローチャートにおけるステップＳ２０，Ｓ２１を、図２５に示すようにステップＳ２０’，Ｓ２１’に置き換えることで実行する。

図２６は、入力電圧Ｖｉ＝０Ｖ〜５Ｖに対して、パルス位相差符号化回路１０１がＡ／Ｄ変換を行った結果出力されるデータ（コード）Ｎを示すものであり（図７（ｂ）に示す誤差を含んだ変換データの即値）、破線で示す理想直線に対してずれが生じていることが判る。そして、図２７は、第８実施例による補正を行った場合と、補正を行わない従来技術との誤差精度を比較したものであり、１次関数を用いて補正を行った場合でも従来技術に対して誤差が大幅に小さくなっている。
尚、第８実施例の場合、補正式に１次関数式を用い、３点の基準電圧Ｎ１，Ｎ２，Ｎ３に対して、Ｎ２で２つに分けた領域毎に補正式を求めているので、「ｎ次関数式」は不連続な関数となっている。

以上のように第８実施例によれば、基準電圧を縦軸，Ａ／Ｄ変換されたデータを横軸にした２次元座標上で、３点の基準電圧Ｎ１，Ｎ２，Ｎ３をＮ２で分けて、Ｎ２，Ｎ３を通る第１関数式と、Ｎ１，Ｎ２を通る第２関数式とを個別に演算して決定し、パルス位相差符号化回路１０１がＡ／Ｄ変換したデータを、その入力電圧Ｖinについて判定された領域に対応する２つの１次関数式を用いて補正するようにした。従って、第１〜第７実施例とほぼ同様の効果を得ることができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
基準電圧は、１つの領域について４点以上設定しても良い。
Ａ／Ｄ変換回路は、パルス位相差符号化回路１０１を用いるものに限らず、Ａ／Ｄ変換特性が非直線性を示すものであれば適用が可能である。
入力電圧Ｖinの範囲は、０〜５Ｖに限ることはない。
また、Ａ／Ｄ変換回路についても１６ビット構成に限ることはなく、変換ビット数は、個別の設計に応じて適宜変更して実施すれば良い。
ＤＡＣ部７よりマルチプレクサ１に出力する信号端子は１本として、ＤＡＣ部７側において、１つの領域につき出力する基準電圧を、順次切替えるように構成しても良い。

第１実施例において、Ａ／Ｄ変換回路の入力電圧領域が入力電圧Ｖinの範囲と一致する場合は、ＡＴＴ回路３は不要である。
第５〜第７実施例において、ＲＯＭ４２に記憶される分解能に応じたデータ群は、分解能の設定を適宜変更しても良い。
補正に用いる関数式の次数ｎは、「１」又は「２」に限ることはない。
第８実施例に第５実施例を適用しても良い。

本発明の第１実施例であり、Ａ／Ｄ変換回路並びにデータ補正装置の構成を示す図 パルス位相差符号化回路の詳細構成を示す図 並列比較回路の詳細構成を示す図 分割された入力電圧範囲に応じて設定される基準電圧を示す図 出力データ補正装置の処理内容を示すフローチャート 図５の処理に対応するタイミングチャート （ａ）は第１実施例の補正方式，（ｂ）は特許文献１の補正方式を採用した場合の非直線性誤差を示す図 本発明の第２実施例を示す図１相当図 図５相当図 図６相当図 本発明の第３実施例を示す図１相当図 図４相当図 入力電圧Ｖinと、パルス位相差符号化回路の入力端子に直接入力される電圧範囲との関係を示す図 図５相当図 図６相当図 図７（ａ）相当図 本発明の第４実施例を示す図５相当図 図６相当図 本発明の第５実施例を示す図１相当図 ＲＯＭに記憶されるデータの一例を示す図 図６相当図 本発明の第６実施例を示す図２１相当図 本発明の第７実施例を示す図１９相当図 本発明の第８実施例を示す図４相当図 図５に示すフローチャートの一部を置き換えて示す図 入力電圧Ｖｉに対して、パルス位相差符号化回路がＡ／Ｄ変換を行った結果出力されるコードＮを示す図 図７相当図

符号の説明

図面中、１はマルチプレクサ（入力切換え手段）、４は並列比較回路（判定手段）、７はＤＡＣ部（基準電圧設定手段）、８は制御ロジック部（基準電圧設定手段）、９は制御回路（入力切換え手段）、１２は補正演算回路（補正式決定手段，補正手段）、１３，２１は出力データ補正装置、２２は制御ロジック部（基準電圧設定手段）、２３は制御回路（入力切換え手段）、２４は補正演算回路（補正式決定手段，補正手段）、３１は出力データ補正装置、３３はＤＡＣ部（レベル変換手段）、３４は制御ロジック部（基準電圧設定手段）、３５は制御回路（入力切換え手段）、３６はバッファ（レベル変換手段）、４１は出力データ補正装置、４３は制御回路（入力切換え手段）、４４は補正演算回路（補正式決定手段，補正手段）、４５は制御ロジック部（基準電圧設定手段）、５１は出力データ補正装置、５２は制御回路（入力切換え手段）、５３は制御ロジック部（基準電圧設定手段）、１０１はパルス位相差符号化回路（Ａ／Ｄ変換回路）、１１０はリングゲート遅延回路（パルス周回回路）、１１２はカウンタを示す。

Claims (11)

1. アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路の非直線性を補正する装置において、
   前記Ａ／Ｄ変換回路に入力される電圧が、予め想定される最大入力範囲を複数に分割した何れの領域内にあるかを判定する判定手段と、
   前記複数の領域について、各領域に対応する少なくとも３点以上の基準電圧を選択して出力する基準電圧設定手段と、
   前記Ａ／Ｄ変換回路に入力する信号を、入力電圧側と前記基準電圧側とに切換える入力切換え手段と、
   この入力切換え手段が前記基準電圧側を選択した場合、前記基準電圧を縦軸に、前記Ａ／Ｄ変換回路により変換されたデジタルデータを横軸にした２次元座標上で、前記３点以上の基準電圧に対応する座標点を通過するｎ次関数式を演算して決定する補正式決定手段と、
   前記入力切換え手段が前記入力電圧側を選択した場合に前記Ａ／Ｄ変換回路により変換されて得られたデジタルデータを、前記入力電圧について前記判定手段により判定された領域に対応するｎ次関数式を用いて補正する補正手段とを備えたことを特徴とするＡ／Ｄ変換回路の出力データ補正装置。
2. 前記入力切換え手段は、前記Ａ／Ｄ変換回路に入力する信号を、最初に前記基準電圧側に切り換え、
   前記基準電圧設定手段は、前記複数の領域に対応する基準電圧を順次選択して出力し、
   前記補正式決定手段は、前記複数の領域に対応するｎ次関数式を順次決定してそれらの関数データを保持することを特徴とする請求項１記載のＡ／Ｄ変換回路の出力データ補正装置。
3. アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路の非直線性を補正する装置において、
   前記Ａ／Ｄ変換回路に入力される電圧が、予め想定される最大入力範囲を複数に分割した何れの領域内にあるかを判定する判定手段と、
   前記Ａ／Ｄ変換回路に入力される信号のレベルが所定範囲内となるように、入力信号レベルを変換するレベル変換手段と、
   前記入力信号レベルの所定範囲について、少なくとも３点以上の基準電圧を設定する基準電圧設定手段と、
   前記Ａ／Ｄ変換回路に入力する信号を、入力電圧側と前記基準電圧側とに切換える入力切換え手段と、
   この入力切換え手段が前記基準電圧側を選択した場合、前記基準電圧を縦軸に、前記Ａ／Ｄ変換回路により変換されたデジタルデータを横軸にした２次元座標上で、前記３点以上の基準電圧に対応する座標点を通過するｎ次関数式を演算して決定する補正式決定手段と、
   前記入力切換え手段が前記入力電圧側を選択した場合に前記Ａ／Ｄ変換回路により変換されたデジタルデータを、前記ｎ次関数式を用いて補正する補正手段とを備え、
   前記レベル変換手段は、前記判定手段により判定された領域に対応する調整電圧を、前記入力電圧に加算することを特徴とするＡ／Ｄ変換回路の出力データ補正装置。
4. 前記入力切換え手段は、前記Ａ／Ｄ変換回路が新たな入力電圧についてＡ／Ｄ変換を行なう毎に前記基準電圧側を選択し、
   前記補正式決定手段は、前記ｎ次関数式を新たに演算することを特徴とする請求項３記載のＡ／Ｄ変換回路の出力データ補正装置。
5. 前記Ａ／Ｄ変換回路は、
   入力信号を反転し且つ反転動作時間が電源電圧により変化する反転回路が複数個リング状に連結されると共に、該反転回路の一つが反転動作を外部から制御可能な起動用反転回路として構成され、該起動用反転回路の動作開始に伴いパルス信号を周回させるパルス周回回路と、
   このパルス周回回路内の各反転回路の電源線に接続され、前記アナログ信号を該各反転回路の電源電圧として印加するアナログ信号入力端子と、
   前記パルス周回回路内での前記パルス信号の周回回数をカウントし、該カウント結果をデジタルデータとして出力するカウンタと、
   前記起動用反転回路を動作させて前記パルス周回回路の周回動作を起動させる制御手段とを備え、
   前記デジタルデータをＡ／Ｄ変換結果の一部として出力するように構成されていることを特徴とする請求項１乃至４のいずれかに記載のＡ／Ｄ変換回路の出力データ補正装置。
6. 前記ｎを「２」に設定することを特徴とする請求項１乃至５のいずれかに記載のＡ／Ｄ変換回路の出力データ補正装置。
7. アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路について、Ａ／Ｄ変換の非直線性を補正する方法であって、
   前記Ａ／Ｄ変換回路に入力される電圧が、予め想定される最大入力範囲を複数に分割した何れの領域内にあるかを判定し、
   判定された前記領域に対応する少なくとも３点以上の基準電圧を選択し、前記基準電圧を縦軸に、前記Ａ／Ｄ変換回路により変換されたデジタルデータを横軸にした２次元座標上で、前記３点以上の座標点を通過するｎ次関数式を演算して決定し、
   前記Ａ／Ｄ変換回路がＡ／Ｄ変換したデジタルデータを前記ｎ次関数式に入力して演算することで、非直線性を補正することを特徴とするＡ／Ｄ変換出力データの補正方法。
8. アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路について、Ａ／Ｄ変換の非直線性を補正する方法であって、
   前記Ａ／Ｄ変換回路に入力される電圧について、予め想定される最大入力範囲を複数に分割した各領域に対応する少なくとも３点以上の基準電圧を選択し、前記基準電圧を縦軸に、前記Ａ／Ｄ変換回路により変換されたデジタルデータを横軸にした２次元座標上で、前記３点以上の座標点を通過するｎ次関数式を演算して、各領域に対応するｎ次関数式を予め決定し、
   前記Ａ／Ｄ変換回路に入力される電圧が、前記複数の領域の何れに属するかを判定し、
   前記Ａ／Ｄ変換回路がＡ／Ｄ変換したデジタルデータを、前記領域に対応するｎ次関数式に入力して演算することで、非直線性を補正することを特徴とするＡ／Ｄ変換出力データの補正方法。
9. アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路について、Ａ／Ｄ変換の非直線性を補正する方法であって、
   前記Ａ／Ｄ変換回路に入力される電圧が、予め想定される最大入力範囲を複数に分割した何れの領域内にあるかを判定し、
   前記Ａ／Ｄ変換回路に入力される信号のレベルが所定範囲内となるように、判定された領域に対応する調整電圧を、前記入力電圧に加算して入力信号レベルを変換し、
   前記入力信号レベルの所定範囲に対して、少なくとも３点以上の基準電圧を設定し、前記基準電圧を縦軸に、前記Ａ／Ｄ変換回路が前記基準電圧を変換したデジタルデータを横軸にした２次元座標上で、前記３点以上の基準電圧に対応する座標点を通過するｎ次関数式を演算して決定し、
   前記Ａ／Ｄ変換回路により変換されて得られたデジタルデータを、前記ｎ次関数式を用いて補正することを特徴とするＡ／Ｄ変換出力データの補正方法。
10. 前記Ａ／Ｄ変換回路が新たな入力電圧についてＡ／Ｄ変換を行なう毎に、前記ｎ次関数式を新たに演算し、その演算結果に基づいて補正を行なうことを特徴とする請求項８記載のＡ／Ｄ変換出力データの補正方法。
11. 前記ｎを「２」に設定することを特徴とする請求項７乃至１０のいずれかに記載のＡ／Ｄ変換出力データの補正方法。

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