JPS6058613B2 - アナログ−デジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ−デジタル変換器に関し、更に詳しく
いえば非常に精確な変換を行うことができ、集積回路技
術を利用できるアナログ−デジタル変換技術に関する。

例えば高速デジタルコンピュータにより処理するため、
およびデジタル表示器を作動させるためなどに用いるよ
うに、アナログ測定量を対応するデジタル信号に変換す
るために種々のアナログ−デジタル変換器（以下Ａ−Ｄ
変換器と記載する）が永年にわたつて使用されている。
いわゆる逐次近似形Ａ−Ｄ変換器は特にデジタルコンピ
ュータとのインターフェースとして、広範囲に使用され
ている。また、アナログ信号の大きさに対応するデジタ
ルカウントを発生するために、クロックパルス・タイミ
ング装置を有するランプ信号積分器を使用する変煉器も
かなり使用されている。時にはシングルランプＡ−Ｄ変
換器とも呼ばれるそのような積分形Ａ−Ｄ変換器の一例
においては、カウンタがクロックパルスをカウントして
いる間に、積分器の出力がアナログ信号に等しくなるま
で既知の基準信号が積分される。カウント数はアナログ
信号と既知の基準信号との比に等しく、したがつてアナ
ログ信号は容易に決定できる。各変換中に多重（連続）
積分ランプを実効する他の積分形Ａ−Ｄ変換器もある。
例えば米国特許第３０５１９３鰻に示されているような
１つのＡ−Ｄ変換器では、未知のアナログ信号が積分器
の入力側に連続して加えられ、それとは逆極性の基準信
号が積分器の入力側に断続的に加えられてその積分器の
出力側に鋸歯状波（すなわちランプアップ、ランプダウ
ン）を発生させる。基準信号の印加を適切に制御すると
により、ランプアップ（Ｒａｍｐ−Ｕｐ）とランプダウ
ン（Ｒａｍｐ−ＤＯｍｎ）の比を、既知基準信号から未
知アナログ信号の大きさを決定するために使用できる。
例えば米国特許第３３１６５４７号に示されているよう
な別のＡ−Ｄ変換器では、基準信号を加えることなしに
未知のアナログ信号が積分器の入力側に加えられ、クロ
ックカウントをフルスケールまで動作させることにより
決定される一定時間だけ積分器は動作させられる。次に
アナログ信号の積分器入力側への印加を停止し、逆極性
の基準信号を積分器の入力側に加えて、積分器を零レベ
ルすなわちスタートレベルまで一定のレートで徐々に戻
す。零レベルに達した時のカウンタのカウント数は、零
レベルに戻る？に要する時間を示し、それにより未知の
アナログ信号と既知基準信号との比を表す。米国特許第
３６７８５０６号に示されているような更に別のマルチ
ランプＡ−Ｄ変換器は、変換サイタルの終端て零レベル
を通過する時にある特定のランプレートを得るように、
３種類の連続するランプ勾配段階にわたつて動作する。
その他に一般的に使用される各種のＡ−Ｄ変換器もある
。これらについては、たとえばエイチ・エー●シユミツ
ト（Ｈ．Ａ．Ｓｃｈｍｉｄ）著１電子式アナログ−デジ
タル変換（ＥｌｅｃｔｒＯｎｉｃＡｎａｌＯｇ／Ｄｉｇ
ｉｔａｌＣＯｎＶｅｒＳｉＯｒｌＳ）Ｊｌｌ９７昨パン
●ノストランド●ラインホールド（ＶａｎＮＯｓｔｒａ
ｎｄＲｅｉｎ−ＨＯｌｄ）社発行、が参考になる。従来
のＡ−Ｄ変換器は各種の大きな欠点を有することが知ら
れている。

例えば、比較的確度の高い変換器は多くの用途にとつて
コストが高すぎる。安価な変換器は性能が低く、とくに
周囲温度の変化に伴う誤差のドリフトが存在する。ある
種の変換器では、デジタル形回路のようにはＩＣチップ
で容易には作ることができないある種のアナログ形回路
が大きな割合を占めることが一因となつて■Ｃ製作には
不適当である。典型的な市販の変換器も、アナログ入力
信号の極性に依つて積分器がスタートレベルに対して正
と負の両方の向きにランプすなわち一定の割合で上昇ま
たは下降することができることを要するから、双極性入
力信号を取り扱うにはあまり適さない。零レベルにおけ
るこの不連続のために更に誤差が増し、かつ特殊な回路
も使用するので変換器のコストはその分だけ高くなる。
本発明の一実施例では、いくつかの望ましい特徴を有す
る積分形Ａ−Ｄ変換器が得られる。

特に、有利な特徴は、Ａ−Ｄ変換器の回路中に大きな正
味オフセット電圧誤差の存在する中で、電圧（又は電流
）からデジタルカウントへ非常に精確な変換を行うこと
である。本発明の１つの特徴によれば、正味オフセット
電圧のタイミングをとられたディジタル測定量を得るた
めに、積分器はまず最初に、基準信号の連続する上昇お
よび下降積分を備える予備的な条件づけサイクルを通じ
て作動される。

この予備的な条件づけサイクルの結果は、その後の信号
積分サイクルの間、例えば未知アナログ信号の積分時間
を制御することにより、積分動作を制御するために採用
される。

この原理を適用することによつて、従来の積分形Ａ−Ｄ
変換器で通常遭遇する誤差を、零安定と、要求された場
合には利得安定度とに関してほぼなくすことができるこ
とが見出されている。本発明の別の特徴によれば、所定
の基準電圧レベル、例えばアース電位の一方の側でのみ
積分を行うように、積分器は作動される。

このＡ−Ｄ変換器の機能はいずれの極性の入力アナログ
信号に対しても同じであり、入力極性の検出と、それに
従つての変換回路の切換えとを行うために、何ら特殊な
装置を用意する必要はない。この一方の側でのみの積分
動作は、基準レベルに接近してそれに交わるランプは常
に同じ方向（すなわち極性）から同じ勾配で行われるよ
うなやり方で実行される。その同じ向きと勾配から零ラ
インすなわち基準レベルを積分器の出力が交差すると、
変換動作が開始される。このような構成によりＡ−Ｄ変
換器の構成要素の応答時間のばらつきに起因する誤差、
特にゼロクロス検出器としてのコンパレータの誤差が減
少する。一般的には、本発明は従来のＡ−Ｄ変換器の典
型的なアナログ形補償技術を使用するよりも、ある事象
の１タイミングョを制御することにより、潜存的な変換
誤差を補償する原理に基づいて処理するものである。

この事象のタイミングはデジタル的に決定される。周知
のようにアナログ技術と較べてデジタル技術の使用によ
り高精度を得ることがてきる。ここで開示する実施例は
、比較器の応答時間及び積分器の応答時間、すなわち、
積分器が１つの向きの直線ランプから逆の向きの直線ラ
ンプへ変化するのに要する時間の影響から大幅に解放す
る。従つて、本発明の目的は従来のＡ−Ｄ変換法におけ
る上記したような欠点を解消したり、少なくすることて
ある。

本発明の別の目的は高い性能を有し、妥当なコストて製
作できるＡ−Ｄ変換器を提供することである。

以下、図面を参照して本発明の詳細な説明する。

ます、第１図を参照すると、本発明のＡ−Ｄ変換器の１
例は３つの主な動作要素を有する。

１番上には積分ユニットが破線で囲まれ〃部分１０によ
り示される。

この積分ユニットは積分回路に信号を送るための適当な
スイッチング装置を含む。種々のスイッチがシーケンス
制御論理ユニット１２からの信号により作動される。こ
のユニットは制御タイマユニット１４と協動する。未知
アナログ信号Ｘが積分ユニット１０の入力端子２０に加
えられる。

シーケンス制御論理ユニット１２の出力端子２２には、
アナログ信号の大きさに数が対応するクロックパルス列
として出力デジタル信号が発生される。アナログ信号の
極性は隣接の出力端子２４に現れる２進信号により示さ
れる。積分ユニット１０は２つの演算増幅器Ａｌ，Ａ２
を含み、増幅器Ａ２は、入力抵抗Ｒ３と組合されて所望
のＲＣ積分時定数を定めるコンデンサＣ１で構成される
負帰還回路のために、積分回路として機能する。

増幅器Ａ２は出力ライン２８に、増幅器の入力信号に比
例するランプレート（勾配）と、実効入力極性により決
定されるランプの向きとを有するランプ信号を発生する
。

このＡ−Ｄ変換器の全体の動作は、第２図に示すタイミ
ング図を参照するとよく理解できる。

第２図の１番上には正と負のアナログ信号の対応するデ
ジタル数への変換中の、積分回路２６の出力電圧の波形
３０を示す。変換サイクルの開始に先立つて、積分器の
出力ライン２８は任意レベルＥｓの正電圧に保たれる。

この目的のために種々の手段を使用でき、一例として抵
抗Ｒ４が示されている。この抵抗Ｒ４の一方の端子はス
イッチ３２を介して増幅器Ａ２の出力側に接続されると
ともに、他方の端子は直列抵抗Ｒｌ，Ｒ２，Ｒ３を介し
て接地される。増幅器Ａ２の非反転入力側には一定の正
基準電圧Ｅが加えられ、，反転入力側は抵抗Ｒ３とＲ４
との接・続点に接続されるから、増幅器Ａ２の出力はＥ
よりも低い正の値Ｅｓに固定される。変換サイクルを開
始するために、従来の装置（図示せず）が作動されて、
スタート制御ライン４０にスタートパルスＳＰが加えら
れる。

第３図・も参照して、このスタートパルスは初期設定装
置を作動させて、関連する制御回路フリップフロップ（
以ＴＦＦと書く）を所定の初期状態にリセット（又はセ
ット）し、変換サイクルを開始する。パルスＳＰによる
初期化てＦＦ２〜ＦＦ７がリセノツトされ、ＦＦ９，Ｆ
ＦｌＯがセットされ、ゲートＧｌ７／Ｇｌ８，Ｇ２４／
Ｇ２５により形成されるＦＦがリセットされる。ゲート
Ｇｌ７／Ｇｌ８がリセットされると、出力ラインＨＳは
低レベルに移行してスイッチ３２を開き、ランプ動作を
行わせるために積分回路２６を自由にする。

ＦＦ５とＦＦ６もリセットされているから、ゲートＧｌ
３は高レベル信号ＲＳを発生して積分器の入力スイッチ
４２を閉じ、基準電圧Ｅをバッファ増幅器Ａ１の非反転
入力側に加える。増幅器Ａ１の負入力側は等しい値の抵
抗Ｒ１とＲ２との接続点に接続されているから、その出
力電圧は２Ｅとなる。この電圧は入力抵抗Ｒ３を通じて
増幅器Ａ２の負入力側に加えられるにの増幅器の正入力
側はＥに保たれている。）。したがつて、第２図に示す
ように、増幅器Ａ２の出力はＥｓから（上＋ｅ）に比例
するレートでランプダウン（すなわち負の向きへ）する
。ここにｅは積分回路の正味のオフセット電圧である。
このランプダウンのことを１フェーズ０ョと呼ぶことに
する。再び第３図を参照して、ライン２８に与えられる
積分器の出力信号は、比較器として構成されている増幅
器Ａ３の正入力側に加えられる。

この増幅器の反入力側は接地される。積分器のランプダ
ウン信号がアース電位（第２図のＥｒ）に達すると、比
較器Ａ３は１スタート信号ョＳＳとして機能する比較信
号を発生し、スタート時刻ＲＴＯョに変換サイクルを開
始する。変換サイクルの最初の部分は予備条件づけシー
ケンスより成る。

この予備条件づけシーケンスでは、その時に積分回路２
６に存在する全オフセット誤差を確定する目的で、入力
としてのアナログ信号が加えられることなしに積分器２
６は連続する２つの期間の間動作させられる。より詳し
くい．えば、スタート信号ＳＳがゲートＧｌ２に加えら
れ、その高いレベルの出力はゲートＧｌ４を介してＦＦ
６に加えられてＦＦ６をセットする。（ゲートＧ９とＧ
ｌ６の出力はこの時には高レベルとならないことに注意
されたい。その理由は制御信号．−ＡとＣがともに低レ
ベルだからである）。ＦＦ６がセットされると高レベル
の信号ムが発生される。この信号は増幅器Ａの入力側を
接地するように、入力スイッチ５０を閉じる。従つて、
この増幅器の出力は零となり、そのために積分増幅器Ａ
・２は正味の正入力電圧Ｅを受けて、第２図に示すよう
な正（上昇）ランプを行わせる。この上昇ランプの勾配
はＥ＋ｅに比例する。

この上昇ランプはＫ個のクロックパルスにより定められ
る一定時間中続けられる。グラフ３０に示すようにこの
第１の条件づけ期間を１フェーズＬと呼ぶことにする。
時刻Ｔ。

に続いてクロックパルス発生器１６がＫ個のクロックパ
ルスを発生し終わると、制御タイマユニット１４はタイ
ミング制御パルスＴＣＰｌを発生して、Ｔ１として示さ
れている時刻にフェーズ１の終りを示す。パルスＴＣＰ
ｌはライン５２を介してＦＦ２に加えられ、その出力を
高レベルノにさせる。この時にはＦＦ３とＦＦ４の出力
すなわち制御信号Ｂ，Ｃは低レベルのままである。制御
信号Ａが低レベルから高レベルに移行するとＦＦ６はリ
セットされ、出力小を低レベルにし、出力ＲＳを高レベ
ルにする。従つて、積分器の入力・スイッチ５０は開き
、入力スイッチ４２が閉じて増幅器Ａ１の正入力側に基
準電圧Ｅを与える。従つて回路の状態はフェーズ０の間
の状態に類似し、ラインン２８に与えられる積分器の出
力は元の基準レベルＥｒへ向かつてランプする、すなわ
゛ち一定の勾配で戻る。このランプ動作は（上＋ｅ）に
比例する勾配で行われる。このランプダウンの期間を１
フェーズ２ョと呼ぶことにする。制御ダイマユニツト１
４はスタート時刻Ｔ。の後のボ個のクロックパルスに対
応する時刻Ｔ２に、第２の制御パルスＣＰ２を発生する
。オフセット誤差ｅが負だとすると、ライン２８に予め
られる積分器の出力は、この時刻Ｔ２には基準電圧Ｅｒ
に既に到達してしまつている。また、ｅが正だとすると
時亥！１Ｔ２では第２図に示すようにダウンランプはな
お基準レベルよりも上にあり、時刻Ｔ３で基準レベルに
達するまでランプを継続する。時刻Ｔ２とＴ３との間の
時間差（ｎクロックパルスが含まれる）は、正味のオフ
セット電圧ｅと後述する関係がある。時刻Ｔ２がＴ３の
前の場合にはｎは正であり、時刻Ｔ２がＴ３より後の場
合にはｎは負である。フェーズ２の間はゲートＧ８の出
力は低レベルとなり、ゲートＧｌＯの出力は高レベルと
なる。

従つて、積分器の出力が基準レベルＥｒに達すると、そ
の結果得られる比較信号はゲートＧ９の出力を高レベル
にさせる（ゲートＧｌ２とＧｌ６の出力は低レベルを保
つ）。ゲートＧ９の高レベル出力はＦＦ５をセットし、
スイッチ信号ＸＳを高レベルとし、スイッチ信号ＲＳを
低レベルにする。そのためにスイッチ４２が閉じられ、
スイッチ６０が閉じられて未知アナログ信号ｘをバッフ
ァ増幅器Ａ１の正入力側に加える。この増幅器Ａ１の出
力は２Ｘとなり、この出力は入力抵抗Ｒ３を介して増幅
器Ａ２の負入力側に加えられる。増幅器Ａ２の正入力側
には基準電圧Ｅが加えられる。基準電圧ＥはＸがフルス
ケールのときの電圧２Ｘよりも大きいように選ばれるか
ら、積分器２６はＥ一２Ｘ＋ｅに比例する割合でランプ
アップする。アナログ信号Ｘを積分するためのこのアッ
プランプ期間を１フェーズ３ョと呼ぶことにする。この
フェーズ３は時亥１ｒＩ′４でタイミングパノレスＴＣ
Ｐ３が発生されるまで継続される。時刻Ｔ４における積
分器の出力レベルは信号の大きさを反映する。もしＸが
零だとすると、時刻Ｌにおける積分器の出力レベルは、
基準電圧Ｅの大きさにより決定されるある中間値ＬＯ（
第２図のグラフ３０）となる。ｘが正だとすると積分器
の出力レベルはＬより低い値Ｌ１であり、Ｘが負だとす
ると積分器の出力レベルはＬ。より高い値Ｌ２である。
いずれの場合でも、積分器の出力レベルは基準レベルＥ
ｒに対して常に正である。基準レベルから離れる両方向
において積分を行うことを要さずに、双極性入力性能を
与えるのはこの性質である。いわゆる二重勾配型と呼ば
れるある一般的な従来のＡ−Ｄ変換器では、積分器はい
ずれの極性の入力信号すなわち双極性入力を取り扱うた
めに、基準レベルから離れるいずれかの向きにおいて選
択的に積分するように構成される。そのようなＡ−Ｄ変
換器ては、積分の終わりにおける積分器の出力は入力信
号の大きさに直接対応し、デジタル出力は（選択された
極性の）既知の基準信号を積分器の入力として使用して
、基準レベルへ戻るまでの積分時間（クロックパルス）
をカウントすることにより取り出すことができる。以上
の説明から、本発明の新規なＡ−Ｄ変換器は全く異なつ
た態様て機能することが明らかであろう。

この新規なＡ−Ｄ変換器では、いずれの極性の入力信号
も単一極性（単一方向）積分を行う特殊な構成の結果、
積分器の出力レベルＬは信号Ｘの大きさには直接対応し
ない。積分器の出力レベルＬはｘに直接対応することは
ないが、それにもかかわらす出力レベルは信号ｘの大き
さ（及び極性）を表す信号成分を含み、この信号成分を
出力レベルＬから容易に取り出して、以下に説明するよ
うなやり方で所望のデジタル出力を容易に取り出すこと
が見出されている。この目的のために、積分器２６を上
＋ｅに比例するランプレートで、すなわちフェーズ０及
び２の期間と同じレートで基準レベルにランプバック（
フェーズ４）させるために、積分器２６は時刻Ｔ４で作
動される。

従来のＡ−Ｄ変換器のようにランプバックの間にクロッ
クパルスの数を単に測定することにより、またはランプ
バック時間とランプアップ時間との比をデジタル的に決
定することにより、所望のデジタル出力数は得られない
。その代わりに、本発明の更に別の特徴に従えば、時Ｉ
ｌｌｌＴ２−Ｔ４に等しい時間Ｔ４−Ｔ５が定められ、
積分器の出力がＥｒに交わる時刻Ｔ６と最後のタイミン
グパルスＴＣＰ，が発生される時刻Ｔ５との間に発生さ
れるクロックパルスの数Ｎをカウントすることによりデ
ジタル出力が取り出される。

クロックパルス数Ｎの極性（すなわち信号ｘの極性）は
それら２種類の事象のうちいずれかが先に発生するかに
より示される。Ｔ６がＴ５よりも先に生じたとするとＮ
は正であり、Ｔ５の後でＴ６が生じたとするとＮは負で
ある。本発明の特に重要な特徴に従つて、Ａ−Ｄ変換器
はこのデジタル数Ｎが、大きなオフセット誤差電圧ｅが
あるにもかわらず、アナログ信号Ｘの大きさの極めて正
確な表示を常に与えるように動作される。

一般的には、この結果は、フェーズ１と２において決定
される誤差信号ｎに従つて、信号Ｘが受ける（フェーズ
３）積分作用を制御することにより達成される。特に、
ここで説明している実施例では、これは直前のｎの決定
に従つてフェーズ３の積分期間の長さを自動的に調節す
ることにより行われる。

ここで説明している実施例の１つの変形では、フェーズ
４の積分期間は、時亥！ＲｒＯから？クロックパルス後
である時刻Ｔ４においてタイミング制御パルスＴＣＰ３
を発生し、ＴＯから駆クロツクパル″ス後である時刻Ｔ
５においてタイミング制御パルスＴＣＰ４を発生するよ
うに、制御タイマユニット１４をプリセットすることに
よる簡単なやり方で制御される。従つて、そのような構
成により、スタート時刻Ｔ。に続く４つの等しい長さの
期間（１，■，■，■）を構成するものとして、完全な
変換動作を見ることができる。（しかし、最後の期間■
が終わつても入力信号ｘが負の場合には、変換動作を実
際に完了できないことに注意すべきである。）これらの
等間隔の４つの期間は、タイミング制御パルスＴＣＰ発
生器として、Ｋ個のクロックパルス毎に制御パルスを発
生する簡単なＫ分の１分周カウンタを使用することによ
り、極めて容易に発生できる。このような構成によつて
全ての期間１，■，■，■はプリセット（固定）される
から、フェーズ３の間の信号Ｘの積分時間はｎの簡単な
引算関数であることは明らかである。

すなわち、信号Ｘはｋ−ｎに等しい期間だけ（Ｅととも
に）積分され、それによりｎに従つて信号Ｘの積分期間
を自動的に調節する。そのようにして積分動作を自動的
に調節するとにより、零オフセット誤差を非常によい精
度で補償し、かつ利得オフセット誤差をも極めてよく補
償する。更に別の性能の改善、とくに利得安定度に関す
る改善は、期間１と■を固定させたまま、数ｎに従つて
期間■と■の長さを自動的に制御すことにより達成でき
る。

更に詳しくいえば、この改善は期間■と■の長さがＫの
代わりに（Ｋ＋ｎ／２）クロックパルスに等しいように
、タイミング制御パルスＴＣＰ３とＴＣＰ４の発生を制
御することにより達成できる。そのような制御作用によ
り、Ａ−Ｄ変換器の実効オフセット誤差の変化によりひ
き起される出力数Ｎのどのような変化も十分に減少させ
ることを示すことができる。

期間■と■をそのように制御するための装置の例を、変
換の最終フェーズを実行し、デジタルカウントＮを発生
するために使用される回路装置例の説明とともに後に説
明する。本発明の実施例の説明に戻つて、タイミング制
一御パルスＴＣＰ２（時刻Ｔ２）は制御信号Ｂを高レベ
ルにし、次のタイミング制御パルスＴＣＰ３は制御信号
Ｃを高レベルにするから、信号Ａ，Ｂ，Ｃはフェーズ３
の終わりには全て高レベルである。従つて、ゲートＧｌ
ｌの出力は低レベルとなり、ＦＦ５をリセットしてスイ
ッチ信号ＸＳをターンオフし、スイッチ信号ＲＢをタン
−オンさせる。従つて積分器は再び向きを変え、勾配ｅ
上でダウンランプ（フェーズ４）を開始する。制御信号
Ｃが高レベルであるから、ゲートＧ８の出力は高レベル
であり、ゲートＧｌＯの出力は低レベルである。

従つて、積分器の出力が基準レベルＥｒに達すると、ゲ
ートＧｌ７とＧｌ６の出力は高レベルとなる。これによ
りＦＦ６とゲートＧｌ４を介してセットされ、かつゲー
トＧｌ７とＧｌ８で形成されるＦＦもセットされ、従つ
て信号小とＨＳをターンオフして積分器の出力をその初
期状態Ｅｓに復旧させる。ゲートＧｌ９の出力は、時刻
Ｔｓでタイミング制御パルスＴＣＰ４が発生された時に
高レベルとなり、積分器の出力が基準レベルＥｒを横切
つた時に比較器がその比較信号を発生した場合に、ゲー
トＧｌ７の出力は高レベルとなる。

どちらが先にきてもゲートＧ２Ｏの出力は低レベルとな
る。ゲートＧｌ７とＧｌ９の出力がともに高レベルとな
ると、ゲートＧ２ｌの出力は低レベルとなる。ゲートＧ
２Ｏの出力はＦＦ９のＤ入力側に加えられる。ＦＦ９は
クロックパルスの高レベルー低レベル遷移によりトリガ
される。従つて、ＦＦ９のＯ出力はゲートＧ２Ｏが低レ
ベルとなつた後の最初の負クロックパルスへの遷移によ
り高レベルとなり、それによりゲートＧ２３を可能状態
にして、出力端子２２に所望のデジタル数を表す一連の
クロックパルスを発生する。これらのクロックパルスは
、タイミング制御パルスＴＣＰ，と零交差比較信号（時
亥！ＩＴ６で生じる）の両者が発生させるまて継続され
る。この時に、ＦＦｌＯのＯ出力は高レベルとなつてＦ
Ｆ９をゲートＧ２２を介してリセットし、出力カウント
を終わらせる。この期間中に出力端子２２に与えられる
クロックパルス数Ｎはｘの大きさに対応する。アナログ
信号ｘの極性は、積分器の出力がタイミング制御パルス
ＴＣＰ４の前または後にＥｒを横切つたかに従つて、出
力端子２４に示される。比較信号はゲートＧｌ６を作動
させ、その高レベル出力はＦＦ７を作動させて、制御信
号Ａの状態を調べさせる（時刻Ｔ６で）。タイミング制
御パルスＴＣＰ４がまだ生じていないとすると、制御信
号Ａは依然として高レベルであり、ＦＦ７の出力は高レ
ヴルとなつて正極性を示す。タイミング制御パルスＴＣ
Ｐ４が既に生じているとすると、制御信号Ａは低レベル
になつてしまつているだろうし、それに従つてＦＦ７の
出力は低レベルとなり、負極性を示す。ＦＦ９とＦＦｌ
Ｏは比較器Ａ３の非同期動作を同期させる作用をするこ
とに注意されたい。

正または負の全ての入力に対して、この回路は最後の桁
の半分の大きさで切り捨て、切り上げを行う。例えば１
Ｉ２Ｌ．ＳＢよりも小さい入力に対して出力カウントは
生じない。入力がちようど１′２Ｌ．ＳＢよりも大きい
とすると、１つの完全な出力パルスが生ずる。第５，６
図は正と負の入力に対する回路の動作を示す波形図であ
る。ＦＦｌＯからの１変換完了ョ状態信号は、完全な出
力カウントパルス列が発生された後で起こる。変換の？
Ｂにおけるジッタをさせるために、クロックの位相は変
換の開始と同期させるべきである。

このために、ゲートＧ２４／Ｇ２５のＦＦはゲートＧｌ
２の出力によリセットされて、クロックパルス発生器を
変換サイクルと同相で再スタートさせる。このＦＦは変
換の終わりに状態信号によつてリセットされる。第４図
は前記のようにタイミング制御パルスＴＣＰｌ等を発生
するように構成された制御タイミングユニット１４の回
路の詳細を示す。

このユニットは２つの従続接続のカウンタ７０，７２を
含む。カウンタ７０は普通の２進カウンタである。カウ
ンタ７２は都合の良い任意のコードでカウントでき、カ
ウント数がＲ又はＲ−１のいずれかの時には常に高レル
の出力を発生するために、対応するデコーダ７４が設け
られる。カウンタ７０と７２がリセットされた状態から
スタートして、カウンタ７２はカウンタ７０が７個のク
ロックパルスをカウントするたびに、カウンタ７０から
パルスを１個受ける。

従つて１カウントニＲＪは７×Ｒ個のクロックパルスご
とに高レベルとなる。１カウントニＲョが高レベルとな
ると、ゲートＧ３の出力は高レベルとなつてゲートＧ４
の出力も高レベルにさせる。

これは、カウンタ７０のクロック入力側における記号に
より示されているように、クロックパルスの高レベルか
ら低レベルへの遷移時に起こる。クロックパルスの次の
低レベルから高レベルへの遷移においては、ＦＦｌのＱ
出力は高レベルとなつてＴＣＰｌパルスを発生し、ゲー
トＧ７を介してカウンタ７０，７２の両方をリセットす
る。

そのためにゲートＧ３，Ｇ４とＦＦｌのＤ入力側から１
カウントニＲＪ信号が除去される。クロックパルスの次
の低レベルから高レベルへの遷移においては、ＦＦｌの
Ｑ出力は低レベルとなり、カウントを再開できるように
する。

このように、更に別のＲＸ７個のパルスの後でＦＦｌは
タイミング制御パルスＴＣＰ２を発生する。この動作モ
ードでは、カウンタ７０，７２は簡単なＫ分の１分周カ
ウンタ（Ｋ＝ＲＸ２８）として動作することかは明らか
なであつて、前記した等しい長さの期間１，■を定める
。カウンタ７０，７２がこの動作モードを続けることが
許されるものとすると、更に２つの同一の期間■，■が
タイミング制御パルスＴＣＰ３，ＴＣＰ４により定めら
れる。先に注意したように、そのような一様期間動作に
より行われる誤差の補正は全く良好てあり、このやり方
は比較的簡単な計数回路しか必要としないという利点を
有する。しかし、より優れた誤差補正を行うために、期
間■，■の長さを期間１と■との間に発生される誤差カ
ウントに従つて制御する。

このために、時刻Ｔ３において（即ち、積分器の出力が
Ｅｒに戻つた時刻）、比較器Ａ３からの比較信号は、ゲ
ートＧ９から制御タイマユニット１４に連なるライン７
８に１誤差ロードョ信号を発生させる。ここで第４図を
参照して、この信号はその低レベルから高レベルへの遷
移の時に誤差レジスタ８０を作動させて、その時に２進
カウンタ７０に含まれている数をレジスタ８０にロード
させる。レジスタ８０は、ライン８２における制御信号
Ｂの状態によ”り示されるように、時刻Ｔ３における誤
差極性を示す付加的な２進ビットをＰで受ける。時刻Ｔ
３の時に制御信号Ｂが高レベルだとすると誤差は正であ
り、カウンタ７０からロードされる数はｎとなる。

この数は誤差レジスタ８０に口−ドされて１ビット下げ
られる。即ち、例えばカウンタ７０の７はレジスタ８０
内では７になり、以下同様である。従つて、カウンタ７
０内の数が２で割られるから、誤差レジスタ８０内の数
はｎ′２になる。ｊ この時には制御信号Ｂは両レベル
であから、ゲートＧ３はゲートＧ６の出力により動作不
能にされ、ゲートＧ１はゲートＧ５の出力により動作不
能にされる。

従つて、ゲートＧ１及びＧ３の何れもこれらの状態の下
で、タイミング制御パルスＴＣＰ３とＴＣＰ４を発生す
るためにＦＦｌを制御するように作動されることはでき
ない。その代わりに、ＦＦｌの制御は同等正比較器８４
の出力とデコーダ７４からの１カウントニＲＪラインと
に応じてゲートＧ２により行われる。同等性比較器８４
は誤差レジスタ８０の内容（即ち数Ｎｌ２を、２進カウ
ンタ７０内の数の下５桁のビットを構成するデジタル数
と比較する。

前記０誤差ロードョ信号の後で、カウンタ７０はが−Ｒ
個のクロックパルスの範囲にわたつてカウントを続ける
。このカウント中にＮｌ２に達するごとに１同等性ョ高
レベル信号が比較器８４により発生器されるが、１カウ
ントニＲＪはそれらの時刻に高レベルではないから、ゲ
ートＧ２はオンされない。最終的には７×Ｒ個のクロッ
クパルスでカウントニＲは高レベルとなる。

この時にカウンタ７０の内容はキャリーが生じて零にな
り、従つて、比較器８４からの同等性信号は低レベルで
ある。さらに別のＮｌ２個のクロックパルスの後では、
カウンタ７０内の数はＮＩ２であり、１同等性ョ信号は
高レベルとなる。この高レベルの信号は高レベルの０カ
ウントニＲョ信号とともにゲートＧ２をターンオンさせ
る。このためゲートＧ４の出力が高レベルになり、ＦＦ
ｌからタイミング制御パルスＴＣＰ３が発生され、カウ
ンタ７０，７２はリセットされる。そうすると次にこれ
らのカウンタは同一のシーケンスで動作してタイミング
制御パルスＴＣＰ４を発生する。従つて、この動作モー
ドではカウンタ７０と７２はクロック周波数をｋ＋ｎ′
２て割り、前記指定した要求に従つて期間■，■を発生
する。タイミング制御パルスＴＣＰ２が発生される前に
フェーズ２が完了される場合には、即ち積分器の出力が
期間■の終わる前にＥｒに達したとする．と、誤差信号
ｎは負となる。

このような状態の下では期間■，■の長さは長くするよ
りも短くすべきである。そのような負誤差を補正するた
めに、論理回路はＦＦｌのターンオフとタイミング制御
パルスＴＣＰ３，ＴＣＰ，の発生にゲートＧ１を使用す
−るように構成される。ゲートＧ２及びゲートＧ３はこ
のモードでは動作を停止させられる。この場合にはライ
ン７８にロード１誤差ロードョ信号が与えられる時に制
御信号Ｂはなお低レベル状態にあるから、誤差レジスタ
８０にロードされるＰビットは低レベルであり、ゲート
Ｇ５の出力は高レベルとなつてゲートＧ１の１つの入力
側に有する入力を与える。

ゲートＧ１の第２の入力側は２進カウンタ７０の最上位
のビットＭＢＳ（ｔ）の出力側に接続されているから、
６４個のパルスの各カウントサイクル中の３２個のクロ
ックパルスの後で、この入力側は高レベルとなる。ゲー
トＧ１の第３の入力側にはデコーダ７４からの１力ｊウ
ントニＲ上のラインに接続される。このラインは、カウ
ンタ７２がＲカウントに達する前の最後の６４個のクロ
ックパルスの期間に高レベルとなる。ゲートＧ１の第４
の入力側には制御信号Ｂが加えられる。この信号Ｂはタ
イミング制御パルスＴＣＰ２が生じた時に高レベルとな
り、第２の期間■を終わらせる。ゲートＧ１の第５の入
力側には比較器８４から１同等性ョ信号が加えられる。
１誤差ロードョ信号によりレジスタ８０にロードされる
数は、その時刻における実際の２進カウントである。

負の誤差に対しては正常な２進表記におけるこの数は実
際の誤差ではない。しかし、誤差レジスタ３０にロード
される数は、２進の２の補数であると考えると、所望の
誤差信号を表すことに注意すべきである。この事実を利
用して制御回路は、７誤差ロードョ信号が発生した時点
で制御信号Ｂが低レベルあることによつて誤差が負であ
ると示された時に、レジスタ８０にロードされた数と７
×Ｒのカウント数との差に等しいカウント数だけ、フル
カウントの完了前に先立つてタイミング制御パルスＴＣ
Ｐ３を発生するように構成することができる。即ち、以
下の説明から明らかなように、これらの回路は（ｋ−Ｎ
ｌ２）分周カウンタとして機能する。例を示すために、
誤差レジスタ８０に２進数１１０１１がロードされたと
仮定する（第４図にこの数を括弧で囲んで示す）。

この数は、２の補数として考えて、−５である（従つて
零に達するには更に５カウントを必要とすることを示す
）。この数をロードした後で、カウンタは動作を続け、
７×Ｒのカウント（この時にタイミング制御パルスＴＣ
Ｐ２が発生されて制御信号Ｂは高レベルとなる）を通過
し、次の期間■て再びカウントする。７×（Ｒ−１）ク
ロックパルスの後で、１カウントニＲ−１Ｊの出力ライ
ンは高レベルとなる。

更析には種々の時刻（ＴＯ，Ｔｌ等）と、前記した各種
の期間（時間）とを用いる。とくに第２図のグラフ３０
に示されている時刻と時間を用いる。特有の時刻を要約
するために次のような定義を行う。 実際の変換が開始
される時刻 周期ΔｔのクロックパルスをＫ１個カウン トしたタ
イミングカウンタにより定められ る時刻で、ｔ＝ｏか
らスタートする。

２Ｋ１のクロックパルスをカウントしたタイ ミングカ
ウンタにより定められる時刻で、ｔ＝０からスタートす
る。

息３し７＼（′４１１１皿皿ノ轟？轟し 基準レベルＥｒに（再び）達したことを比 較器が合
図する時刻。

２Ｋ１＋Ｋ２個のクロックパルスがカウント されたこ
とをタイミングカウンタが合図す る時刻。

２Ｋ１＋２Ｋ２個のクロックパルスがｔ＝ｏか らカウ
ントされたことをタイミングカウン 夕が合図する時刻
。

第３及び最終の時間に対して基準レベルに 達した比
較器により合図される時刻。

注：時刻Ｔ３は時刻Ｔ２の前または後に起こり得る。

同様に時亥１ｊＴ′６は時刻Ｔ５の前または後に起こり
得る。従つて、正または負であり得るＮとｎは上記の時
刻の定義と第２図には正として示してある。変換は別々
の３種類の信号の逐次積分よりなる。

それらは である。

ここに、Ｅは基準電圧（または電流）、ｘは変換すべき
未知電圧（または電流）、ｅはさけることのできない回
路オフセット電圧（または雷ｆ）である６
２Ｋ１ｅ この式の積分を実行し、ｎに（１）式を代人し、Ｎ最も
簡単な場合としてＫ１＝Ｋ２＝Ｋとする、すなわちタイ
マカウンタが簡単なＫ分の１分割カウニ（３）式の右辺
の中かつこ内の各項を級数展関し、Ｎ＝Ｋ？（１−α）
＋？α２ ・・・・（５）８信号Ｖの積分より成る
。

フェーズ２が終わると次の式を書くことができる。この
式に先に定義したパラメータを代人すると、
ｒ１） ※信号Ｖの積分より成る。

フェーズ４が終ると次の式を書くことができる。これに
先に定義したパラメータを代人すると次の式が得られる
。

″について解くと次式が得られる。

★ンタとすると、（２）式は次のようになる。

ｅ／Ｅ＝αと書くことにすると（３）式はこのＡ−Ｄ変
換器の性能は優秀ではあるが、次に示すように大幅に改
良できる。

ます最初に（１）式を級数展関することにより次式が得
られる。

ここにα＝ｅ／Ｅである。

（５）式について述べたことからｎは次のように書ける
。したがつて、変換のフェーズ３の初めには誤差項ｎの
非常に良い測定値が得られ、αに起因するとなる。

前記したようにαを非常に小さくできるから、この式は
非常に良い近似で次のようになる。Ｋ２＝Ｋ１（１＋ｅ
／Ｅ）＝Ｋ１＋Ｋｌｅ／Ｅとすることにより、この優れ
た結果が得られる。

（６）式に戻るとこれは次のようになることがわかる。
従つて、フェーズ２の終わりにｎの評価を持つことによ
り、変換の残りの部分に対して（８）式に従つてタイマ
カウンタの分周比を修正できる。これにより以前の利得
誤差係数は、零オフセット誤差係数と同じレベル、つま
りα２のオーダーまで減少される。以上行つた数学的な
解析は適切な係数数の厳密に数学的な取扱いを表わすも
のであり、上記解析中で注意したようにある程度の近似
と仮定を必然的に基にすることを理解すべきである。

従つて、結果は変換器の特性の確実に現実的な表現を与
えるものと信じられるが、本発明のどのような具体例に
おいても、実際の性能は理論上の性能から外れてもよい
ことに注意すべきである。従つて、先の数学的解析は、
本発明を具体化したあらゆる形式の装置の全ての面での
必然的に完全な説明である、といういい方はここではし
ていない。それよりも、この解析は本発明の詳細な説明
したた実施例が動作する態様をよく理解することを可能
にする補足的な情報を提供することを目的とするもので
ある。以上本発明の詳細な説明したが、以下に本発明の
主な実施の態様を記載する。

３利得誤差を補正することが可能となる。

さて、（２）式を展関すると、 Ｋ２＝（１＋ｅ／Ｅ）Ｋｌとしてこれを上式に代人する
と、この式にα＝ｅ／Ｅを代人すると、 の式を級数展関すると 号が前記積分器に加えられている時間の長さを調整する
ことにより制御されてなる方法。

（３）態様（１）に記載の方法において、前記測定サイ
クル中に前記未知信号を前記積分器に加えることより前
記積分器のランプアップが発生され、前記ランプバック
は積分器に基準信号を加えることにより行われ、（ａ）
前記測定サイクル中の基準への復帰と、（ｂ）前記測定
サイクルのスタートに続く基準時間との間のクロックパ
ルス数に従つてデジタル出力信号が発生され、前記積分
動作は、前記予備変換サイクルの終わりに前記基準レベ
ルへの前記積分器出力の復帰に応答して、少なくとも一
部は前記測定サイクルのスタートにより制御され、前記
予備変換器のスタートにより制御され、前記予備変換サ
イクルの終わりに続く所定の長さの時間で前記測定期間
を終わらせてなる方法。

（４）態様（３）に記載の方法において、前記期間の長
さは前記よび変換サイクル中に発生される前記クロック
パルス時間により決定され、それにより積分動作はデジ
タル的に測定されるオフセット誤差に従つて前記アナロ
グ信号の積分の開始時刻と終了時刻との両方を調節する
ことにより制御されてなる方法。

（５）態様（３）に記載の方法において、測定サイクル
中の前記ランプアップの終了と前記基準時間の発生との
間の時間長を、前記予備変換サイクル中に定められたク
ロックパルス時間に従つて自動的に制御する過程を含ん
でなる方法。

（６）態様（３）に記載の方法において、前記予備変換
サイクル中のランプアップは一定の時間だけ前記積分器
に基準信号を加えることにより発生されてなる方法。

（７）測定サイクル中に未知アナログ信号と基準信号を
積分器に制御可能なように加えて、その積分器をまず最
初に基準レベルから離れる向きに次第に変化させ、それ
からその基準レベルへ向かつて戻るように次第に変化さ
せ、積分器の動作のタイミングをとるため、および前記
未知アナログ信号の制御の下に前記積分器が作動されて
いる期間中に累積された積分量により反映される前記未
知アナログ信号の大きさを示す時間測定値に従つてデジ
タル出力信号を発生するためのクロックパルス発生器も
含まれ、前記測定サイクルに先立つ予備変換サイクル中
に前記積分器を動作させる第１装置と、前記測定サイク
ル中に前記積分器を動作させる第２装置とを有し、前記
予備変換サイクルでは、（ａ）前記基準レベルの復帰時
刻と、（ｂ）前記予備変換サイクルのスタート時刻との
間のクロックパルス時間により示されるオフセット誤差
のデジタル測定値を発生させるために、前記積分器の出
力を基準レベルから離れる向きに次第に変化させ、それ
から前記基準レベルへ向かつて次第に復帰させるように
、前記未知信号なしに前記基準信号が前記積分器に加え
られることを特徴とするアナログ−デジタル変換器。

′，）態様（７）に記載の装置において、前記未知信号
が前記積分器に加えられている時間の長さを調節すると
により、前記測定サイクル中の前記積分動作を制御する
ために前記クロックパルス時間に応答する装置を備えて
なる装置。

ｊ）態様（７）に記載の装置において、前記積分器に前
記未知アナログ信号を加えることにより前記積分器のラ
ンプアップを生じさせ、かつ積分器に基準信号を加える
ことにより前記ランプバックを発生させるために前記測
定サイクル中に動作する装置と、前記予備変換サイクル
の終わつた時に前記積分器出力の基準レベルへの復帰に
応じて前記測定サイクルを開始させ、前記予備変換サイ
クルの終わりに続く所定の時間に前記測定時間を終わら
せることにより、少なくとも部分的に前記積分動作を制
御する装置とを更に備え、デジタル出力は（ａ）前記測
定サイクル中の基準への復帰と、（ｂ）前記測定サイク
ルの開始にづく基準時間との間におけるクロックパルス
数に従つて発生されてなる装置。

０態様（９）に記載の装置において、前記予備変換サイ
クル中に発生される前記クロックパルス時間により前記
期間を決定し、それによりデジタル的に測定されるオフ
セット誤差に従つて前記アナログ信号の積分の開始時刻
と終了時刻とを調整することにより積分動作を制御する
装置を備えてなる装置。

Ｄ態様（９）に記載の装置において、測定サイクル中の
前記ランプアップの終わりと前記基準時刻の発生との間
の時間長自動的に制御するために前記クロックパルス時
間に応答する装置を備えてなる装置。

（１２）態様（９）に記載の方法において、前記積分器
に一定時間だけ基準信号を加えることにより、前記予備
変換サイクル中にランプアンプを発生する装置を備えて
なる装置。

（１３）積分器と、この積分器がある所定の時間だけ１
つの向きに一定の傾斜割合で基準レベルまでレベルを変
えられる１つの期間、およびその後に逆向きにその積分
器が一定の傾斜割合でレベルを変えられる他の１つの期
間の連続する２つの期間より成る動作サイクルの間開始
時から前記積分器を動作させる装置と、積分器の入力側
に所定の長さの第１期間中に１つの極性の基準信号を加
えるとともに所定時間だけ未知アナログ信号を加える装
置と、第２の期間中積分器に前記１つの極性とは逆極性
の基準信号を与えて前記基準レベルまで前記積分器を逆
向きに一定の傾斜割合でレベルを変化させる装置と、前
記積分器の出力側に結合されて積分器の出力が前記基準
レベルに戻つたときに比較信号を発生する比較器と、前
記第１期間の終りに続く所定の時刻にタイミング制御パ
ルスを発生するクロック装置と、このクロック装置に結
合されて前記比較器の出力により制御されて前記タイミ
ング制御パルスと前記比較信号の発生との間のクロック
パルスの数を表すデジタル出力信号を発生するデジタル
化装置とを備えることを特徴とするアナログ−デジタル
変換器。

（１４）態様（１３）に記載の装置において、前記基準
レベルから前記１つの向きにずれているレベルに前記積
分器の出力をセットするために前記開始時刻よりも前に
動作でき、前記逆向きで前記基準レベルへ向かつて前記
積分器をランプさせる装置を含む初期設定装置と、この
初期設定装置の動作に応答して前記積分器の出力が前記
基準レベルに達した時に前記比較器の出力に応答して開
始信号を発生し、前記Ａ−Ｄ変換器のために開始時刻を
示す信号発生器と、前記動作サイクルの間前記Ａ−Ｄ変
換器を作動させるために前記開始信号により動作できる
装置とを備えてなる装置。

（１５）未知アナログ信号が積分回路に加えられて、そ
の積分回路をアナログ信号の大きさに関連するランプレ
ートで基準レベルから一定の速さで離れさせ、かつクロ
ックパルス発生器が作動される測定時間であつて、前記
クロックパルス発生器は作動により前記測定時間中に累
積された積分量に応答するデジタル信号を発生する前記
測定時間を含む測定サイクルの間変換器を作動させてな
る未知アナログ信号を対応する信号に変換する技術であ
つて、積分回路中のオフセットに起因する誤差の量を減
少させるための前記未知アナログ信号の印加前に積分回
路を動作させる方法において、前記積分回路の出力を基
準レベルから次第に遠ざけるために与えられた極性を持
つ基準信号を第１の準備期間の間前記積分器に与える過
程と、前記積分回路の出力を前記基準レベルへ戻すため
に前記与えられた極性とは逆の極性を持つ第２の基準信
号を前記第１の準備期間に続く第２の準備期間の間前記
積分回路に加える過程と、この後で前記積分回路の出力
の前記基準レベルへの復帰と前記第１の準備期間の終り
に続く所定期間の終りとの間の時間長に従つて前記積分
回路の積分動作を制御して、前記時間長により示される
オフセットの変化を補償するために前記測定サイクルの
間前記積分回路を動作させる過程とを備えることを特徴
とする積分回路を動作させる方法。

１６）態様（１５）に記載の方法において、前記測定サ
イクル中の前記積分動作は前記測定期間の長さを調節す
ることにより制御されてなる方法。

１７）態様（１５）に記載の方法において、前記第１お
よび第２の期間は予め設定された（固定）時間であり、
前記積分動作は前記積分回路出力の前記基準レベルへの
復帰に応答する前記測定期間の開始と、前記第２の予備
期間の終りに続く所定の長さの時間における前記測定期
間の終りとにより制御されてなる方法。

１８）態様（１７）に記載の方法において、前記所定の
長さの時間は、前記積分回路の前記基準レベルへの前記
復帰と、前記第１の期間の終りに続く前記所定時間の終
りとの間の時間長に従つて自動的に制御されてなる方法
。

１９）少なくとも１つの基準信号と未知信号とを含む連
続する信号を受けて１つの極性領域内で基準レベルから
一定の勾配で上昇し、かつその基準レベルへの一定の勾
配で戻るようにされる積分器と、この積分器の出力側に
結合されて出力信号が基準レベルに戻る時刻を検出する
比較器と、時間間隔を測定して希望のデジタル数を発生
するためのクロックパルス装置、積分器とクロックパル
ス装置の動作を制御する制御回路装置と、変換動作中に
前記基準レベルへ戻る動作の終りに前記積分器の出力が
基準レベルに達した時に前記制御回路装置に制御論理信
号を加えるために前記比較器の出力側を前記制御回路装
置に結合するための装置とを有するアナログ−デジタル
変換器において、変換動作の前に動作して前記基準レベ
ルに対する一定勾配のレベル変化と同じ極性領域内で前
記基準レベルからずれている所定レベルに積分器の出力
をオフセットするように動作できる第１装置と、前記積
分器の出力を前記所定レベルから前記基準レベルへ向か
つて一定の勾配で変化させるためにスタート信号に応答
する第２装置と、変換動作を開始させるかめの装置を含
み、前記第２装置の制御の下に前記積分器の出力が基準
レベルに達した時に前記比較器の出力に応答する第３装
置とを備えることを特徴とするアナログ−デジタル変換
器。

（２０）態様（１９）に記載の装置において、前記第３
の装置は前記クロックパルス装置からのクロックパルス
のカウントを開始させる装置を含んでなる装置。

（２１）態様（１９）に記載の装置において、未知アナ
ログ信号を加えられることにより前記アップランプを行
わせ、かつ前記積分器に前記基準信号を加えることによ
り前記ダウンランプを行わせる装置が含まれてなる装置
。

（２２）態様（２１）に記載の装置において、前記第２
装置は前記積分器の出力を前記基準レベルへ向けて変換
動作中のダウンランプと同じランプレートでランプ動作
をさせるために、前記基準信号を前記積分器に加える装
置を有してなる装置。

（２３）態様（１９）に記載の装置において、前記第３
装置は、まず初めに装置内の正味の誤差を決定する目的
で積分器が連続する逆極性の基準信号によりランプアッ
プおよびランプバックされる予備変換サイクルを前記積
分器に行わせ、それから積分器が未知アナログ信号によ
つてランプアップされ、それから前記予備変換サイクル
中にランプバックを行わせるこめに積分器に加えられた
のと同じ基準信号により基準レベルヘランプバツクされ
るような変換サイクルの間前記積分器を動作させるため
の装置をそなえてなる装置。

（２４）態様（２３）に記載の装置において、前記第２
装置は前記同じ基準信号を前記積分器に加えてその積分
器を基準レベルに向けてランプさせる装置を含み、それ
により基準レベルへ向うランプバックは前記積分器の全
ての機能に対して常に同じレートであり、そのために比
較装置の応答時間にもとづく誤差を小さくしてなる装置
。

【図面の簡単な説明】

第１図は本発明の変換器の全体の構成を示すブロック図
、第２図は典型的な変換動作中に起こる種々の事象と信
号との時間関係を示すタイミング図、第３図はシーケン
ス制御論理ユニットの回路構成図、第４図は制御タイマ
ユニットの回路構成図、第５図及び第６図は出力カウン
トが発生される態様を示すタイミング図である。 なお図面に用いた符号において、１０・・ ・・・・積
分ユニット、１２・・ ・・・・シーケンス制御論理ユ
ニット、１４・・・ ・・・制御タイマユニット、２６
・・・・・積分回路、７０，７２・・ ・・カウンタ、
７４・・・・・・デコーダ、８３・・ ・・・・誤差レ
ジスタ、８４・・・・同等性比較器、である。

Claims (1)

【特許請求の範囲】
1. １ 測定サイクル中に未知のアナログ信号と基準信号と
   を制御して積分器に加え、この積分器の出力を基準レベ
   ルから１方向にランプさせ、次に再びこの基準レベルに
   ランプ・バックさせる手段と；クロックパルスによつて
   、前記積分器の動作をタイミング制御するとともに、前
   記未知のアナログ信号によつて前記積分器が作動されて
   いる期間に蓄積される積分量に対応して、未知のアナロ
   グ信号の大きさを、（ａ）前記積分器の出力が前記基準
   レベルに再び戻る時刻と、（ｂ）時間測定の時間基準を
   与える一つの基準時刻との間に時間差の測定によつてデ
   ジタル出力信号として表すようにしたクロックパルス手
   段とを備えるアナログデジタル変換器において、前記積
   分器に前記未知のアナログ信号は加えないで、前記基準
   信号のみを加えて、前記測定サイクルに先立つて予備変
   換サイクルを行わせ、前記積分器の出力を前記基準レベ
   ルから１方向にランプさせ、次に再びこの基準レベルに
   ランプ・バックさせて、（１）前記積分器の出力が前記
   基準レベルに戻る時刻と、（２）この予備変換サイクル
   の開始に関連して時間測定のための時間基準を与える所
   定の基準時刻との間の時間差を前記クロックパルスによ
   るデジタル測定値でもつて表すようにした第１の手段と
   、前記測定サイクルにおいて、前記積分器に加えられる
   前記未知のアナログ信号と前記予備変換サイクルにおい
   て得られた前記デジタル測定値との双方に基づいて前記
   積分器の積分量を変更せしめることにより前記計測すべ
   き時間差を制御して、アナログ−デジタル変換器のオフ
   セット分によつて生じる前記デジタル出力信号中の誤差
   の量に対応させて前記デジタル出力信号の値を自動調整
   させる第２の手段とを具備することを特徴とするアナロ
   グ−デジタル変換器。