JPS6116625A - アナログ‐デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアナログ−デジタル変換器に関し、更に詳しく
いえば非常に精確な変換を行うことができ、集積回路技
術を利用できるアナログーデジタ′ル変換技術に関する
。

例えば高速デジタルコンピュータにより処理するため、
およびデジタル表示器を作動させるためなどに用いるよ
うに、アナログ測定量を対応するデジタル信号に変換す
るために種々のアナログ−デジタル変換器（以下Ａ−Ｄ
変換器と記載する）が永年にわたって使用されている。

いわゆる逐次近似形Ａ−Ｄ変換器は特にデジタルコンピ
ュータとのインターフェースとして、広範囲に使用され
ている。また、アナログ信号の大きさに対応するデジタ
ルカウントを発生するために、クロックパルス・タイミ
ング装置を有するランプ信号積分器を使用する変換器も
かなり使用されている。時にはシングルランプＡ−Ｄ変
換器とも呼ばれるそのような積分形Ａ−Ｄ変換器の一例
においては、カウンタがクロックパルスをカウントして
いる間に、積分器の出力がアナログ信号に等しくなるま
で既知の基準信号が積分される。カウント数はアナログ
信号と既知の基準信号との比に等しく、したがってアナ
ログ信号は容易に決定できる。

各変換中に多重（連続）積分ランプを実効する他の積分
形Ａ−Ｄ変換器もある。例えば米国特許第３０５１９３
９号に示されているような１つのＡ−Ｄ変換器では、未
知のアナログ信号が積分器の入力側に連続して加えられ
、それとは逆極性の基準信号が積分器の入力側に断続的
に加えられてその積分器の出力側に鋸歯状波（すなわち
ランプアップ、ランプダウン）を発生させる。基準信号
の印加を適切に制御することにより、ランプアップ（ｒ
ａｍｐ−ｕｐ）とランプダウン（ｒａｍｐ−ｄｏＩｖｎ
）の比を、既知基準信号から未知アナログ信号の大きさ
を決定するために使用できる。

例えば米国特許第３３１６５４７号に示されているよう
な別のＡ−Ｄ変換器では、基準信号を加えることなしに
未知のアナログ信号が積分器の入力側に加えられ、クロ
ックカウンタをフルスケールまで動作させることにより
決定される一定時間だけ積分器は動作させられる。次に
アナログ信号の積分器入力側への印加を停止し、逆極性
の基準信号を積分器の入力側に加えて、積分器を零レベ
ルすなわちスタートレベルまで一定のレートで徐々に戻
す。零レベルに達した時のカウンタのカウント数は、零
レベルに戻るのに要する時間を示し、それにより未知の
アナログ信号と既知基準信号との比を表す。米国特許第
３６７８５０６号に示されているような更に別のマルチ
ランプＡ−Ｄ変換器は、変換サイクルの終端で零レベル
を通過する時にある特定のランプレートを得るように、
３種類の連続するランプ勾配段階にわた゛って動作する
。

その他に一般的に使用される各種のＡ−Ｄ変換器もある
。これらについては、たとえばエイチ・ニー・シュミッ
ト（）１．Ａ、５ｃｔｏｎｉｄ）著「電子式アナログ−
デジタル変換（Ｅｌｅｃｔｒｏｎｉｃ　Ａｎａｌｏｇ／
ＤｉｇｉｔａｌＣｏｎｖｅｒｓｉｏｎｓ）　Ｊ、１”９
７０年ハン・ノストランド・ラインホールド（Ｖａｎ　
Ｎｏ５ｔｒａｎｄ　Ｒｅ１ｎ−ｈｏｌｄ）社発行、が参
考になる。

従来のＡ−Ｄ変換器は各種の大きな欠点を有することが
知られている。例えば、比較的確度の高い変換器は多く
の用途にとってコストが高すぎる。

安価な変換器は性能が低く、とくに周囲温度の変化に伴
う誤差のドリフトが存在する。ある種の変換器では、デ
ジタル形回路のようにはＩＣチップで容易には作ること
ができないある種のアナログ形回路が大きな−ＩＪ合を
占めることが一因となってＩＣ製作には不適・当である
。典型的な市販の変換器も、アナログ入力信号の極性に
依って積分器がスタートレベルに対して正と負の両方の
向きにランプすなわち一定の割合で上昇または下降する
ことができることを要するから、双極性入力信号を取り
扱うにはあまり適さない。零レベルにおけるこの不連続
のために更に誤差が増し、かつ特殊な回路も使用するの
で変換器のコストはその分だけ高くなる。

本発明の一実施例では、いくつかの望ましい特、徴を有
する積分形Ａ−Ｄ変換器が得られる。特に有利な特徴は
、Ａ−Ｄ変換器の回路中に大きな正味オフセット電圧誤
差の存在する中で、電圧（又は電流）からデジタルカウ
ントへ非常に精確な変換を行うことである。

本発明の１つの特徴によれば、正味オフセット電圧のタ
イミングをとられたディジタル測定量を得るために、積
分器はまず最初に、基準（３号の連続する上昇および下
降積分を備える予備的な条件づけ、サイクルを通じて作
動される。

この予備的な条件づけサイクルの結果は、その後の信号
積分サイクルの間、例えば未知アナログ信号の積分時間
を制御することにより、積分動作を制御するために採用
・される。この原理を適用することによって、従来の積
分形Δ−Ｄ変換器で通常遭遇する誤差を、零安定と、要
求された場合には利得安定度とに関してほぼなくすこと
ができることが見出されている。

本発明の別の特徴によれば、所定の基準電圧レベル、例
えばアース電位の一方の側でのみ積分を行うように、積
分器は作動される。このＡ−Ｄ変換器の機能はいずれの
極性の入力アナログ信号に対しても同じであり、入力極
性の検出と、それに従っての変換回路の切換えとを行う
ために、何ら特殊な装置を用意する必要はない。この一
方の側でのみの積分動作は、基準レベルに接近してそれ
に交わるランプは常に同じ方向（すなわち極性）から同
じ勾配で行われるようなやり方で実行される。その同じ
向きと勾配から零ラインすなわち基準レベルを積分器の
出力が交差すると、変換動作が開始される。このような
構成によりＡ−Ｄ変換器の構成要素の応答時間のばらつ
きに起因する誤差、特にゼロクロス検出器としてのコン
パレータの誤差が減少する。

一般的には、本発明は従来のＡ−Ｄ変換器の典型的なア
ナログ形補償技術を使用するよりも、ある事象の「タイ
ミング」を制御することにより、潜在的な変換誤差を補
償する原理に基づいて処理するものである。この事象の
タイミングはデジタル的に決定される。周知のようにア
ナログ技術と較べてデジタル技術の使用により高精度を
得ることができる。ここで開示する実施例は、比較器の
応答時間及び積分器の応答時間、すなわち、積分器が１
つの向きの直線ランプから逆の向きの直線ランプへ変化
するのに要する時間の影響から大幅に解放する。

従って、本発明の目的は従来のＡ−Ｄ変換法における上
記したような欠点を解消したり、少なくすることである
。

本発明の別の目的は高い性能を有し、妥当なコストで製
作できるＡ−Ｄ変換器を提供することである。

以下、図面を参照して本発明の詳細な説明する。

まず、第１図を参照すると、本発明のＡ−Ｄ変換器の１
例は３つの主な動作要素を有する。１番上には積分ユニ
ットが破線で囲まれた部分１０により示される。この積
分ユニットは積分回路に信号を送るための適当なスイッ
チング装置を含む。

種々のスイッチがシーケンス制御論理ユニット１２から
の信号により作動される。このユニットは制御タイマユ
ニット１４と協動する。

未知アナログ信号Ｘが積分ユニット１０の入力端子２０
に加えられる。シーケンス制御論理ユニット１２の出力
端子２２には、アナログ信号の大きさに数が対応するク
ロックパルス列として出力デジタル信号が発生される。

アナログ信号の極性は隣接の出力端子２４に現れる２進
信号により示される。

積分ユニット１０は２つの演算増幅器ＡＩ、Ａ２を含み
、増幅器Ａ２は、入力抵抗Ｒ３と組合されて所望のＲＣ
積分時定数を定めるコンデンサＣＩで構成される負帰還
回路のために、積分回路として機能する。

増幅器Ａ２は出力ライン２８に、増幅器の入力信号に比
例するランプレート（勾配）と、実効入力極性により決
定されるランプの向きとを有するランプ信号を発生する
。

このＡ−Ｄ変換器の全体の動作は、第２図Ｇこ示すタイ
ミング図を参照するとよく理解できる。第２図の１番上
には正と負のアナログ信号の対応するデジタル数への変
換中の、積分回路２６の出力電圧の波形３０を示す。

変換サイクルの開始に先立って、積分器の出力ライン２
８は任意レベルＥｓの正電圧Ｇこ保たれる。

この目的のために種々の手段を使用でき、−例として抵
抗Ｒ４が示されている。この抵抗Ｒ４の一方の端子はス
イッチ３２を介して増幅器Ａ２の出方何に接続されると
ともに、他方の端子は直列抵抗Ｒ１、Ｒ２、Ｒ３を介し
て接地される。増幅器Ａ２の非反転入力側には一定の正
基準電圧Ｅが加えられ、反転入力側は抵抗Ｒ３とＲ４と
の接続点に接続されるから、増幅器Ａ２の出力はＥより
も低い正の値Ｅｓに固定される。

変換サイクルを開始するために、従来の装置（図示せず
）が作動されて、スタート制御ライン４０にスタートパ
ルスＳＰが加えられる。第３図も参照して、このスター
トパルスは初期設定装置を作動させて、関連する制御回
路フリップフロップ（以下ＦＦと書く）を所定の初期状
態にリセット（又はセント）シ、変換サイクルを開始す
る。

パルスＳＰによる初期化でＦＦ２〜ＦＦ７がリセットさ
れ、ＦＦ９、ＦＦｌ０がセットされ、ゲートＧ１７／Ｇ
１１３、Ｇ２４／Ｇ２５により形成されるＦＦがリセッ
トされる。

ゲートＧ１７／Ｇ１８がリセットされると、出力ライン
Ｈ３は低レベルに移行してスイッチ３２を開き、ランプ
動作を行わせるために積分回路２Ｇを自由にする。ＦＦ
５とＦＦ６もリセットされているから、ゲートＧ１３は
高レベル信号Ｒ３を発生して積分器の入力スイッチ４２
を閉じ、基準電圧Ｅをへソファ増幅器Ａ１の非反転入力
側に加える。増幅器Ａ１の負入力側は等しい値の抵抗Ｒ
１とＲ２との接続点に接続されているから、その出力電
圧は２Ｅとなる。この電圧は入力抵抗Ｒ３を通じて増幅
器Ａ２の負入力側に加えられる（この増幅器の正入力側
はＥに保たれている。）。

したがって、第２図に示すように、増幅器Ａ２の出力は
Ｅｓから（−Ｅ＋８）に比例するレートでランプダウン
（すなわち負の向きへ）する。ここにｅは積分回路の正
味のオフセント電圧である。

このランプダウンのことを「フェーズＯ」と呼ぶことに
する。

再び第３図を参照して、ライン２８に与えられる積分器
の出力信号は、比較器として構成されている増幅器Ａ３
の正入力側に加えられる。この増幅器の反入力側は接地
される。積分器のランプダウン信号がアース電位（第２
図のＥ、ｌに達すると、比較器Ａ３は「スタート信号Ｊ
ＳＳとして機能する比較信号を発生し、スタート時刻「
Ｔｏ」に変換サイクルを開始する。　　　　　　″変換
サイクルの最初の部分は予備条件づけシーケンスより成
る。この予備条件づけシーケンスでは、その時に積分回
路２６に存在する全オフセット誤差を確定する目的で、
入力としてのアナログ信号が加えられることなしに積分
器２６は連続する２つの期間の開動作させられる。より
詳しくいえば、スタート信号ＳＳがゲートＧ１２に加え
られ、その高いレベルの出力はゲー）Ｇ１４を介してＦ
Ｆ６に加えられてＦＦ６をセットする。（ゲートＧ９と
Ｇ１６の出力はこの時には高レベルとならないことに注
意されたい。その理由は制御信号ＡとＣがともに低レベ
ルだからである）。ＦＦ６がセットされると高レベルの
信号ＺＳが発生される。この信号は増幅器Ａの入力側を
接地するように、入力スイッチ５０を閉じる。従って、
この増幅器の出力は零となり、そのために積分増幅器Ａ
２は正味の正入力電圧Ｅを受けて、第２図に示すような
正（上昇）ランプを行わせる。

この上昇ランプの勾配はＥ＋ｅに比例する。この上昇ラ
ンプはに個のクロックパルスにより定められる側室時間
中続けられる。グラフ３０に示すようにこの第１の条件
づけ期間を「フェーズ１」と呼ぶことにする。

時刻Ｔ０に続いてクロックパルス発生器１６かに個のク
ロックパルスを発生し終わると、制御タイマユニット１
４はタイミング制御パルスＴＣＰ、を発生して、Ｔ、と
して示されている時刻にフェーズ１の終りを示す。パル
スＴＣＰ　Ｉはライン５２を介してＦＦ２に加えられ、
その出力を高レベルにさせる。この時にはＦＦ３とＦＦ
４の出力すなわち制御信号Ｂ、Ｃは低レベルのままであ
る。制御信号Ａが低レベルから高レベルに移行するとＦ
Ｆ６はリセットされ、出力ＺＳを低レベルにし、出力Ｒ
３を高レベルにする。従って、積分器の人カスインチ５
０は開き、入力スイッチ４２が閉じて増幅器Ａ１の正入
力側に基準電圧Ｅを与える。従って回路の状態はフェー
ズＯの間の状態に類似し、ライン２８に与えられる積分
器の出力は元の基準レベルＥ、へ向かってランプする。

、すなわち一定の勾配で戻る。このランプ動作は（−Ｅ
＋ｅ）に比例する勾配で行われる。このランプダウンの
期間を「フェーズ２」と呼ぶことにする。

制御タイマユニット１４はスタート時刻Ｔ０の後の２に
個のクロックパルスに対応する時刻Ｔ２に、第２の制御
パルスＣＰ２を発生する。オフセント誤差ｅが負だとす
ると、ライン２８に予められる積分器の出力は、この時
刻Ｔ２には基準電圧Ｅ、に既に到達してしまっている。

また、ｅが正だとすると時刻Ｔ２では第２図に示すよう
にダウンランプはなお基準レベルよりも上にあり、時刻
Ｔ、で基準レベルに達するまでランプを継続する。

時刻Ｔ、とＴ、との間の時間差（ｎクロックパルスが含
まれる）は、正味のオフセット電圧ｅと後述する関係が
ある。時刻Ｔ２がＴ３の前の場合にはｎは正であり、時
刻Ｔ２がＴ、より後の場合にはｎは負である。

フェーズ２の間はゲートＧ８の出力は低レベルとなり、
ゲートＧＩＯの出力は高レベルとなる。

従づて、積分器の出力が基準レベルＥｒに達すると、そ
の結果得られる比較信号はゲー１−Ｇ９の出力を高レベ
ルにさせる（ゲートＧ１２とＧ１６の出力は低レベルを
保つ）。ゲートＧ９の高レベル出力はＦＦ５をセントし
、スイッチ信号ＸＳを高レベルとし、スイッチ信号Ｒ３
を低レベルにする。

そのためにスイッチ４２が閉じられ、スイ・ノチ６０が
閉じられて未知アナログ信号Ｘをバ・ノファ増幅器Ａ１
の正入力側に加える。この増幅器Ａ１の出力は２Ｘとな
り、この出力は入力抵抗Ｒ３を介して増幅器Ａ２の負入
力側に加えられる。増幅器Ａ２の正入力側には基準電圧
Ｅが加えられる。基準電圧ＥはＸがフルスケールのとき
の電圧２Ｘよりも大きいように選ばれるから、積分器２
６はＥ−２Ｘ＋ｅに比例する割合でランプアンプする。

アナログ信号Ｘを積分するためのこのア・ノブランプ期
間を「フェーズ３」と呼ぶことにする。このフェーズ３
は時刻Ｔ４でタイ越ングバルスＴＣＰ３が発生されるま
で継続される。時刻Ｔ４における積分器の出力レベルは
信号の大きさを反映する。

もしＸが零だとすると、時刻Ｔ、における積分器の出力
レベルは、基準電圧Ｅの大きさにより決定されるある中
間値ＬＯ（第２図のグラフ３０）となる。Ｘが正だとす
ると積分器の出力レベルはり。

より低い値Ｌ＋であり、Ｘが負だとすると積分器の出力
レベルはＬｏより高い値Ｌ２である。いずれの場合でも
、積分器の出力レベルは基準レベルＥｒに対して常に正
である。基準レベルから離れる両方向において積分を行
うことを要さずに、双極性入力性能を与えるのはこの性
質である。

いわゆる二重勾配型と呼ばれるある一般的な従来のＡ−
Ｄ変換器では、積分器はいずれの極性の入力信号すなわ
ち双極性入力を取り扱うために、基準レベルから離れる
いずれかの向きにおいて選択的に積分するように構成さ
れる。そのようなＡ−Ｄ変換器では、積分の終わりにお
ける積分器の出力は入力信号の大きさに直接対応し、デ
ジタル出力は（選択された極性の）既知の基準信号を積
分器の入力として使用して、基準レベルへ戻るまでの積
分時間（クロックパルス）をカウントすることにより取
り出すことができる。

以上の説明から、本発明の新規なＡ−Ｄ変換器は全く異
なった態様で機能することが明らかであろう。この新規
なＡ−Ｄ変換器では、いずれの極性の入力信号も単一極
性（単一方向）積分を行う特殊な構成の結果、積分器の
出力レベルＬは信号Ｘの大きさには直接対応しない。積
分器の出力レベルＬはＸに直接対応することはないが、
それにもかかわらず出力レベルは信号Ｘの大きさく及び
極性）を表す信号成分を含み、この信号成分を出力レベ
ルＬから容易に取り出して、以下に説明するようなやり
方で所望のデジタル出力を容易に取り出すことが見出さ
れている。

この目的のために、積分器２６を−Ｅ＋ｅに比例するラ
ンプレートで、すなわちフェーズＯ及び２の期間と同じ
レートで基準レベルにランプバンク（フェーズ４）させ
るために、積分器２６は時刻Ｔ４で作動される。従来の
Ａ−Ｄ変換器のようにランプバンクの間にクロックパル
スの数を単に測定することにより、またはランプバンク
時間とランプアップ時間との比をデジタル的に決定する
ことにより、所望のデジタル出力数は得られない。

その代わりに、本発明の更に別の特徴に従えば、時間Ｔ
２　　Ｔ４に等しい時間Ｔａ　　Ｔｓが定められ、積分
器の出力がＥｒに交わる時刻Ｔ、と最後のタイミングパ
ルスＴＣＰ　ａが発生される時刻Ｔ、との間に発生され
るクロックパルスの数Ｎをカウントすることによりデジ
タル出力が取り出される。

クロックパルス数Ｎの極性（すなわち信号Ｘの極性）は
それら２種類の事象のうちいずれかが先に発生するかに
より示される。Ｔ６がＴ、よりも先に生じたとするとＮ
は正であり、Ｔ５の後でＴ６が生じたとするとＮは負で
ある。

本発明の特に重要な特徴に従って、Ａ−Ｄ変換器はこの
デジタル数Ｎが、大きなオフセット誤差電圧ｅがあるに
もかかわらず、アナログ信号Ｘの大きさの極めて正確な
表示を常に与えるように動作される。一般的には、この
結果は、フェーズ１と２において決定される誤差信号ｎ
に従って、信号Ｘが受ける（フェーズ３）積分作用を制
御することにより達成される。

特に、ここで説明している実施例では、これは直前のｎ
の決定に従ってフェーズ３の積分期間の長さを自動的に
調節することにより行われる。

ここで説明している実施例の１つの変形では、フェーズ
４の積分期間は、時刻Ｔ０から３にクロックパルス後で
ある時刻Ｔ４においてタイミング制御パルスＴＣＰ　！
Ｉを発生し、Ｔｏから４にクロックパルス後である時刻
Ｔｓにおいてタイミング制御パルスＴＣＰ４を発生する
ように、制御タイマユニット１４をプリセントすること
による簡単なやり方で制御される。従って、そのような
構成により、スタート時刻Ｔ０に続く４つの等しい長さ
の期間（Ｉ、■、■、■）を構成するものとして、完全
な変換動作を見ることができる。（しかし、最後の期間
■が終わっても入力信号Ｘが負の場合には、変換動作を
実際に完了できないことに注意すべきである。）これら
の等間隔の４つの期間は、タイミング制御パルスＴＣＰ
発生器として、Ｋ個のクロックパルス毎に制御パルスを
発生する簡単なに分の１分周カウンタを使用することに
より、極めて容易に発生できる。

そのような構成によって全ての期間！、■、■、■はプ
リセット（固定）されるから、フェーズ３の間の信号Ｘ
の積分時間はｎの簡単な引算関数であることは明らかで
ある。すなわち、信号Ｘはに−ｎに等しい期間だけ（Ｅ
とともに）積分され、それによりｎに従って信号Ｘの積
分期間を自動的に調節する。そのようにして積分動作を
自動的に調節することにより、零オフセツト誤差を非常
によい精度で補償し、かつ利得オフセント誤差をも極め
てよく補償する。

更に別の性能の改善、とくに利得安定度に関する改善は
、期間■と■を固定させたまま、数ｎに従って期間■と
■の長さを自動的に制御することにより達成できる。更
に詳しくいえば、この改善は期間■と■の長さがＫの代
わりに（Ｋ＋ｎ／２）クロックパルスに等しいように、
タイミング制御パルスＴＣＰｆｆとＴＣＰ４の発生を制
御することにより達成できる。

そのような制御作用により、Ａ−Ｄ変換器の実効オフセ
ット誤差の変化によりひき起される出力数Ｎのどのよう
な変化も十分に減少させることを示すことができる。期
間■と■をそのように制御するための装置の例を、変換
の最終フェーズを実行し、デジタルカウントＮを発生す
るために使用される回路装置例の説明とともに後に説明
する。

本発明の詳細な説明に戻って、タイミング制御パルスＴ
Ｃｈ　（時刻’ｒｚ）は制御信号Ｂを高レベルにし、次
のタイミング制御パルスＴＣＰ３は制御信号Ｃを高レベ
ルにするから、信号Ａ、、Ｂ、Ｃはフェーズ３の終わり
には全て高レベルである。従って、ゲートＧｌｌの出力
は低レベルとなり、ＦＦ５をリセットしてスイッチ信号
ＸＳをターンオフし、スイッチ信号ＲＢをタン−オンさ
せる。従って、積分器は再び向きを変え、勾配ｅ−Ｅで
ダウンランプ（フェーズ４）を開始する。

制御信号Ｃが高レベルであるから、ゲー１−０８の出力
は高レベルであり、ゲートＧ１０の出力は低レベルであ
る。従って、積分器の出力が基準レベルＥ１に達すると
、ゲートＧ１７とＧ１６の出力は高レベルとなる。これ
によりＦＦ６とゲートＧ１４を介してセントされ、かつ
ゲートＧ１７とＧ１８で形成されるＦＦもセットされ、
従って信号ＺＳとＨ３をターンオフして積分器の出力を
その初期状態ＥＳに復旧させる。

ゲートＧ１９の出力は、時刻Ｔ、でタイミング制御パル
スＴＣＰ　ａが発生された時に高レベルとなり、積分器
の出力が基準レベルＥ、を横切った時に比較器がその比
較信号を発生した場合に、ゲートＧ１７の出力は高レベ
ルとなる。どちらが先にきてもゲートＧ２０の出力は低
レベルとなる。ゲートＧ１７とＧ１９の出力がともに高
レベルとなると、ゲー１−０２１の出力は低レベルとな
る。

ゲートＧ２０の出力はＦＦ９のＤ入力側に加えられる。

ＦＦ９はクロックパルスの高レベル−低レベル遷移によ
りトリガされる。従って、ＦＦ９の百出力はゲートＧ２
０が低レベルとなった後の最初の負クロックパルスへの
遷移により高レベルとなり、それによりゲ７　）Ｇ２３
を可能状態にして、出力端子２２に所望のデジタル数を
表す一連のクロックパルスを発生する。これらのクロッ
クパルスは、タイミング制御パルスＴＣＰ、と零交差比
較信号（時刻Ｔ６で生じる）の両者が発生させるまで継
続される。この時に、ＦＦｌ０の百出力は高レベルとな
ってＦＦ９をゲートＧ２２を介してリセットし、出力カ
ウントを終わらせる。この期間中に出力端子２２に与え
られるクロックパルス数ＮはＸの大きさに対応する。

アナログ信号Ｘの極性は、積分器の出力がタイミング制
御パルスＴＣＰ４の前または後にＥｒを横切ったかに従
って、出力端子２４に示される。比較信号はゲートＧ１
６を作動させ、その高レベル出力はＦＦ７を作動させて
、制御信号Ａの状態を調べさせる（時刻Ｔ６で）。タイ
ミング制御パルスＴＣＰ４がまだ生じていないとすると
、制御信号Ａは依然として高レベルであり、ＦＦ７の出
力は高レベルとなって正極性を示す。タイミング制御パ
ルスＴＣＰａが既に生じているとすると、制御信号Ａは
低レベルになってしまっているだろうし、それに従って
ＦＦ７の出力は低レベルとなり、負極性を示す。

ＦＦ９とＦＦｌ０は比較器Ａ３の非同期動作を同期させ
る作用をすることに注意されたい。正または負の全ての
入力に対して、この回路は最後の桁の半分の大きさで切
り捨て、切り上げを行う。

例えば１／２　ＬＳＢよりも小さい入力に対して出力カ
ウントは生じない。入力がちょうど１／２　ＬＳＢより
も大きいとすると、１つの完全な出力パルスが生ずる。

第５．６図は正と負の入力に対する回路の動作を示す波
形図である。ＦＦｌ０からの「変換完了」状態信号は、
完全な出力カウントパルス列が発生された後で起こる。

変換のＬＳＢにおけるジッタをさけるために、クロック
の位相は変換の開始と同期させるべきである。このため
に、ゲートＧ２４／Ｇ２５のＦＦはゲートＧ１２の出力
によりセットされて、クロックパルス発生器を変換サイ
クルと同相で再スタートさせる。こＯＦＦは変換の終わ
りに状態信号によってリセットされる。

第４図は前記のようにタイミング制御パルスＴＣＰ　＋
等を発生するように構成された制御タイミングユニット
１４の回路の詳細を示す。このユニットは２つの従続接
続のカウンタ７０．７２を含む。

カウンタ７０は普通の２進カウンタである。カウンタ７
２は都合の良い任意のコードでカウントでき、カウント
数がＲ又はＲ−１のいずれかの時には常に高レベルの出
力を発生するために、対応するデコーダ７４が設けられ
る。　゛ カウンタ７０と７２がリセットされた状態からスタート
して、カウンタ７２はカウンタ７０が２６個のクロック
パルスをカウントするたびに、カウンタ７０からパルス
を１個受ける。従って「カウント＝ＲＪは２６×Ｒ個の
クロックパルスごとに高レベルとなる。［カウント＝Ｒ
Ｊが高レベルとなると、ゲートＧ３の出力は高レベルと
なってゲートＧ４の出力も高レベルにさせる。これは。

カウンタ７０のクロック入力側における記号により示さ
れているように、クロックパルスの高レベルから低レベ
ルへの遷移時に起こる。

クロックパルスの次の低レベルから高レベルへの遷移に
おいては、ＦＦＩのＱ出力は高レベルとなってＴＣＰ　
、パルスを発生し、ゲー）Ｇ７を介してカウンタ７０．
７２の両方をリセットする。そのためにゲー１−Ｇ３．
Ｇ４とＦＦＩのＤ入力側から「カウント＝ＲＪ信号が除
去される。

クロックパルスの次の低レベルから高レベルへの遷移に
おいては、ＦＦＩのＱ出力は低レベルとなり、カウント
を再開できるようにする。このように、更に別のＲ×２
６個のパルスの後ではＦＦ１はタイミング制御パルスＴ
ＣＰ　ｚを発生する。

この動作モードでは、カウンタ７０．７２は簡単なに分
の１分周カウンタ（Ｋ＝Ｒｘ２’　）として動作するこ
とは明らかなであって、前記した等しい長さの期間Ｉ、
ＩＩを定める。カウンタ７０゜７２がこの動作モードを
続けることが許されるものとすると、更に２つの同一の
期間■、■がタイミング制御パルスＴＣＰ３．　ＴＣＰ
ｓにより定められる。

先に注意したように、そのような一様期間動作により行
われる誤差の補正は全く良好であり、このやり方は比較
的簡単な計数回路しか必要としないという利点を有する
。

しかし、より優れた誤差補正を行うために、期間■、■
の長さを期間Ｉと■との間に発生される誤差カウントに
従って制御する。このために、時刻Ｔ３において（即ち
、積分器の出力がＥｒに戻った時刻）、比較器Ａ３から
の比較信号は、ゲートＧ９から制御タイマユニット１４
に連なるライン７８に「誤差ロード」信号を発生させる
。ここで第４図を参照して、この信号はその低レベルか
ら高レベルへの遷移の時に誤差レジスタ８ｏを作動させ
て、その時に２進カウンタ７ｏに含まれている数をレジ
スタ８０にロードさせる。レジスタ８０は、ライン８２
における制御信号Ｂの状態により示されるように、時刻
Ｔ３における誤差極性を示す付加的な２進ビツトをＰで
受ける。

時刻Ｔ３の時に制御信号Ｂが高レベルだとすると誤差は
正であり、カウンタ７ｏからロードされる数はｎとなる
。この数は誤差レジスタ８ｏにロードされて１ビット下
げられる。即ち、例えばカウンタ７０の２′はレジスタ
８０内では２°になり、以下同様である。従って、カウ
ンタ７０内の数が２で割られるから、誤差レジスタ８０
内の数はｎ／２になる。

この時には制御信号Ｂは高レベルであるから、ゲートＧ
３はゲー）Ｇ６の出力により動作不能にされ、ゲートＧ
１はゲートＧ５の出力により動作不能にされる。従って
、ゲートＧ１及びＧ３の何れもこれらの状態の下で、タ
イミング制御パルスＴＣＰ３とＴＣＰ、を発生するため
にＦＦＩを制御するように作動されることはできない。

その代わりに、ＦＦＩの制御は同等正比岐器８４の出力
とデコーダ７４からの「カウント＝ＲＪラインとに応じ
てゲートＧ２により行われる。

同等性比較器８４は誤差レジスタ８０の内容（即ち数ｎ
／２）を、２進カウンタ７０内の数の下５桁のビットを
構成するデジタル数と比較する。

前記「誤差ロード」信号の後で、カウンタ７０は２ｂＸ
Ｒ個のクロックパルスの範囲にわたってカウントを続け
る。このカウント中にｎ／２に達するごとに「同等性」
高レベル信号が比較器８４により発生器されるが、「カ
ウント−Ｒ」はそれらの時刻に高レベルではないから、
ゲートＧ２はオンされない。

最終的には２６×Ｒ個のクロックパルスでカウント＝Ｒ
は高レベルとなる。この時にカウンタ７０の内容はキャ
リーが生じて零になり、従って比較器８４からの同等性
信号は低レベルである。

さらに別のｎ７／２個のクロックパルスの後では、カウ
ンタ７０内の数はｎ　／　２であり、「同等性」信号は
高レベルとなる。この高レベルの信号は高レベルの「カ
ウント−Ｒ」信号とともにゲートＧ２をターンオンさせ
る。このためゲートＧ４の出力が高レベルになり、ＦＦ
Ｉがらタイミング制御パルスＴＣＰ３が発生され、カウ
ンタ７０．７２はｌＪセントされる。そうすると次にこ
れらのカウンタは同一のシーケンスで動作してタイミン
グ制御パルスＴＣＰａを発生する。従って、この動作モ
ードではカウンタ７０と７２はクロンク周波数をに＋ｎ
／２で割り、前記指定した要求に従って期間■、■を発
生する。

タイミング制御パルスＴＣＰ　ｚが発生される前にフェ
ーズ２が完了される場合には、即ち積分器の出力が期間
■の終わる前にＥ７に達したとすると、誤差信号ｎは負
となる。このような状態の下では期間■、■の長さは長
くするよりも短くすべきである。そのような負誤差を補
正するために、論理回路はＦＦＩのターンオフとタイミ
ング制御パルスＴＣＰ　３、ＴＣＰ　ａの発生にゲー）
Ｇｌを使用するように構成される。ゲートＧ２及びゲー
）Ｇ３はこのモードでは動作を停止させられる。

この場合にはライン７８にロード「誤差ロード」信号が
与えられる時に制御信号Ｂはなお低レベル状態にあるか
ら、誤差レジスタ８０にロードされるＰビットは低レベ
ルであり、ゲートＧ５の出力は高レベルとなってゲー）
Ｇｌの１つの入力側に有する入力を与える。ゲー）Ｇｌ
の第２の入力側は２進カウンタ７０の最上位のピッ）Ｍ
ＢＳ（２’）出力側に接続されているから、６４個のパ
ルスの各カウントサイクル中の３２個のクロックパルス
の後で、この入力側は高レベルとなる。ゲートＧ１の第
３の入力側にはデコーダ７４からの「カウント−Ｒ−１
」のラインに接続される。このラインは、カウンタ７２
がＲカウントに達する前の最後の６４個のクロックパル
スの期間に高レベルとなる。ゲー）Ｇｌの第４の入力側
には制御信号Ｂが加えられる。この信号Ｂはタイミング
制御パルスＴＣＰ、が生じた時に高レベルとなり、第２
の期間■を終わらせる。ゲートＧ１の第５の入力側には
比較器８４から「同等性」信号が加えられる。

「誤差ロード」信号によりレジスタ８０にロードされる
数は、その時刻における実際の２進カウントである。負
の誤差に対しては正常な２進表記におけるこの数は実際
の誤差ではない。しかし、誤差レジスタ８−０にロード
される数は、２進の２の補数であると考えると、所望の
誤差信号を表すことに注意すべきである。この事実を利
用して制御回路は、「誤差ロード」信号が発生した時点
で制御信号Ｂが低レベルあることによって誤差が負であ
ると示された時に、レジスタ８０にロードされた数と２
６×Ｒのカウント数との差に等しいカウント数だけ、フ
ルカウントの完了前に先立ってタイミング制御パルスＴ
ＣＰ３を発生するように構成することができる。即ち、
以下の説明から明らかなように、これらの回路は（ｋ　
−ｎ　／　２　）分周カウンタとして機能する。

例を示すために、誤差レジスタ８０に２進数１１０１１
がロードされたと仮定する（第４図にこの数を括弧で囲
んで示す）。この数は、２の補数として考えて、−５で
ある（従って零に達するには更に５カウントを必要とす
ることを示す）。

この数をロードした後で、カウンタは動作を続け、２ｈ
ＸＲのカウント（この時にタイミング制御パルス’ｒｃ
ｐｚが発生されて制御信号Ｂは高レベルとなる）を通過
し、次の期間■で再びカウントする。

２６　Ｘ　（Ｒ−１）クロックパルスの後で、「カウン
ト＝Ｒ−ＩＪの出力ラインは高レベルとなる。

更に次の３２カウントの後で、ＭＳＢ出カシカラインＳ
）は高レベルとなる。従って、比較器８４からの「同等
性」出力が加えられる入力側を除くゲートＧ１の全ての
入力側が高レベルとなるのは、この時刻である。この「
同等性」信号はＭＳＢ出カシカラインレベルとなった後
の２７個のクロックパルス即ち２６×Ｒのカウントに達
する前の５個のパルスの時に高レベルとなる。多少異な
ったいい方をすれば、ゲートＧｌの出力はクロックパル
スの総数（タイミング制御パルス’ｒｃｐｚをこえた後
の）が次に示すものに等しくなった後で高レベルとなる
。

２６（Ｒ−１）　　＋３２＋２７＝２’Ｒ＋３２＋２７
−６４＝２ｂＲ−５ゲートＧｌの出力が高レベルとなる
と、ＦＦＩは通常のやり方でトリガされて、タイミング
制御、パルスＴＣＰｉを発生する。そうするとカウンタ
７０゜７２はリセットさ九、前と同様な動作を続けて、
期間■の長さが期間■に等しくなるように（短縮された
）タイミング制御パルスＴＣＰ４を発生する。

要約すると、第４図に示す制御タイマユニット１４は増
幅器ＡＩ、Ａ２と、比較器Ａ３と、抵抗Ｒ，、Ｒ，との
ドリフトの影響を最低レベルに減少させるように時間間
隔Ｔｚ　　Ｔａ、Ｔａ　　ＴＳ（およびＴＳ　　ＴＳ）
を短縮または延長するものである。これは従来のアナロ
グ形ドリフト補正回路での問題が起こることがなく、デ
ジタル的に行われる。直流誤差補正に加えて、この装置
は比較器と増幅器の応答特性に基づく誤差も小さくする
。

端子２２に現れるデジタル出力はアナログ入力信号に対
応する数のクロックパルス列により成る。

この出力信号は任意のカウンタによりパルス数がカウン
トされる。このカウンタをリセットするためにスタート
パルスＳＰを用いることにより、状態信号が高レベルと
なった時のそのカウンタのカウント数は、第５．６図に
示されているように入力の正負に関係なくアナログ信号
を正しく表す。

勉作■罷鞭友脱里 以下に説明するのは、本発明のある特徴を理解する助け
とするために、ここで開示している装置の重要な要素及
びパラメータの間の関係を表すものと信ぜられている数
学的な解析である。この解析には種々の時刻（’ｒｏ　
、　ＴＩ等）と、前記した各種の期間（時間）とを用い
る。とくに第２図のグラフ３０に示されている時刻と時
間を用いる。

特有の時刻を要約するために次のような定義を行う。

’ｒｏ　　　ｔ＝０７ 実際の変換が開始される時刻 Ｔｌ　　　ｔ＝に１Δｔ： 周期Δｔのクロックパルスをに１個カウントしたタイミ
ングカウンタにより定められる時刻で、１＝０からスタ
ートする。

’ｒｚ　　　ｔ＝２に１Δｔ： ２に１のクロックパルスをカウントしたタイミングカウ
ンタにより定められる時刻で、ｔ＝Ｑからスタートする
。

Ｔｓ　　　ｔ　＝　（２Ｋ　ｌ　＋　ｎ　）Δｔ：基準
レベしＥ、に（再び）達したことを比較器が合図する時
刻。

Ｔａ　　　ｔ＝　（２に１＋に２）Δｔ：２に１＋に２
個のクロックパルスがカウントされたことをタイミング
カウンタが合図する時刻。

Ｔｓ　　　ｔ＝　（２に１＋２に２）Δｔ：２に１＋２
に２個のクロックパルスがｔ＝０からカウントされたこ
とをタイミングカウンタが合図する時刻。

Ｔａ　　　ｔ＝　（２に１＋２に２−Ｎ）Δｔ：第３及
び最終の時間に対して基準レベルに達した比較器により
合図される時刻。

注：時刻Ｔ、は時刻Ｔ２の前または後に起こり得る。同
様に時刻Ｔ、は時刻Ｔ、の前または後に起こり得る。従
って、正または負であり得るＮとｎは上記の時刻の定義
と第２図には正として示しである。

変換は別々の３種類の信号の逐次積分よりなる。

それらは Ｕ＝Ｅ＋ｅ ｖ＝−Ｅ＋ｅ Ｗ＝Ｅ−ｘ＋ｅ である。ここに、Ｅは基準電圧（または電流）、Ｘは変
換すべき未知電圧（または電流）、ｅはさけることので
きない回路オフセット電圧（または電流）である。

変換順序 フェーズ１ フェーズ１は時間Ｔｏ　　ＴＩにわたって行われる信号
Ｕの積分より成る。

フェーズ２ フェーズ２は時間Ｔ、−Ｔ３にわたって行われる信号Ｖ
の積分より成る。フェーズ２が終わると次の式を書くこ
とができる。

この式に先に定義したパラメータを代入すると、フェー
ズ３ フェーズ３は時間Ｔ３　　Ｔａにわたって行われる信号
Ｗの積分より成る。

フェーズ４ フェーズ４は時間Ｔａ　　Ｔｂにわたって行われる信号
■の積分より成る。フェーズ４が終ると次の式を書くこ
とができる。

これに先に定義したパラメータを代入すると次の式が得
られる。

この式の積分を実行し、ｎに（１）式を代入し、Ｎにつ
いて解くと次式が得られる。

＋　２　ｅＥ　（ＫＩ　　Ｋ２）　）　−−−−−−−
−−−−−−−（２）最も簡単な場合としてＫ　１　＝
Ｋ　２　＝にとする、すなわちタイマカウンタが簡単な
に分の１分割カウンタとすると、（２）式は次のように
なる。

Ｎ＝（Ｘ（Ｅ　　３ｅ）　　＋４ｅ”　１（Ｅ　−ｅ）
　” あるいは、 （３）式の右辺の中かっこ内の各項を級数展開し、ｅ／
Ｅ−αと書くことにすると（３）式はＮ＝Ｋ　−（１−
α＋３α２−５α２＋−・−・）＋４Ｋ　（α２＋２α
３　＋３α４　十−・・−・＞　−−−−−−−・−−
−−−−−−−−−（４）となる。α−ｅ／Ｅは調整記
よって室温において零に等しくすることができる。また
、適切な設計によって、正規の動作温度範囲にわたって
、ｅ／Ｅを十分小さく保つというように、誤差項を制限
できる。そうするとα２はαよりも十分に小さく、α３
はα２よりも十分に小さいから、非常に良い近似で（４
）式を次のように書くことができる。

Ｎ　＃　Ｋ、　　（１−ｅｘ　）　＋　４　Ｋ　ｃｔ　
”　−−−−−−−−−−−（５）このようにして、前
記した利得誤差項とオフセット誤差項を有する、電圧Ｘ
からＮへの線形変換が得られる。

このＡ−Ｄ変換器の性能は優秀ではあるが、次に示すよ
うに大幅に改良できる。

まず最初に（１）式を級数展開することにより次式が得
られる。

ｎ　＝　（ｃｘ　＋　ｃｘ”　十ｃｘ”　　十−−−−
−−−−）　　２　Ｋｌここにα＝ｅ／Ｂである。（５
）式について述べたことがらｎは次のように書ける。

ｎ’＝２）［１α したがって、変換のフェーズ３の初めには誤差項ｎの非
常に良い測定値が得られ、αに起因する利得誤差を補正
することが可能となる。

さて、（２）式を展開すると、 Ｅ　　　　（１−ｅ／Ｅ）”　　　　　（１−ｅ／Ｅ）
”２（Ｋｌ　　−に２）ｅ／Ｅ （１−ｅ／Ｅ）” Ｋ２＝　（１＋ｅ／Ｅ）Ｋｌとしてこれを上式に代入す
ると、Ｎ＝ Ｅ　　　　　　　　（１−ｅ）Ｅ）２ （１−ｅ／Ｅ）”　　　　　（１−ｅ／Ｅ）”この式に
α＝　ｅ／Ｂを代入すると、 Ｎ＝＝ Ｅ　　ｌ−２ｏｔ＋ｃｘ”　　　ｌ−’ｌａ＋ｏｒ”と
なる。この式を級数展開すると Ｎ＝−Ｋｌ　（１−２ｃｔ”　−１２ａ”　−−−−）
　＋：１（２α２＋６α’　−−−−−−−−）となる
。前記したようにαを非常に小さくできるかう、この式
は非常に良い近似で次のようになる。

Ｎ＝−Ｋｌ（１−２α２）＋に１・２α”　−−−−−
−−−−−（７）”　＝　ｖｌ　（１＋ｅ／ｌり　＝　
Ｋｌ　十Ｋｌｅ／Ｅとすることにより、盪れた結果が得
られる。（６）式に戻るとこれは次のようになることが
わかる。

Ｋ２　＝　Ｋｌ　＋　ｎ　／　２−−−−−−−−−−
−−−−−−−（８）従って、フェーズ２の終わりにｎ
の評価を持つことにより、変換の残りの部分に対して（
８）式に従ってタイマカウンタの分周比を修正できる。

これにより以前の利得誤差係数は、零オフセツト誤差係
数と同じレベル、つまりα２のオーダーまで減少される
。

以上行った数学的な解析は適切な係数の厳密に数学的な
取扱いを表すものであり、上記解析中で注意したように
ある程度の近似と仮定を必然的に基にすることを理解す
べきである。従って、結果は変換器の特性の確実に現実
的な表現を与えるものと信じられるが、本発明のどのよ
うな具体例においても、実際の性能は理論上の性能から
外れてもよいことに注意すべきである。従って、先の数
学的解析は、本発明を具体化したあらゆる形式の装置の
全ての面での必然的に完全な説明である、といういい方
はここではしていない。それよりも、この解析は本発明
の詳細な説明した実施例が動作する態様をよく理解する
ことを可能にする補足的な情報を提供することを目的と
するものである。

以上本発明の詳細な説明したが、以下に本発明の主な実
施の態様を記載する。

（１）　測定サイクル中に未知アナログ信号と基準信号
を積分器に制御可能なように加えて、その積分器を先ず
最初に基準レベルから１つの向きに次第に変化させ、そ
れから前記基準レベルへ戻るように次第に変化させ、積
分器の動作をタイミング制御し、且つ前記積分器が前記
未知アナログ信号の制御の下に作動されている間に累積
される積分量により反映されるものとして前記未知アナ
ログ信号を示す時間測定に従ってデジタル出力信号を発
生するこめのクロックパルス装置も含まれてなる未知ア
ナログ信号を対応するデジタル信号に変換する方法にお
いて、前記積分器の出力を前記基準レベルから離れる向
きに次第に変化させ、それがら前記基準レベルへ向かっ
て次第に戻るようにさせて、（１）前記基準レベルへ戻
る時刻と、（２）前記測定に先立つ予備変換サイクルの
開始に続く所定の時刻との間のクロックパルス時間によ
り示合れるオフセント誤差のデジタル測定量を発生させ
るために、前記未知アナログ信号を加えることなしに基
準信号を前記積分器に加える、前記予備変換サイクルを
通じて前記積分器をまず最初に動作させ、それから前記
積分器を、前記オフセント誤差の量に対してデジタル出
力信号を変更するように、前記予備変換サイクル中に発
生される前記クロックパルス時間に従って積分作用を制
御するように前記測定サイクルの開動作させることを特
徴とするシステムのオフセット等に起因する前記出力信
号中の誤差量を減少させるためのアナログ−デジタル変
換方法。

（２）　態様（１）に記載の方法において、前記測定サ
イクル中の前記積分動作は、前記未知アナログ信号が前
記積分器に加えられている時間の長さを調整することに
より制御されてなる方法。

（３）　態様（１）に記載の方法において、前記測定サ
イクル中に前記未知信号を前記積分器に加えることによ
り前記積分器のランプアンプが発生され、前記ランプバ
ンクは積分器に基準信号を加えることにより行われ、（
ａ）前記測定サイクル中の基準への復帰と、（ｂ）前記
測定サイクルのスタートに続く基準時間との間のクロッ
クパルス数に従ってデジタル出力信号が発生され、前記
積分動作は、前記予備変換サイクルの終わりに前記基準
レベルへの前記積分器出力の復帰に応答して、少なくと
も一部は前記　−測定サイクルのスタートにより制御さ
れ、前記予備変換器のスタートにより制御され、前記予
備変換サイクルの終わりに続（所定の長さの時間で前記
測定期間を終わらせてなる方法。

（４）　態様（３）に記載の方法において、前記期間の
長さは前記よび変換サイクル中に発生される前記クロッ
ク六ルス時間により決定され、それにより積分動作はデ
ジタル的に測定されるオフセント誤差に従って前記アナ
ログ信号の積分の開始時刻と終了時刻との両方を調節す
ることにより制御されてなる方法。

（５）　態様（３）に記載の方法において、測定サイク
ル中の前記ランプアップの終了と前記基準時間の発生と
の間の時間長を、前記予備変換サイクル中に定められた
クロックパルス時間に従って自動的に制御する過程を含
んでなる方法。

（６）　態様（３）に記載の方法において、前記予備変
換サイクル中のランプアンプは一定の時間だけ前記積分
器に基準信号を加えることにより発生されてなる方法。

（７）　測定サイクル中に未知アナログ信号と基準信号
を積分器に制御可能なように加えて、その積分器をまず
最初に基準レベルから離れる向きに次第に変化させ、そ
れからその基準レベルへ向かって戻るように次第に変化
させ、積分器の動作のタイ之ングをとるため、および前
記未知アナログ信号の制御の下に前記積分器が作動され
ている期間中に累積された積分量により反映される前記
未知アナログ信号の大きさを示す時間測定値に従ってデ
ジタル出力信号を発生するためのクロックパルス発生器
も含まれ、前記測定サイクルに先立つ予備変換サイクル
中に前記積分器を動作させる第１装置と、前記測定サイ
クル中に前記積分器を動作させる第２装置とを有し、前
記予備変換サイクルでは、（ａ）前記基準レベルの復帰
時刻と、（ｂ）前記予備変換サイクルのスタート時刻と
の間のクロックパルス時間により示されるオフセット誤
差のデジタル測定値を発生させるために、前記積分器の
出力を基準レベルから離れる向きに次第に変化させ、そ
れから前記基準レベルへ向かって次第に復帰させるよう
に、前記未知信号なしに前記基準信号が前記積分器に加
えられることを特　　′徴とするアナログ−デジタル変
換器。

（８）　態様（７）に記載の装置において、前記未知信
号が前記積分器に加えられている時間の長さを調節する
ことにより、前記測定サイクル中の前記積分動作を制御
するために前記クロックパルス時間に応答する装置を更
に備えてなる装置。

（９）　態様（７）に記載の装置（こおいて、前記積分
器に前記未知アナログ信号を加えることにより前記積分
器のランプアンプを生じさせ、かつ積分器に基準信号を
加えることにより前記ランプバンクを発生させるために
前記測定サイクル中に動作する装置と、前記予備変換サ
イクルの終わった時に前記積分器出力の基準レベルへの
復帰に応じて前記測定サイクルを開始させ、前記予備変
換サイクルの終わりに続く所定の時間に前記測定時間を
終わらせることにより、少なくとも部分的に前記積分動
作を制御する装置とを更に備え、デジタル出力は（ａ）
前記測定サイクル中の基準への復帰と、（ｂ）前記測定
サイクルの開始にづく基準時間との間におけるクロック
パルス数に従って発生されてなる装置。

（１０）　態様（９）に記載の装置において、前記予備
変換サイクル中に発生される前記クロックパルス時間に
より前記期間を決定し、それによりデジタル的に測定さ
れるオフセント誤差に従って前記アナログ信号の積分の
開始時刻と終了時刻とを調整することにより積分動作を
制御する装置を備えてなる装置。

（１１）　態様（９）に記載の装置において、測定サイ
クル中の前記ランプアンプの終わりと前記基準時刻の発
生との間の時間長を自動的に制御するために前記クロッ
クパルス時間に応答する装置を備えてなる装置。

（１２）　態様（９）に記載の方法において、前記積分
器に一定時間だけ基準信号を加えることにより、前記予
備変換サイクル中にランプアンプを発生する装置を備え
てなる装置。

（１３）　積分器と、この積分器がある所定の時間だけ
１つの向きに一定の傾斜割合で基準レベルまでレベルを
変えられる１つの期間、およびその後に逆向きにその積
分器が一定の傾斜割合でレベルを変えられる他の１つの
期間の連続する２つの期間より成る動作サイクルの間開
始時から前記積分器を動作させる装置と、積分器の入力
側に所定の長さの第１期間中に１つの極性の基準信号を
加えるとともに所定期間だけ未知アナログ信号を加える
装置と、第２の期間中積分器に前記１つの極性とは逆極
性の基準信号を与えて前記基準レベルまで前記積分器を
逆向きに一定の傾斜割合でレベルを変化させる装置と、
前記積分器の出力側に結合されて積分器の出力が前記基
準レベルに戻ったときに比較信号を発生する比較器と、
前記第１期間の終りに続く所定の時刻にタイミング制御
パルスを発生するクロック装置と、このクロック装置に
結合されて前記比較器の出力により制御されて前記タイ
ミング制御パルスと前記比較信号の発生との間のクロッ
クパルスの数を表すデジタル出力信号を発生するデジタ
ル化装置とを備えることを特徴とするアナログ−デジタ
ル変換器。

（１４）　態様（１３）に記載の装置において、前記基
準レベルから前記１つの向きにずれているレベルに前記
積分器の出力をセットするために前記開始時刻よりも前
に動作でき、前記逆向きで前記基準レベルへ向かって前
記積分器をラップさせる装置を含む初期設定装置と、こ
の初期設定装置の動作に応答して前記積分器の出力が前
記基準レベルに達した時に前記比較器の出力に応答して
開始信号を発生し、前記Ａ−Ｄ変換器のために開始時刻
を示す信号発生器と、前記動作サイクルの間前記Ａ−Ｄ
変換器を作動させるために前記開始信号により動作でき
る装置とを備えてなる装置。

（１５）　未知アナログ信号が積分回路に加えられて、
その積分回路をアナログ信号の大きさに関連するランプ
レートで基準レベルから一定の速さで離れさせ、かつク
ロックパルス発生器が作動される測定時間であって、前
記クロックパルス発生器は作動により前記測定時間中に
累積された積分量に応答するデジタル信号を発生する前
記測定時間を含む測定サイクルの開度換器を作動させて
なる未知アナログ信号を対応する信号に変換する肢術で
あって、積分回路中のオフセントに起因する誤差の量を
減少させるための前記未知アナログ信号の印加前に積分
回路を動作させる方法において、前記積分回路の出力を
基準レベルから次第に遠ざけるために与えられた極性を
持つ基準信号を第１の準備期間の間前記積分器に与える
過程と、前記積分回路の出力を前記基準レベルへ戻すた
めに前記与えられた極性とは逆の極性を持つ第２の基準
信号を前記第１の準備期間に続く第２の準備期間の間前
記積分回路に加える過程と、その後で前記積分回路の出
力の前記基準レベルへの復帰と前記第１の準備期間の終
りに続く所定期間の終りとの間の時間長に従って前記積
分回路の積分動作を制御して、前記時間長により示され
るオフセントの変化を補償するために前記測定サイクル
の間前記積分回路を動作させる過程とを備えることを特
徴とする積分回路を動作させる方法。

（１６）　態様（１５）に記載の方法において、前記測
定サイクル中の前記積分動作は前記測定期間の長さを調
節することにより制御されてなる方法。

（１７）　態様（１５）に記載の方法において、前記第
１および第２の期間は予め設定された（固定）時間であ
り、前記積分動作は前記積分回路出力の前記基準レベル
への復帰に応答する前記測定期袖の開始と、前記第２の
予備期間の終りに続く所定の長さの時間における前記測
定期間の終りとにより制御されてなる方法。

（１８）　　１様（１７）に記載の方法において、前記
所定の長さの時間は、前記積分回路の前記基準レベルへ
の前記復帰と、前記第１の期間の終りに続く前記所定時
間の終りとの間の時間長に従って自動的に制御されてな
る方法。

（１９）　少なくとも１つの基準信号と未知信号とを含
む連続する信号を受けて１つの極性領域内で基準レベル
から一定の勾配で上昇し、か°つその基準レベルへの一
定の勾配で戻るようにされる積分器と、この積分器の出
力側に結合されて出力信号が基準レベルに戻る時刻を検
出する比較器と、時間間隔を測定して希望のデジタル数
を発生するためのクロックパルス装置と、積分器とクロ
ックパルス装置の動作を制御する制御回路装置と、変換
動作中に前記基準レベルへ戻る動作の終りに前記積分器
の出力が基準レベルに達した時に前記制御回路装置に制
御論理信号を加えるために前記比較器の出力側を前記制
御回路装置に結合するための装置とを有するアナログ−
デジタル変換器において、変換動作の前に動作して前記
基準レベルに対する一定勾配のレベル変化と同じ極性領
域内で前記基準レベルからずれている所定レベルに積分
器の出力をオフセットするように動作できる第１装置と
、前記積分器の出力を前記所定レベルから前記基準レベ
ルへ向かって一定の勾配で変化させるためにスタート信
号に応答する第２装置と、変換動作を開始させるかめの
装置を含み、前記第２装置の制御の下に前記積分器の出
力が基準レベルに達した時に前記比較器の出力に応答す
る第３装置とを備えることを特徴とするアナログ−デジ
タル変換器。

（２０）　態様（１９）に記載の装置において、前記第
３の装置は前記クロックパルス装置からのクロックパル
スのカウントを開始させる装置を含んでなる装置。

（２１）　態様（１９）に記載の装置において、未知ア
ナログ信号を加えられることにより前記アンプランプを
行わせ、かつ前記積分器に前記基準信号を加えることに
より前記ダウンランプを行わせる装置が含まれてなる装
Ｗａ （２２）　態様（２１）に記載の装置において、前記第
２装置は前記積分器の出力を前記基準レベルへ向けて変
換動作中のダウンランプと同じランプレートでランプ動
作をさせるために、前記基準信号を前記積分器に加える
装置を有してなる装置。

（２３）　態様（１９）に記載の装置において、前記第
３装置は、まず初めに装置内の正味の誤差を決定する目
的で積分器が連続する逆極性の基準信号によりランプア
ップおよびランプバックされる予備変換サイクルを前記
積分器に行わせ、それから積分器が未知アナログ信号に
よってランプアップされ、それから前記予備変換サイク
ル中にランプバンクを行わせるこめに積分器に加えられ
たのと同じ基準信号により基準レベルへランプバンクさ
れるような変換サイクルの間前記積分器を動作させるた
めの装置をそなえてなる装置。

（２４）　態様（２３）に記載の装置において、前記第
２”装置は前記同じ基準信号を前記積分器に加えてその
積分器を基準レベルへ向けてランプさせる装置を含み、
それにより基準レベルへ向うランプバックは前記積分器
の全ての機能に対して常に同じレートであり、そのため
に比較装置の応答時間にもとづく誤差を小さくしてなる
装置。

【図面の簡単な説明】

第１図は本発明の変換器の全体の構成を示すブロック図
、第２図は典型的な変換動作中に起こる種々の事象と信
号との時間関係を示すタイミング図、第３図はシーケン
ス制御論理ユニットの回路構成図、第４図は制御タイマ
ユニットの回路構成図、第５図及び第６図は出力カウン
トが発生される態様を示すタイミング図である。 なお図面に用いた符号において、 １０−−−−−・−・−−−−−・−・−積分ユニット
１２−・−・・−・・−・・・・シーケンス制御論理ユ
ニット　　１４−・・−・−−−−−−・−制御タイマ
ユニット２６−−−−−・−・−・−・・−・・積分回
路７０．７２−・−一−−−−・・−カウンタ７４−・
−・−・・−・〜デコーダ ８３−・・−・−一一一一−−・・・−誤差レジスタ８
４・・−・・−・−・・−・−同等性比較器である。

Claims (1)

1. 【特許請求の範囲】 少なくとも１つの基準信号〔Ｅ〕と１つの未知アナログ
   信号〔Ｘ〕とを含む連続した信号を加えて、出力を１つ
   の基準レベル〔Ｅｒ〕から或る一つの極性の領域内でラ
   ンプ・アップさせ、次に再びこの基準レベル〔Ｅｒ〕に
   ランプ・バックさせるにようにした積分器と、前記積分
   器の出力を受けて、この出力が前記基準レベル〔Ｅｒ〕
   に等しくなった時に信号を発する比較器と、時間間隔を
   測定するためのクロックパルス発生器と、前記積分器と
   クロックパルス発生器との機能を制御する制御回路と、
   変換サイクルの前記ランプ・バックの終りで、前記積分
   器の出力が基準レベル〔Ｅｒ〕に達したときに、前記比
   較器の出力に基づいて制御論理信号を前記制御回路に供
   給する回路とを有する型のアナログ−デジタル変換器に
   おいて、変換サイクルの開始に先立って、前記積分器の
   出力を前記基準レベル〔Ｅｒ〕から前記ランプ・アップ
   ・バックが行われる一極性の領域においてオフセットし
   た値〔Ｅｓ〕に保つ第１の手段；スタートパルス〔ＳＰ
   〕に応答して、前記積分器の出力を前記オフセットした
   値〔Ｅｓ〕から前記基準レベル〔Ｅｒ〕にランプさせる
   第２の手段；前記積分器の出力が前記一極性の領域にオ
   フセットした値〔Ｅｓ〕からランプして前記基準レベル
   〔Ｅｒ〕に達した時に、前記比較器からの出力信号に応
   答して変換サイクルを開始させる第３の手段を夫々具備
   することを特徴とするアナログ−デジタル変換器。