JPS63501674A - 反相積分器振幅の大きい二重勾配変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアナログ／デジタル変換器、より詳細には二重勾配アナログ／デジタル 変換器に関する。

２、発明の詳細な説明 アナログ／デジタル変換器は未知の電圧信号等の未知のアナログ入力信号をその 未知の信号のデジタル表示に変換する。代表的に二重勾配Ａ／Ｄ変換器は通常積 分サイクルと呼ぶ一定期間にわたって未知の電圧を積分する積分器を含んでいる 。後の逆積分（ｄｅｉｎｔｅｇｒａｔｅ）丁なわちタイミングサイクル中に、積 分でれた信号は比較器の感知する逆積分信号が通常Ｏである所定値に達する時に 終止する可変期間にわたって既知の基準電圧により逆積分される。入力電圧と基 準電圧の比は逆積分サイクルと積分サイクルの比に等しいため、逆積分サイクル の持続時間はアナログ入力電圧に比例する。逆積分サイクルの持続時間はアナロ グ入力電圧のデジタル表示を与えるクロックパルスをカウントして測定すること ができる。

多くの二重勾配Ａ／Ｄ変換器がアナログ入力電圧をデジタル表示に変換する速度 の一つの制約は、逆積分信号のゼロ交差を検出する比較器の有限応答時間である 。次に、比較器の応答時間は積分器が蓄積してシステム分解能により分割嘔れる 最大電圧であり、しばしばシステム１オーバドライブと呼ばれる要因に関迷い程 、比較器は逆積分信号のゼロ交差を正確に検出することができる。しかしながら 、最大積分器電圧は代表的にシステムの給電電圧により制約される。従って、比 較器の応答時間を増大するために、従来の多くの二重勾配Ａ／Ｄ変換器では変換 器システムの積分器への供給電圧上しばしば高める必要がある。給電電圧を高め ると、全体システムの設計ｔ−ｇらに複雑にするだけでなく消費電力も増大する 。

比較器の応答時間を改善する（Ｔなわち、この応答時間に対するシステムの感度 を低減する）他の技術には外部素子や精密に整合嘔れ７’Ｃある種の集子を付加 することが含まれる。このような技術も同様に設計の複雑でが増し、従って製作 コストも増大する。

発明の要約 給電電圧を高めることなく比較器の応答時間が改善てれる改良型二重勾配Ａ／Ｄ 変換器を提供することが本発明の目的である。

変換速度に逆効果會及ぼ丁ことなく二重勾配Ａ／Ｄ変換器の給電電圧を低減可能 とすることも本発明の目的である。

給電電圧を高めることなく変換器と比較器の所要利得偏積を軽減することができ る改良型二重勾配Ａ　／　Ｄ変換器全提供することも本発明の目的である。

これら及び他の目的及び利点は増大した皮相積分器電圧振幅を有する二重勾配Ａ ／Ｄ変換器により達成される。これは積分及び逆積分サイクルを複数のインター ｙ−グされた積分器及び逆積分相へ分割して達成される。本発明の一局面におい て、各積分器は全電力線サイクルよりも小さく変換サイクルの結合された積分器 の総持続時間は全電力線サイクルの整数倍に等しい。

その結果、積分相数に従って皮相積分器電圧振幅を増大しながら電力線ノイズ拒 絶や正規モード拒絶が維持される。

本発明の別の局面において、各逆積分相の終りと次の積分器の始めとの間に体止 相が挿入嘔れ、その間積分器出力は一定である。その結果、前の逆積分相の終り の残存信号値が次の積分器の開始点を与える。従って、残存信号により表わされ る情報は相間で消失することがない。

図面の簡単な説明 第１図は本発明の実施例に従った二重勾配Ａ　／　Ｄ変換器の略ブロック因、 第２図は代表的な従来技術の二重勾配Ａ／Ｄ変換器の動作を説明するタイミング 図、 第６図は第１図の二重勾配変換器の動作を説明するタイミング図、 第４図は第１図の多サイクル制御回路の動作を説明するフロー図、 第５図は第３図のタイミング図の拡大図である。

アナフグ／デジタル（Ａ／Ｄ）変換器の略図を一般的に符号１０と示す。変換器 １０は変換器１０の全体動作を制御する新しい多サイクル制御論理１２を含んで いる。

未知のアナログ入力信号ｖＩＮが入力１４に加えられ制御論理１２の出力におい てデジタルカウント形式のデジタル表示に変換ちれる。スイッチ１８は閉成する と（スイッチ１２及び１４は開放）、入力信号Ｖ工Ｎを入力抵抗器２０を介して 増幅器２６及び帰還コンデンサ２８を含む積分器回路２４の反転入力２２へ接続 する。積分器回路２４は制御論理１２が測定する所定期間だけ入力信号ＶＩＮを 積分する。所定期間が経過丁恥と、多サイクル制御論理１２が入力スイッチ１８ を開く。後記するように、多サイクル制御論理１２は積分器２４の皮相電圧振幅 を増大するように変換器回路、１０を作動嘔せる。

所定積分期間が発振器３０により測定場れ、定周波数のクロックパルス系列をカ ウンタ回路３２へ供給する。カウンタ回路３２が所定期間の満了に対応するカラ ントに達すると、制御論理１２の出力３４で表わ嘔れる制御紛を介して制御論理 １２が入力スイッチ１８を開く。

良く知られているように、所定積分期間の終りにおり信号ＶＩＮの大きさに比例 する。積分信号Ｖの大きさを測定するために、積分器２４の出力Ｖが比較器３６ により感知嘔れる所定値に違するまで、積分コンデンサ２８を既知の速度で放電 して信号ｖ′ｔ−逆積分”する。この゛逆積分”期間の持続時間は積分期間の終 りにおける積分器出力Ｖの大きさに比例し、従って、入力信号ｖＩＮの大きさに 比例する。

反積分期間の持続時間は発振器３０からのクロックパルス音カウンタ回路３２に よりカウントすることによりデジタル測定することができる。積分器出力Ｖが（ 通常０　ｊ′″なわち接地である）所定値に達したＣとを比較器回路３６が決定 すると、比較器３６の出力、。

４０が状態を変える。制御論理１２は比較器３６の出力に応答してカウンタ回路 ３２を読み取る。

入力スイッチ４０ｔｌ−閉成して基準入力４２の公知の電圧ＶやＦを入力抵抗器 ４４を介して積分コンデンサ２８に接続することにより積分コンデンサ２８が放 電される。スイッチ１８が開きスイッチ１２が閉じる。

積分コンデンサ２８が逆積分期間中に放電てれるように、基準電圧Ｖや、の極性 は入力電圧ｖｌＮの反極極性に選定される。

従来技術の多くの二重勾配アナログ／デジタル変換器と違って、変換器１０は１ 積分／逆積分す°イクルで変換サイクルを完了しない。替りに、多サイクル制御 論理１２により変換器１０は積分／逆積分サイクルを複数回繰り返し、各積分期 間の終りにカウンタ回路３２のカウントを加算する。このようにして、積分及び 逆積分期間はそれぞれいくつかの積分及び逆積分相へ分割嘔れる。

変換器回路１０七このように作動嘔ゼると積分器出力Ｖの皮相電圧振幅が増大し て、比較器３６の応答時間を改善することができることが判っている。さらに、 これは電力線周波数や正規モード拒絶を維持しながら達成することができる。こ れは、従来技術の代表的な二重勾配Ａ／Ｄ変換器の動作を示す第２図を参照とし て良く理解することができる。図示するように、積分増幅器を最初に自動ゼロ化 してオフセット電圧を消去した後、１（もしくは数）を力線サイクルに等しく設 定てれた定持続時間の積分期間中に入力信号ｖｌＮが積分される。６０　Ｈ２の 電力線周波数において、代表的積分期間はｌ／６゜秒である、丁なわち一般的に 使用されるクロック周波数に対しておよそ１．０００カウントである。全電力線 サイクルにわ几って積分することにより、電力線ノイズの積分信号に対する寄与 を実質的になく丁ことができる。

積分期間の終りに、積分信号は第２図に示すようにｖｌの値に達している。次に 、０から（代表的に）２．０００カウントまでの可変期間にわたって公知の速度 （勾配Ｍｌ　）で積分コンデンサを放電させることにより積分信号が逆積分され る。逆積分期間中の総カウント数が入力信号ｖＩＮのデジタル表示を与える。

二重勾配アナログ／デジタル変換器の変換速度は積分期間従って逆積分期間中に カウント数を低減することにより増大することかできる。しかしながら、このよ うな方法では分解能従って変換精度も低減する。別の方法はシステム発振器のク ロック周波数を増大して変換分解能を維持しながら積分及び逆積分期間の持続時 間を低減することである。しかしながら、クロック周波数の固有の制約は変換器 比較器の応答時間である。

各クロックパルスの期間は一般的に比較器の応答時間よりも大きくして不正確な 結果を避けなければならない。

比較器応答時間は逆積分期間中の最大カウント数で除した最大積分器出力電圧振 幅ＶｍａＸとして定義されるシステムの１オーバドライブの関数である。すなわ ち、積分器出力の変化が速いほど、一般的に、比較器は速く変化する。

積分器は通常給電電圧を越える前に飽和する庭め、最大積分器電圧ｖｍａｘＦｓ 、代表的に給電電圧よりも大きくない０このようにして、比較器応答時間を改善 する丸めの、一つの方法は、給電電圧を増大するかもしくは変換器の比較器応答 時間に対する感度を低、減することであった。これら後者の技術は代表的に付加 外部素子や精密に整合された素子を必要とし、それによって変換器の設計及び製 作が複雑且つ高価になることがら本発明に従って、給電レベルを高めることなく 積分器２４の皮相電圧振幅が増大された。これは、笑施例において、積分期間を 第３図に示すように４つの積分器に分割して達成された。同様に、逆積分期間は ４つの逆積分相に分割ちれた。各逆積分器及び休止相対の結合持続時間が一定と なるように、各反覆分相に可変持続時間の゛休止”相が加えられた。第３図に示 すように、逆積分及び休止相対には総変換サイクルの積分器が挿入てれている。

笑施例において、各積分器は総積分期間（１，０００カウント）の１／４丁なわ ちそれぞれ２５０カウントである。各逆積分相プラス体止相は電力線サイクルの ｌ／２、丁なわち５００カウントである。積分及び逆積分期間は短い相に分割も れているため、積分器回路２４は飽和が生じる最大電圧ｖｍａ：ｃ　ｋ越えるこ となくより速い速度で積分及び逆積分することができる。より速い速ｆｆｋ達成 する一つの方法は、より小石な積分器コンデンサを使用することでちる。積分期 間を４相に分割することにより、電圧Ｖ２　（第１の積分器の終りに積分器が積 分する電圧）が所与の入力電圧ｖ工Ｎに対して第１図の従来技術回路の対応する 電圧Ｖ工を越えることなく、積分器コンデンサの容量ｋ　’／４程低減すること がでキ今。従って、逆積分勾配Ｍ２は第２図の逆積分期間の勾配Ｍ１と較べて４ 倍急峻とすることができる。従って、積分器オーバドライテは４の因数だけ増大 しており、皮相電圧振幅及び比較器の応答時間が増大する。

さらに、各積分器は電力線サイクルの１／４に丁ぎないが、総変換サイクルの４ つの積分器が完全な電力線記し友ように、実施例の各積分器ｄ電力線サイクルの １／４であり、各逆積分相プラス体止相は電力線サイクルの１７２である。この ようにして、６０Ｈｚ電力周波数に対して、積分器と逆積分及び休止結合相はそ れぞれｌ／２４０秒及びｌ／１２０秒である。し′かしながら、電力線サイクル は任意の相数に分割できることをお判り願いたい。しかしながら、２の倍数で分 割子れば電力局波数拒絶を維持することができる。さらに、総積分期間が１サイ クル以上の完全な電力線サイクルをカバーすることができるが、高速動作には１ 電力想サイクルが望ましい。

多サイクル制御論理１２の動作を表わすフローロを第４図に示す。変換サイクル はブロック１００に示す自動ゼロサイクルで開始嘔れる。この自動ゼロサイクル 中に、増幅器２６のオフセット電圧が補償される。

自動ゼロサイクルの後にはブロック１０２に示″ｊ′″第１の積分／逆積分サイ クルの第１の積分器が続く。実施に電力サイクルの正となるゼロ交差と一致する ようなタイミングとされている。この時、多サイクル制御論理１２（第１図）は 入力スイッチ１８を閉じ入カスイは２５０カウントの第１の定期間中に六方信号 Ｖ工Ｎｔ積分することができる。積分サイクルは電力サイクルの他の点で開始す ることもできる。２５０カウントに違すると、多サイクル制御論理１２が入力ス イッチ１８を開き、それによって入力信号ｖＩＮの積分が停止する。この時、積 分器２４の出力Ｖは第３図に示すように電圧ｖ２に達している。

を閉じ、ブロック１０４に示すように積分コンデンサ２８上の積分され良信号を 逆積分する。逆積分中に、−積分コンデンサ２８は基準電圧ＶやＦの大きさ、積 分−゛される所定速度で放電ちれる。前記したように、積分コンデンサ２８はか なり小さな容量として積分器２４を飽和させることなく積分及び逆積分速度を急 峻に高めることができる。

判定ブロック１０６で示すように、積分器出力Ｖが０ｖに達したことを比較器３ ６が検出するまで、逆積分は継続する。積分器出力Ｖがゼロ交差すると、多サイ クル制御論理１２が入力スイッチ４０を開いてクロックパルスの後縁で逆積分を 終止する。嘔らに、多サイクル制御論理１２は第１の逆積分相中にカウント数を 決定する。

クロックパルスの終止は通常積分器出力のゼロ交差と一致したい几め、第５図に 拡大図で示すように逆積分は通常クロックパルスが終止するまでゼロ交差を越え て継続する。ゼロ交差を越える残存信号はシステムの有限分解能から住じるエラ ーを表わしている。このエラーを修正するために、逆積分の終りにおける比較器 出力Ｖの大きさは第５囚に示し且つ第４図のブロック１１０で表わ丁ように休止 相中一定に維持される。

このようにして、逆積分相の終りにおける積分器出力が後の積分器の開始点を与 える。

実施例において、休止相中に゛ゼロ”電圧上積分することにより休止相中に積分 器出力Ｖが一定に保持でれる。丁なわち、その体止相期間中にスイッチ４０及び １８は開きスイッチ１２は閉じている。

積分器を電力線サイクルと同期化するために、逆積分及び体止相の結合持続時間 は所定値に設定てれ、実施例では、それは半電力すイクル丁なわち５００カウタ ３２が所定カウントに達すると、第３図及び第４■に示すように多サイクル制御 論理１２は第２の積分／逆積分サイクルを開始する。積分器出力Ｖが第１の積分 ／逆積分サイクルの０　開始点ではなく前の逆積分相の終りに得られる値で開始 する点を除けば第２の積分／逆積分サイクルは第１の積分／逆積分サイクルと揶 ４の積分／逆積分サイクルが終った後、多サイクル制御論理１２は第４図のブロ ック１１４に示すように各積分／逆積分サイクルからの逆積分カラントラ加算す る。実施例では、結合重れた総逆積分カウントは０から２０００カウントの範囲 にあり、アナログ入力信号ｖＩＮのデジタル表示を与える。

多サイクル制御論理１２は変換器１０の任意範囲切替の制御も行う。その論理は 従来のものであるため詳細に説明する必要はない。

前記したことから、本発明はシステムの給電よりも大きい皮相電圧振幅を有する 二重勾配Ａ／Ｄ変換器を提供することが判る。Ｃの大きい皮相電圧振幅は変換器 の変換速度を低減することなく比較器の応答時間を増大したり、給電電圧全低減 したり利得／帯域幅積条件を緩和するのに利用できる。本発明の実施例の修正が 可能であり、そのいくつかは検肘丁れは明白であり他は慣例的な電子設計の問題 である。従って、本発明の範囲は前記実施例に限定されず、添付する請求の範囲 及びそれに相当するものによってのみ定義される。

国際調査報告 ＡＮＮＥＸ　Ｔｏ　’ｓＭＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥ ＰＯＲＴ　ＯＮ

Claims (17)

【特許請求の範囲】
1. １．一定時間の積分相期間中に未知の入力信号により確立される値へ積分器が充 電され、次に逆積分相期間中積分器出力が所定値に達するまで逆積分される種類 の積分アナログ／デジタル変換器において、逆積分相は所定間隔で生じるクロッ クパルスにより測定され、定積分相の持続時間は完全な１電カサイクル期間より も小さく且つ変換器はさらに逆積分相の終りに積分器出力を一定に保持して後の 積分相の開始まで休止相を定義する手段と、積分相の総持続時間が電力線サイク ルの整数倍となるまで積分及びそれに続く逆積分及び休止相を繰り返す手段を具 備する積分アナログ／デジタル変換器。
2. ２．請求の範囲第１項において、積分相の総持続時間は１／６０秒である変換器 。
3. ３．請求の範囲第１項において、電力線周期は１／６０秒である変換器。
4. ４．請求の範囲第１項において、各定積分相の持続時間は完全な１電力線サイク ルを２の累乗に等しい係数で除したものに等しい変換器。
5. ５．請求の範囲第４項において、結合された各逆積分及び休止相の総持続時間は 積分相の整数倍に等しい変換器。
6. ６．請求の範囲第１項において、積分相の持続時間は１／２４０秒であり結合さ れた各逆積分及び休止相の持続時間は１／１２０秒である変換器。
7. ７．１）完全な１電力線サイクルよりも短い所定期間アナログ信号を積分し、 ２）所定値に達するまで公知の速度で積分された信号を逆積分し、 ３）積分された信号を所定値へ逆積分するのに必要な期間をデジタル測定し、 ４）逆積分された信号を逆積分段階の終りに得られる値に保持し、 ５）総積分期間が完全な１電力線サイクルの整数倍に等しくなるまで１）〜５） の段階を繰り返し、６）デジタル測定された逆積分期間を算術的に結合してアナ ログ信号に比例した結合デジタル値を与える、段階からなるアナログ信号をデジ タル信号に変換する方法。
8. ８．未知のアナログ信号をデジタル値へ変換する積分アナログ／デジタル変換器 において、該変換器はアナログ信号を積分する積分器と 積分器の出力が所定値に達する時を検出する検出手段と、 前記検出手段に応答して各サイクルが完全な１電力線サイクルよりも短い定持続 時間の積分相と、逆積分相と休止相からなる多重サイクルで積分器を作動させる 制御手段とを具備し、その結合された持続時間は積分相の持続時間の整数倍に等 しく、前記制御手段は、１）積分相の所定持続時間にわたって積分器にアナログ 信号を積分させ、 ２）逆積分相期間中に積分された信号が所定値に達するまで積分器に積分された 信号を逆積分さセて、逆積分相の終止をマークし、 ３）休止相期間中に逆積分相と休止相の結合された持続時間が前記積分相の持続 時間の整数倍に等しくなるまで積分器の出力を一定のままとし、４）サイクルの 積分相の結合された持続時間が電力線サイクルの整数倍に等しくなるまで、積分 相、逆積分相及び休止相の各サイクルを繰り返す手段を具備する積分アナログ／ デジタル変換器。
9. ９．請求の範囲第８項において、電力線サイクルの整数倍は１電力線サイクルで ある変換器。
10. １０．所定数のクロックパルスの積分相期間中に未知の入力信号により確立され る値へ積分器がチャージされ、次に逆積分相期間中に積分器出力が比較器により 決定される所定値に達するまで逆積分され、前記積分器出力は所定値をオーバシ ユートして残存値へ達し、逆積分相はクロックパルスをカウントして測定される 種類の積分アナログ／デジタル変換器において、該変換器はさらに逆積分相が終 止すると休止相期間中に後の積分相が開始するまで積分器出力を残存値に保持す る手段と、積分相の総持続時間が第２の所定数のクロックパルスに等しくなるま で積分、逆積分及び休止相を繰り返す手段とを具備し、 逆積分相期間中のクロックパルスの総数は未知の入力信号のデジタル表示となる 、 積分アナログ／デジタル変換器。
11. １１．請求の範囲第１０項において、積分相の第２の所定数のクロックパルスの 総持続時間は電力線サイクルの整数倍に等しい変換器。
12. １２．請求の範囲第１０項において、積分相の第２の所定数のクマックパルスの 総持続時間は１／６０秒である変換器。
13. １３．請求の範囲第１０項において、積分相の第１の所定数のクロックパルスの 総持続時間は完全な１電力線サイクルを２の累乗に等しい係数で除したものに等 しい変換器。
14. １４．請求の範囲第１３項において、結合された各逆積分及び休止相の総持続時 間は積分相の整数倍に等しい変換器。
15. １５．請求の範囲第１０項において、各積分相の持続時間は１／２４０秒であり 、各逆積分相と後の休止相の結合された持続時間は１／１２０秒である変換器。
16. １６．１）完全な１電力線サイクルよりも短い所定期間だけアナログ信号を積分 し、 ２）公知の速度で積分された信号を逆積分し、５）逆積分信号が所定値に達した 後に、積分された信号の逆積分を残存値で終止させ、 ４）積分された信号を残存値に逆積分するのに必要な期間をデジタル測定し、 ．５）アナログ信号の後の積分を開始するまで逆積分された信号を残存値に保持 し、 ６）総積分期間が第２の所定期間に等しくなるまで段階１）〜５）を繰り返し、 ７）デジタル測定された期間を算術的に結合してアナログ信号に比例した結合デ ジタル値を与える段階からなるアナログ信号をデジタル値へ変換する方法。
17. １７．未知のアナログ信号をデジタル値へ変換する積分アナログ／デジタル変換 器において、該変換器は、アナログ信号を積分する積分器と、 積分器の出力が所定値に達する時を検出する検出する手段と、 前記検出手段に応答し各サイクルが完全な１電力線サイクルよりも短い定持続時 間の積分相と、逆積分相と休止相からなる多重サイクルで積分器を作動させる制 御手段とを具備し、その結合された持続時間は積分相の持続時間の整数倍に等し く、該制御手段は１）積分相の所定持続時間中積分器にアナログ信号を積分させ 、 ２）逆積分信号が所定値に達した後逆積分相期間中公知の速度で積分器に積分さ れた信号を未知の値へ逆積分させて、逆積分相の終止をマークし、５）休止相期 間中に逆積分相と休止相の結合された持続時間が前記積分相の整数倍に等しくな るまで積分器の出力を一定のままとし、 ４）サイクルの積分相の結合された持続時間が電力線サイクルの整数倍に等しく なるまで、積分相、逆積分相及び休止相の各サイクルを繰り返す、段階からなる 積分アナログ／デジタル変換器。