JPS5985129A - スケ−ル変換されたアナログ−デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はアナログ−デジタル変換器に関するものであっ
て、とくに時間とともに変化するアナログ入力を変換す
るための変換器に関するものである。

背景技術 アナログ−デジタル変換器は、その名が示すように、ア
ナログ入力信号をそれと等価なデジタル量に変換する装
置である。これにはカウンタＡ／Ｄ変換器や連続近似Ａ
／Ｄ変換器のようないくつかの型のアナログ−デジタル
変換器（以下Ａ／Ｄ変換器とする）かある。

最も一般的な型の一つは二重スロープＡ／Ｄ変換器であ
る。基本的には、二重スロープ変換器は、「積分サイク
ル」として知られた一定の周期にわたって入力信号を積
分することによってアナログ入力信号をデジタル表示に
変換する。積分サイクルの間、積分された信号は初期値
から第二値へ上昇する。その信号は次に、入力信号をそ
れとは反対の極性を有する基準信号で置き換えることに
よって「非積分サイクル」の間に積分を解かれる。

その結果、積分信号は初期値に戻る。この第２の周期は
またしばしば「タイミングサイクル」と呼ばれる。

更に詳しく後述するように、タイミングサイクルの持続
期間は入力信号の大きさに比例する。タイミングサイク
ルの持続期間は、デジタルカウンタで測定され、その結
果タイミングサイクルの終点でデジタルカウンタの出力
はアナログ入力信号のデジタル表示となる。「多スロー
プ変換器」と呼ばれる他のＡ／Ｄ変換器は上述した方式
の変形であるが、七のｙ゛本原理は同じである。

一定のアナログ入力信号は通常その入力信号の対応する
デジタル表示に変換される。しかし、正弦波交流信号の
ような時間とともに変化する入力信号は、典型的にはそ
の入力信号の平均値に変換される。とくに正弦波入力信
号に対しては、入力信号の二乗平方根値（実効値）がよ
り有効な測定方法である。関数の実効値（ＲＭＳ）はそ
の関数の二乗の時間平均の平方根として定義される。こ
れは関数ｘ（ｔ）に対して次のように表わされる。

ＲＭＳ値は　π／ムσ（近似値で１．１１０７２）の因
子によって正弦波信号の平均値に関連していることが知
られている。したがって、たとえば平均電圧の代シに実
効値（ＲＭＳ）電圧を決定するには、この平均電圧にπ
／２．’２の因子を掛けてやればよいことがわかってい
る。これを達成する１つの方法は最初に正弦波交流入力
信号を記憶（ｂｕｔｔｅｒ　）　Ｌ、それから、それを
整流してその交流信号の平均値の大きさの信号を発生さ
せることである。この平均信号はそれから増幅器でπ／
２．／”２の因子で乗算される。

しかし、この方法は、増幅器に伺随する不正確さの為に
本来的に不正確な方法である。例えば、所定の入力電圧
に対して増幅器の出力電圧はしばしば時間とともに、ま
たは温度の変化によって変わる。更に、増幅器には装置
の製造過程に伴なう不光全さのために通常オフセット電
圧がある。したがって、増幅器は一般には、平均信号を
常にπ／２Ｊ７因子で乗算することにはならない。乗算
因子はしばしば他の値に変化する。したがってこの方法
は精度を要する分野ではとくに有用でない。

更には、これらの乗算増幅器は、ノイズ減少その他の目
的のために種々の部品が必要で、実際問題として、通常
、半導体チップに集積されえない。

こうして、乗算増幅器を有する集積回路Ａ／Ｄ変換器に
は多くの外部部品が必要で、それがコス）・の上昇とＡ
／Ｄ変換器の製造工程の複雑を招来する。

発明の要約 本発明の目的は、時間とともに変化する入力信号に対ｌ
〜で精度が高く、スケール変換（５ｃａｌｅｄ　）され
たデジタル出力を供給することのできる低コストのＡ／
Ｄ変換器を提供することである。

本発明の他の目的は、正弦波入力信号の実効値の高精度
のデジタル表示を与える二重スロープ（多スロープ）変
換器を提供することである。

これらのそして他の目的および利点は二重スロープ（又
は多スロープ）アナログ−デジタル変換器で達成される
が、そこでは積分サイクル間のクロック周波数と非積分
（またはタイミング）サイクル間のクロック周波数は同
じではなく、所定の比をもつようにデジタル的に修正さ
れている。次の詳細な説明で明らかになるように、変換
器の出力は、積分およびタイミングサイクル間の周波数
の比に従がってスケール変換されている。

特に有用なスケール変換された出力は平均値ではなくて
交流入力の実効１直（ＲＭＳ）である。先に述べたよう
に、交流入力信号の平均値に対する実効値の比はπｉ２
Ｊ’７である。本発明の１つの実施例において、積分お
よびタイミングサイクルのクロック周波数の比はこの因
子とほとんど等しくなるように修正されている。このよ
うにして、Ａ／Ｄ変換器の出力は平均値の代りに実効値
を測定するようにスケール変換されている。

特に、因子π／２Ｊ’７　（１，１１０７２）は、９と
１０との比、すなわち１．１１１・・・・・には暑んど
等し℃・ことが判っている。本発明によれば、二重スロ
ープの積分サイクル間の周波数は１０で割られ、タイミ
ングサイクル間のクロック周波数は？で割られる。従が
って、タイミングサイクル間のクロック周波数は積分サ
イクル間のそれの１．１１１・・・・・・倍となる。こ
の比は純粋の正弦波交流信号の平均値に対する実効値の
比にほとんど等し℃・ので、この出力はＲＭＳ値を示す
ようにスケール変換されることになる。

実施例 第１図は従来の二重スロープＡ／Ｄ変換器の基本的なア
ナログ部分１０を示す。アナログ部分１０は、積分器出
力１６を反転入力１８に結合する帰還容量１４をもつ積
分器１２を含んで℃・る。変換器の入力２０はスイッチ
２２と入力抵抗２４を介して積分器１２０反転入力１８
に結合されている。

積分サイクルはスイッチ２２が閉じると始まり、その時
の積分器出力電圧■工お、は初期値ｌＡ′典型的にはぜ
口Ｖｏｌｔであるか又は接地されている。第２図に示す
ように、積分器１２の出力電圧■工ＮＴは下に傾斜しな
がら始まる（■工あは正の一定電圧）。

スイッチ２２は積分サイクルの所定の期間間じたまメで
ある。

スイッチ２２が開くと、積分器出力電圧■工ＮＴは積分
サイクルの終端で、第２の値（第２図でＢで示される）
に達する。スイッチ２２が開いた直後に、（抵抗２４を
介して）（Ｖ□ＮＴとは反対の極性の）基準電圧■、□
、を積分器１２の反転入力１８に結合する第２のスイッ
チ２６が閉じる。こうして積分器出力電圧■□ＮＴは第
２図に示すように上昇する。スイッチ２６が閉じられる
と非積分すなわちタイミングサイクルの開始が指示され
ることになる。積分器出力電圧■□ＮＴはそれが最初の
状態Ａに戻る迄、上に向って勾配をなしつづける。この
間の現象は比較器２８によって検知されるが、この比較
器の出力３ｏは積分器出力電圧Ｖ工ＮＴが初期値ＡＫ戻
る時に「状態」を変える。

積分器出力電圧■□ＮＴは、積分サイクルの終点で次の
式によって与えられる。

積分サイクルの終点で呪積分器出カ電圧■工ＮＴはタイ
ミングサイクルの開始点での積分器出力電圧に等しいの
で、それは次のように表わされる。

又は ”’　　　　　（４） ■■Ｎ：ｖＲＥＦＸ面 ここでｔ２はタイミングサイクルの持続時間である。従
って、■ＲＩｉ、Ｆとｔｌ（積分サイクルの持続時間）
はわかれば、ｔ２が測定できそれによって■工、が決定
される。

積分サイクルｔ１は、典型的には、特定の周波数のパル
ス列を入力するカウンタによって合わされる（タイミン
グをとられる）。したがって、積分サイクルｔよは所定
の数のカウントで測定される。タイミングサイクルｔ、
に合わせるためには、パルス列はタイミングサイクルの
開始点において他のカウンタ（第２のカウンタ）に入れ
られる。

その第２のカウンタは、次に、比較器２８（第１図）が
タイミングサイクルの終了を指示しながら状態を変えた
時使用不可能化される（すなわちその出力はラッチされ
る）。このタイミングサイクルの間にこの第２のカウン
タによってカウントされたカウントの数（ｔ２）は、上
記第（４）式に示されているように、入力信号■工１、
に比例するデジタル表示となる。

入力信号■工１．が正弦波交流信号ならば、入力スイッ
チの開閉は、積分サイクルｔ１が交流半波正弦波の電圧
ゼロ交叉点に一致するようにタイミングをとられ、次の
ゼロ交叉点で終了するようＫしてタイミングをとられる
。これは完全交流半波サイクルを定める。上記した二重
スロープＡ／Ｉ）変換器の出力は入力信号の平均電圧■
Ａ　ＶＧとなる。第（４）式は次のように書換えられる
。

ｖ−■ｔ２ ｔ、（５） 先に述べたように、正弦波交流信号に対して、その実効
値電圧と平均電圧は次のように関連している。

π ７３ＭＳニア“ＡｖＧ（６） したがって、平均電圧の代シに実効値（ＲＭＥＩ）を測
定するために、先に述べた方法では、最初に一時記憶（
ｂｕｆｆｅｒｊｎｇ）と、整流によって平均電圧を得、
次に上記因子を掛けた。他の方法でＲＭＳ電圧を測定す
るために、Ａ／Ｄ変換器に信号を入力する前に定数因子
によって入力信号を予め処理する。

かな９信頼できる出力を得るためには、先に述べた乗算
増幅器のようなアナログ１−正回路には通常かなシ高価
な高精度部品が普通必要となる。更に、個々の変換器に
は所望の値が得られるように手動で修正するための種々
の部品がしばしば必要である。

本発明によれば、二重スロープ（多スロープ）変換器の
出力は前述した方法とは全く異なった方法で実効値のよ
うな所望の測定値を読みとれるようにスケール変換され
得る。次の説明から明りように理解されるように、二重
スロープ変換方法は変換器出力を所望の値に＃Ｉζ価す
るようにデジタル的に修正されている。

第６図を参照すれば、本発明によるスケール変換された
二重スロープＡ／　Ｄ　変換器は１００で概略的に示さ
れている。第１図と共通の要素は同じ参照番号で示され
ている。第（６）式から、実効値は正弦波の平均電圧と
因子π／２−Ｊ２　（近似値１．１１０７２）によって
関連づけられているということ力５判っている。本発明
に一致して、π／２ＪＴは１０／！９（１，１１・・・
・・）に等しいことが注意される。

その差は、近似値で３４の有効数字の出方を有するデジ
タルマルチメータ、ポルトメータのような大抵の測定装
置：では無視できる。したがって式（５）は二重スロー
プ変換器で因子１０／　　を含ませることによって実効
値電圧が得られるように次のように１ω正され得る 本発明によれば因子１０／変挨はタイミングサイタル間
のクロック周波数を１０口倍に増大させて二重スロープ
ｉ　Ｊ９Ｇ器で容易に実現され得る。

第３図のＡ／Ｄ変換器１００はクロックパルス発生器１
０１を有し、それは変換の積分およびタイミングサイク
ルのタイミングをとるためのタイミングパルスを供給す
る。説明のために、入力信号ＶＩＮは６Ｑ　Ｈｚ　の正
弦波電圧信号であるとする。

発生器１０１は周波数１２００　ＫＨｚの発振器１０２
を含む。１０．／９の変換因子を達成するために第（７
）式は次のような便利な形に書き誉えられる。

従がって、タイミングサイクル間のタイミングパルスの
周波数を９の因子で割り、積分サイクル間のタイミング
パルスの周波数を１０の因子で割ることによって、　／
９の変換因子は大刀正弦波の実効値電圧を測定するよう
に容易に実現される。

したがって、Ａ／Ｄ変換器１００は発振器１０２の出力
に結合された「１０分周」周波数分周器１０４を備えて
いる。分局器１０４はその出力で発振器１０２の周波数
の乙。（すなわち１２　Ｑ　ＫＨｚ）の周波数のクロッ
クパルス列を供給する。

分局器は周知のものであり、これ以上説明の要はないと
思われる。入力周波数をＮ　（Ｎは２〜９の整数）で分
周することのできるプリセット可能な分周回路の一例は
ＲＧ！Ａ　−ｃＤ４Ｄ１８　Ａ集積回路である。この回
路の論理操作はＲＯＡＯＭＯ３／　ＭＯＳ　　集積回路
マニアルに記載されている。

積分サイクルの間に、’　１２０　ＫＨ２のクロックパ
ルスは、所定のカウント数１０口０まで積分サイクルカ
ウンタによっ又カウントされる。ここで１２０　ＫＨｚ
　ノパルス列の１Ｄｏｏサイクルは、ちょうど（り　Ｑ
　Ｈｚのｂサイクルの周期（第６図の実施例における積
分サイクルの接続時間）であることに性態されたい。こ
のようにして、発振器１０２、分周器１０４および積分
サイクルカウンタ１０６が積分サイクルのタイミングを
とるのに用いられろ。

積分サイクルは比較器１５６で開始させられるが、それ
は入力正弦波■エヨの正進行ゼロ交叉を検知する。正の
半サイクルの検知は論理ブロック１１０に向う出力ライ
ン１５８で示されている。

それに応答して、論理ブロック１１０は（ライン１６４
を介して）分周器１０４およびカウンタ１０６を使用可
能化し、スイ、ツチ２２を閉じ積分サイクルを開始させ
る。分周器１０４とカウンタ１０６は、制御信号ｒ　Ｒ
ＥＩＴ　Ｉ　Ｊが働かなくなった時使用可能化される。

スイッチ２２は論理ブロック１１００制御信号ライン１
１２によって制御される。

カウンタ１０６のカウントが１０００に達すると、カウ
ンタ１０６の出力ライン１０８は（■工、の正の半サイ
クルの終端に一致する）積分サイクルの終点を示す状態
を変化させろ。カウンタ１０６に応答して、論理ブロッ
ク１’１０６′ｉスイツチ２２を開き入力信号Ｖ工１．
をＡ／Ｄ変換器から離脱させる。

次に論理ブロック１１０はスイッチ２６を閉じ、抵抗２
４を介して基準信号■Ｒオを反転入力１８に結合させ、
非積分すなわちタイミングサイクルを開始させる。論理
ブロック１１０は変換器１００のスイッチを開閉するた
めの複数個の制御ライン１１２−１１５を備えている。

タイミングサイクルのタイミングをとるために、変換器
１００は発振器１０２の出力に結合された「９分周」分
周器１２０を備えている。分局器１２０は発振器１０２
０１２００　ＫＨｚ　ノｌＢ力ヲ１３６．６３３・・・
・・・η■ｚクロックパルス列に分周し、それはスイッ
チ１２２を介してタイミングサイクルカウンタ１２４に
供給される。これらの回路は又タイミングサイクルの開
始点において論理ブロック１１０によって使用可能化さ
れろ。（分周器１２０のおよびカウンタ１２４は、制御
信号ｒ　Ｒｘ５ｘＴ２　Ｊが制御ライン１２６で慟がな
い時、使用可能化される。）タイミングサイクル間のク
ロックパルスの周波数はタイミングサイクルの間に９で
割られ、積分サイクルの間に１０で割られるので、タイ
ミングサイクル間のクロック周波数は、積分サイクル間
の周波数に１０／９倍に増大せられ、平均電圧Δ（Ｕ定
でなく実効値電圧測定が可能となる。

積分器１２の出力■工Ｎアがゼロに戻る時、比較器２８
の出力は状態を変えタイミングサイクルの終了を指示す
る。比較器２８に応答して、論理ブロック１１０はスイ
ッチ２２を開くことによって、分周器１２０およびタイ
ミングサイクルカウンタ１２４を使用可能化する。論理
ブロック１１０はエネーブルライン１３０を介してラッ
チ・デコード回路１２８を使用可能化し、カウンタ１２
４の出力をラッチし、復号し、それは表示装置１３２に
よって表示される。

第３図のＡ／Ｄの変換器１００の全体の作用を第４図を
参照しな力Ｓら説明する。第４図は論理ブロック１１０
０作用を示す）四−チャードである。

１５０で示されているように、Ａ／Ｄ変侠器１００はス
イッチ２２．２６を開き、スイッチ１２２を閉じること
によって初期状態にセットされろ。第４のスイッチ１５
２も又聞じられ・積分器１２の非反転入力１５４を入力
抵抗２４に短絡する。最後にカウンタ１０６および１２
４か−ビロレこセットされ（ずなわち信号ＲＥＩＴ　１
とｌ５ＥＴ　２は働Ｑ）でいる）、分周器１０４および
１２０はそれらの開始状態にリセットされる。スイッチ
２８はＣＩＮ’Ｉ’を初期状態にまで放電させろ。

＠理ブロック１１０は、次に、ゼ四交叉検知出カライン
１５８の出力状態を調整する（決定ブロック１６０）。

（正の半サイクルの出発を示す）■工えの負から正への
変化に応答して、論理ブロック１１０は「１０分周」分
周器１０４および積分サイクルカウンタ１０６（ブロッ
ク１６２）からｒ　ＲＥＳＥＴ　Ｉ　Ｊ制御信号を除く
ことによってそれら分［器１０４およびカウンタ′１０
６を使用可能化する。同時に、論理ブロック１１０はス
イッチ１５２を開き、スイッチ２２を閉じ、それによっ
て、入力信号ｖＩＮを積分器１２に結合する。積分サイ
クルの藺に入力信号■工、の出力Ｏｊ１その入力信号の
振幅Ｇこ−ジした割合で降下する（負となろあ１０口０
　（［１ｆｆｌの積分サイクルクロックカウント（決廃
ブロック１６６）が終わると、論理ブロック１１０Ｇｊ
−、カウンタ１０６に応答して、スイッチ２２を開き、
スイッチ２６を閉じ（ブロックＩＧＩＩ（で示されてい
る）、基準１Ｌ圧を積分器に結合させそれによってタイ
ミングサイクルを開始させろ。同時に、論理ブロック１
１０は、ｒＲＥＳＥＴ２」信号を踪いて「９分周」分周
器１２０およびタイミングサイクルカウンタ１２４を使
用可能化する。カウンタ１２４は、積分器１２の出力■
工ＮＴがゼロに達するまで（決定ブロック１７０）分周
器１２０からの１５３．３３・・・ＫＨｚクロックパル
スのカウントを始め、それによってタイミングサイクル
の終了を指示する。それと同時に論理ブロック１１０は
スイッチ１２２を開き、カウンタ１２４のカウントを停
止する（ブロック１γ２）。

第（７）式から、■ＲＥＦがちょうど１Ｖｏｌｔに選ば
れるならば、実効値電圧■ＲＭＳはタイミングサイクル
持続時間ｔ２／積分すイクル持続時間ｔＩに等しいこと
が判っている。更に、ｔｌが１０００カウントであるか
ら”Ｒ１１１１Ｓは、タイミングサイクルの終端（すな
わちｔｚ　）で、カウンタ１２４の２進カウントを１０
進法表示に変換し、１０進法の少数点を６つ左に動かす
ことによって１０００で割ることによって簡単に読み取
れる。したがって、論理ブロック１１０゛はラッチ・デ
コード回路１３２（ブロック１７４）を使用可能化し、
タイミングサイクルの終端でカウンタ１２８の２進出力
をラッチしそれを１０進法に変換する。カウンタ１２８
の出力は少数点を左に６つ動かしてデジタル表示器１３
２に表示される。このようにして、６９　Ｈｚ　　の正
弦波ＶＩＮの実効値の高精度のデジタル表示が得られる
。

第６図のクロックパルス発生器１０１の他の実施例は第
５図の１０１ａで概略的に示されている。

多くの応用分野では、第６図の発振器１０２で得られる
１　２００　ＫＨｚよりも低いクロック周波数を使用す
るのが望ましい。したがって、式（８）は次の形に書き
直されろ。

したかつ−Ｃ１実効値電圧■ＲＭＳはタイミングサイク
ル間のクロック周波数を０．９因子で割り、積分サイク
ル間のクロック周波数に対して１．１１１・・・因子た
け増加させて、得、られることかわかる。

第５図を参照ずろと、クロックパルス発生器１０１ａは
発振器１０２ａを有し、それはメート’　Ｏ’　”Ｃ１
２３ＫＨｚのクロックパルス列を発生する。この周波数
は第３図の発振器１０２に比べて、１０の因子で割られ
ている。発振器１０２ａの１２０　ＫＨｚ出力は第６図
のｌＯしで表わされ、それは１２　Ｑ　ＫＨｚパルス列
の１９パルスを示している。

発生器１０１ａは「２分周」分周器２００を有し、それ
は第ろ図の積分サイクルカウンタ１０６に６０Ｋｌ（ｚ
のパルス列を供給する「２分周器分周器２００を備えて
いる。この６［１ＫＨｚクロック信号は、積分サイクル
のタイミングをとるためυこ用いられ、第６図の■で示
されている。積分サイクルの間に６Ｑ　ＫＨｚクロック
パルスは積分サイクルカウンタ１０６で同じ１０００の
カウント迄カウントされる。ここで６０　ＫＨｚパルス
列の１０００サイクルは６０Ｈｚ人力信号の２つの半サ
イクルと全く等しい同期をもっていることに注意された
い。容量０工ＮＴを入力信号の正および負の半サイクル
の１１１」に一定の方向に充電するためには、適当なス
イッチ回路が必要であって（図示されていない）、それ
によって正午サイクルと負半サイクルの間で容量ＣＩＮ
Ｔの極性接続を反転させることができろ。

第（９）式によれば、クロックパルス発生器１０１ａは
「０．９分周」分局器２０２を有し、それはタイミング
サイクル間のクロックパルスをタイミングサイクルカウ
ンタ１２４に供給する。分局器２０２は第１の「６分周
」分周器２０４を有し、それは分周器２００の６０　Ｋ
Ｈｚ出力に結合された入力を持っている。したがって、
分周器２０４は第６図のＩＥ”で示されるように６０Ｋ
Ｈｚの１，５の周波数すなわち２３　ＫＨｚのパルス列
を発生する。分周器２０４の２０　ＫＨ２出力は、第２
の「ろ分周ｊ分周器２０６の人力に結合されている。分
周器２０６の出力は第６図の”Ｆ″で示されるように６
　、６６６・・・ＫＨｚパルス列である。

分周器２０２は更にｌＤ′フリツフ０フロップ２０８を
含み、それは発振器１０２ａの１２０ＫＪ（ｚ　出力に
よってクロックパルスが供給される（クロックされる）
。フリップフロップ２０８の“Ｄ“入力を分周器２０６
の６．６６６・・・ＫＨｚ出力に結合して、フリップフ
ロップ２０８もまた６、６６６・・・ＫＨｚパルス列を
発生する。それは第６図に示されるように７リツプフロ
ツプ２０８をり四ツク化するために用いられた発振器パ
ルス幅だけシフトされろ。

排他的ＮＯＲケゞ−ト２１０はフリップフロップ２０８
の“Ｑ”出力に結合された１つの入力と分周器２００の
６［Ｉ　ＫＨｚ出力に結合された他の入力をもっている
。第６図に示されているように、排他的ＮＯＲｐｙ”−
１・２１０の出力Ｉ　Ｔ　＋は発振器１０２ａの１２　
Ｑ　ＫＨｚ出力の１８サイクル毎に１０個の立上り端を
もっている。したがって、排他的ＮＯＲデー）２１０の
出力′Ｔ１の周波数は１２３　ＫＨｚの１０／／１８倍
すなわち６６．６６６　＝−ＫＨｚである。したがって
分周器２０２への６３　ＫＨｚ入力周波数は０．９で割
られ、６６．６６６・・・ＫＨｚの出力周波数となる。

第（９）式に従がって、積分サイクル間の＜５　Ｑ　Ｋ
Ｈｚクロック周波数をタイミングサイクル間に６６．６
６６・・・［（ｚのクロック周波数に増加させることに
よって、Ａ／Ｄ変換器１００の出力は実効値電圧を計測
するようにスケール変換される。タイミングサイクルの
タイミングをとるために用いられた６　６．６６６・・
・ＫＨｚパルス列のパルスは完全に均一には間隔をあけ
られていないけれども、発生した不正確さは大抵の交流
測定で微少のもので、２進カウンタの最下位ビットでの
少ざな変化は許容できるのである。

したがって、上述したところから、本発明は、積分およ
びタイミングサイクルのクロック周波数をデジタルＬ＋
＋ｔに１６止してスケール変戻された出力を７（、′る
ことによって実効値測定を行うものであるということが
判るであろう。記載された実施例は好適には単一のモノ
リシンク半導体チップに集積されろ。したがって、たと
えば上述したスイッチ１１’、　ＭＯＳ　ｌ・ランジス
クで実施できる。

もちろん、当業者には本発明の他の修正そしてＴ！ｌｉ
々の特徴が明らかであろう、そしてそのいくつかは単に
机上の学習で明らかであろうし、他は単ηｒろ設ｎＩ°
串項であるかもしれない。たとえば、電流とトランスコ
ンダクタンスＧｍの実効値測定モなされ得る。更にコン
バータの出力は、それぞれのサイクルの間の特定の周波
数比で決定されるように、実効値以外の測定を行うべく
スケール変換され得ろ。又、本発明はマルチスロープお
よび他の時間領域Ａ、／Ｄ変換器に同様に応用できる。

他の実施例では、積分サイクルＱ、ま正と負の半サイク
ルではなく２つの正の半サイクルを含んでもよい。その
場合には、２つの正午サイクルの間に介在する負の半サ
イクル間に論理プロア／’　＋　１０によってスイッチ
２２がＩに」かれ、その負の半サイクルの間に）ｌ）１
分器１２から入力信号を離脱させろことができる。積分
サイクルカウンタ１２４は目′ｌＪと同様に各半サイク
ルのタイミングをとるために用いてよい。

特殊な応用には、特別な設沼で他の実施例が可能である
。このように本発明の範囲は上に述べた特別の実施例に
限定されるのではなくて、特許請求の範囲およびそれと
等価のものによってのみ限定されるべきである。

【図面の簡単な説明】

第１図は従来の二重スロープＡ／Ｄ変換器のアナログ入
力部分の概略図、第２図は積分およびタイミングサイク
ルを示すタイミング図、第６図は実効値を読むための本
発明による二重スロープＡ／Ｄ変換器の概略図、第４図
は第６図の変換器の論理ブロックのフローチャート、第
５図は第３図のクロックパルス発生器の他の実施例の概
略図、第６図は第５図のクロックパルス間のμ１．：係
を示すタイミング図である。 主要な参照番号の説明 １０・・・Ａ／Ｄ変換腑の基本的アナログ部分１００・
・・二重スロープＡ／　Ｄ変換器１０１・・・クロック
パルス発生器 １１０・・・論理ブロック １０１ａ・・・クロックパルス発生器 代理人　浅　村　　　皓 １５ 手続補正書（方式） 昭和５８年１２月１３ｊ應 特許庁長官殿 １、事件の表示 １ＭｌＴ１５８　　年特ｉｎ［ｉ第　１４７９３５　　
　号２、発明の名称 スげ一］ν４壮市にで畝菅イブログニす゛シタつし４１
Ｊ決Ｎト３、補正をする者 ｉｌｌ隼との関（ｆ　峙、；′ｌ’　ｊ、ｌ　ｊ　ｌｉ
ｊ″１人住　　所 ４、代アＩ！人 １］？シ和５８と１＝１１月　２９日 ６、補ｊ「により増加する発明の数 ７　袖市の対象 １５３−

Claims (1)

1. 【特許請求の範囲】 （１）入力関数のだめのスケール変換されたアナログ−
   デジタル変換器であって、 （イ）　第１の周波数のパルス列を供給するパルス装置
   、 （ロ）　所定の周期に合わせるためにパルス数をカウン
   トするカウンタ装置、 （ハ）　カウンタ装置に応答し、所定の期間入力関数を
   積分するための積分装置であって、該積分装置の出力は
   所定の周期の発端において初期値、終端において第二値
   を有し、さらに、前記所定の周期が終了した時、前記積
   分装置出力が初期値に戻るような極性を有する基準電圧
   を積分するための装置を含む前記積分装置、 に）前記第１の所定周波数とは異なった第２の所定周波
   数のパルス列を供給する第２のパルス装置、 （ホ）　第２のパルス列のパルスをカウントする第２の
   カウンタ装置、および （へ）前記積分装置出力に応答し、該出力が初期値に戻
   った時、前記第２０カウンタ出力装置を読み取るための
   読出し装置 とを有し、前記第２のカウンタ装置から読み取られたカ
   ウントは第１の周波数と第２の周波数の比に比例して目
   盛られている入力関数の測定パラメータを示す、 前記スケール変換されたアナログ−デジタル変換器。 （２、特許請求の範囲第１項記載のアナログ−デジタル
   変換器であって、前記入力関数は正弦波関数であり、第
   １の周波数と第２の周波数の比は９対１０であって、前
   記第２０カウンタから読み取られたカウントは前記正弦
   波入力関数の測定パラメータの実効値を示す前記アナロ
   グ−デジタル変換器。 （３）％許請求の範囲第２項記載のアナログ−デジタル
   変換器であって、前記第１および第２パルス装置はパル
   ス列を供給するための発振器を含み、前記第１のパルス
   装置は更に１０の因数で前記発振器パルス列の周波数を
   分割するための第１の分周器を含み、第２のパルス装置
   は更に前記発振器パルス列の周波数を９の因数で分割す
   るための第２０分周器を含む、前記アナログ−デジタル
   変換器。 （４）特許請求の範囲第２項記載のアナログ−デジタル
   変換器であって、前記第１および第２のパルス装置はパ
   ルス列を発生する発振器を含み、前記第２のパルス装置
   は更に前記発振器パルス列の周波数を９の因数で分割す
   るための分周器を含む、前記アナログ−デジタル変換器
   。 （５）正弦波入力電圧用のアナログ−デジタル変換器で
   あって、 （イ）　前記入力電圧の半サイクルの積分数に等しい所
   定の周期に合わせるためのタイマ装置であって、第１の
   所定周波数のパルスを供給するパルス装置とそのパルス
   をカウントするためのカウンタとを含む前記タイマ装置
   、 （ロ）　前記タイマ装置に応答し、所定の周期の間前記
   入力電圧を積分するための積分装置であって、該積分装
   置の出力は、前記所定周期の発端において初期値、終端
   において第２値を有し、さらに前記所定の周期が終了し
   た時、前記積分装置出力が初期値に戻るような極性を有
   する基準電圧を積分するための装置を含む前記積分装置
   、 ←→　前記積分装置出力が第２値から初期値へ戻るのに
   必要な周期に合わせるための第２のタイマ装置、を含み
   、第１の周波数と第２の周波数の比は、測定出力復帰時
   間は前記入力電圧の実効値に比例するように９：１０で
   あることを特徴とする前記アナログ−デジタル変換器。 （６）特許請求の範囲第５項記載のアナログ−デジタル
   変換器であって、前記正弦波電圧の周波数は６０　Ｈｚ
   であり、前記第１および第２のタイマ装置は一定の周波
   数のパルスを発生するための発振器とそれぞれ前記第１
   および第２の所定周波数の第１および第２のパルス列を
   供給するために前記発振器パルスの周波数を分割するた
   めの分周器を含むことを特徴とする、前記アナログ−デ
   ジタル変換器。 （力　特許請求の範囲第６項記載のアナログ−デジタル
   変換器であって、前記第１の所定周波数は６０　ＫＨｚ
   で、第２の所定周波数は近似値で６６　、６６６・・−
   ＫＨｚ　であることを特徴とする前記アナログ−デジタ
   ル変換器。 （８）正弦波入力電圧用のアナログ−デジタル変換器で
   あって、 （イ）　入力、 （ロ）　該入力に作動的に結合されたゼロ交叉点検知器
   、 （ハ）　パルス列を発生する発振器、 に）　該発振器に作動的に結合され、エネーブル信号に
   応答し、前記入力信号の半サイクルの積分数に対応する
   所定のパルス数をカウントするための第１カウンタ装置
   、 （ホ）　前記入力信号を積分するための、入力と出力を
   有する積分回路、 （へ）基準電圧、 （ト）　　前記発振器に作動的に結合され、前記第１の
   カウンタ装置に供給されたパルスの第１の周波数に対し
   て１０：９の比をもつ周波数のパルス列を発生するため
   の分周器、 （ハ）　前記分周器の出力に作動的に結合され、エネー
   ブル信号に応答し前記分周パルスをカウントするための
   第２のカウンタ装置、 （１の　前記第２のカウンタ装置の出力を復号するため
   のデコーダ装置、 に））　前記積分器回路の出力がゼロの時を指示する比
   較器、および に）論理装置であって、 入力信号のゼロ交叉に応答して、第１周波数のパルス数
   をカウントするために第１０カウンタを使用可能化し、
   前記積分器を前記入力に結合し、半サイクルの積分数に
   対応する所定のパルス数に達する前記第１のカウンタに
   応答して、前記積分回路を前記入力から離脱させ、前記
   基準信号を前記積分回路入力に結合し、前記第２のカウ
   ンタ装置を使用可能化し、 前記積分回路の出力がゼロに達した時、前記比較器に応
   答して、前記第２のカウンタ装置を使用不可能化する、
   前記論理装置を含み、前記第２のカウンタ装置のカウン
   トは前記正弦波入力電圧の実効値に比例することを特徴
   とする前記アナログ−デジタル変換装置。 （９）入力信号は所定の周期で操作される第１のサイク
   ルと、操作された第２の信号がタイミングをとられる第
   ２のサイクルを有する時間領域変換器であって、 （イ）　所定の周期に合わせるために第１の周波数で１
   クロツクパルスを供給するだめの装置および（ロ）　前
   記第２のサイクルに合わせるために第２の周波数でクロ
   ックパルスを供給するだめの装置を含み、前記変換器出
   力はクロックパルスの第２の周波数と第１の周波数の比
   に比例して目盛られていることを特徴とする前記時間領
   域変換器。 （１０）クロックパルスがアナログ入力信号の積分を制
   御するために用いられ、タイミングサイクルに合わせる
   ためにも用いられる型のアナログ−デジタル変換器であ
   って、積分を制御するのに用いられたクロックパルスの
   周波数は前記タイミングサイクルに合わせるのに用いら
   れるクロックパルスの周波数とは異なることを特徴とす
   る前記アナログ−デジタル変換器。