DE19924243C1

DE19924243C1 - Integrated, clock-controlled shift register circuit and conversion device

Info

Publication number: DE19924243C1
Application number: DE1999124243
Authority: DE
Inventors: Frank Lehmacher; Franz Kuttner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1999-05-27
Filing date: 1999-05-27
Publication date: 2001-01-11
Anticipated expiration: 2019-05-28
Also published as: WO2000074243A1

Abstract

Die Erfindung betrifft eine integrierte, taktgesteuerte Schieberegisterschaltung der Bitbreite n sowie eine integrierte, taktgesteuerte Umsetzeinrichtung der Bitbreite n, bei der eine Umschaltvorrichtung vorgesehen ist, mittels der zumindest ein Teil der Registerzellen überbrückbar ist und damit die Schieberegistereinrichtung von der Bitbreite n auf zumindest eine reduzierte Bitbreite m umschaltbar ist. Die Schieberegisteranordnung kann dabei als sukzessives Approximationsregister ausgebildet sein, dessen Registerzellen als zweiflankengetriggerte Flip-Flops ausgebildet sind. Ferner betrifft die Erfindung eine integrierte, taktgesteuerte Umsetzeinrichtung der Bitbreite n, die vorteilhafterweise als A/D-Umsetzer oder D/A-Umsetzer ausgebildet ist und die mindestens eine erfindungsgemäße Umschaltvorrichtung zur Reduzierung der Auflösung aufweist. Insbesondere als A/D-Umsetzer ausgebildete Umsetzeinrichtungen weisen vorteilhafterweise eine erfindungsgemäße Schieberegisteranordnung auf.The invention relates to an integrated, clock-controlled shift register circuit of bit width n and an integrated, clock-controlled conversion device of bit width n, in which a switchover device is provided, by means of which at least some of the register cells can be bridged and thus the shift register device from bit width n to at least a reduced bit width m is switchable. The shift register arrangement can be designed as a successive approximation register, the register cells of which are designed as two-edge triggered flip-flops. Furthermore, the invention relates to an integrated, clock-controlled conversion device of bit width n, which is advantageously designed as an A / D converter or D / A converter and which has at least one switching device according to the invention for reducing the resolution. In particular, conversion devices designed as A / D converters advantageously have a shift register arrangement according to the invention.

Description

Die Erfindung betrifft eine integrierte, taktgesteuerte Schieberegisterschaltung der Bitbreite n nach dem Oberbegriff des Patentanspruchs 1 sowie eine integrierte, taktgesteuerte Umsetzeinrichtung der Bitbreite n.The invention relates to an integrated, clock-controlled Shift register circuit of bit width n according to the generic term of claim 1 and an integrated, clock-controlled Bit width conversion device n.

Derartige taktgesteuerte Schieberegister können beispielswei se als sukzessive Approximationsregister ausgebildet sein. Sukzessive Approximationsregister werden vorzugsweise in Ana log-Digital-Umsetzern nach dem Wägeverfahren zur Steuerung der Umsetzung eingesetzt. Bei diesem Umsetzverfahren werden die Registerzellen sukzessive, beginnend mit dem höchstwerti gen Bit (Most Significant Bit, MSB), auf ein logisches Einspotential gesetzt. Es wird dann verglichen, ob die Ein gangsspannung höher als die Spannung ist, die dem digitalen Wort des sukzessiven Approximationsregisters entspricht. Ist das der Fall, bleibt es gesetzt, andernfalls wird es ge löscht. Dieser Wägevorgang wird für jedes Bit wiederholt, bis am Ende der Umsetzphase auch das niederwertigeste Bit (Least Significant Bit, LSB) feststeht.Such clock-controlled shift registers can, for example se as successive approximation registers. Successive approximation registers are preferably in Ana log-digital converters based on the weighing process for control implementation. In this implementation process the register cells successively, starting with the highest value Gen Bit (Most Significant Bit, MSB), to a logical Potential set. It is then compared whether the one output voltage is higher than the voltage that the digital Word of the successive approximation register corresponds. Is if it does, it remains set, otherwise it will be used deletes. This weighing process is repeated for each bit until at the end of the conversion phase also the least significant bit (Least Significant Bit, LSB) is established.

Der Aufbau sowie die prinzipielle Arbeitsweise eines solchen sukzessiven Approximationsregisters ist vielfach bekannt und beispielsweise in "Halbleiterschaltungstechnik" von U. Tiet ze, Ch. Schenk, neunte, neu bearbeitete und erweiterte Aufla ge, Springer-Verlag, Berlin, 1990, Seite 780 ff., insbesonde re Abb. 23.40, genau beschrieben worden.The structure and the principle of operation of such a successive approximation register is widely known and is known, for example, in "semiconductor circuit technology" from U. Tietze, Ch. Schenk, ninth, newly edited and expanded editions, Springer-Verlag, Berlin, 1990, page 780 ff. , in particular Fig. 23.40, has been described in detail.

Gattungsgemäße Umsetzeinrichtungen, wie zum beispiel Analog- Digital-Umsetzer (A/D-Umsetzer) und Digital-Analog-Umsetzer (D/A-Umsetzer), sind im wesentlichen durch die folgenden bei den Kennwerte gekennzeichnet: die Umsetzzeit und die Auflö sung. Die Umsetzzeit oder auch Konversionszeit bezeichnet die Gesamtzeit, die ein A/D-Umsetzer für einen vollständigen Um setzzyklus mit voller Auflösung benötigt. Die Umsetzzeit ist somit ein Maß für die Geschwindigkeit des A/D-Umsetzers. Die Auflösung, die im wesentlichen die Genauigkeit der Umsetzung charakterisiert, wird durch die Anzahl der Bits bzw. der Kon vertierungsstufen bestimmt.Generic conversion devices, such as analog Digital converter (A / D converter) and digital-to-analog converter (D / A converter) are essentially by the following identified by the characteristic values: the conversion time and the resolution solution. The conversion time or conversion time denotes the Total time an A / D converter takes to complete a conversion setting cycle with full resolution required. The conversion time is thus a measure of the speed of the A / D converter. The Resolution, which is essentially the accuracy of the implementation is characterized by the number of bits or the con depth levels determined.

Im allgemeinen wächst bei sequentiellen A/D-Umsetzer, wie ei nem A/D-Umsetzer nach dem Wägeverfahren, die Umsetzzeit mit steigender Auflösung. Sequentielle A/D-Umsetzer sind daher eher in Bezug auf die Umsetzzeit oder eher in Bezug auf die Auflösung optimiert. Eine nachträgliche Veränderung dieser beider Kennwerte, beispielsweise bei veränderten Anforderun gen, ist nicht möglich. Sequentielle A/D-Umsetzer weisen so mit immer eine feste, nicht veränderliche Auflösung auf.In general, sequential A / D converters such as ei nem A / D converter according to the weighing method, the conversion time with increasing resolution. Sequential A / D converters are therefore more in terms of turnaround time or more in terms of Resolution optimized. A subsequent change in this of both parameters, for example when requirements change is not possible. Sequential A / D converters point this way with always a fixed, unchangeable resolution.

Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung daher die Aufgabe zugrunde, eine gattungsgemäße taktgesteuerte Schieberegisterschaltung sowie eine taktge steuerte Umsetzeinrichtung anzugeben, die bezüglich der Um setzzeit und der Auflösung möglichst flexibel an die jeweili gen Anforderungen anpassbar sind.Based on this prior art, the present The invention is therefore based on the object of a generic clock-controlled shift register circuit and a clock controlled conversion device to specify the setting time and the resolution as flexible as possible to the respective are adaptable to requirements.

Diese Aufgaben werden erfindungsgemäß durch eine taktgesteu erte Schieberegisterschaltung mit den Merkmalen des Patentan spruchs 1 sowie durch taktgesteuerte Umsetzeinrichtungen mit den Merkmalen der Patentansprüche 10 und 11 gelöst.According to the invention, these tasks are controlled by a clock erte shift register circuit with the features of the patent Proverb 1 as well as with clock-controlled conversion devices solved the features of claims 10 and 11.

Die erfindungsgemäße Umsetzeinrichtung und Schieberegister schaltung zeichnen sich durch eine wahlweise umschaltbare Auflösung aus. Die Umschaltung erfolgt durch Umschaltvorrich tungen, über die bei einer Reduzierung einer Auflösung die für die jeweilige Umsetzung nicht benötigten Registerzellen überbrückt und damit weggeschaltet werden. Vorteilhaft an dieser Möglichkeit der Umschaltung der Auflösung ist eine Verkürzung der Umsetzzeit für solche Anwendungen, bei denen eine schnelle Umsetzung benötigt wird und gleichzeitig auf eine erhöhte Auflösung dieser Umsetzung verzichtet werden kann. Dadurch kann die Umsetzeinrichtung bzw. das Schiebere gister in Verbindung mit einer wählbaren Taktverteilung vom Anwender flexibel an die jeweiligen Anforderungen angepaßt werden.The conversion device and shift register according to the invention circuit are characterized by an optionally switchable Resolution off. The switchover is carried out by switchover device which are used when reducing the resolution register cells not required for the respective implementation bridged and thus switched off. Advantageous this possibility of switching the resolution is one Shortening the conversion time for those applications where a quick implementation is needed and at the same time an increased resolution of this implementation can be dispensed with can. This allows the transfer device or the slide gister in conjunction with a selectable clock distribution from Users flexibly adapted to the respective requirements become.

Für das sukzessive Approximationsregister sind typischerweise zweiflankengetriggerte Flip-Flops, wie zum Beispiel Masters- Slave-Flip-Flops, vorgesehen. Solche Flip-Flop sind insbeson dere bei Zwei-Phasen-Taktsystemen von Vorteilen, da sie eine sehr hohe Störsicherheit aufweisen.For the successive approximation register are typical double-edge triggered flip-flops, such as Masters Slave flip-flops, provided. Such flip-flops are in particular advantages in two-phase clock systems, since they are one have very high immunity to interference.

Die Bypass-Schaltung zum Überbrücken wird über eine Steuer einrichtung gesteuert und kann im einfachsten Fall jeweils durch ein UND-Gatter und ein diesem nachgeschaltetes ODER- Gatter, die jeweils die nicht benötigten Registerzellen über brücken, realisiert werden.The bypass circuit for bridging is via a control device controlled and can in the simplest case each by an AND gate and an OR Gates, each over the unnecessary register cells bridge, be realized.

Die bei einer Umschaltung der Auflösung nicht benötigten und damit überbrückte Registerzellen können beispielsweise ge steuert durch ein Enable-Signal ausgeschaltet werden, wodurch vorteilhafterweise auch die Leistungsaufnahme pro Umsetzung reduziert wird.Those that are not required when switching the resolution and bridged register cells can, for example, ge controls are turned off by an enable signal, thereby advantageously also the power consumption per implementation is reduced.

Das erfindungsgemäße Schieberegister eignet sich insbesondere bei nach dem Wägeverfahren arbeiteten A/D-Umsetzern, ist je doch sehr vorteilhaft auch bei allen anderen sequentiellen oder zumindest teilweise sequentiellen A/D-Umsetzern einsetz bar. Darüber hinaus wäre es auch denkbar, daß erfindungsgemä ße Schieberegister bei zumindest teilweise sequentiellen D/A- Umsetzer einzusetzen.The shift register according to the invention is particularly suitable with A / D converters working according to the weighing method, is but also very advantageous for all other sequential ones or at least partially use sequential A / D converters bar. In addition, it would also be conceivable that according to the invention Large shift registers for at least partially sequential D / A To use converters.

Die Erfindung ist besonders vorteilhaft bei einem sukzessiven Approximationsregister insbesondere im Zusammenhang mit einem sequentiellen A/D-Umsetzer verwendbar. Die Erfindung ist je doch nicht ausschließlich auf derartige Register beschränkt, sondern ist vielmehr auch sehr vorteilhaft bei sämtlichen ge takteten Registerschaltungen, bei denen durch Überbrückung von Registerzellen eine Steigerung der Umsetzzeit unter In kaufnahme einer geringeren Auflösung erzielt wird, einsetz bar.The invention is particularly advantageous in the case of a successive one Approximation register especially in connection with a sequential A / D converter can be used. The invention is ever but not exclusively limited to such registers, Rather, it is also very advantageous for all ge clocked register circuits in which bypass of register cells an increase in conversion time under In lower resolution is achieved bar.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfin dung sind Gegenstand der Unteransprüche.Advantageous refinements and developments of the Erfin are subject of the subclaims.

Die Erfindung wird nachfolgend anhand der einzigen Figur der Zeichnung näher erläutert. Die Figur zeigt den prinzipiellen Aufbau einer erfindungsgemäßen Schieberegisterschaltung mit umschaltbarer Auflösung von 4 Bit auf 2 Bit.The invention is described below with reference to the single figure in FIG Drawing explained in more detail. The figure shows the principle Structure of a shift register circuit according to the invention switchable resolution from 4 bit to 2 bit.

In der Figur ist mit 1 eine Schieberegisterschaltung darge stellt. Die Schieberegisterschaltung weist vier in Reihe an geordnete Registerzellen R0-R3 und somit eine maximale Auf lösung von vier auf. Nachfolgend wird die maximale mögliche Auflösung oder Bitbreite der Schieberegisterschaltung 1 bzw. einer Umsetzeinrichtung mit n bezeichnet, während eine bei spielsweise durch Umschaltung erzeugte, reduzierte Auflösung oder Bitbreite mit m bezeichnet ist, wobei m < n ist.In the figure, 1 is a shift register circuit Darge. The shift register circuit has four register cells R0-R3 arranged in series and thus a maximum resolution of four. In the following, the maximum possible resolution or bit width of the shift register circuit 1 or a conversion device is denoted by n, while a reduced resolution or bit width generated by switching, for example, is denoted by m, where m <n.

Ferner sei nachfolgend angenommen, daß die Schieberegister schaltung 1 in der Figur als sukzessives Approximationsregi ster eines in der Figur nicht dargestellten A/D-Umsetzers ausgebildet ist. Der Aufbau und die Funktionsweise eines suk zessiven Approximationsregisters entsprechend der Figur ist unter anderem in dem europäischen Patent EP 0 258 840 B1 be schrieben, das vollinhaltlich in die vorliegende Patentanmel dung mit einbezogen wird ("incorporated by reference").It is further assumed below that the shift register circuit 1 in the figure is designed as a successive approximation register of an A / D converter, not shown in the figure. The structure and operation of a successive approximation register according to the figure is described, inter alia, in European patent EP 0 258 840 B1, which is fully incorporated into the present patent application ("incorporated by reference").

Bei einem sukzessiven Approximationsregister dienen die Regi sterzellen R0-R3 als Speicherelemente, die jeweils entspre chend den n-Bits des zu wandelnden Wortes einer dualen Wich tung entsprechen. Die Registerzellen R0-R3 sind im vorlie genden Ausführungsbeispiel als zweiflankengetriggerte Flip- Flops ausgebildet. Bei solchen Flip-Flops, die beispielsweise als sogenannte Master-Slave-Flip-Flops ausgebildet sein kön nen, wird mit jedem Taktimpuls eine an einem Dateneingang L, IN anliegende digitale Information an den jeweiligen Daten ausgang Q übernommen.The regi serve in the case of a successive approximation register ster cells R0-R3 as storage elements, which correspond to each according to the n-bits of the word to be converted a dual wich suit. The register cells R0-R3 are present embodiment as a two-edge triggered flip Flops trained. In such flip-flops, for example can be designed as so-called master-slave flip-flops NEN, with each clock pulse one at a data input L, IN digital information attached to the respective data output Q accepted.

Im vorliegenden Ausführungsbeispiel weist jedes der Flip- Flops R0-R3 jeweils vier Eingänge L, IN, CLK, RES und einen Ausgang Q auf. Alle Flip-Flops R0-R3 sind über jeweils ei nen Eingang CLK, dem ein Taktsignal ZCLK zuführbar ist, takt gesteuert und können über jeweils einen Eingang RES, dem ein Reset-Signal ZRES zuführbar ist, rückgesetzt werden. Gemäß der Figur dient der Eingang L als Schiebeeingang zum Schieben von Daten und der Eingang IN als Schreibeingang zum Ein schreiben von Daten. Darüberhinaus weist typischerweise jedes der Flip-Flops R0-R3 noch zwei in der Figur nicht darge stellte Steuereingänge auf.In the present exemplary embodiment, each of the flip Flops R0-R3 each have four inputs L, IN, CLK, RES and one Output Q on. All flip-flops R0-R3 are each egg NEN input CLK, to which a clock signal ZCLK can be fed, clocks controlled and can each via an input RES, the one Reset signal ZRES can be fed, reset. According to the figure, the input L serves as a sliding input for sliding of data and the IN input as write input for ON write data. Furthermore, each typically has the flip-flops R0-R3 two not shown in the figure set up control inputs.

Der Schiebeeingang L des ersten und somit des höchstwertigen Flip-Flops R3 liegt auf logischem Einspotential "1", während die Schiebeeingänge L der anderen, niederwertigeren Flip- Flops R0-R2 mit dem Datenausgang Q des jeweils vorgeordne ten, einer höheren dualen Wichtung entsprechenden Flip-Flops R1-R3 verbunden sind. Alle Schreibeingänge IN der Flip- Flops R0-R3 sind gemeinsam mit einem Ausgang eines Kompara tors 6 verbunden, der beispielsweise Teil des Analog-Digital- Umsetzers ist. Ein Komparatorausgangssignal ZOUT kann somit in die Schreibeingänge IN der Flip-Flops R0-R3 eingekoppelt werden.The sliding input L of the first and thus the most significant flip-flop R3 is at logic single potential "1", while the sliding inputs L of the other, lower-value flip-flops R0-R2 with the data output Q of the respective flip-flop corresponding to a higher dual weight -Flops R1-R3 are connected. All write inputs IN of flip-flops R0-R3 are connected together to an output of a comparator 6 , which is part of the analog-to-digital converter, for example. A comparator output signal ZOUT can thus be coupled into the write inputs IN of the flip-flops R0-R3.

Dem Flip-Flop R0 mit der niedrigsten Wichtung ist ein Status- Flip-Flop RS nachgeschaltet. Dieses Status-Flip-Flop RS ist mit seinem Schiebeeingang L mit dem Ausgang Q des Flip-Flops R0 und mit seinem Schreibeingang IN mit dem Komparatorausgang 6 verbunden.The flip-flop R0 with the lowest weighting is followed by a status flip-flop RS. This status flip-flop RS is connected with its sliding input L to the output Q of the flip-flop R0 and with its write input IN to the comparator output 6 .

Die Ausgangsanschlüsse Q der Flip-Flops R0-R3 sind mit ent sprechenden Registerausgangsanschlüssen Y0-Y3 verbunden, an denen die Registerausgangssignale Z0-Z3 abgreifbar sind. Am Ausgang YS des Status-Flip-Flops RS ist ein Statussignal ZS abgreifbar, das das Ende eines Umsetzzyklus anzeigt.The output connections Q of the flip-flops R0-R3 are ent speaking register output terminals Y0-Y3 which the register output signals Z0-Z3 can be tapped. At the Output YS of the status flip-flop RS is a status signal ZS tapped, which indicates the end of a conversion cycle.

Erfindungsgemäß ist ferner eine Umschaltungeinrichtung 2 vor gesehen. Im vorliegendem Ausführungsbeispiel ist die Umschal tungseinrichtung 2 dazu ausgelegt, eine Umschaltung von einer 4-Bit-Auflösung auf eine 2-Bit-Auflösung des sukzessiven Ap proximationsregisters 1 zu ermöglichen. Die Umschalteinrich tung 2 weist ein UND-Gatter 3 und ein ODER-Gatter 4 auf. Das UND-Gatter 3 ist eingangsseitig mit einer Steuereinrichtung 5 und mit dem Ausgang Q des Flip-Flops R2 mit der zweithöchsten Wichtung verbunden ist. Ausgangsseitig ist das UND-Gatter 3 mit einem Eingang des nachgeschalteten ODER-Gatters 4 verbun den. Dieses ODER-Gatter 4 ist derart zwischen dem Flip-Flop R0 mit der niedrigsten Wichtung und dem nachgeschalteten Sta tus-Flip-Flop RF angeordnet, daß dessen zweiter Eingang mit dem Ausgang Q des besagten niedrigstwertigen Flip-Flops R0 und dessen Ausgang mit dem Eingang L des Status-Flip-Flops RS verbunden ist.According to the invention, a switchover device 2 is also seen before. In the present exemplary embodiment, the switching device 2 is designed to enable a switchover from a 4-bit resolution to a 2-bit resolution of the successive approximation register 1 . The Umschalteinrich device 2 has an AND gate 3 and an OR gate 4 . The AND gate 3 is connected on the input side to a control device 5 and to the output Q of the flip-flop R2 with the second highest weighting. On the output side, the AND gate 3 is connected to an input of the downstream OR gate 4 . This OR gate 4 is arranged between the flip-flop R0 with the lowest weighting and the downstream status-flip-flop RF that its second input with the output Q of said least significant flip-flop R0 and its output with the input L of the status flip-flop RS is connected.

Nachfolgend wird die Funktionsweise der erfindungsgemäßen, als sukzessives Approximationsregister ausgebildeten Schiebe registerschaltung anhand der Figur beschrieben:The mode of operation of the inventive slide designed as a successive approximation register register circuit described with reference to the figure:

Zur Beschreibung der Funktionsweise des sukzessiven Approxi mationsregisters 1 sei angenommen, daß sämtliche Flip-Flops R0-R3, RS zu Beginn der Umsetzung rückgesetzt sind. Das be deutet, daß sämtliche Ausgänge Q auf logischem Nullpotential "0" und daß alle Schiebeeingänge L durchgeschaltet sind. Da nach wird das logische Einspotential "1" am Schiebeeingang L mit jedem Taktimpuls des Taktsignals ZCLK um eine Stelle bzw. um ein Flip-Flop R0-R3 weitergeschoben. Dadurch werden die Bits der einzelnen Flip-Flops R0-R3 der Reihe nach ver suchsweise auf logisches Einspotential "1" gesetzt. Das jewei lige Wägeresultat wird in weiteren Flip-Flops R0-R3, in die das entsprechende Komparatorausgangssignal ZOUT eingelesen wird, gespeichert. Dabei wird nur dasjenige Flip-Flops R0-R3 freigegeben, dessen zugehöriges Bit gerade getestet bzw. verglichen wird. Nach der Festlegung des niedrigstwertigesten Bits, daß heißt nach Durchlaufen des Flip-Flops R0 mit der niedrigsten dualen Wichtung wird in der Regel ein weiteres Speicherelement, das sogenannte Status-Flip-Flop RS, gesetzt, das einen Takt später das Ende des Umsetzzyklus anzeigt. Nach diesem Umsetzzyklus mit einer 4-Bit-Auflösung kann mit dem nächsten Umsetzzyklus begonnen werden.To describe the operation of the successive approximation register 1 , it is assumed that all flip-flops R0-R3, RS are reset at the start of the implementation. This means that all outputs Q are at logic zero potential "0" and that all shift inputs L are switched through. Since after the logical one-potential "1" at the sliding input L is pushed forward with one clock pulse or one flip-flop R0-R3 with each clock pulse of the clock signal ZCLK. As a result, the bits of the individual flip-flops R0-R3 are successively set to logical single potential "1". The respective weighing result is stored in further flip-flops R0-R3, into which the corresponding comparator output signal ZOUT is read. Only the flip-flop R0-R3 is released whose associated bit is currently being tested or compared. After the least significant bit has been determined, that is to say after passing through the flip-flop R0 with the lowest dual weighting, a further storage element, the so-called status flip-flop RS, is generally set, which indicates the end of the conversion cycle one clock later. After this conversion cycle with a 4-bit resolution, the next conversion cycle can begin.

Es wäre jedoch auch möglich, daß für eine Umsetzung eine niedrigere, reduzierte Auflösung ebenfalls ausreicht. Für diesen Fall sieht die Erfindung eine Umschaltung von der 4- Bit-Auflösung auf eine reduzierte 2-Bit-Auflösung vor. Dabei wird dem UND-Gatter 3 über die Steuereinrichtung 5 ein Steu ersignal ZCTR zugeführt. Dieses Steuersignal ZCTR bewirkt bei Vorhandensein des Registerausgangssignals Z2, daß heißt nach Durchlaufen der zwei höchstwertigen Bits bzw. den entspre chenden Flip-Flops R2, R3, daß diejenigen Flip-Flops R1, R0 mit der nächst niedrigeren dualen Wichtung mittels des UND- Gatters 3 und des ODER-Gatters 4 überbrückt werden. Somit liegt also das Registerausgangssignal Z2 direkt am Eingang des Status-Flip-Flops RS an. Das Status-Flip-Flop RS gibt beim nächsten Takt über das Statussignal ZS an, daß am Aus gang des sukzessiven Approximationsregisters das Registerer gebnis mit der reduzierten Auflösung m = 2 anliegt, der redu zierte Umsetzzyklus beendet ist und mit einem neuen Umsetzzy klus begonnen werden kann.However, it would also be possible that a lower, reduced resolution would also suffice for an implementation. In this case, the invention provides a switchover from the 4-bit resolution to a reduced 2-bit resolution. In this case, the AND gate 3 is supplied to a STEU ersignal ZCTR via the control device. 5 This control signal ZCTR causes the presence of the register output signal Z2, that is, after passing through the two most significant bits or the corresponding flip-flops R2, R3, that those flip-flops R1, R0 with the next lower dual weighting by means of the AND gate 3rd and the OR gate 4 are bridged. Thus, the register output signal Z2 is present directly at the input of the status flip-flop RS. The status flip-flop RS indicates at the next clock pulse via the status signal ZS that the result of the register with the reduced resolution m = 2 is present at the output of the successive approximation register, the reduced conversion cycle is ended and a new conversion cycle is started can.

Der Umschaltvorgang läßt sich selbstverständlich auch wieder durch das Umschaltsteuersignal ZCTR rückgängig machen.The switching process can of course also be done again undo by the switching control signal ZCTR.

Besonders vorteilhaft ist es, wenn die nicht benötigten und damit überbrückten Flip-Flops R0, R1 beispielsweise über ein Steuersignal ZEN der Steuereinrichtung 5 abgeschaltet werden. Alternativ könnten diese Flip-Flops R0, R1 auch in einen Po wer-Down-Modus gesteuert werden. It when the unnecessary and thus bridged flip-flops R0, R1 are switched off, for example via a control signal ZEN of the control device 5 , is particularly advantageous. Alternatively, these flip-flops R0, R1 could also be controlled in a power-down mode.

Das sukzessive Approximationsregister 1 wurde aus Gründen der besseren Übersicht in der Figur lediglich mit einer Anzahl von vier Flip-Flops R0-R3 dargestellt, wodurch, wie bereits erwähnt, eine maximale Auflösung von n = 4 erzielbar ist. Es liegt jedoch im Bereich des fachmännischen Handelns, das in der Figur dargestellte Prinzip auf ein sukzessives Approxima tionsregister 1 mit einer beliebigen anderen Auflösung n an zuwenden.For reasons of better clarity, the successive approximation register 1 was only shown in the figure with a number of four flip-flops R0-R3, which, as already mentioned, enables a maximum resolution of n = 4 to be achieved. However, it is in the field of professional action to apply the principle shown in the figure to a successive approximation register 1 with any other resolution n.

Darüber hinaus wurde das Prinzip der Erfindung anhand einer Umschalteinrichtung 2, die lediglich eine einzige Umschaltung von der 4-Bit-Auflösung auf eine 2-Bit-Auflösung vorsieht, beschrieben. Es sei jedoch ausdrücklich darauf hingewiesen, daß die Erfindung nicht auf eine einzige Umschaltmöglichkeit zwischen der maximalen Auflösung n und einer einzigen, redu zierten Auflösung m beschränkt ist. Vielmehr bezieht sich die Erfindung insbesondere auch auf eine Umschalteinrichtung 2, die einer beliebige dezidierten Umschaltbarkeit zwischen der maximalen Auflösung n und je nach Anwendung einer Vielzahl von reduzierten Auflösungen m Genüge leistet. Im speziellen läßt sich über eine geeignete Verknüpfung von Logikgliedern und durch mehrfaches Überbrücken einer unterschiedlichen An zahl von Flip-Flops R0-R3 auf einfache Weise jede beliebige Auflösung zwischen der maximalen Auflösung (n = 4) und der minimalen Auflösung (m = 1) realisieren.In addition, the principle of the invention has been described with reference to a switchover device 2 , which only provides a single switchover from the 4-bit resolution to a 2-bit resolution. However, it should be expressly pointed out that the invention is not limited to a single switchover option between the maximum resolution n and a single, reduced resolution m. Rather, the invention also relates in particular to a switching device 2 which satisfies any desired switchability between the maximum resolution n and, depending on the application, a large number of reduced resolutions m. In particular, any suitable resolution between the maximum resolution (n = 4) and the minimum resolution (m = 1) can be realized in a simple manner by means of a suitable combination of logic elements and by multiple bridging of a different number of flip-flops R0-R3 .

Desweiteren wurde in der Figur die erfindungsgemäße Umschalt einrichtung 2 auf sehr einfache Art und Weise mittels zweier logischen Gatter 3, 4 sowie einer diese ansteuernde Steuer einrichtung 5 dargestellt. Es liegt im Rahmen der Erfindung, daß die zur Realisierung der Umschaltungfunktionalität vorge sehene Umschalteinrichtung 2 auch aufwendiger ausgeführt wer den könnte, wenn beispielsweise eine höhere Anforderung an die Verarbeitungsgeschwindigkeit bzw. die Auflösung gestellt werden würde. Für eine solche Schaltungsanordnung wäre aller dings eine aufwendigere Logikschaltung, eine Prozessorschal tung oder ähnliches erforderlich.Furthermore, the switching device 2 according to the invention was shown in a very simple manner in the figure by means of two logic gates 3 , 4 and a control device 5 controlling them. It is within the scope of the invention that the switching device 2 provided for realizing the switching functionality can also be carried out more expensively if, for example, a higher requirement would be placed on the processing speed or the resolution. Such a circuit arrangement would, however, require a more complex logic circuit, a processor circuit or the like.

Wie bereits Eingangs erwähnt, liegt es im Bereich der Erfin dung, daß bei einer maximalen Auflösung n auf maximal n- reduzierte Auflösungen m umgeschaltet werden kann. Prakti scherweise ist dies insbesondere aus schaltungstechnischen Gründen häufig nicht erforderlich, da es meist ausreicht, von der maximalen Auflösung einer Schieberegisterschaltung bzw. einer Wandlereinrichtung auf eine einzige oder auf wenige re duzierte Auflösungen m umschalten zu können. So reicht es beispielsweise bei einem 12-Bit A/D-Umsetzer vollkommen aus, daß dieser von der 12-Bit-Auflösung auf eine 10-Bit- und/oder eine 8-Bit-Auflösung umgeschaltet werden kann.As mentioned at the beginning, it is in the area of the Erfin that at a maximum resolution n to a maximum of n reduced resolutions m can be switched. Practice Usually this is due to circuit technology Often not necessary for reasons because it is usually sufficient from the maximum resolution of a shift register circuit or a converter device to a single or a few right reduced resolutions m to be able to switch. So it’s enough for example with a 12-bit A / D converter, that this from the 12-bit resolution to a 10-bit and / or an 8-bit resolution can be switched.

Die Steuereinrichtung 5 kann je nach Anforderung Teil der Schieberegisterschaltung 1 und/oder der Umsetzereinrichtung sein. Es wäre selbstverständlich auch denkbar, daß die Steu ereinrichtung 5 als separate integrierte Schaltung, bei spielsweise als Mikroprozessor- oder als Mikrocontroller schaltung, realisiert ist.Depending on the requirements, the control device 5 can be part of the shift register circuit 1 and / or the converter device. It would of course also be conceivable that the control device 5 is implemented as a separate integrated circuit, for example as a microprocessor or as a microcontroller circuit.

Ferner ist die Erfindung nicht auf als sukzessive Approxima tionsregister 1 ausgebildete Schieberegisterschaltungen 1 be schränkt, sondern ist sehr vorteilhaft auf alle integrierte, taktgesteuerte Schieberegisterschaltungen 1 anwendbar, bei denen eine Umschaltbarkeit zwischen einer maximalen Auflösung n und zumindest einer reduzierten Auflösung m realisiert wer den soll.Further, the invention is not be to tion register as successive Approxima 1 formed shift register circuits 1 limits, but is very advantageously applicable to all integrated clock-controlled shift register circuits 1, in which an ability to switch between a maximum resolution n and at least one reduced resolution realized m who is the.

Die erfindungsgemäße, taktgesteuerte Schieberegisterschaltung 1 eignet sich insbesondere bei allen integrierten, taktge steuerten Umsetzeinrichtungen der Bitbreite n (in der Figur nicht dargestellt), bei denen zum Zwecke der Geschwindig keitssteigerung eine Umschaltbarkeit auf zumindest eine redu zierte Auflösung m erforderlich ist. Eine derartige Um setzeinrichtung kann beispielsweise als A/D-Umsetzer oder ein D/A-Umsetzer, die vorzugsweise eine Schieberegisterschaltung mit umschaltbarer Auflösung aufweisen, ausgebildet sein. Die se A/D-Umsetzer bzw. D/A-Umsetzer sind dabei zumindest teil weise in sequentieller Betriebsweise betreibbar. Solche zu mindest teilweise sequentiellen A/D-Umsetzer sind z. B. Kas kadenumsetzer, A/D-Umsetzer nach dem Wägeverfahren, A/D- Umsetzer nach dem Zählverfahren oder dergleichen.The shift register circuit 1 according to the invention, clock-controlled is particularly suitable for all integrated taktge controlled conversion devices of the bit width n (not shown in the figure), in which for the purpose of VELOCITY a switchability at least keitssteigerung a redu ed resolution m is required. Such a conversion device can be designed, for example, as an A / D converter or a D / A converter, which preferably has a shift register circuit with switchable resolution. These A / D converters or D / A converters can be operated at least partially in sequential mode. Such at least partially sequential A / D converters are e.g. B. Kas kadenumsetzer, A / D converter after the weighing process, A / D converter after the counting process or the like.

Darüber hinaus ist die Erfindung auch sehr vorteilhaft an wendbar bei allen A/D-Umsetzern bzw. D/A-Umsetzern mit Selbstkalibrierung, insbesondere da bei diesen Umsetzern die Funktion der Selbstkalibrierung auch bei einer Umschaltung der Auflösung erhalten bleibt.In addition, the invention is also very advantageous reversible with all A / D converters or D / A converters Self-calibration, especially since with these converters Self-calibration function even when switching the resolution is preserved.

Das erfindungsgemäße, sukzessive Approximationsregister kann also mit einer Anzahl von Registerzellen, die der Anzahl der Bits und somit der Auflösung entspricht, mit Hilfe einer in tegrierten Technologie, beispielsweise einer CMOS-Technolo gie, sehr einfach aufgebaut und mit nur sehr wenigen Bauele menten die gestellten Aufgaben erfüllen, nämlich die Imple mentierung einer Umschaltungsfunktion für eine Schieberegi sterschaltung von einer maximalen Auflöung auf zumindest eine reduzierte Auflösung mit möglichst wenig Schaltungsaufwand. Eine derartige Schieberegisterschaltung erlaubt es, daß je nach gewünschter Funktionalität jederzeit entweder eine sehr hohe Auflösung oder eine sehr hohe Umsetzgeschwindigkeit oder ein Kompromiß aus Auflösungsanforderung und Geschwindigkeits anforderung ausgewählt werden kann. The successive approximation register according to the invention can with a number of register cells, which corresponds to the number of Bits and thus corresponds to the resolution, using an in integrated technology, for example a CMOS technology gie, very simple and with very few components elements perform the tasks set, namely the imple mentation of a switching function for a shift regi Switching from a maximum resolution to at least one reduced resolution with as little circuitry as possible. Such a shift register circuit allows that ever depending on the desired functionality at any time either a very high resolution or a very high conversion speed or a compromise between resolution requirement and speed requirement can be selected.

Reference list

11

Schieberegisterschaltung, sukzessives- Approximationsregister
Shift register circuit, successive approximation register

22nd

Umschalteinrichtung
Switching device

33rd

UND-Gatter
AND gate

44

ODER-Gatter
OR gate

55

Steuereinrichtung
Control device

66

Vergleichereinrichtung, Komparator
m reduzierte Bitbreite/Auflösung
n Bitbreite/Auflösung
IN, L, CLK, RES Registerzelleneingänge
Q Registerzellenausgänge
R0-R3 Registerzellen, Flip-Flops
RS Status-Flip-Flop
Y0-Y3 Registerausgänge
YS Statusausgang
Z0-Z3 Registerausgangssignale
ZCLK Taktsignal
ZCTR Umschaltsteuersignal
ZEN Steuersignal
ZOUT Komparatorausgangssignal
ZPD Power-Down-Steuersignal
ZRES Reset-Signal
ZS Statussteuersignal
Comparator device, comparator
m reduced bit width / resolution
n Bit width / resolution
IN, L, CLK, RES register cell inputs
Q register cell outputs
R0-R3 register cells, flip-flops
RS status flip-flop
Y0-Y3 register outputs
YS status output
Z0-Z3 register output signals
ZCLK clock signal
ZCTR switching control signal
ZEN control signal
ZOUT comparator output signal
ZPD power down control signal
ZRES reset signal
ZS status control signal

Claims

1. Integrated, clock-controlled shift register circuit of bit width n, with a plurality of clock-controlled register cells (R0-R3), each having at least one data input (IN, L) and at least one data output (Q), and for writing and storing an information signal as are designed to advance the information signal for each clock cycle, the register cells (R0-R3) being arranged one behind the other in accordance with an assigned dual weighting and being controlled on the data input side by data outputs (Q) of the upstream register cells (R0-R4), characterized in that that a switchover device ( 2 ) is provided, by means of which at least a part of the register cells (R0-R3) can be bridged and thus the shift register device can be switched over from the bit width n to at least one reduced bit width m, the switchover device ( 2 ) at least has a by pass circuit ( 3 , 4 ), each having a by pass circuit ( 3 , 4 ) has at least one AND gate ( 3 ) and an OR gate ( 4 ) connected downstream of the AND gate.

2. shift register circuit according to claim 1, characterized in that in an input of an AND gate ( 3 ) a Umschaltsteu ersignal (ZCTR) can be coupled, and which the bridging of the bypass circuit ( 3 , 4 ) to be bridged register cells (R0-R3) is initiated.

3. shift register circuit according to one of the preceding claims, characterized in that the switching device ( 2 ) has at least one Steuereinrich device ( 5 ) for providing the switching control signal (ZCTR).

4. shift register circuit according to one of the preceding claims, characterized in that the switching device ( 2 ) n - 1 bypass circuits ( 3 , 4 ) which are designed such that any re reduced bit width m of the shift register circuit ( 1 ) is adjustable.

5. Shift register circuit according to one of the preceding claims, characterized in that each bypass circuit ( 3 , 4 ) each beginning with the respective register cell (R0), which is assigned the lowest dual weighting, the remaining register cells to be bridged ( R0-R3) bridges.

6. Shift register circuit according to one of the preceding claims, characterized in that the shift register circuit ( 1 ) is designed as a successive approximation register, in which the register cells (R0-R3) for shifting a logical single potential ("1") for each successive weighing step and ben for Einschrei and storing a determined by a comparing means (6) weighing result (ZOUT) are designed.

7. Shift register circuit according to one of the preceding An claims, characterized, that at least part of the register cells (R0-R3) as two-edge triggered flip-flops (R0-R3) are formed.

8. Shift register circuit according to one of the preceding An claims, characterized, that the respective bridged register cells (R0-R3) over a control signal (ZEN) can be switched off and / or in a current saving operating mode are controllable.

9. Shift register circuit according to one of the preceding An claims, characterized, that of the register cell (R0) that has the lowest dual Weighting is assigned, another register cell (RS) is connected downstream, a status signal (ZS) on the output side provides when a conversion cycle is completed.

10. Integrated, clock-controlled conversion device of the bit width n, characterized in that at least one switching device ( 2 ) is provided, by means of which the conversion device can be switched from the bit width n to at least a reduced bit width m.

11. Integrated, clock-controlled conversion device for the bits width n, with at least one shift register circuit any of claims 1-9.

12. Implement according to claim 10 or 11, characterized, that the conversion device as an A / D converter or as a D / A Converter is formed, which is at least partially a se have sequential operation.

13. Implement according to claim 12, characterized, that the A / D converter one after the weighing process and / or one A / D- working on the principle of charge redistribution Translator is.

14. Implementation device according to one of claims 10-13, characterized in that a changeover control signal (ZS) and / or a status control signal (ZCC) is provided by a control device ( 5 ) which is integrated in a microprocessor or microcontroller which controls the conversion device .

15. Microprocessor or microcontroller that has at least one Moving device according to one of claims 10-14.