JPH1051414A - ソフト制御データ多重方式 - Google Patents
ソフト制御データ多重方式Info
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- JPH1051414A JPH1051414A JP20680796A JP20680796A JPH1051414A JP H1051414 A JPH1051414 A JP H1051414A JP 20680796 A JP20680796 A JP 20680796A JP 20680796 A JP20680796 A JP 20680796A JP H1051414 A JPH1051414 A JP H1051414A
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Abstract
(57)【要約】
【課題】ソフトウェアの制御データを主信号に多重して
伝送する通信装置に関し、多重化情報とソフトウェア情
報との相互間の処理速度を向上させる。 【解決手段】ソフトウェア制御データを主信号に多重し
て送信する多重側の回路と、受信信号からソフトウェア
制御データを分離してソフトウェア側に出力できるよう
にするとともに、このソフトウェア制御データから割り
込み情報を検出してソフトウェアに対する割り込み要求
を発生する分離側の回路とを備えた通信装置において、
多重側の回路に、ソフトウェアからの制御データを保持
するレジスタメモリ２７と、このレジスタメモリに保持
された制御データを主信号の速度に変換して出力する速
度変換メモリ３０とを設け、レジスタメモリ２７へのデ
ータの書き込みと、このレジスタメモリから速度変換メ
モリ３０へのデータの転送とを時分割で行うとともに、
書き込みと読み出しのアドレスの順番を同じにする。
伝送する通信装置に関し、多重化情報とソフトウェア情
報との相互間の処理速度を向上させる。 【解決手段】ソフトウェア制御データを主信号に多重し
て送信する多重側の回路と、受信信号からソフトウェア
制御データを分離してソフトウェア側に出力できるよう
にするとともに、このソフトウェア制御データから割り
込み情報を検出してソフトウェアに対する割り込み要求
を発生する分離側の回路とを備えた通信装置において、
多重側の回路に、ソフトウェアからの制御データを保持
するレジスタメモリ２７と、このレジスタメモリに保持
された制御データを主信号の速度に変換して出力する速
度変換メモリ３０とを設け、レジスタメモリ２７へのデ
ータの書き込みと、このレジスタメモリから速度変換メ
モリ３０へのデータの転送とを時分割で行うとともに、
書き込みと読み出しのアドレスの順番を同じにする。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割通信におけ
る装置間のソフトウェア制御に関し、特にソフトウェア
が制御するデータを装置間の主信号に多重して伝送する
ようにした、ソフト制御データ多重方式に関するもので
ある。
る装置間のソフトウェア制御に関し、特にソフトウェア
が制御するデータを装置間の主信号に多重して伝送する
ようにした、ソフト制御データ多重方式に関するもので
ある。
【０００２】伝送装置と伝送装置との間、例えばネット
ワーク側に接続された共通部の装置と、端末側の装置と
の間のソフトウェア制御情報を、装置間で伝送する主信
号に多重して時分割通信によって転送する、ソフト制御
データ多重方式が用いられている。
ワーク側に接続された共通部の装置と、端末側の装置と
の間のソフトウェア制御情報を、装置間で伝送する主信
号に多重して時分割通信によって転送する、ソフト制御
データ多重方式が用いられている。
【０００３】このようなソフト制御データ多重方式にお
いては、装置間の制御データのエラーや、不要な割り込
みの発生を防止することによって、多重化情報からソフ
トウェア情報へ、またはソフトウェア情報から多重化情
報への処理速度を向上できるようにすることが必要であ
る。
いては、装置間の制御データのエラーや、不要な割り込
みの発生を防止することによって、多重化情報からソフ
トウェア情報へ、またはソフトウェア情報から多重化情
報への処理速度を向上できるようにすることが必要であ
る。
【０００４】
【従来の技術】図９は、ソフト制御データ多重方式にお
ける信号フォーマットを示したものであって、(a) は主
信号フレームを示し、(b) は制御信号サブフレームを示
している。
ける信号フォーマットを示したものであって、(a) は主
信号フレームを示し、(b) は制御信号サブフレームを示
している。
【０００５】主信号フレームにおいては、図９(a) に示
すように、基準タイミングＭＦＰＩごとに、送信データ
Ｓ−ＤＡＴＡに、フレームパターンＦと、複数の主信号
データのタイムスロット（図示省略）と、制御データの
タイムスロットＴＳ１，ＴＳ２，…が挿入されている。
すように、基準タイミングＭＦＰＩごとに、送信データ
Ｓ−ＤＡＴＡに、フレームパターンＦと、複数の主信号
データのタイムスロット（図示省略）と、制御データの
タイムスロットＴＳ１，ＴＳ２，…が挿入されている。
【０００６】各制御データは、図９(b) に示す制御信号
サブフレームを形成し、フレームパターンｆの後に、Ｂ
１，Ｂ２，…，Ｂ１２の１２バイトのデータを配列した
構成を有している。このうち、Ｂ１２は、ＡＡ ｈｅｘ
からなる、割り込み情報である。
サブフレームを形成し、フレームパターンｆの後に、Ｂ
１，Ｂ２，…，Ｂ１２の１２バイトのデータを配列した
構成を有している。このうち、Ｂ１２は、ＡＡ ｈｅｘ
からなる、割り込み情報である。
【０００７】図１０は、従来の送信側（多重側）の構成
例を示したものであって、１１はデータレジスタ（ＤＡ
ＴＡ ＲＥＧ）、１２はアドレスレジスタ（ＡＤＤＲ
ＲＥＧ）、１３はイネーブルレジスタ（ＥＮ ＲＥ
Ｇ）、１４はアドレス変換部（ＡＤＤＲ ＣＯＮＶ）、
１５は微分部、１６は１２：１セレクタ（１２：１ＳＥ
Ｌ）、１７は１２進カウンタ（１／１２）、１８は１２
×Ｎ進カウンタ（１／１２×Ｎ）、１９1,１９2 はメモ
リ（ＲＡＭ）、２０はリードアドレスカウンタ（ＲＥＡ
Ｄ ＡＤＤＲ）、２１はフレームカウンタ（ＦＲＡＭＥ
ＣＴＲ）、２２はセレクタ（ＳＥＬ）、２３は多重回
路（ＭＵＸ）である。
例を示したものであって、１１はデータレジスタ（ＤＡ
ＴＡ ＲＥＧ）、１２はアドレスレジスタ（ＡＤＤＲ
ＲＥＧ）、１３はイネーブルレジスタ（ＥＮ ＲＥ
Ｇ）、１４はアドレス変換部（ＡＤＤＲ ＣＯＮＶ）、
１５は微分部、１６は１２：１セレクタ（１２：１ＳＥ
Ｌ）、１７は１２進カウンタ（１／１２）、１８は１２
×Ｎ進カウンタ（１／１２×Ｎ）、１９1,１９2 はメモ
リ（ＲＡＭ）、２０はリードアドレスカウンタ（ＲＥＡ
Ｄ ＡＤＤＲ）、２１はフレームカウンタ（ＦＲＡＭＥ
ＣＴＲ）、２２はセレクタ（ＳＥＬ）、２３は多重回
路（ＭＵＸ）である。
【０００８】ソフトウェアインタフェース（ＳＯＦＴ
ＩＮＦ）を介して、ソフトウェアがアドレスレジスタ１
２に設定するアドレスは、図９における各タイムスロッ
トＴＳ１，ＴＳ２，…の位置を示し、データレジスタ１
１に設定するデータは、図９における各バイトのデータ
Ｂ１，Ｂ２，…，Ｂ１２である。アドレスレジスタ１２
とデータレジスタ１１に設定されたアドレスとデータ
は、ソフトウェアからのイネーブルレジスタ１３へのラ
イトアクセスを、微分部１５において内部クロックによ
って微分して生成した、スタートタイミングのパルスに
よって、メモリ１９1,１９2 への書き込みが開始され
る。
ＩＮＦ）を介して、ソフトウェアがアドレスレジスタ１
２に設定するアドレスは、図９における各タイムスロッ
トＴＳ１，ＴＳ２，…の位置を示し、データレジスタ１
１に設定するデータは、図９における各バイトのデータ
Ｂ１，Ｂ２，…，Ｂ１２である。アドレスレジスタ１２
とデータレジスタ１１に設定されたアドレスとデータ
は、ソフトウェアからのイネーブルレジスタ１３へのラ
イトアクセスを、微分部１５において内部クロックによ
って微分して生成した、スタートタイミングのパルスに
よって、メモリ１９1,１９2 への書き込みが開始され
る。
【０００９】すなわち、微分部１５からのパルスによっ
て、１２進カウンタ１７が動作し、そのカウンタ値によ
って、１２：１セレクタ１６がデータレジスタ１１の１
２バイトのデータＢ１，Ｂ２，…，Ｂ１２を順次選択し
て、メモリ１９1,１９2 に書き込む。また、アドレスレ
ジスタ１２のアドレス情報は、アドレス変換部１４によ
って、該当するタイムスロットのＢ１〜Ｂ１２が書き込
まれるメモリ１９1,１９2 の番地に変換されて、１２×
Ｎ進カウンタ１８にロードされ、微分部１５からのパル
スによる、１２×Ｎ進カウンタ１８のカウントアップに
よって、メモリ１９1,１９2 に、１２バイトのデータＢ
１，Ｂ２，…，Ｂ１２の書き込みアドレスとして与えら
れる。
て、１２進カウンタ１７が動作し、そのカウンタ値によ
って、１２：１セレクタ１６がデータレジスタ１１の１
２バイトのデータＢ１，Ｂ２，…，Ｂ１２を順次選択し
て、メモリ１９1,１９2 に書き込む。また、アドレスレ
ジスタ１２のアドレス情報は、アドレス変換部１４によ
って、該当するタイムスロットのＢ１〜Ｂ１２が書き込
まれるメモリ１９1,１９2 の番地に変換されて、１２×
Ｎ進カウンタ１８にロードされ、微分部１５からのパル
スによる、１２×Ｎ進カウンタ１８のカウントアップに
よって、メモリ１９1,１９2 に、１２バイトのデータＢ
１，Ｂ２，…，Ｂ１２の書き込みアドレスとして与えら
れる。
【００１０】一方、フレームカウンタ２１は、基準タイ
ミングＭＦＰＩごとに、セレクタ２２を切り替えて、メ
モリ１９1,１９2 の読み出しデータを主信号フレームご
とに交互に選択する。また、リードアドレスカウンタ２
０は、主信号フレームごとに繰り返して、各タイムスロ
ットＴＳ１，ＴＳ２，…の位置に合わせて、１２バイト
のデータＢ１，Ｂ２，…，Ｂ１２の読み出しアドレスを
メモリ１９1,１９2 に与え、これによって読みだされた
ソフトウェア制御データが、多重回路２３において主信
号と多重されて、送信データＳ−ＤＡＴＡとして送出さ
れる。
ミングＭＦＰＩごとに、セレクタ２２を切り替えて、メ
モリ１９1,１９2 の読み出しデータを主信号フレームご
とに交互に選択する。また、リードアドレスカウンタ２
０は、主信号フレームごとに繰り返して、各タイムスロ
ットＴＳ１，ＴＳ２，…の位置に合わせて、１２バイト
のデータＢ１，Ｂ２，…，Ｂ１２の読み出しアドレスを
メモリ１９1,１９2 に与え、これによって読みだされた
ソフトウェア制御データが、多重回路２３において主信
号と多重されて、送信データＳ−ＤＡＴＡとして送出さ
れる。
【００１１】図１１は、従来の受信側（分離側）の構成
例を示したものであって、４１はデータレジスタ（ＤＡ
ＴＡ ＲＥＧ）、４２はアドレスレジスタ（ＡＤＤＲ
ＲＥＧ）、４３はリセットレジスタ（ＲＥＳＥＴ ＲＥ
Ｇ）、４４はアドレス変換部（ＡＤＤＲ ＣＯＮＶ）、
４５は微分部、４６はラッチ部（ＬＡＴＣＨ）、４７は
割り込み検出部（ＦＬＡＧ ＤＥＴ）、４８はフレーム
同期部（ＦＲＡＭＥＳＹＮＣ）、４９は割り込み処理カ
ウンタ（ＲＡＭ ＲＥＡＤ ＡＤＤＲ）、５０はアドレ
スセレクタ（ＳＥＬ）、５１はデータセレクタ（ＳＥ
Ｌ）、５２は（シングルポート）メモリ（ＲＡＭ）であ
る。
例を示したものであって、４１はデータレジスタ（ＤＡ
ＴＡ ＲＥＧ）、４２はアドレスレジスタ（ＡＤＤＲ
ＲＥＧ）、４３はリセットレジスタ（ＲＥＳＥＴ ＲＥ
Ｇ）、４４はアドレス変換部（ＡＤＤＲ ＣＯＮＶ）、
４５は微分部、４６はラッチ部（ＬＡＴＣＨ）、４７は
割り込み検出部（ＦＬＡＧ ＤＥＴ）、４８はフレーム
同期部（ＦＲＡＭＥＳＹＮＣ）、４９は割り込み処理カ
ウンタ（ＲＡＭ ＲＥＡＤ ＡＤＤＲ）、５０はアドレ
スセレクタ（ＳＥＬ）、５１はデータセレクタ（ＳＥ
Ｌ）、５２は（シングルポート）メモリ（ＲＡＭ）であ
る。
【００１２】フレーム同期部４８で、基準タイミングに
よって、受信データＲ−ＤＡＴＡの主信号フレームの同
期をとって、セレクタ５０を介してメモリ５２のアドレ
スを与えることによって、主信号フレーム中の制御デー
タのみをデータセレクタ５１を介してメモリ５２に書き
込む。割り込み検出部４７は、制御データ中の割り込み
情報Ｂ１２がＡＡ ｈｅｘ（割り込み）であることを検
出したとき、これをラッチ部４６にラッチする。これに
よって、ソフトウェアに対する割り込み要求ＸＩＲＱが
オンになる。
よって、受信データＲ−ＤＡＴＡの主信号フレームの同
期をとって、セレクタ５０を介してメモリ５２のアドレ
スを与えることによって、主信号フレーム中の制御デー
タのみをデータセレクタ５１を介してメモリ５２に書き
込む。割り込み検出部４７は、制御データ中の割り込み
情報Ｂ１２がＡＡ ｈｅｘ（割り込み）であることを検
出したとき、これをラッチ部４６にラッチする。これに
よって、ソフトウェアに対する割り込み要求ＸＩＲＱが
オンになる。
【００１３】割り込み処理カウンタ４９は、割り込みの
発生に応じてメモリ５２の読み出しアドレスを発生し、
アドレスセレクタ５０を経て読み出しアドレスを与える
ことによって、セレクタ５１を経てメモリ５２から制御
データを読み出して、データレジスタ４１に保持する。
また、アドレス変換部４４は、割り込み処理カウンタ４
９の読み出しアドレスを、ソフトウェアのアドレスに変
換し、アドレスレジスタ４２に保持する。
発生に応じてメモリ５２の読み出しアドレスを発生し、
アドレスセレクタ５０を経て読み出しアドレスを与える
ことによって、セレクタ５１を経てメモリ５２から制御
データを読み出して、データレジスタ４１に保持する。
また、アドレス変換部４４は、割り込み処理カウンタ４
９の読み出しアドレスを、ソフトウェアのアドレスに変
換し、アドレスレジスタ４２に保持する。
【００１４】割り込みの発生に応じて、ソフトウェア
が、ソフトウェアインタフェースを介して、データレジ
スタ４１とアドレスレジスタ４２をアクセスして、デー
タとアドレスを読みだす。読み出し終了時、ソフトウェ
アがリセット要求を発生すると、これをリセットレジス
タ４３に保持する。微分部４５は、内部クロックによっ
てリセット要求を微分して生成したリセットパルスによ
って、ラッチ部４５をクリアして、割り込み要求を解除
する。以後、受信データＲ−ＤＡＴＡの発生ごとに同様
の処理が繰り返される。
が、ソフトウェアインタフェースを介して、データレジ
スタ４１とアドレスレジスタ４２をアクセスして、デー
タとアドレスを読みだす。読み出し終了時、ソフトウェ
アがリセット要求を発生すると、これをリセットレジス
タ４３に保持する。微分部４５は、内部クロックによっ
てリセット要求を微分して生成したリセットパルスによ
って、ラッチ部４５をクリアして、割り込み要求を解除
する。以後、受信データＲ−ＤＡＴＡの発生ごとに同様
の処理が繰り返される。
【００１５】なお、フレーム同期部４８において、受信
データＲ−ＤＡＴＡのエラーを検出したときは、エラー
出力ＥＲＲによって、割り込み検出部４７における割り
込み情報の検出をマスクして、割り込み要求を発生しな
いようにしている。
データＲ−ＤＡＴＡのエラーを検出したときは、エラー
出力ＥＲＲによって、割り込み検出部４７における割り
込み情報の検出をマスクして、割り込み要求を発生しな
いようにしている。
【００１６】
【発明が解決しようとする課題】従来のソフト制御デー
タ多重方式においては、図９〜図１１に示されるよう
に、送信側では、ソフトウェアからのデータを格納する
メモリを並列に２つ有し、一方のメモリに書き込んでい
るとき、他方のメモリから読みだす構成になっている。
タ多重方式においては、図９〜図１１に示されるよう
に、送信側では、ソフトウェアからのデータを格納する
メモリを並列に２つ有し、一方のメモリに書き込んでい
るとき、他方のメモリから読みだす構成になっている。
【００１７】主信号側に対する読み出しは、主信号フレ
ームのフォーマットによって行われるので、制御データ
は高速に読みだされるとともに、読み出し時には、メモ
リには、すべてのタイムスロットの制御データが書き込
まれていることが必要である。一方、ソフトウェア側か
らの制御データ書き込み動作は低速であって、１バイト
ずつ書き込まれる。
ームのフォーマットによって行われるので、制御データ
は高速に読みだされるとともに、読み出し時には、メモ
リには、すべてのタイムスロットの制御データが書き込
まれていることが必要である。一方、ソフトウェア側か
らの制御データ書き込み動作は低速であって、１バイト
ずつ書き込まれる。
【００１８】そこで２つのメモリを用意しておいて、交
互に読み出しと書き込みを行なうようにする。そして、
いずれかのタイムスロットの制御データに変更があった
場合は、一方のメモリを読み出しているとき、他方のメ
モリにおける、変更があったタイムスロットの制御デー
タの更新を行ない、次に更新された他方のメモリを読み
出すときに、一方のメモリにおける同じタイムスロット
の制御データを更新しておくようにする。
互に読み出しと書き込みを行なうようにする。そして、
いずれかのタイムスロットの制御データに変更があった
場合は、一方のメモリを読み出しているとき、他方のメ
モリにおける、変更があったタイムスロットの制御デー
タの更新を行ない、次に更新された他方のメモリを読み
出すときに、一方のメモリにおける同じタイムスロット
の制御データを更新しておくようにする。
【００１９】各メモリにおける、更新されなかったタイ
ムスロットの制御データはもとのまま保持されているの
で、このような処理を行うことによって、すべてのタイ
ムスロットについて、常に、最新の制御データを送信す
るとともに、更新前の制御データが送られることがない
ようにしている。
ムスロットの制御データはもとのまま保持されているの
で、このような処理を行うことによって、すべてのタイ
ムスロットについて、常に、最新の制御データを送信す
るとともに、更新前の制御データが送られることがない
ようにしている。
【００２０】そのため、２つのメモリに、それぞれ同じ
データを書き込まなければならないが、書き込みは同時
に１つのメモリに対してのみ行われるため、ソフトウェ
アはメモリ書き込みのために２回アクセスを行う必要が
あり、ソフトウェア処理時間が長くなるという問題があ
った。
データを書き込まなければならないが、書き込みは同時
に１つのメモリに対してのみ行われるため、ソフトウェ
アはメモリ書き込みのために２回アクセスを行う必要が
あり、ソフトウェア処理時間が長くなるという問題があ
った。
【００２１】また、受信側では、ソフト制御データを、
それを格納してあるメモリから読みだしたときに、デー
タ中の割り込み情報を検出する構成になっている。その
ため、ソフト制御データが更新されないと、同一の割り
込み情報で、再び割り込み要求を行うことになるという
問題があった。
それを格納してあるメモリから読みだしたときに、デー
タ中の割り込み情報を検出する構成になっている。その
ため、ソフト制御データが更新されないと、同一の割り
込み情報で、再び割り込み要求を行うことになるという
問題があった。
【００２２】本発明は、このような従来技術の課題を解
決しようとするものであって、ソフト制御データ多重方
式において、２つのメモリに同じデータを書き込む必要
がなく、またソフト制御データが更新されないときで
も、同一の割り込み情報で割り込み要求を繰り返して行
うことがないようにすることを目的としている。
決しようとするものであって、ソフト制御データ多重方
式において、２つのメモリに同じデータを書き込む必要
がなく、またソフト制御データが更新されないときで
も、同一の割り込み情報で割り込み要求を繰り返して行
うことがないようにすることを目的としている。
【００２３】
【課題を解決するための手段】本発明のソフト制御デー
タ多重方式においては、多重側の回路を、ソフトウェア
が設定するアドレスレジスタ，データレジスタと、設定
されたアドレス／データを該当する番地に蓄えるメモリ
と、速度変換のためのメモリと、制御データを主信号と
多重する回路とから構成し、分離側の回路を、ソフト制
御データを蓄えるメモリと、ソフト制御データの割り込
み結果を蓄えるフラグレジスタと、メモリの読み出しア
ドレスを生成するアドレスカウンタと、メモリからの読
み出しデータを蓄えるデータレジスタと、アドレスカウ
ンタ値をソフトウェアに見せるアドレスレジスタとから
構成する。
タ多重方式においては、多重側の回路を、ソフトウェア
が設定するアドレスレジスタ，データレジスタと、設定
されたアドレス／データを該当する番地に蓄えるメモリ
と、速度変換のためのメモリと、制御データを主信号と
多重する回路とから構成し、分離側の回路を、ソフト制
御データを蓄えるメモリと、ソフト制御データの割り込
み結果を蓄えるフラグレジスタと、メモリの読み出しア
ドレスを生成するアドレスカウンタと、メモリからの読
み出しデータを蓄えるデータレジスタと、アドレスカウ
ンタ値をソフトウェアに見せるアドレスレジスタとから
構成する。
【００２４】本発明のソフト制御データ多重方式では、
このようにすることによって、多重側の回路では、デー
タレジスタからのデータメモリへの書き込みと、速度変
換メモリへの転送用の読み出しを時分割で行ない、書き
込みと読み出しのアドレスの順番を同じくすることによ
って、速度変換メモリにおける、新旧データの混在を防
止することができる。
このようにすることによって、多重側の回路では、デー
タレジスタからのデータメモリへの書き込みと、速度変
換メモリへの転送用の読み出しを時分割で行ない、書き
込みと読み出しのアドレスの順番を同じくすることによ
って、速度変換メモリにおける、新旧データの混在を防
止することができる。
【００２５】また、分側側の回路では、ソフトウェア制
御データの割り込み検出結果をフラグレジスタに蓄え、
割り込み処理後にクリアするため、同一のデータで割り
込み要求を重複して行うことがなくなる。
御データの割り込み検出結果をフラグレジスタに蓄え、
割り込み処理後にクリアするため、同一のデータで割り
込み要求を重複して行うことがなくなる。
【００２６】以下、本発明の課題を解決するための具体
的手段を記述する。
的手段を記述する。
【００２７】(1) ソフトウェアインタフェースを介して
入力されたソフトウェア制御データを主信号に多重して
送信する多重側の回路と、受信信号からソフトウェア制
御データを分離してソフトウェアインタフェースを介し
て出力できるようにするとともに、受信したソフトウェ
ア制御データから割り込み情報を検出してソフトウェア
に対する割り込み要求を発生する分離側の回路とを備え
た通信装置において、多重側の回路に、ソフトウェアか
らの制御データを保持するレジスタメモリ２７と、この
レジスタメモリに保持された制御データを主信号の速度
に変換して出力する速度変換メモリ３０とを設け、レジ
スタメモリ２７へのデータの書き込みと、このレジスタ
メモリから速度変換メモリ３０へのデータの転送とを時
分割で行うとともに、書き込みと読み出しのアドレスの
順序を同じにする。
入力されたソフトウェア制御データを主信号に多重して
送信する多重側の回路と、受信信号からソフトウェア制
御データを分離してソフトウェアインタフェースを介し
て出力できるようにするとともに、受信したソフトウェ
ア制御データから割り込み情報を検出してソフトウェア
に対する割り込み要求を発生する分離側の回路とを備え
た通信装置において、多重側の回路に、ソフトウェアか
らの制御データを保持するレジスタメモリ２７と、この
レジスタメモリに保持された制御データを主信号の速度
に変換して出力する速度変換メモリ３０とを設け、レジ
スタメモリ２７へのデータの書き込みと、このレジスタ
メモリから速度変換メモリ３０へのデータの転送とを時
分割で行うとともに、書き込みと読み出しのアドレスの
順序を同じにする。
【００２８】(2) (1) の場合に、ハードウェアからのリ
セットを検出するリセット検出回路３１を設けて、リセ
ット検出時、レジスタメモリ２７に書き込む制御データ
をマスクして初期値を書き込む。
セットを検出するリセット検出回路３１を設けて、リセ
ット検出時、レジスタメモリ２７に書き込む制御データ
をマスクして初期値を書き込む。
【００２９】(3) (2) の場合に、レジスタメモリと速度
変換メモリとを複数組設けるとともに、各組の速度変換
メモリの出力を多重化するマルチプレクサ３５を設け、
ソフトウェアからの制御データを各組のレジスタメモリ
に順次書き込んで速度変換メモリに転送するとともに、
リセット検出時、この各組のレジスタメモリに並列に初
期値の書き込みを行う。
変換メモリとを複数組設けるとともに、各組の速度変換
メモリの出力を多重化するマルチプレクサ３５を設け、
ソフトウェアからの制御データを各組のレジスタメモリ
に順次書き込んで速度変換メモリに転送するとともに、
リセット検出時、この各組のレジスタメモリに並列に初
期値の書き込みを行う。
【００３０】(4) ソフトウェアインタフェースを介して
入力されたソフトウェア制御データを主信号に多重して
送信する多重側の回路と、受信信号からソフトウェア制
御データを分離してソフトウェアインタフェースを介し
て出力できるようにするとともに、受信したソフトウェ
ア制御データから割り込み情報を検出してソフトウェア
に対する割り込み要求を発生する分離側の回路とを備え
た通信装置において、分離側の回路に、検出された割り
込み情報を保持するフラグレジスタ５４を設けて、この
保持された割り込み情報によってソフトウェアに対する
割り込み要求を発生するとともに、割り込み処理終了
時、フラグレジスタ５４をクリアするように構成する。
入力されたソフトウェア制御データを主信号に多重して
送信する多重側の回路と、受信信号からソフトウェア制
御データを分離してソフトウェアインタフェースを介し
て出力できるようにするとともに、受信したソフトウェ
ア制御データから割り込み情報を検出してソフトウェア
に対する割り込み要求を発生する分離側の回路とを備え
た通信装置において、分離側の回路に、検出された割り
込み情報を保持するフラグレジスタ５４を設けて、この
保持された割り込み情報によってソフトウェアに対する
割り込み要求を発生するとともに、割り込み処理終了
時、フラグレジスタ５４をクリアするように構成する。
【００３１】(5) (4) の場合に、受信データに誤りが検
出されたとき、所定時間の保護をとって、フラグレジス
タ５４をクリアする保護回路５６を設ける。
出されたとき、所定時間の保護をとって、フラグレジス
タ５４をクリアする保護回路５６を設ける。
【００３２】(6) (4) の場合に、受信信号中の制御デー
タの書き込みとソフトウェア側への読み出しとをそれぞ
れ独立に行うデュアルポートメモリ５２Ａを設けて、制
御データの書き込み時にも、割り込み処理を行えるよう
にするとともに、制御データの書き込み側のアドレス
と、読み出し側のアドレスとを比較するアドレス比較部
５７を設け、制御データの書き込み側のアドレスと読み
出し側のアドレスとが一致したとき、割り込み処理を一
時停止するように構成する。
タの書き込みとソフトウェア側への読み出しとをそれぞ
れ独立に行うデュアルポートメモリ５２Ａを設けて、制
御データの書き込み時にも、割り込み処理を行えるよう
にするとともに、制御データの書き込み側のアドレス
と、読み出し側のアドレスとを比較するアドレス比較部
５７を設け、制御データの書き込み側のアドレスと読み
出し側のアドレスとが一致したとき、割り込み処理を一
時停止するように構成する。
【００３３】
【発明の実施の形態】図１は、本発明の実施形態(1) を
示したものであって、図１０の場合と同じものを同じ番
号で示している。２４は読み出しアドレスカウンタ（Ｆ
ＩＦＯ ＲＥＡＤ ＡＤＤＲ）、２５は転送アドレスカ
ウンタ（転送用ＡＤＤＲ）、２６は第１のアドレスセレ
クタ（ＳＥＬ）、２７はレジスタメモリ（ＲＥＧＲＡ
Ｍ）、２８はフリップ・フロップ（ＦＦ）、２９は第２
のアドレスセレクタ（ＳＥＬ）、３０は速度変換メモリ
（ＦＩＦＯ ＲＡＭ）である。レジスタメモリ２７と速
度変換メモリ３０は、ともに１２×Ｎバイトの容量を有
している。
示したものであって、図１０の場合と同じものを同じ番
号で示している。２４は読み出しアドレスカウンタ（Ｆ
ＩＦＯ ＲＥＡＤ ＡＤＤＲ）、２５は転送アドレスカ
ウンタ（転送用ＡＤＤＲ）、２６は第１のアドレスセレ
クタ（ＳＥＬ）、２７はレジスタメモリ（ＲＥＧＲＡ
Ｍ）、２８はフリップ・フロップ（ＦＦ）、２９は第２
のアドレスセレクタ（ＳＥＬ）、３０は速度変換メモリ
（ＦＩＦＯ ＲＡＭ）である。レジスタメモリ２７と速
度変換メモリ３０は、ともに１２×Ｎバイトの容量を有
している。
【００３４】ソフトウェアがアドレスレジスタ１２に設
定するアドレスは、図９におけるタイムスロットＴＳ
１，ＴＳ２，…の位置を示し、データレジスタ１１に設
定するデータは、図９における各制御信号サブフレーム
のデータＢ１，Ｂ２，…，Ｂ１２である。
定するアドレスは、図９におけるタイムスロットＴＳ
１，ＴＳ２，…の位置を示し、データレジスタ１１に設
定するデータは、図９における各制御信号サブフレーム
のデータＢ１，Ｂ２，…，Ｂ１２である。
【００３５】設定されたそれぞれのアドレス／データ
は、ソフトウェアからのイネーブルレジスタ１３へのラ
イトアクセスを、微分部１５において内部クロックで微
分した結果によって、１２進カウンタ１７が動作するこ
とによって、そのカウンタ値に応じて１２：１セレクタ
１６が１２バイトのデータを順次選択して、レジスタメ
モリ２７の入力とする。
は、ソフトウェアからのイネーブルレジスタ１３へのラ
イトアクセスを、微分部１５において内部クロックで微
分した結果によって、１２進カウンタ１７が動作するこ
とによって、そのカウンタ値に応じて１２：１セレクタ
１６が１２バイトのデータを順次選択して、レジスタメ
モリ２７の入力とする。
【００３６】またアドレスは、アドレス変換部１４によ
って、レジスタメモリ２７に対して、該当するタイムス
ロットのＢ１バイトが書き込まれる番地に変換され、１
２×Ｎ進カウンタ１８にロードされる。１２×Ｎ進カウ
ンタ１８のカウンタアップによって、レジスタメモリ２
７のアドレスが生成されて、セレクタ２６を経てレジス
タメモリ２７に与えられることによって、レジスタメモ
リ２７に１２バイトのデータが順次書き込まれる。
って、レジスタメモリ２７に対して、該当するタイムス
ロットのＢ１バイトが書き込まれる番地に変換され、１
２×Ｎ進カウンタ１８にロードされる。１２×Ｎ進カウ
ンタ１８のカウンタアップによって、レジスタメモリ２
７のアドレスが生成されて、セレクタ２６を経てレジス
タメモリ２７に与えられることによって、レジスタメモ
リ２７に１２バイトのデータが順次書き込まれる。
【００３７】ｍ（ｍは整数）個の主信号フレームによっ
てマルチフレームを形成し、制御データは、そのうち特
定のフレームにおいて、間欠的に送出されるようになっ
ており、レジスタメモリ２７に書き込まれたデータは、
制御データを送出しない期間に速度変換メモリ３０に転
送される。
てマルチフレームを形成し、制御データは、そのうち特
定のフレームにおいて、間欠的に送出されるようになっ
ており、レジスタメモリ２７に書き込まれたデータは、
制御データを送出しない期間に速度変換メモリ３０に転
送される。
【００３８】フレームカウンタ２１によって基準タイミ
ングＭＦＰＩをカウントした結果に応じて、転送用アド
レスカウンタ２５によって、レジスタメモリ２７から速
度変換メモリ３０に転送するためのアドレスを生成し、
セレクタ２６，２９を介してレジスタメモリ２７と速度
変換メモリ３０に与えることによって、サブフレームの
先頭で、レジスタメモリ２７から速度変換メモリ３０へ
の制御データの転送が行われる。
ングＭＦＰＩをカウントした結果に応じて、転送用アド
レスカウンタ２５によって、レジスタメモリ２７から速
度変換メモリ３０に転送するためのアドレスを生成し、
セレクタ２６，２９を介してレジスタメモリ２７と速度
変換メモリ３０に与えることによって、サブフレームの
先頭で、レジスタメモリ２７から速度変換メモリ３０へ
の制御データの転送が行われる。
【００３９】読み出しアドレスカウンタ２４は、フレー
ムカウンタ２１のカウント結果に応じて、速度変換メモ
リ３０の読み出しアドレスを生成し、これによって、速
度変換メモリ３０から特定のフレームにおいて、制御デ
ータが各タイムスロットＴＳ１，ＴＳ２，…の位置に合
わせて読み出され、多重回路２３において、主信号と多
重されて送信データＳ−ＤＡＴＡとして送出される。
ムカウンタ２１のカウント結果に応じて、速度変換メモ
リ３０の読み出しアドレスを生成し、これによって、速
度変換メモリ３０から特定のフレームにおいて、制御デ
ータが各タイムスロットＴＳ１，ＴＳ２，…の位置に合
わせて読み出され、多重回路２３において、主信号と多
重されて送信データＳ−ＤＡＴＡとして送出される。
【００４０】図２は、実施形態(1) における各部信号の
タイムチャートを示したものであって、転送中にレジス
タメモリへの書き込み動作が開始された場合を示してい
る。図中、、ＤＩは書き込みデータである。ＲＥは読み
出しイネーブル信号を示し、“Ｈ”のときイネーブルと
なり、“Ｌ”のときディスイネーブルとなる。Ｗ／Ｒは
書き込み／読み出しの切替え制御信号を示し、“Ｈ”は
読み出しである。ＤＯは読み出しデータを示している。
タイムチャートを示したものであって、転送中にレジス
タメモリへの書き込み動作が開始された場合を示してい
る。図中、、ＤＩは書き込みデータである。ＲＥは読み
出しイネーブル信号を示し、“Ｈ”のときイネーブルと
なり、“Ｌ”のときディスイネーブルとなる。Ｗ／Ｒは
書き込み／読み出しの切替え制御信号を示し、“Ｈ”は
読み出しである。ＤＯは読み出しデータを示している。
【００４１】レジスタメモリ２７からの読み出しデータ
ＤＯは、１，２，３，…の順に読みだされ、フリップ・
フロップ２８を経て、入力データＤＩとして、速度変換
メモリ３０に書き込まれる。レジスタメモリ２７からの
読み出しに応じて、ＤＩで示す書き込みデータ１’，
２’，３’，…が同じ順序で書き込まれる。
ＤＯは、１，２，３，…の順に読みだされ、フリップ・
フロップ２８を経て、入力データＤＩとして、速度変換
メモリ３０に書き込まれる。レジスタメモリ２７からの
読み出しに応じて、ＤＩで示す書き込みデータ１’，
２’，３’，…が同じ順序で書き込まれる。
【００４２】このように、レジスタメモリ２７における
読み出しと書き込みを、時分割で行うとともに、書き込
みと読み出しのアドレスの順番を同じにすることによっ
て、ソフトウェアのアクセスによるデータの書き込み
と、速度変換メモリ３０への転送とにおける、アドレス
の一致によるデータの混乱の発生を防止している。
読み出しと書き込みを、時分割で行うとともに、書き込
みと読み出しのアドレスの順番を同じにすることによっ
て、ソフトウェアのアクセスによるデータの書き込み
と、速度変換メモリ３０への転送とにおける、アドレス
の一致によるデータの混乱の発生を防止している。
【００４３】図１０に示された従来例においては、２つ
のメモリ１９1,１９2 に同じデータを書き込むためにソ
フトウェア処理時間が長くなるという問題があったが、
本発明の場合は、ソフトウェアはレジスタメモリ２７に
対する書き込みを１回だけ行えばよいので、ソフトウェ
ア処理時間を短くすることができる。
のメモリ１９1,１９2 に同じデータを書き込むためにソ
フトウェア処理時間が長くなるという問題があったが、
本発明の場合は、ソフトウェアはレジスタメモリ２７に
対する書き込みを１回だけ行えばよいので、ソフトウェ
ア処理時間を短くすることができる。
【００４４】図３は、本発明の実施形態(2) を示したも
のであって、図１の場合と同じものを同じ番号で示し、
それらの動作は図１の場合と同様である。３１はリセッ
ト検出回路（ＲＥＳＥＴ検出）、３２はオア回路（Ｏ
Ｒ）、３３はアンド回路（ＡＮＤ）である。また、図
４、実施形態(2) におけるリセット解除時の動作を説明
するタイムチャートである。
のであって、図１の場合と同じものを同じ番号で示し、
それらの動作は図１の場合と同様である。３１はリセッ
ト検出回路（ＲＥＳＥＴ検出）、３２はオア回路（Ｏ
Ｒ）、３３はアンド回路（ＡＮＤ）である。また、図
４、実施形態(2) におけるリセット解除時の動作を説明
するタイムチャートである。
【００４５】図３において、ＸＲＳＴはレジスタメモリ
２７に対するリセット信号を示している。レジスタメモ
リ２７の内容をリセットしようとする場合、リセットか
らの立ち上がり時、レジスタメモリ２７の内容が不定に
なるので、初期化する必要がある。
２７に対するリセット信号を示している。レジスタメモ
リ２７の内容をリセットしようとする場合、リセットか
らの立ち上がり時、レジスタメモリ２７の内容が不定に
なるので、初期化する必要がある。
【００４６】リセット信号ＸＲＳＴの立ち上がり時、微
分部で検出して、アンド回路３３に対するマスク信号Ｍ
ＡＳＫを与えることによって、レジスタメモリ２７への
書き込みデータを初期値（００ｈｅｘ）に変換するとと
もに、オア回路３２を経て１２×Ｎカウンタ１８を０か
らすべてのデータ分（１２×Ｎ）カウントアップして、
レジスタメモリ２７に対してアドレスとして与える。
分部で検出して、アンド回路３３に対するマスク信号Ｍ
ＡＳＫを与えることによって、レジスタメモリ２７への
書き込みデータを初期値（００ｈｅｘ）に変換するとと
もに、オア回路３２を経て１２×Ｎカウンタ１８を０か
らすべてのデータ分（１２×Ｎ）カウントアップして、
レジスタメモリ２７に対してアドレスとして与える。
【００４７】このようにすることによって、リセット
時、ソフトウェアによって、すべてのタイムスロットに
初期値を書き込む必要がなくなり、ソフトウェアの処理
を少なくすることができる。
時、ソフトウェアによって、すべてのタイムスロットに
初期値を書き込む必要がなくなり、ソフトウェアの処理
を少なくすることができる。
【００４８】図５は、本発明の実施形態(3) を示したも
のであって、図２の場合と同じものを同じ番号で示し、
それらの動作は図２の場合と同様である。２７1 〜２７
5 はレジスタメモリ（ＲＥＧＲＡＭ＃１〜ＲＥＧＲＡＭ
＃５）、２８1 〜２８5 はフリップ・フロップ（Ｆ
Ｆ）、３０1 〜３０5 は速度変換メモリ（ＦＩＦＯ Ｒ
ＡＭ＃１〜ＦＩＦＯ ＲＡＭ＃５）、３４は１２×Ｎ／
５カウンタ（１／（１２×Ｎ／５）、３５はマルチプレ
クサ（ＭＵＸ）である。
のであって、図２の場合と同じものを同じ番号で示し、
それらの動作は図２の場合と同様である。２７1 〜２７
5 はレジスタメモリ（ＲＥＧＲＡＭ＃１〜ＲＥＧＲＡＭ
＃５）、２８1 〜２８5 はフリップ・フロップ（Ｆ
Ｆ）、３０1 〜３０5 は速度変換メモリ（ＦＩＦＯ Ｒ
ＡＭ＃１〜ＦＩＦＯ ＲＡＭ＃５）、３４は１２×Ｎ／
５カウンタ（１／（１２×Ｎ／５）、３５はマルチプレ
クサ（ＭＵＸ）である。
【００４９】実施形態(3) においては、レジスタメモリ
と速度変換メモリとを５チャネルに分割して、１２×Ｎ
／５カウンタを介してアドレスを生成し、セレクタ２６
を介して２７1 〜２７5 に順次与えることによって、レ
ジスタメモリ２７1 〜２７5に順次書き込みを行ない、
転送用アドレスカウンタ２５からのアドレスによって、
レジスタメモリ２７1 〜２７5 と速度変換メモリ３０1
〜３０5 のうち、添字を等しくするものを順次に動作さ
せて、データの転送を行う。そして、速度変換メモリ３
０1 〜３０5 から読み出されたデータを、マルチプレク
サ３５で多重してから、多重回路２３で主信号と多重し
て送信データＳ−ＤＡＴＡを出力する。
と速度変換メモリとを５チャネルに分割して、１２×Ｎ
／５カウンタを介してアドレスを生成し、セレクタ２６
を介して２７1 〜２７5 に順次与えることによって、レ
ジスタメモリ２７1 〜２７5に順次書き込みを行ない、
転送用アドレスカウンタ２５からのアドレスによって、
レジスタメモリ２７1 〜２７5 と速度変換メモリ３０1
〜３０5 のうち、添字を等しくするものを順次に動作さ
せて、データの転送を行う。そして、速度変換メモリ３
０1 〜３０5 から読み出されたデータを、マルチプレク
サ３５で多重してから、多重回路２３で主信号と多重し
て送信データＳ−ＤＡＴＡを出力する。
【００５０】一方、レジスタメモリの初期化を行う場合
は、アンド回路３３を経て０を入力するとともに、１２
×Ｎ／５カウンタからのアドレスを各レジスタメモリ２
７1〜２７5 に並列に与えることによって、すべてのレ
ジスタメモリを同時に初期化する。これによって、実施
形態(2) の場合と比較して、初期化のための時間を約１
／５にすることができる。
は、アンド回路３３を経て０を入力するとともに、１２
×Ｎ／５カウンタからのアドレスを各レジスタメモリ２
７1〜２７5 に並列に与えることによって、すべてのレ
ジスタメモリを同時に初期化する。これによって、実施
形態(2) の場合と比較して、初期化のための時間を約１
／５にすることができる。
【００５１】図６は、本発明の実施形態(4) を示したも
のであって、図１１の場合と同じものを同じ番号で示
し、それらの動作は図１１の場合と同様である。５３は
Ｎ：１セレクタ（Ｎ：１ＳＥＬ）、５４はフラグレジス
タ（ＦＬＡＧ ＲＥＧ）、５５はデコーダ（ＤＥＣ）で
ある。
のであって、図１１の場合と同じものを同じ番号で示
し、それらの動作は図１１の場合と同様である。５３は
Ｎ：１セレクタ（Ｎ：１ＳＥＬ）、５４はフラグレジス
タ（ＦＬＡＧ ＲＥＧ）、５５はデコーダ（ＤＥＣ）で
ある。
【００５２】割り込み検出部４７は、割り込み情報Ｂ１
２がＡＡ ｈｅｘ（割り込み）であることを検出したと
き、これをフラグレジスタ５４に書き込む。フラグレジ
スタ５４はＮ個のフリップ・フロップからなり、タイム
スロットごとに割り込み情報を保持する。Ｎ：１セレク
タ５３によって、フラグレジスタ５４から、割り込み処
理カウンタ４９からのメモリ読み出しアドレスに対応す
るタイムスロットの割り込み情報を読み出したとき、こ
れをラッチ部４６にラッチする。これによって、ソフト
ウェアに対する割り込み要求ＸＩＲＱがオンになる。
２がＡＡ ｈｅｘ（割り込み）であることを検出したと
き、これをフラグレジスタ５４に書き込む。フラグレジ
スタ５４はＮ個のフリップ・フロップからなり、タイム
スロットごとに割り込み情報を保持する。Ｎ：１セレク
タ５３によって、フラグレジスタ５４から、割り込み処
理カウンタ４９からのメモリ読み出しアドレスに対応す
るタイムスロットの割り込み情報を読み出したとき、こ
れをラッチ部４６にラッチする。これによって、ソフト
ウェアに対する割り込み要求ＸＩＲＱがオンになる。
【００５３】ここで、割り込みを上げるとともに、デコ
ーダ５５でメモリ読み出しアドレスをデコードすること
によって、割り込みを要求したフラグレジスタ５４の該
当するフリップ・フロップをクリアすることによって、
割り込み処理カウンタ４９が一周したとき、同じデータ
によって割り込み要求が発生しないようにする。
ーダ５５でメモリ読み出しアドレスをデコードすること
によって、割り込みを要求したフラグレジスタ５４の該
当するフリップ・フロップをクリアすることによって、
割り込み処理カウンタ４９が一周したとき、同じデータ
によって割り込み要求が発生しないようにする。
【００５４】フレーム同期部４８において、受信データ
Ｒ−ＤＡＴＡのエラーを検出したときは、エラー出力Ｅ
ＲＲによって、フラグレジスタ５４をクリアして、割り
込み情報を解除することができる。
Ｒ−ＤＡＴＡのエラーを検出したときは、エラー出力Ｅ
ＲＲによって、フラグレジスタ５４をクリアして、割り
込み情報を解除することができる。
【００５５】図１１に示された従来例では、主信号にエ
ラーが発生したとき、メモリ５２における割り込み情報
を消去する情報を書き込まなければならないとともに、
割り込み情報を読み出し終わったときも、これを消去す
る情報の書き込みを行わねばならず、処理が複雑になる
が、本発明の場合は、エラー発生時、フラグレジスタ５
４をクリアすることによって、割り込みを解除するとと
もに、割り込み情報を読み終わったときも、フラグレジ
スタ５４をクリアすることによって割り込み情報を消去
する構成をとることができるので、処理が簡単になる。
ラーが発生したとき、メモリ５２における割り込み情報
を消去する情報を書き込まなければならないとともに、
割り込み情報を読み出し終わったときも、これを消去す
る情報の書き込みを行わねばならず、処理が複雑になる
が、本発明の場合は、エラー発生時、フラグレジスタ５
４をクリアすることによって、割り込みを解除するとと
もに、割り込み情報を読み終わったときも、フラグレジ
スタ５４をクリアすることによって割り込み情報を消去
する構成をとることができるので、処理が簡単になる。
【００５６】図７は、本発明の実施形態(5) を示したも
のであって、図６の場合と同じものを同じ番号で示し、
それらの動作は図６の場合と同様である。５６は保護回
路である。
のであって、図６の場合と同じものを同じ番号で示し、
それらの動作は図６の場合と同様である。５６は保護回
路である。
【００５７】実施形態(5) は、受信データにエラーがあ
ったとき、フラグレジスタ５４に保持されている割り込
み検出結果をすべてクリアすることによって、エラー状
態での割り込み処理結果によって、割り込み要求を行わ
ないようにする構成の場合に適用されるものである。
ったとき、フラグレジスタ５４に保持されている割り込
み検出結果をすべてクリアすることによって、エラー状
態での割り込み処理結果によって、割り込み要求を行わ
ないようにする構成の場合に適用されるものである。
【００５８】フレーム同期回路４８からのエラー検出信
号に対して、保護回路５６である時間の保護をとって、
フラグレジスタ５４をクリア状態にすることによって、
エラーがなくなるまで、割り込み要求が発生しないよう
にして、回線エラーによる不当な割り込み要求の発生を
防止する。
号に対して、保護回路５６である時間の保護をとって、
フラグレジスタ５４をクリア状態にすることによって、
エラーがなくなるまで、割り込み要求が発生しないよう
にして、回線エラーによる不当な割り込み要求の発生を
防止する。
【００５９】図８は、本発明の実施形態(6) を示したも
のであって、図６の場合と同じものを同じ番号で示し、
それらの動作は図６の場合と同様である。５２Ａはデュ
アルポートのメモリ（ＲＡＭ）、５７はアドレス比較部
（ＡＤＤＲ ＣＭＰ）、５８はオア回路（ＯＲ）であ
る。
のであって、図６の場合と同じものを同じ番号で示し、
それらの動作は図６の場合と同様である。５２Ａはデュ
アルポートのメモリ（ＲＡＭ）、５７はアドレス比較部
（ＡＤＤＲ ＣＭＰ）、５８はオア回路（ＯＲ）であ
る。
【００６０】実施形態(6) は、制御データを蓄えるメモ
リとして、デュアルポートのメモリ５２Ａを使用するこ
とによって、制御データの書き込み時にも、割り込み処
理を行うこようにした構成を示している。
リとして、デュアルポートのメモリ５２Ａを使用するこ
とによって、制御データの書き込み時にも、割り込み処
理を行うこようにした構成を示している。
【００６１】フレーム同期部４８で、基準タイミングに
よって、受信データＲ−ＤＡＴＡの主信号フレームの同
期をとって、メモリ５２Ａのアドレスを与えることによ
って、主信号フレーム中の制御データのみをメモリ５２
Ａに書き込む。割り込み検出部４７は、制御データ中の
割り込み情報Ｂ１２がＡＡ ｈｅｘ（割り込み）である
ことを検出したとき、これをフラグレジスタ５４に書き
込む。
よって、受信データＲ−ＤＡＴＡの主信号フレームの同
期をとって、メモリ５２Ａのアドレスを与えることによ
って、主信号フレーム中の制御データのみをメモリ５２
Ａに書き込む。割り込み検出部４７は、制御データ中の
割り込み情報Ｂ１２がＡＡ ｈｅｘ（割り込み）である
ことを検出したとき、これをフラグレジスタ５４に書き
込む。
【００６２】割り込み処理カウンタ４９は、割り込みの
発生に応じてメモリ５２Ａの読み出しアドレスを発生す
ることによって、メモリ５２Ａから制御データを読み出
して、データレジスタ４１に保持する。
発生に応じてメモリ５２Ａの読み出しアドレスを発生す
ることによって、メモリ５２Ａから制御データを読み出
して、データレジスタ４１に保持する。
【００６３】アドレス比較部５７は、制御データの書き
込みアドレスと割り込み処理時の読み出しアドレスとの
比較を行ない、アドレスが一致した場合には、オア回路
５８を介して割り込み処理カウンタ４９の動作を停止す
ることによって、読み出し側の動作を待たせるようにし
て、データの破壊を防止する。読み出し側はソフトウェ
アの処理なので、多少遅れても、問題を生じることはな
い。
込みアドレスと割り込み処理時の読み出しアドレスとの
比較を行ない、アドレスが一致した場合には、オア回路
５８を介して割り込み処理カウンタ４９の動作を停止す
ることによって、読み出し側の動作を待たせるようにし
て、データの破壊を防止する。読み出し側はソフトウェ
アの処理なので、多少遅れても、問題を生じることはな
い。
【００６４】このように実施形態(6) によれば、制御デ
ータの書き込みと割り込み処理とを同時に行うことによ
って、割り込み処理の速度を向上することができる。
ータの書き込みと割り込み処理とを同時に行うことによ
って、割り込み処理の速度を向上することができる。
【００６５】
【発明の効果】以上説明したように本発明によれば、送
信側では、ソフトウェアが設定する制御データのメモリ
への書き込みと、速度変換メモリとの間のデータ転送を
時分割で行ない、書き込みと読み出しのアドレスの順番
を同じくすることによって、新旧データの混在に基づく
データエラーの発生を防止することができる。
信側では、ソフトウェアが設定する制御データのメモリ
への書き込みと、速度変換メモリとの間のデータ転送を
時分割で行ない、書き込みと読み出しのアドレスの順番
を同じくすることによって、新旧データの混在に基づく
データエラーの発生を防止することができる。
【００６６】また受信側では、ソフトウェアに対する制
御データを蓄えるメモリと、制御データ中の割り込み情
報を検出結果を保持するフリップ・フロップとを分離
し、割り込み処理後にフリップ・フロップをクリアする
ことによって、同一データに基づく割り込み要求が重複
して発生するのを防止することができる。
御データを蓄えるメモリと、制御データ中の割り込み情
報を検出結果を保持するフリップ・フロップとを分離
し、割り込み処理後にフリップ・フロップをクリアする
ことによって、同一データに基づく割り込み要求が重複
して発生するのを防止することができる。
【図１】本発明の実施形態(1) を示す図である。
【図２】実施形態(1) における各部信号のタイムチャー
トを示す図である。
トを示す図である。
【図３】本発明の実施形態(2) を示す図である。
【図４】実施形態(2) におけるリセット解除時の動作を
説明するタイムチャートである。
説明するタイムチャートである。
【図５】本発明の実施形態(3) を示す図である。
【図６】本発明の実施形態(4) を示す図である。
【図７】本発明の実施形態(5) を示す図である。
【図８】本発明の実施形態(6) を示す図である。
【図９】図９は、ソフト制御データ多重方式における信
号フォーマットを示す図であって、(a) は主信号フレー
ムを示し、(b) は制御信号サブフレームを示す。
号フォーマットを示す図であって、(a) は主信号フレー
ムを示し、(b) は制御信号サブフレームを示す。
【図１０】従来の送信側（多重側）の構成例を示す図で
ある。
ある。
【図１１】従来の受信側（分離側）の構成例を示す図で
ある。
ある。
２７ レジスタメモリ ３０ 速度変換メモリ ３１ リセット検出回路 ３５ マルチプレクサ ５２Ａ デュアルポートメモリ ５４ フラグレジスタ ５６ 保護回路 ５７ アドレス比較部
Claims (6)
- 【請求項１】 ソフトウェアインタフェースを介して入
力されたソフトウェア制御データを主信号に多重して送
信する多重側の回路と、受信信号からソフトウェア制御
データを分離してソフトウェアインタフェースを介して
出力できるようにするとともに、該ソフトウェア制御デ
ータから割り込み情報を検出してソフトウェアに対する
割り込み要求を発生する分離側の回路とを備えた通信装
置において、 前記多重側の回路に、ソフトウェアからの制御データを
保持するレジスタメモリと、該レジスタメモリに保持さ
れた制御データを主信号の速度に変換して出力する速度
変換メモリとを設け、 該レジスタメモリへのデータの書き込みと、該レジスタ
メモリから前記速度変換メモリへのデータの転送とを時
分割で行うとともに、書き込みと読み出しのアドレスの
順序を同じにしたことを特徴とするソフト制御データ多
重方式。 - 【請求項２】 請求項１に記載のソフト制御データ多重
方式において、ハードウェアからのリセットを検出する
リセット検出回路を設け、 該リセット検出時、前記レジスタメモリに書き込む制御
データをマスクして初期値を書き込むことを特徴とする
ソフト制御データ多重方式。 - 【請求項３】 請求項２に記載のソフト制御データ多重
方式において、前記レジスタメモリと速度変換メモリと
を複数組設けるとともに、各組の速度変換メモリの出力
を多重化するマルチプレクサを設け、 ソフトウェアからの制御データを各組のレジスタメモリ
に順次書き込んで速度変換メモリに転送するとともに、
前記リセット検出時、該各組のレジスタメモリに並列に
前記初期値の書き込みを行うことを特徴とするソフト制
御データ多重方式。 - 【請求項４】 ソフトウェアインタフェースを介して入
力されたソフトウェア制御データを主信号に多重して送
信する多重側の回路と、受信信号からソフトウェア制御
データを分離してソフトウェアインタフェースを介して
出力できるようにするとともに、該ソフトウェア制御デ
ータから割り込み情報を検出してソフトウェアに対する
割り込み要求を発生する分離側の回路とを備えた通信装
置において、 前記分離側の回路に、前記検出された割り込み情報を保
持するフラグレジスタを設け、該保持された割り込み情
報によってソフトウェアに対する割り込み要求を発生す
るとともに、割り込み処理終了時、該フラグレジスタを
クリアするようにしたことを特徴とするソフト制御デー
タ多重方式。 - 【請求項５】 請求項４に記載のソフト制御データ多重
方式において、受信データに誤りが検出されたとき、所
定時間の保護をとって前記フラグレジスタをクリアする
保護回路を設けたことを特徴とするソフト制御データ多
重方式。 - 【請求項６】 請求項４に記載のソフト制御データ多重
方式において、受信信号中の制御データの書き込みとソ
フトウェア側への読み出しとをそれぞれ独立に行うデュ
アルポートメモリを設けて、制御データの書き込み時に
も、割り込み処理を行えるようにするとともに、該制御
データの書き込み側のアドレスと、読み出し側のアドレ
スとを比較するアドレス比較部を設け、 該制御データの書き込み側のアドレスと読み出し側のア
ドレスとが一致したとき、前記割り込み処理を一時停止
するようにしたことを特徴とするソフト制御データ多重
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20680796A JPH1051414A (ja) | 1996-08-06 | 1996-08-06 | ソフト制御データ多重方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20680796A JPH1051414A (ja) | 1996-08-06 | 1996-08-06 | ソフト制御データ多重方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051414A true JPH1051414A (ja) | 1998-02-20 |
Family
ID=16529424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20680796A Withdrawn JPH1051414A (ja) | 1996-08-06 | 1996-08-06 | ソフト制御データ多重方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1051414A (ja) |
-
1996
- 1996-08-06 JP JP20680796A patent/JPH1051414A/ja not_active Withdrawn
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