JPH0193940A - Ｐｃｍサブデータ伝送方式 - Google Patents
Ｐｃｍサブデータ伝送方式Info
- Publication number
- JPH0193940A JPH0193940A JP25225287A JP25225287A JPH0193940A JP H0193940 A JPH0193940 A JP H0193940A JP 25225287 A JP25225287 A JP 25225287A JP 25225287 A JP25225287 A JP 25225287A JP H0193940 A JPH0193940 A JP H0193940A
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- JP
- Japan
- Prior art keywords
- pcm
- pulse
- data
- gate
- sub
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- Pending
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 22
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＰＣＭ伝送に関し、特にＰＣＭ伝送におけるサ
ブデータの伝送に関する。
ブデータの伝送に関する。
（従来の技術）
従来、この種のＰＣＭ伝送におけるサブデータの伝送は
、ＰＣＭパルス列に余剰ビットを付加し、この余剰ビッ
トを用いて行っている。
、ＰＣＭパルス列に余剰ビットを付加し、この余剰ビッ
トを用いて行っている。
°（発明が解決しようとする問題点）
上述した従来のサブデータ伝送方式では余剰ビットを用
いるため、情報速度に対して伝送速度が余剰ビット分だ
け上昇するため、伝送距離が制限を受ける。
いるため、情報速度に対して伝送速度が余剰ビット分だ
け上昇するため、伝送距離が制限を受ける。
また、送り側では余剰ビットを作るための速度変換回路
と、フレーム変換回路と艇必要であり、受は側では余剰
ビットを検出するための同期回路が必要であるため、回
路規模が大きくなるという欠点がある。
と、フレーム変換回路と艇必要であり、受は側では余剰
ビットを検出するための同期回路が必要であるため、回
路規模が大きくなるという欠点がある。
本発明の目的は、ＰＣＭパルスのパルス幅を変調してサ
ブデータを伝送することにより上記欠点を除去し、サブ
データの伝送による伝送速度の上昇が存在しないように
構成しｆｃＰＣＭサブデータ伝送方式を提供することに
ある。
ブデータを伝送することにより上記欠点を除去し、サブ
データの伝送による伝送速度の上昇が存在しないように
構成しｆｃＰＣＭサブデータ伝送方式を提供することに
ある。
（問題点を解決するための手段）
本発明によるＰＣＭサブデータ伝送方式は、ＰＣＭパル
ス幅の変調器と復調器とから成り、ＰＣＭ伝送において
パルス幅変調させることによりサブデータを伝送するも
のである。
ス幅の変調器と復調器とから成り、ＰＣＭ伝送において
パルス幅変調させることによりサブデータを伝送するも
のである。
上記構成において、変調器はＯＲゲートとＡＮＤゲート
とを具備して構成したものである。ＯＲゲートは、サブ
データとクロックパルスとの論理和を求めるためのもの
である。ＡＮＤゲートは、ＯＲゲートの出力と入力され
たＮＲＺパルスとの論理積を求め、これによってパルス
幅変調を行いＰＣＭパルスを生成するためのものである
。
とを具備して構成したものである。ＯＲゲートは、サブ
データとクロックパルスとの論理和を求めるためのもの
である。ＡＮＤゲートは、ＯＲゲートの出力と入力され
たＮＲＺパルスとの論理積を求め、これによってパルス
幅変調を行いＰＣＭパルスを生成するためのものである
。
一方、復調器は第１および第２のＤ形７リツブ７０ツデ
と、遅延回路とを具備して構成したものである。第１の
Ｄ形フリップフロップはＰＣＭパルスをデータとしてク
ロックパルスにより動作するものである。遅延回路は、
ＰＣＭパルスを一定時間だけ遅延させて遅延ＰＣＭパル
スを生成するためのものである。第２のＤ形フリップフ
ロップは、上記遅延ＰＣＭパルスをデータとしてクロッ
クパルスにより動作するものである。
と、遅延回路とを具備して構成したものである。第１の
Ｄ形フリップフロップはＰＣＭパルスをデータとしてク
ロックパルスにより動作するものである。遅延回路は、
ＰＣＭパルスを一定時間だけ遅延させて遅延ＰＣＭパル
スを生成するためのものである。第２のＤ形フリップフ
ロップは、上記遅延ＰＣＭパルスをデータとしてクロッ
クパルスにより動作するものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図（ｊＬ）は本発明のサブデータによるＰＣＭパル
ス幅変調装置の一実施例を示すブロック図であり、第１
図（ｂ）は第１図（ａ）の各部における信号波形を示す
タイミング図である。
ス幅変調装置の一実施例を示すブロック図であり、第１
図（ｂ）は第１図（ａ）の各部における信号波形を示す
タイミング図である。
第１図（ａ）、（ｂ）において、１はＡＮＤゲート、２
はＯＲゲートであシ、Ａ、 ａはそれぞれ入力される
ＮＲＺ符号のＰＣＭパルス列、および当該入力信号線、
Ｂ、ｂはそれぞれクロックパルスおよび当該入力信号線
、（：、ｅはそれぞれサブデータおよび当該入力信号線
、Ｄ、ｄはそれぞれＯＲゲート２の出力および当該出力
信号線、Ｅ、 ｅはそれぞれＡＮＤゲート１の出力と
して得られ、サブデータにより変調されたＰＣＭパルス
列、および当該出力信号線である。
はＯＲゲートであシ、Ａ、 ａはそれぞれ入力される
ＮＲＺ符号のＰＣＭパルス列、および当該入力信号線、
Ｂ、ｂはそれぞれクロックパルスおよび当該入力信号線
、（：、ｅはそれぞれサブデータおよび当該入力信号線
、Ｄ、ｄはそれぞれＯＲゲート２の出力および当該出力
信号線、Ｅ、 ｅはそれぞれＡＮＤゲート１の出力と
して得られ、サブデータにより変調されたＰＣＭパルス
列、および当該出力信号線である。
信号線Ｃ上のサブデータが′１” のとき、信号線ｅ上
のＰＣＭパルスは入力ＮＲＺパルス（Ａ） 、！：サブ
データ（Ｃ）とのＡＮＤｆｆとして得られ、ＮＲ２符号
のパルス幅（１クロック分）として出力される。サブデ
ータ（Ｃ）がＯ＃のとき、ＰＣＭバ／’ス（Ｅ） Ｈ入
力Ｎ ＲＺパルス（Ａ） トクロツクパルス（Ｂ）との
ＡＮＤ積として得られるため、半クロックのパルス幅（
ＲＺ符号相当）として出力される。つまり、サブデータ
によりＰＣＭパルス列のパルス幅が変調される。
のＰＣＭパルスは入力ＮＲＺパルス（Ａ） 、！：サブ
データ（Ｃ）とのＡＮＤｆｆとして得られ、ＮＲ２符号
のパルス幅（１クロック分）として出力される。サブデ
ータ（Ｃ）がＯ＃のとき、ＰＣＭバ／’ス（Ｅ） Ｈ入
力Ｎ ＲＺパルス（Ａ） トクロツクパルス（Ｂ）との
ＡＮＤ積として得られるため、半クロックのパルス幅（
ＲＺ符号相当）として出力される。つまり、サブデータ
によりＰＣＭパルス列のパルス幅が変調される。
第２図（ａ）は、本発明のサブデータによりパルス幅変
調されたＰＣＭパルス列を復調するための復調器の一実
施例を示すブロック図である。第２図（ｂ）は、第２図
（ａ）により得られる各部の波形を示すタイミング図で
ある。
調されたＰＣＭパルス列を復調するための復調器の一実
施例を示すブロック図である。第２図（ｂ）は、第２図
（ａ）により得られる各部の波形を示すタイミング図で
ある。
第２図（ａ）、（ｂ）において、３．４はそれぞれ識別
用のＤ形フリップ７０ツブ、５は遅延量τ１の遅延回路
、ＥＸｅはそれぞれパルス幅変調された入力ＰＣＭパル
ス列および当該入力信号線、ＢＳｂ′はそれぞれ復調用
のクロックパルスおよび当該入力信号線、Ａ’ＨＪＬ’
はそれぞれリタイミングされたＮＲＺ符号のＰＣＭパル
ス列および当該出力信号線、Ｅ＃、 ＠Ｉはそれぞれｒ
ｌだけ遅延した入力ＰＣＭパルス列および当該信号線、
Ｃ’、 ｅ’はそれぞれ゛復調されたサブデータおよび
尚該信号線である。
用のＤ形フリップ７０ツブ、５は遅延量τ１の遅延回路
、ＥＸｅはそれぞれパルス幅変調された入力ＰＣＭパル
ス列および当該入力信号線、ＢＳｂ′はそれぞれ復調用
のクロックパルスおよび当該入力信号線、Ａ’ＨＪＬ’
はそれぞれリタイミングされたＮＲＺ符号のＰＣＭパル
ス列および当該出力信号線、Ｅ＃、 ＠Ｉはそれぞれｒ
ｌだけ遅延した入力ＰＣＭパルス列および当該信号線、
Ｃ’、 ｅ’はそれぞれ゛復調されたサブデータおよび
尚該信号線である。
サブデータ（Ｅ）によりパルス幅変調された入力ＰＣＭ
パルス列はＤ形フリップ７０ツブ３のデータ端子（Ｄ）
に入力され、クロック（Ｂ′）によりタイミングが整合
された後、ＮＲＺ符号のＰＣＭパルス列（Ａ′）として
出力される。入力パルス列（Ｅ）はＤ形７リツプフロツ
プ４と遅延回路５とに入力され、さらにＤ形フリップフ
ロップ４のデータ端子（Ｄ）にも入力パルス列（Ｅ）は
入力される。
パルス列はＤ形フリップ７０ツブ３のデータ端子（Ｄ）
に入力され、クロック（Ｂ′）によりタイミングが整合
された後、ＮＲＺ符号のＰＣＭパルス列（Ａ′）として
出力される。入力パルス列（Ｅ）はＤ形７リツプフロツ
プ４と遅延回路５とに入力され、さらにＤ形フリップフ
ロップ４のデータ端子（Ｄ）にも入力パルス列（Ｅ）は
入力される。
一方、遅延回路５の出力ＣＥＩ）は入力信号よりｒｌだ
け遅延したパルス列であり、Ｄ形フリップフロップ４の
クロック端子（Ｔ）へ入力され、Ｄ形フリップフロップ
４よりパルス幅の識別を行い、復調サブデータとして出
力される。
け遅延したパルス列であり、Ｄ形フリップフロップ４の
クロック端子（Ｔ）へ入力され、Ｄ形フリップフロップ
４よりパルス幅の識別を行い、復調サブデータとして出
力される。
第２図の復調例では、遅延回路５の遅延量τ１は３／４
Ｔ （Ｔはクロック周期）としている。
Ｔ （Ｔはクロック周期）としている。
（発明の効果）
以上説明したように本発明は、ＰＣＭパルスのパルス幅
を変調してサブデータを伝送することにより、サブデー
タの伝送による伝送速度の上昇がないうえ、回路の構成
が簡易化されるという効果がある。
を変調してサブデータを伝送することにより、サブデー
タの伝送による伝送速度の上昇がないうえ、回路の構成
が簡易化されるという効果がある。
第１図（ａ）、（ｂ）は、本発明のサブデータによるＰ
ＣＭパルス列のパルス幅変調器の一実施例、およびその
各部における信号波形を示すタイミング図である。 第２図（ａ）、（ｂ）は、第１図のパルス幅変調器に対
応する復調器の一実施例、およびその各部における信号
波形を示すタイミング図である。 １・・・ＡＮＤゲート ２・・・ＯＲゲート ３．４・・・Ｄ形フリップフロップ ５・・・遅延回路 ａＳ＋（ｌ ａ’〜Ｃ’ ６１ ＠ ＩＩ ＠信号
線Ａ−Ｅ、Ａ’〜Ｃ’、Ｅｌ・・・信号波形特許出願人
日本電気株式会社
ＣＭパルス列のパルス幅変調器の一実施例、およびその
各部における信号波形を示すタイミング図である。 第２図（ａ）、（ｂ）は、第１図のパルス幅変調器に対
応する復調器の一実施例、およびその各部における信号
波形を示すタイミング図である。 １・・・ＡＮＤゲート ２・・・ＯＲゲート ３．４・・・Ｄ形フリップフロップ ５・・・遅延回路 ａＳ＋（ｌ ａ’〜Ｃ’ ６１ ＠ ＩＩ ＠信号
線Ａ−Ｅ、Ａ’〜Ｃ’、Ｅｌ・・・信号波形特許出願人
日本電気株式会社
Claims (1)
- ＰＣＭパルス幅の変調器と復調器とから成り、ＰＣＭ
伝送においてパルス幅変調させることによりサブデータ
を伝送するＰＣＭサブデータ伝送方式であつて、前記変
調器は前記サブデータとクロックパルスとの論理和を求
めるためのＯＲゲートと、前記ＯＲゲートの出力と入力
ＮＲＺパルスとの論理積を求めてパルス幅変調を行いＰ
ＣＭパルスを生成するためのＡＮＤゲートとを具備し、
かつ、復調器は前記ＰＣＭパルスをデータとして前記ク
ロックパルスにより動作する第１のＤ形フリップフロッ
プと、前記ＰＣＭパルスを一定時間だけ遅延させて遅延
ＰＣＭパルスを生成するための遅延回路と、前記遅延Ｐ
ＣＭパルスをデータとして前記クロックパルスにより動
作する第２のＤ形フリップフロップとを具備して構成し
たことを特徴とするＰＣＭサブデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25225287A JPH0193940A (ja) | 1987-10-06 | 1987-10-06 | Ｐｃｍサブデータ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25225287A JPH0193940A (ja) | 1987-10-06 | 1987-10-06 | Ｐｃｍサブデータ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193940A true JPH0193940A (ja) | 1989-04-12 |
Family
ID=17234642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25225287A Pending JPH0193940A (ja) | 1987-10-06 | 1987-10-06 | Ｐｃｍサブデータ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181266B1 (en) | 1997-11-14 | 2001-01-30 | Nec Corporation | D/A conversion method and a D/A converter using pulse width modulation |
-
1987
- 1987-10-06 JP JP25225287A patent/JPH0193940A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181266B1 (en) | 1997-11-14 | 2001-01-30 | Nec Corporation | D/A conversion method and a D/A converter using pulse width modulation |
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